JP2006278441A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】半導体チップの上面主電極面にストラップ状接続導体あるいはヒートスプレッダの金属部品を半田接合する場合に、半田の不要な広がりを防止して製品の品質，信頼性を向上し、併せて生産性よく製造できるように改良した半導体装置の組立構造およびその製造方法を提供する。
【解決手段】半導体チップ２の上面主電極３に放熱，配線用部材として厚肉な金属部品５を半田接合した半導体装置において、主電極の周囲を取り囲んで半導体チップの上面に主電極面よりも背高なダム形状の半田レジスト層８を形成した上で金属部品を半田接合するものとし、その製造方法としてウエハ内に多数個の半導体素子を作り込むウエハプロセスの工程で、フォトリソグラフィプロセスによりウエハ上の各半導体素子に対しその上面主電極の周囲を取り囲むダム形状の半田レジスト層を一括してパターン形成する。
【選択図】 図１
【解決手段】半導体チップ２の上面主電極３に放熱，配線用部材として厚肉な金属部品５を半田接合した半導体装置において、主電極の周囲を取り囲んで半導体チップの上面に主電極面よりも背高なダム形状の半田レジスト層８を形成した上で金属部品を半田接合するものとし、その製造方法としてウエハ内に多数個の半導体素子を作り込むウエハプロセスの工程で、フォトリソグラフィプロセスによりウエハ上の各半導体素子に対しその上面主電極の周囲を取り囲むダム形状の半田レジスト層を一括してパターン形成する。
【選択図】 図１
Description
本発明は、電力変換装置などに適用するパワー半導体モジュールを対象とした半導体装置およびその製造方法に関する。
近年になり、電力変換装置に適用するパワー半導体モジュールの小形，大容量化が進んでおり、これに伴いパワー半導体モジュールに搭載するＩＧＢＴ (Insulated Gate Bipolar Transistor) ，ダイオード等の半導体チップは高い電流密度で通電使用されることから、その発熱密度に対する放熱対策が重要課題となっている。
かかる点、放熱用金属ベースに搭載した絶縁基板の上に半導体チップをマウントして外囲ケースに組み込んだ片面冷却方式のパッケージ構造では、半導体チップの上面側がパッケージ内部に注入した封止樹脂で覆われているためにチップ上面側からの放熱が殆ど期待できず、このために、チップ上面の主電極に配線リードとしてアルミワイヤをボンディングした従来の配線構造では、半導体チップの接合部温度を保証温度以下に抑えることが困難となるほか、通電に伴うアルミワイヤのジュール発熱も加わってワイヤ溶断のおそれもあってヒートサイクル，パワーサイクルの耐量低下が懸念される。
かかる点、放熱用金属ベースに搭載した絶縁基板の上に半導体チップをマウントして外囲ケースに組み込んだ片面冷却方式のパッケージ構造では、半導体チップの上面側がパッケージ内部に注入した封止樹脂で覆われているためにチップ上面側からの放熱が殆ど期待できず、このために、チップ上面の主電極に配線リードとしてアルミワイヤをボンディングした従来の配線構造では、半導体チップの接合部温度を保証温度以下に抑えることが困難となるほか、通電に伴うアルミワイヤのジュール発熱も加わってワイヤ溶断のおそれもあってヒートサイクル，パワーサイクルの耐量低下が懸念される。
一方、半導体チップの上面からの放熱性を高めてヒートサイクル，パワーサイクルの耐量を向上させるための手段として、前記のアルミワイヤに代えてストラップ状の接続導体を半導体チップの上面主電極に半田接合し、この接続導体を伝熱経路として半導体チップの発生熱をチップ上面側から除熱させるようにした構成のものが公知である（例えば、特許文献１参照）。
また、半導体チップの放熱性向上および発熱密度の集中を緩和させる手段として、半導体チップの上面に熱拡散部材として高伝熱性の金属ブロックで作られたヒートスプレッダを半田付けなどにより伝熱接合し、このヒートスプレッダによりチップ中央部分に集中する発熱をチップ周域に分散させてチップ全体での温度分布を平均化さるようにした構成（例えば、特許文献２参照）、さらには前記ヒートスプレッダを半導体チップの主電極面に半田接合した上で、その上面に配線リードとしてストラップ状導体を接続した構成が本発明と同一出願人より特願２００４−２９３６６２号として提案されている。
特開２００１−３３２６６４号公報
特開２０００−３０７０５８号公報
また、半導体チップの放熱性向上および発熱密度の集中を緩和させる手段として、半導体チップの上面に熱拡散部材として高伝熱性の金属ブロックで作られたヒートスプレッダを半田付けなどにより伝熱接合し、このヒートスプレッダによりチップ中央部分に集中する発熱をチップ周域に分散させてチップ全体での温度分布を平均化さるようにした構成（例えば、特許文献２参照）、さらには前記ヒートスプレッダを半導体チップの主電極面に半田接合した上で、その上面に配線リードとしてストラップ状導体を接続した構成が本発明と同一出願人より特願２００４−２９３６６２号として提案されている。
ところで、先述のように半導体チップの上面主電極に厚肉なストラップ状の接続導体，あるいはヒートスプレッダを半田接合するには、半導体チップと金属部品の熱膨張係数差に起因する熱応力の影響を考慮して半田接合層の厚みを５０〜１００μｍ程度に確保する必要がある。そのために、モジュール組立工程で半導体チップの上面主電極に前記の金属部品をそのままリフロー法により半田接合しようとすると、従来構造のままでは溶融半田が接合面域を超えて外方に広がり、主電極に隣接してチップ上面に形成した制御電極（ＩＧＢＴの場合）との間で半田ブリッジを引き起したり、チップの周縁にまで広がって耐圧性を低下させるおそれがある。
図５はダイオードを例に、半導体チップの上面主電極面に前記のヒートスプレッダ，あるいはストラップ状接続導体の金属部品を半田接合した際に生じた半田の不要な広がりの発生状況を表した説明図である。なお、図中で１は絶縁基板、２は絶縁基板１に半田マウントした半導体チップ、３は半導体チップ２の上面主電極、４はチップの上面周縁に被覆した耐圧用ガードリング（例えばポリイミド樹脂膜）、５は金属部品（ストラップ状の接続導体あるいは金属ブロックのヒートスプレッダ）、６は半導体チップ２の裏面電極と絶縁基板１の導体パターンとの間を接合した半田層、７は半導体チップ２の上面主電極３と金属部品５との間を接合した半田層であり、モジュール組立の半田接合工程ては、あらかじめ絶縁基板１／半導体チップ２，および半導体チップ２／金属部品５の間の接合面に半田材として例えばクリーム半田を塗布した仮組立体をリフロー炉内に搬入して半田接合するようにしている。
図５はダイオードを例に、半導体チップの上面主電極面に前記のヒートスプレッダ，あるいはストラップ状接続導体の金属部品を半田接合した際に生じた半田の不要な広がりの発生状況を表した説明図である。なお、図中で１は絶縁基板、２は絶縁基板１に半田マウントした半導体チップ、３は半導体チップ２の上面主電極、４はチップの上面周縁に被覆した耐圧用ガードリング（例えばポリイミド樹脂膜）、５は金属部品（ストラップ状の接続導体あるいは金属ブロックのヒートスプレッダ）、６は半導体チップ２の裏面電極と絶縁基板１の導体パターンとの間を接合した半田層、７は半導体チップ２の上面主電極３と金属部品５との間を接合した半田層であり、モジュール組立の半田接合工程ては、あらかじめ絶縁基板１／半導体チップ２，および半導体チップ２／金属部品５の間の接合面に半田材として例えばクリーム半田を塗布した仮組立体をリフロー炉内に搬入して半田接合するようにしている。
この場合に、半田材の供給量にバラツキがあると、余剰の溶融半田が主電極３の面域からガードリング４を乗り越えて図示矢印のようにチップの周縁側に流動し、状況によっては半導体チップ２／絶縁基板１間を接合する半田層６と半田ブリッジ（短絡）する場合がある。
このような半田の不要な広がりは半田材の供給量を調整することである程度防ぐことも可能であるが、実際には半導体チップ２の主電極３の表面状態，金属部品の寸法，半田接合温度のバラツキなどにも影響されることから、半田材の供給量最適にコントロールすることは実用面から極めて困難である。
なお、プリント基板について、プリント基板の導体パッドに表面実装形の半導体チップ，あるいは配線リードを半田接合する場合に、半田の不要な広がりを防いで所要厚さの半田層の確保，半田ブリッジ防止を図る手段として、プリント基板の導体パッド周域にダム形状の半田レジスト層を形成するようにした構成が、特開平１１−２４３１１４号公報，特開平６−２５２５４０号公報などで公知であるが、これら公知文献には半導体チップの上面にストラップ状接続導体あるいはヒートスプレッダの金属部品を半田付けする半導体装置への適用についての開示はない。
このような半田の不要な広がりは半田材の供給量を調整することである程度防ぐことも可能であるが、実際には半導体チップ２の主電極３の表面状態，金属部品の寸法，半田接合温度のバラツキなどにも影響されることから、半田材の供給量最適にコントロールすることは実用面から極めて困難である。
なお、プリント基板について、プリント基板の導体パッドに表面実装形の半導体チップ，あるいは配線リードを半田接合する場合に、半田の不要な広がりを防いで所要厚さの半田層の確保，半田ブリッジ防止を図る手段として、プリント基板の導体パッド周域にダム形状の半田レジスト層を形成するようにした構成が、特開平１１−２４３１１４号公報，特開平６−２５２５４０号公報などで公知であるが、これら公知文献には半導体チップの上面にストラップ状接続導体あるいはヒートスプレッダの金属部品を半田付けする半導体装置への適用についての開示はない。
本発明は上記の点に鑑みなされたものであり、先記したパワー半導体装置を対象に、半導体チップの上面主電極面にストラップ状接続導体あるいはヒートスプレッダの金属部品を半田接合する場合に、半田の不要な広がりを防止して製品の品質，信頼性の向上を図り、併せて量産する半導体装置を生産性よく製造できるように改良した半導体装置の組立構造およびその製造方法を提供することを目的とする。
上記目的を達成するために、本発明によれば、半導体チップの上面主電極に放熱，配線用部材として厚肉な金属部品を面合わせして半田接合した半導体装置において、
主電極の周囲を取り囲んで半導体チップの上面に、主電極面よりも背高なダム形状の半田レジスト層を形成するものとし（請求項１）、実用的には半田レジスト層の高さを５０μｍ以上に設定する（請求項２）。
また、前記構成の半導体装置の製造方法として、本発明によれば、ウエハ内に多数個の半導体素子を作り込むウエハプロセスの終段工程で、ウエハ上の各半導体素子に対しその上面主電極の周囲を取り囲んでダム形状の半田レジスト層を一括パターン形成した上で、ウエハをダイシングして半導体チッをプ個片に分離し、次の組立工程で半田レジスト層付きの半導体チップの上面主電極に金属部品を半田接合するものとし（請求項３）、ここで半田レジスト層はフォトリソグラフィプロセスによりウエハの上面にパターンニングして形成する（請求項４）。
主電極の周囲を取り囲んで半導体チップの上面に、主電極面よりも背高なダム形状の半田レジスト層を形成するものとし（請求項１）、実用的には半田レジスト層の高さを５０μｍ以上に設定する（請求項２）。
また、前記構成の半導体装置の製造方法として、本発明によれば、ウエハ内に多数個の半導体素子を作り込むウエハプロセスの終段工程で、ウエハ上の各半導体素子に対しその上面主電極の周囲を取り囲んでダム形状の半田レジスト層を一括パターン形成した上で、ウエハをダイシングして半導体チッをプ個片に分離し、次の組立工程で半田レジスト層付きの半導体チップの上面主電極に金属部品を半田接合するものとし（請求項３）、ここで半田レジスト層はフォトリソグラフィプロセスによりウエハの上面にパターンニングして形成する（請求項４）。
上記半導体装置の構成によれば、半導体チップの上面に主電極を取り囲んでダム形状の半田レジスト層を形成したことにより、半田材の供給量にバラツキがあっても、その半田付け工程で溶融半田が主電極／金属部品間の接合面域から外側に広がって主電極に隣接する制御電極との間で半田ブリッジが生じたり、半導体チップの裏面電極に短絡するなどの半田付け不良の生じるおそれがなく、ダム形状の半田レジスト層で周囲が囲まれた内側に所要厚さの半田接合層を確保して半導体チップの主電極面に肉厚の厚いストラップ状接続導体あるいはヒートスプレッダの金属部品を適正に面接合することができる。
また、半導体装置を量産する場合に、本発明の製造方法によれば、半導体チップについてその上面に形成するダム形状の半田レジスト層を、ウエハに多数個の半導体素子を作り込むウエハプロセスの工程で、フォトリソグラフィのプロセスにより一括してパターン形成するようにしたことで、半導体装置を高い生産性で効率よく量産製造することができる。
また、半導体装置を量産する場合に、本発明の製造方法によれば、半導体チップについてその上面に形成するダム形状の半田レジスト層を、ウエハに多数個の半導体素子を作り込むウエハプロセスの工程で、フォトリソグラフィのプロセスにより一括してパターン形成するようにしたことで、半導体装置を高い生産性で効率よく量産製造することができる。
以下、本発明の実施の形態を図示の実施例に基づいて説明する。まず、本発明による半導体装置の組立構造を図１，図４に示す。なお、図１はダイオードに適用した実施例、図４はＩＧＢＴに適用した実施例であり、図５に対応する同一部材には同じ符号を付してその説明は省略する。
図１の実施例において、図５の従来構造と異なる点は半導体チップ２の上面主電極３の周囲を取り囲んでチップ上面の周域にダム形状に盛り上がった半田レジスト層８が形成されている。この半田レジスト層８の高さは主電極３に比べて背高な５０μｍ以上に設定し、また主電極３に半田接合する金属部品５の厚みによっては高さを１００μｍ以上にするものとし、後記のようにフォトリソグラフィのプロセスによりウエハ上に一括してパターン形成するか、あるいは所定のダム形状に成形した樹脂部材をガードリング４の上に接着剤で貼り付けて形成することができる。また、半田レジスト層８の断面幅は、その接合面の応力発生を考慮してガードリング４よりも狭い幅とするのがよい。
図１の実施例において、図５の従来構造と異なる点は半導体チップ２の上面主電極３の周囲を取り囲んでチップ上面の周域にダム形状に盛り上がった半田レジスト層８が形成されている。この半田レジスト層８の高さは主電極３に比べて背高な５０μｍ以上に設定し、また主電極３に半田接合する金属部品５の厚みによっては高さを１００μｍ以上にするものとし、後記のようにフォトリソグラフィのプロセスによりウエハ上に一括してパターン形成するか、あるいは所定のダム形状に成形した樹脂部材をガードリング４の上に接着剤で貼り付けて形成することができる。また、半田レジスト層８の断面幅は、その接合面の応力発生を考慮してガードリング４よりも狭い幅とするのがよい。
上記のように半導体チップ２の上面主電極３を包囲してその周域にダム形状の半田レジスト層８を形成しておくことにより、厚肉金属部品５を半田付けするリフロー半田接合工程では、半田材の供給量にバラツキがあっても溶融半田が背高な半田レジスト層８を乗り越えて外側に広がることはなく、半田接合後の状態では十分な厚さの半田層７を確保し、かつ適正な半田フィレットを形成して金属部品５と主電極３との間が半田接合される。これにより、図５で述べたような溶融半田の不要な広がりを防止して製品の品質，信頼性が向上する。
また、図４の実施例では、前記の半田レジスト層８が主電極３とこれに隣接する制御電極９との間の境界にも形成されており、この境界部分に形成したレジスト層を符号８−１で示す。そして、モジュール組立工程では図４と同様に主電極３の電極面上にストラップ状の接続導体あるいはヒートスプレッダの金属部品５が半田接合される。
また、図４の実施例では、前記の半田レジスト層８が主電極３とこれに隣接する制御電極９との間の境界にも形成されており、この境界部分に形成したレジスト層を符号８−１で示す。そして、モジュール組立工程では図４と同様に主電極３の電極面上にストラップ状の接続導体あるいはヒートスプレッダの金属部品５が半田接合される。
上記の構成により、半田付け工程で主電極３／金属部品５の間を接合した半田層７が隣接する制御電極９の領域に広がって半田ブリッジするのを確実に阻止できる。
次に、半導体チップ２の上面に形成した前記ダム形状の半田レジスト層８を、ウエハプロセスで一括形成するようにした本発明の請求項３，４に係わる製造方法を図２および図３（ａ）〜（ｄ）で説明する。
図２はウエハ１０に多数個の半導体素子１１が碁盤目状に整列して作り込まれた状態を表し、このウエハ１０に対し次記のフォトリソグラフィプロセスを施して半導体素子１１の各領域ごとに前記の半田レジスト層が一括してパターン形成される。
すなわち、ウエハプロセスの工程でウエハ１０に作り込まれた図２の半導体素子１１に対し主電極３，ガードリング４を形成した後、図３（ａ）で示すようにウエハ１０の表面全域に半田レジスト材８ａとして有機系の感光性樹脂（例えば、ポジ型フォトレジスト材）層を形成する。この感光性樹脂層は、感光性樹脂をスピンコーターなどを使用して厚さ５０μｍ以上の均一な厚さに塗布して形成する。あるいは、フィルム状のレジスト材を真空ラミネート工程にてウエハ１０の表面に密着させて形成する。次に、フォトマスク１２を使用し、各半導体素子１１の領域ごとに形成する半田レジスト層８（図１，図４参照）のパターンに合わせて光をフォトレジスト材に照射し（図３（ｂ）参照）、続くエッチング工程で不要な部分をエッチング溶液で除去した上で、熱処理により樹脂を硬化させてダム形状の半田レジスト層８を形成する（図３（ｃ）参照）。その後に、ウエハ１０をダイシングして半導体チップ２を個片に分離する（図３（ｄ）参照）。
次に、半導体チップ２の上面に形成した前記ダム形状の半田レジスト層８を、ウエハプロセスで一括形成するようにした本発明の請求項３，４に係わる製造方法を図２および図３（ａ）〜（ｄ）で説明する。
図２はウエハ１０に多数個の半導体素子１１が碁盤目状に整列して作り込まれた状態を表し、このウエハ１０に対し次記のフォトリソグラフィプロセスを施して半導体素子１１の各領域ごとに前記の半田レジスト層が一括してパターン形成される。
すなわち、ウエハプロセスの工程でウエハ１０に作り込まれた図２の半導体素子１１に対し主電極３，ガードリング４を形成した後、図３（ａ）で示すようにウエハ１０の表面全域に半田レジスト材８ａとして有機系の感光性樹脂（例えば、ポジ型フォトレジスト材）層を形成する。この感光性樹脂層は、感光性樹脂をスピンコーターなどを使用して厚さ５０μｍ以上の均一な厚さに塗布して形成する。あるいは、フィルム状のレジスト材を真空ラミネート工程にてウエハ１０の表面に密着させて形成する。次に、フォトマスク１２を使用し、各半導体素子１１の領域ごとに形成する半田レジスト層８（図１，図４参照）のパターンに合わせて光をフォトレジスト材に照射し（図３（ｂ）参照）、続くエッチング工程で不要な部分をエッチング溶液で除去した上で、熱処理により樹脂を硬化させてダム形状の半田レジスト層８を形成する（図３（ｃ）参照）。その後に、ウエハ１０をダイシングして半導体チップ２を個片に分離する（図３（ｄ）参照）。
そして、半導体装置のモジュール組立工程では、前記のウエハプロセスを経て個片に分離した半田レジスト層付きの半導体チップ２（図３（ｄ）参照）を用い、図１，図４で述べたように半導体チップ２の上面主電極３にストラップ状の接続導体あるいはヒートスプレッダの金属部品５を半田付けしてモジュールを組立てる。
上記の製造方法を採用することにより、半導体装置を量産する場合に各半導体チップの上面にダム形状の半田レジスト層８を生産性よく形成することができる。
上記の製造方法を採用することにより、半導体装置を量産する場合に各半導体チップの上面にダム形状の半田レジスト層８を生産性よく形成することができる。
１ 絶縁基板
２ 半導体チップ
３ 主電極
４ ガードリング
５ 金属部品
６，７ 半田層
８ ダム形状の半田レジスト層
９ 制御電極
１０ ウエハ
１１ ウエハに作り込まれた半導体素子
１２ フォトマスク
２ 半導体チップ
３ 主電極
４ ガードリング
５ 金属部品
６，７ 半田層
８ ダム形状の半田レジスト層
９ 制御電極
１０ ウエハ
１１ ウエハに作り込まれた半導体素子
１２ フォトマスク
Claims (4)
- 半導体チップの上面主電極に放熱，配線用部材として厚肉な金属部品を面合わせして半田接合した半導体装置において、
主電極の周囲を取り囲んでチップ上面に主電極面より背高なダム形状の半田レジスト層を形成した上で、主電極に金属部品を半田接合したことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、半田レジスト層の高さが５０μｍ以上であることを特徴とする半導体装置。
- ウエハ内に多数個の半導体素子を作り込むウエハプロセスの終段工程で、ウエハ上の各半導体素子に対しその上面主電極の周囲を取り囲んでダム形状の半田レジスト層を一括してパターン形成した上で、ウエハをダイシングして半導体チッをプ個片に分離し、次の組立工程で半田レジスト層付きの半導体チップの上面主電極に金属部品を半田接合することを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 請求項３記載の製造方法において、半田レジスト層をフォトリソグラフィプロセスによりウエハの上面にパターン形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
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Cited By (4)
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|---|---|---|---|---|
| JP2013098266A (ja) * | 2011-10-31 | 2013-05-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2013187494A (ja) * | 2012-03-09 | 2013-09-19 | Hitachi Ltd | 半導体装置 |
| CN109428132A (zh) * | 2017-08-21 | 2019-03-05 | Zf 腓德烈斯哈芬股份公司 | 电子模块的制造和电子模块 |
| CN117497681A (zh) * | 2023-12-29 | 2024-02-02 | 南昌凯捷半导体科技有限公司 | 一种Mini-LED芯片及其制作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218454A (ja) * | 1992-01-20 | 1993-08-27 | Nec Corp | 半導体装置 |
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2005
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05218454A (ja) * | 1992-01-20 | 1993-08-27 | Nec Corp | 半導体装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013098266A (ja) * | 2011-10-31 | 2013-05-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2013187494A (ja) * | 2012-03-09 | 2013-09-19 | Hitachi Ltd | 半導体装置 |
| CN109428132A (zh) * | 2017-08-21 | 2019-03-05 | Zf 腓德烈斯哈芬股份公司 | 电子模块的制造和电子模块 |
| CN109428132B (zh) * | 2017-08-21 | 2024-03-15 | Zf 腓德烈斯哈芬股份公司 | 电子模块的制造和电子模块 |
| CN117497681A (zh) * | 2023-12-29 | 2024-02-02 | 南昌凯捷半导体科技有限公司 | 一种Mini-LED芯片及其制作方法 |
| CN117497681B (zh) * | 2023-12-29 | 2024-04-05 | 南昌凯捷半导体科技有限公司 | 一种Mini-LED芯片及其制作方法 |
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