JP2006277012A - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP2006277012A JP2006277012A JP2005091555A JP2005091555A JP2006277012A JP 2006277012 A JP2006277012 A JP 2006277012A JP 2005091555 A JP2005091555 A JP 2005091555A JP 2005091555 A JP2005091555 A JP 2005091555A JP 2006277012 A JP2006277012 A JP 2006277012A
- Authority
- JP
- Japan
- Prior art keywords
- register
- microcomputer
- nonvolatile memory
- code
- predetermined
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Storage Device Security (AREA)
- Microcomputers (AREA)
Abstract
【課題】マイコンの記憶装置として用いられる不揮発性メモリの誤書き換え防止を外部接続端子数を増やすことなく効果的に防止する。
【解決手段】マイコンと該マイコンによるアクセス可能な不揮発性メモリ(2)とマイコンの指示を受けて不揮発性メモリの記憶情報の書き換えを制御する書き換え制御回路(3)とを備え、これらを一つの半導体パッケージ(6)内に収納する。書き換え制御回路内にマイコンによるデータ設定を受ける第1、第2、第3のレジスタ(11、12、13)を設け、第3のレジスタは第1のレジスタに所定の第1のコードが、第2のレジスタに所定の第2のコードが設定されている場合のみデータ設定を受けられるようにする。そして第3のレジスタに所定の第3のコードが設定されている場合のみ不揮発性メモリに対して記憶情報の消去と書き込みを受けることを許可する信号を出力する。
【選択図】図2
【解決手段】マイコンと該マイコンによるアクセス可能な不揮発性メモリ(2)とマイコンの指示を受けて不揮発性メモリの記憶情報の書き換えを制御する書き換え制御回路(3)とを備え、これらを一つの半導体パッケージ(6)内に収納する。書き換え制御回路内にマイコンによるデータ設定を受ける第1、第2、第3のレジスタ(11、12、13)を設け、第3のレジスタは第1のレジスタに所定の第1のコードが、第2のレジスタに所定の第2のコードが設定されている場合のみデータ設定を受けられるようにする。そして第3のレジスタに所定の第3のコードが設定されている場合のみ不揮発性メモリに対して記憶情報の消去と書き込みを受けることを許可する信号を出力する。
【選択図】図2
Description
本発明は、マイコン用不揮発性メモリの誤書き換えを防止する技術に関する。
近年、記憶情報の書き換えが可能で、且つ電源OFFの状態になっても以前の記憶情報をそのまま保持するフラッシュメモリやEEPROMなどの不揮発性半導体メモリ(本明細書では単に不揮発性メモリという。)がマイコン(マイクロコンピュータのことを本明細書では単にマイコンと呼ぶ。)のメモリとして広く採用されている。そして、その不揮発性メモリも集積回路技術の進展によりマイコン本体部と一体に同じ半導体チップ上に形成され、1パッケージ内に収納されるようになってきた。
この不揮発性メモリに記憶される情報は、マイコンを動作させるプログラムであったり重要データであったりすることが多い。このため、マイコンの誤動作により誤って記憶情報が消去されたり書き換えられたりすることがないよう、誤書き込み、誤消去を防止する対策を採っておくことが多い。
従来、マイコン本体部と一体に1パッケージ化された不揮発性メモリの誤書き換え防止は、図4に示すように消去、書き込みの際に必要とされる特別な電源電圧あるいは制御信号をハードウェアで構成した外部電源/論理回路30で制御することにより行なうのが一般的である。消去、書き込みを禁止する期間中にはそれらの電源電圧、制御信号が供給されないようにしておけば、例えマイコンが誤動作しても不揮発性メモリの記憶情報を誤書き込み、誤消去から保護することができる。
しかし、このようにパッケージの外部に設けた外部電源/論理回路30により誤書き換え防止を図ろうとすると、そうした特別な電源電圧や制御信号をパッケージ内に入力するための外部接続端子が必要となり外部端子数が増えることになる。
また、マイコンの正常動作中において不揮発性メモリの記憶情報の書き換えが必要となる場合もあり、その場合にはマイコンからの指示を受けた外部電源/論理回路30により書き換え用電圧を印加する必要がでてくる。その際、外部電源/論理回路30がマイコンからの指示を正常動作による正しい指示か、マイコンの誤動作による誤った指示かをチェックしないで簡単に受け付けてしまったのでは、外部電源/論理回路30による誤書き込み、誤消去防止の実効が上がらないという問題がある。
特開平5−67758号公報
特開2002−366436号公報
特開平11−306085号公報
本発明はこのような問題点を解決するためになされたもので、その課題は、マイコンの記憶装置として用いられる不揮発性メモリの誤書き換え防止を、外部接続端子数を増やすことなく効果的に防止することができる半導体集積回路を提供することにある。
前記課題を解決するための請求項1に記載の発明は、不揮発性メモリの誤書き換え防止機能を備えた半導体集積回路であって、マイコンと、該マイコンによるアクセス可能な不揮発性メモリ(2)と、該不揮発性メモリの書き換えの禁止/許可を制御する書き換え制御回路(3)とを備えて構成され、これら回路を一つの半導体パッケージ(6)内に収納したことを特徴とする半導体集積回路である。
このような構成の半導体集積回路は、不揮発性メモリの書き換えを制御する書き換え制御回路をマイコン、不揮発性メモリと同一のパッケージ内に収納しているため、書き換え制御回路と不揮発性メモリとを結び書き換えの禁止/許可信号を伝える外部端子が不要となる効果を奏する。
また、請求項2に記載の発明は、不揮発性メモリの誤書き換え防止機能を備えた半導体集積回路であって、マイコンと該マイコンによるアクセス可能な不揮発性メモリ(2)と該不揮発性メモリの記憶情報の書き換えを制御する書き換え制御回路(3)とを備えて構成され、書き換え制御回路は、マイコンによりデータ設定を受ける第1、第2、第3のレジスタ(11、12、13)を備え、第3のレジスタ(13)は第1のレジスタ(11)に所定の第1のコード(CD1)が、第2のレジスタ(12)に所定の第2のコード(CD2)が設定されている場合のみデータ設定を受けられるように構成され、第3のレジスタ(13)に所定の第3のコード(CD3)が設定されている場合のみ不揮発性メモリに対して記憶情報の消去と書き込みを受けることを許可する信号を出力するように構成されていることを特徴とする半導体集積回路である。
このような構成の半導体集積回路によれば、第3のレジスタのデータ変更は第1、第2のレジスタに各々所定のコードが設定されている場合しか許されず、そのような条件の下で第3のレジスタに所定のコードが設定された場合のみ不揮発性メモリは記憶情報の消去と書き込みを受けることが可能とされる。このような制約条件を課しているため、マイコンの誤動作によって不揮発性メモリ2が誤書き換えを受ける確率を非常に小さくできる効果を奏する。
また、請求項3に記載の発明は、不揮発性メモリの誤書き換え防止機能を備えた半導体集積回路であって、マイコンと該マイコンによるアクセス可能な不揮発性メモリ(2)と該不揮発性メモリの記憶情報の書き換えを制御する書き換え制御回路(3)とを備えて構成され、書き換え制御回路は、マイコンによるデータ設定が可能な第2、第3のレジスタ(12、13)を備え、第3のレジスタ(13)は第2のレジスタ(12)に所定の第2のコード(CD2)が設定されている場合のみマイコンによるデータ設定を受けられるように構成され、第3のレジスタ(13)に所定の第3のコード(CD3)が設定されている場合のみ不揮発性メモリに対して記憶情報の消去と書き込みを受けることを許可する信号を出力するように構成されていることを特徴とする半導体集積回路である。
このような構成の半導体集積回路は、請求項2に記載の半導体集積回路における第1のレジスタを無くして制約条件を緩くしたものである。しかし、この構成の場合も第3のレジスタのデータ変更は第2のレジスタに所定のコードが設定されている場合しか許されず、そのような条件の下で更に第3のレジスタに所定のコードが設定された場合のみ不揮発性メモリは記憶情報の消去と書き込みを受けることが許可される。従って、この構成の場合もマイコンの誤動作によって不揮発性メモリ2が誤書き換えを受ける確率を非常に小さくできる効果を奏する。
また、請求項4に記載の発明は、請求項2に記載の半導体集積回路において、第2のレジスタ(12)は、第1のレジスタ(11)がマイコンによるデータ設定を受けた後の所定時間内のみマイコンによるデータ設定を受けられるように構成されていることを特徴とする。
このような構成にして所定時間として短い時間を設定すれば、第2のレジスタのデータは第1のレジスタのデータを置き換える命令に引き続く命令によって実行されなければ変更を受けないようにすることができる。そのようにすればマイコンの誤動作で第2のレジスタのデータが誤書き換えされる確率は小さくなるため、不揮発性メモリ2が誤書き換えを受ける確率を更に小さくできる効果を奏する。
また、請求項5に記載の発明は、請求項2又は4に記載の半導体集積回路において、第3のレジスタ(13)は、第1のレジスタ(11)に所定の第1のコード(CD1)が、第2のレジスタ(12)に所定の第2のコード(CD2)が設定されており、且つ第2のレジスタ(12)がマイコンによるデータ設定を受けた後の所定時間内である場合のみマイコンによるデータ設定を受けられるように構成されていることを特徴とする。
このような構成として所定時間に短い時間を設定すれば、第3のレジスタのデータは第2のレジスタのデータを置き換える命令に引き続く命令によって実行されなければ変更を受けないようにすることができる。そのようにすればマイコンの誤動作で第3のレジスタのデータが誤書き換えされる確率は小さくなるため、不揮発性メモリ2が誤書き換えを受ける確率を請求項2に記載の構成の場合よりも一層小さくできる効果を奏する。
また、請求項6に記載の発明は、請求項3に記載の半導体集積回路において、第3のレジスタ(13)は、第2のレジスタ(12)に所定の第2のコード(CD2)が設定されており、且つ第2のレジスタ(12)がマイコンによるデータ設定を受けた後の所定時間内である場合のみマイコンによるデータ設定を受けられるように構成されていることを特徴とする。
このような構成として所定時間に短い時間を設定すれば、第3のレジスタのデータは第2のレジスタのデータを置き換える命令に引き続く命令によって実行されなければ変更を受けないようにすることができる。そのようにすればマイコンの誤動作で第3のレジスタのデータが誤書き換えされる確率は小さくなるため、不揮発性メモリ2が誤書き換えを受ける確率を請求項3に記載の構成の場合よりも一層小さくできる効果を奏する。
以下、本発明に係る半導体集積回路についての一実施の形態を図面を参照して説明する。本発明はマイコンの記憶装置として用いられる不揮発性メモリの誤書き換えを防止する技術に関するものであって、対象回路はマイコンと不揮発性メモリとを備える集積回路である。本発明では、その不揮発性メモリへの情報の書き込みと消去の禁止/許可の制御をハードウェアで構成した書き換え制御回路でもって行なう。
図1は、その半導体集積回路の構成をブロック図で示したものである。本実施形態の半導体集積回路1は、CPU1、不揮発性メモリ2、書き換え制御回路3、メモリ装置であるROM/RAM4、それらを結ぶバスライン5を備えて構成される。これらの回路は、それらの相互接続に必要な外部接続端子数を少なくするために同じ半導体パッケージ6内に収納されている。
図2は、書き換え制御回路3の内部の回路構成を、CPU1、不揮発性メモリ2、ROM/RAM4との接続関係と共にブロック図で示したものである。バスライン5は、データバス8、アドレスバス9、コントロールバス10により構成される。不揮発性メモリ2及びROM/RAM4は、これら3つのバスを介してその記憶情報がCPU1によりアクセスされる。なお、ROM/RAM4内にはプログラムが記憶されており、CPU1とROM/RAM4とでマイコンを構成している。
書き換え制御回路3は、CPU1による不揮発性メモリ2内記憶情報の消去と書き込みの禁止/許可制御を行なう回路である。禁止/許可の制御は、不揮発性メモリ2に入力する書き換えイネーブル信号WEの論理レベルを変えることで行なわれる。
書き換え制御回路3もバスライン5に接続されており、データバス8、アドレスバス9、コントロールバス10の各バスラインが入力されている。書き換え制御回路3には、複数ビットで構成される第1のレジスタ11、第2のレジスタ12、第3のレジスタ13の3つのレジスタが設けられている。これら3つのレジスタはデータバス8に接続されており、CPU1によってデータの書き換えを行なえるようになっている。
各レジスタには、それを特定するアドレスが割り付けられている。CPU1による特定レジスタのデータ書き換えは、書き込みデータをデータバス8に、書き込むレジスタを特定するアドレスをアドレスバス9に出力した状態でコントロールバス10中の書き込み制御線14に高レベルの書き込みパルスDOを出力することで行なう。
書き換え制御回路3内には、保持する3つのレジスタがCPU1により選択されていることを検出するためのアドレスデコーダ15が設けられている。アドレスデコーダ15はアドレスバス9上に出力されているアドレス信号をデコードし、第1のレジスタ11を選択するアドレスが出力されていると判定した場合には第1のレジスタ11を選択する第1の選択信号SEL1を高レベルにする。第2のレジスタ12を選択するアドレスが出力されていると判定した場合には第2の選択信号SEL2を、第3のレジスタ13を選択するアドレスが出力されていると判定した場合には第3の選択信号SEL3をそれぞれ高レベルにする。
第1の選択信号SEL1は、2入力AND回路16に入力される。2入力AND回路16にはコントロールバス10中の書き込み制御線14の書き込みパルスDOも入力されている。第1の選択信号SEL1が高レベルの状態にある時に書き込み制御線14に書き込みパルスDOが高レベルで出力されると、2入力AND回路16の出力よりラッチパルスLA1が出力される。第1のレジスタ11は、そのラッチパルスLA1によりそのときのデータバス8上のデータをラッチする。これにより第1のレジスタ11の保持するデータが新たなデータに置き換わる。
第1のレジスタ11の保持するデータは、並列出力で次の第1の一致検出回路17に入力される。第1の一致検出回路17には、ハードウェアで生成された所定の第1のコードCD1も並列入力されている。第1の一致検出回路17は、第1のレジスタ11の保持するデータと第1のコード信号CD1との一致を判定し、一致した場合には第1の一致信号EN1を高レベルで出力する。即ち、第1のレジスタ11の保持するデータが所定の第1のコードCD1である場合に、第1の一致検出回路17の出力から第1の一致信号EN1が高レベルで出力される。
アドレスデコーダ15が出力する第2の選択信号SEL2は、3入力AND回路19に入力される。3入力AND回路19にはコントロールバス10中の書き込み制御線14の書き込みパルスDOも入力されている。3入力AND回路19には更に、第1のタイマ回路20の出力するパルス信号TP1も入力されている。この第1のタイマ回路20は、前述した2入力AND回路16の出力であるラッチパルスLA1によりトリガされて、微小な所定時間T1の間だけ高レベルとなる第1のパルス信号TP1を出力する回路である。
従って、3入力AND回路19の出力には、第2の選択信号SEL2が高レベル状態で且つ第1のパルス信号TP1も高レベルである時に書き込みパルスDOが高レベルで出力されると、その間だけラッチパルスLA2が現れる。第2のレジスタ12は、そのラッチパルスLA2によりそのときのデータバス8上のデータをラッチする。これより第2のレジスタ12の保持するデータが新たなデータに置き換わる。第1のレジスタ11のデータ置き換えの場合と異なり、第1のタイマ回路20の出力する第1のパルス信号TP1も3入力AND回路19に入力されているために、第2のレジスタ12のデータの置き換えは第1のレジスタ11のデータの置き換えから微小な所定時間T1以内の期間しか許されない。
第2のレジスタ12の保持するデータは、第1のレジスタ11の場合と同様に並列出力で次の第2の一致検出回路21に入力される。第2の一致検出回路21には、ハードウェアで生成された所定の第2のコードCD2も並列入力されている。第2の一致検出回路21は、第2のレジスタ12の保持するデータと第2のコードCD2との一致を判定し、一致した場合には第2の一致信号EN2を高レベルで出力する。即ち、第2のレジスタ12の保持するデータが所定の第2のコードCD2である場合にのみ、第2の一致検出回路21の出力から第2の一致信号EN2が高レベルで出力される。
アドレスデコーダ15が出力する第3の選択信号SEL3は、5入力AND回路22に入力される。5入力AND回路22には他に、コントロールバス10中の書き込み制御線14の書き込みパルスDO、第2のタイマ回路23の出力する第2のパルス信号TP2、第1の一致検出回路17の出力である第1の一致信号EN1、第2の一致検出回路21の出力である第2の一致信号EN2も入力される。これらの信号が全て高レベルである期間のみ、5入力AND回路22の出力よりラッチパルスLA3が出力される。第3のレジスタ13は、そのラッチパルスLA3によりそのときのデータバス8上のデータをラッチする。これより第3のレジスタ13の保持するデータが新たなデータに置き換わる。
第2のタイマ回路23は、第1のタイマ回路20と同様に3入力AND回路19の出力であるラッチパルスLA2によりトリガされて、微小な所定時間T2の間だけ高レベルとなる第2のパルス信号TP2を出力する回路である。従って、第3のレジスタ13のデータの置き換えは、第1のレジスタ11に第1のコードCD1、第2のレジスタ12に第2のコードCD2が設定されており、且つその第2のレジスタ12のデータの置き換えから微小な所定時間T2以内の期間しか許されない。
第3のレジスタ13の保持するデータは、第2のレジスタ12の場合と同様に並列出力で次の第3の一致検出回路24に入力される。第3の一致検出回路24には、ハードウェアで生成された所定の第3のコードCD3も並列入力されている。第3の一致検出回路24は、第3のレジスタ13の保持するデータと第3のコードCD3との一致を判定し、一致した場合にその出力から書き換えイネーブル信号WEを高レベルにして出力する。即ち、第3のレジスタ13の保持するデータが所定の第3のコードCD3である場合にのみ、第3の一致検出回路24の出力から書き換えイネーブル信号WEが高レベルで出力される。
書き換えイネーブル信号WEは不揮発性メモリ2に入力されており、不揮発性メモリ2はこの書き換えイネーブル信号WEが高レベルの期間中のみ記憶情報の消去と書き込みが許される。低レベルの期間中は消去も書き込みも禁止される。
このような構成と動作により不揮発性メモリ2の書き換えは、第1のレジスタ11には所定の第1のコードCD1が、第2のレジスタ12には所定の第2のコードCD2が、第3のレジスタ13には所定の第3のコードCD3が設定されている場合にのみ許可されることになる。
また、第2のレジスタ12のデータの置き換えは、第1のレジスタ11のデータの置き換えから微小な所定時間T1以内の期間しか許されない。また、第3のレジスタ13のデータの置き換えは、第1のレジスタ11に第1のコードCD1、第2のレジスタ12に第2のコードCD2が設定されており、且つその第2のレジスタ12のデータの置き換えから微小な所定時間T2以内の期間しか許されないようになっている。
このようになっていることから、所定時間T1、T2としてCPU1が一つの外部レジスタにデータを出力してから引き続き他の外部レジスタに異なるデータを出力し終えるまでに要する時間に僅かな余裕時間をプラスした時間を設定しておく。そうすることで第2のレジスタ12のデータの置き換えは第1のレジスタ11のデータを置き換える命令に引き続く命令によって実行された場合のみ可能とすることかできる。更に、第3のレジスタ13のデータの置き換えも、第1のレジスタ11のデータの置き換え、第2のレジスタ12のデータの置き換えが連続した命令で実行された後、それに続く命令によって実行されされた場合のみ可能とすることかできる。
このように不揮発性メモリ2の書き換えに特定の手順及び設定値条件と時間的制約条件とを課している。従って、マイコンが誤動作しても不揮発性メモリ2が誤書き換えを受ける確率を非常に小さくできる効果を奏する。
なお、上記実施形態では第1のタイマ回路20、第2のタイマ回路23を設けて第2のレジスタ12のデータ変更は第1のレジスタ11のデータ変更から所定時間T1以内の期間のみ、第3のレジスタ13のデータ変更は第2のレジスタ12のデータ変更から所定時間T2以内の期間のみ許可されるようにしていた。しかし、このような時間的制約条件を無くして構成することもできる。即ち、第1のタイマ回路20、第2のタイマ回路23の無くして第2のレジスタ12、第3のレジスタ13のデータ変更は何時でもできるようにする。
このようにしても不揮発性メモリ2の書き換えは、第1のレジスタ11には所定の第1のコードCD1、第2のレジスタ12には所定の第2のコードCD2、第3のレジスタ13には所定の第3のコードCD3が設定されている場合にしか許されないので、不揮発性メモリ2の誤書き換えを防止する効果を奏する。
また、上記実施形態における第1のレジスタ11、第1のタイマ回路20、第1の一致検出回路17による設定値の制約条件を無くして構成することもできる。即ち、図2中の第1のレジスタ11、第1のタイマ回路20、第1の一致検出回路17を無くして図3に示すような回路構成とする。このようにしても不揮発性メモリ2の書き換えは、第2のレジスタ12に所定の第2のコードCD2、第3のレジスタ12に所定の第3のコードCD3設定されており、且つ第2のレジスタ12のデータ変更から所定時間T2以内の期間しか許可されない。従って、こうした回路構成でも不揮発性メモリ2の誤書き換えを防止する効果を奏する。
図面中、1はCPU、2は不揮発性メモリ、3は書き換え制御回路、4はRAM/ROM、11は第1のレジスタ、12は第2のレジスタ、13は第3のレジスタ、CD1は第1のコード、CD2は第2のコード、CD3は第3のコードを示す。
Claims (6)
- 不揮発性メモリの誤書き換え防止機能を備えた半導体集積回路であって、マイコンと、該マイコンによるアクセス可能な不揮発性メモリ(2)と、該不揮発性メモリの書き換えの禁止/許可を制御する書き換え制御回路(3)とを備えて構成され、これら回路を一つの半導体パッケージ(6)内に収納したことを特徴とする半導体集積回路。
- 不揮発性メモリの誤書き換え防止機能を備えた半導体集積回路であって、マイコンと該マイコンによるアクセス可能な不揮発性メモリ(2)と該不揮発性メモリの記憶情報の書き換えを制御する書き換え制御回路(3)とを備えて構成され、
前記書き換え制御回路は、前記マイコンによりデータ設定を受ける第1、第2、第3のレジスタ(11、12、13)を備え、前記第3のレジスタ(13)は前記第1のレジスタ(11)に所定の第1のコード(CD1)が、前記第2のレジスタ(12)に所定の第2のコード(CD2)が設定されている場合のみデータ設定を受けられるように構成され、第3のレジスタ(13)に所定の第3のコード(CD3)が設定されている場合のみ前記不揮発性メモリに対して記憶情報の消去と書き込みを受けることを許可する信号を出力するように構成されていることを特徴とする半導体集積回路。 - 不揮発性メモリの誤書き換え防止機能を備えた半導体集積回路であって、マイコンと該マイコンによるアクセス可能な不揮発性メモリ(2)と該不揮発性メモリの記憶情報の書き換えを制御する書き換え制御回路(3)とを備えて構成され、
前記書き換え制御回路は、前記マイコンによりデータ設定を受ける第2、第3のレジスタ(12、13)を備え、前記第3のレジスタ(13)は前記第2のレジスタ(12)に所定の第2のコード(CD2)が設定されている場合のみデータ設定を受けられるように構成され、第3のレジスタ(13)に所定の第3のコード(CD3)が設定されている場合のみ前記不揮発性メモリに対して記憶情報の消去と書き込みを受けることを許可する信号を出力するように構成されていることを特徴とする半導体集積回路。 - 請求項2に記載の半導体集積回路において、前記第2のレジスタ(12)は、前記第1のレジスタ(11)が前記マイコンによるデータ設定を受けた後の所定時間内のみ前記マイコンによるデータ設定を受けられるように構成されていることを特徴とする半導体集積回路。
- 請求項2又は4に記載の半導体集積回路において、前記第3のレジスタ(13)は、前記第1のレジスタ(11)に所定の第1のコード(CD1)が、前記第2のレジスタ(12)に所定の第2のコード(CD2)が設定されており、且つ前記第2のレジスタ(12)が前記マイコンによるデータ設定を受けた後の所定時間内である場合のみ前記マイコンによるデータ設定を受けられるように構成されていることを特徴とする半導体集積回路。
- 請求項3に記載の半導体集積回路において、前記第3のレジスタ(13)は、前記第2のレジスタ(12)に所定の第2のコード(CD2)が設定されており、且つ前記第2のレジスタ(12)が前記マイコンによるデータ設定を受けた後の所定時間内である場合のみ前記マイコンによるデータ設定を受けられるように構成されていることを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005091555A JP2006277012A (ja) | 2005-03-28 | 2005-03-28 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005091555A JP2006277012A (ja) | 2005-03-28 | 2005-03-28 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006277012A true JP2006277012A (ja) | 2006-10-12 |
Family
ID=37211751
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005091555A Pending JP2006277012A (ja) | 2005-03-28 | 2005-03-28 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006277012A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014029679A (ja) * | 2012-06-27 | 2014-02-13 | Nippon Dempa Kogyo Co Ltd | 電子機器 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63163943A (ja) * | 1986-12-26 | 1988-07-07 | Yamatake Honeywell Co Ltd | メモリ書き込み制御方法 |
JPH0793222A (ja) * | 1993-07-27 | 1995-04-07 | Casio Comput Co Ltd | ゲート制御方法 |
JPH08221301A (ja) * | 1995-02-13 | 1996-08-30 | Nec Corp | ウォッチドックタイマ回路 |
JPH1139279A (ja) * | 1997-07-16 | 1999-02-12 | Mitsubishi Electric Corp | マイクロコンピュータおよびマルチチップモジュール |
JPH1173371A (ja) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | レジスタのプロテクト回路 |
JP2000215108A (ja) * | 1999-01-22 | 2000-08-04 | Toshiba Corp | 半導体集積回路 |
JP2002229853A (ja) * | 2001-02-01 | 2002-08-16 | Sanyo Electric Co Ltd | メモリ制御回路 |
JP2003150448A (ja) * | 2001-11-08 | 2003-05-23 | Matsushita Electric Ind Co Ltd | 誤書込み防止回路 |
JP2004094753A (ja) * | 2002-09-02 | 2004-03-25 | Sony Corp | データ出力制限装置、回路素子及びデータ出力制限方法 |
-
2005
- 2005-03-28 JP JP2005091555A patent/JP2006277012A/ja active Pending
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63163943A (ja) * | 1986-12-26 | 1988-07-07 | Yamatake Honeywell Co Ltd | メモリ書き込み制御方法 |
JPH0793222A (ja) * | 1993-07-27 | 1995-04-07 | Casio Comput Co Ltd | ゲート制御方法 |
JPH08221301A (ja) * | 1995-02-13 | 1996-08-30 | Nec Corp | ウォッチドックタイマ回路 |
JPH1139279A (ja) * | 1997-07-16 | 1999-02-12 | Mitsubishi Electric Corp | マイクロコンピュータおよびマルチチップモジュール |
JPH1173371A (ja) * | 1997-08-28 | 1999-03-16 | Mitsubishi Electric Corp | レジスタのプロテクト回路 |
JP2000215108A (ja) * | 1999-01-22 | 2000-08-04 | Toshiba Corp | 半導体集積回路 |
JP2002229853A (ja) * | 2001-02-01 | 2002-08-16 | Sanyo Electric Co Ltd | メモリ制御回路 |
JP2003150448A (ja) * | 2001-11-08 | 2003-05-23 | Matsushita Electric Ind Co Ltd | 誤書込み防止回路 |
JP2004094753A (ja) * | 2002-09-02 | 2004-03-25 | Sony Corp | データ出力制限装置、回路素子及びデータ出力制限方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014029679A (ja) * | 2012-06-27 | 2014-02-13 | Nippon Dempa Kogyo Co Ltd | 電子機器 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5101286B2 (ja) | 集積回路を誤った動作から保護する方法および装置 | |
US8375189B2 (en) | Configuring levels of program/erase protection in flash devices | |
KR100658135B1 (ko) | 프로그래밍할 수 있는 비휘발성 메모리를 내장한 마이크로컴퓨터 | |
US5991849A (en) | Rewriting protection of a size varying first region of a reprogrammable non-volatile memory | |
KR100444537B1 (ko) | 데이타처리장치 | |
US20050071592A1 (en) | Selectable block protection for non-volatile memory | |
US5890191A (en) | Method and apparatus for providing erasing and programming protection for electrically erasable programmable read only memory | |
JP2010086523A (ja) | セキュアメモリインターフェース | |
KR100299542B1 (ko) | 불휘발성메모리를사용한마이크로컴퓨터 | |
JP2000268584A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
US7054121B2 (en) | Protection circuit for preventing unauthorized access to the memory device of a processor | |
US7310277B2 (en) | Non-volatile semiconductor storage device with specific command enable/disable control signal | |
KR100632939B1 (ko) | 오티피 블록이 포함된 플래시 메모리를 갖는 메모리 시스템 | |
JP3153155B2 (ja) | 半導体メモリ | |
JP2006277012A (ja) | 半導体集積回路 | |
JP3197865B2 (ja) | マイクロコンピュータ | |
JP4202116B2 (ja) | メモリ制御回路、メモリ装置およびマイクロコンピュータ | |
JP4118023B2 (ja) | メモリ制御回路 | |
JP2003223372A (ja) | メモリ制御装置及びシリアルメモリ | |
JP4848126B2 (ja) | マイクロコンピュータ、マイクロコンピュータにおける不揮発性メモリのデータ保護方法 | |
JP2002099468A (ja) | 書き込み制御回路 | |
JP4904850B2 (ja) | インピーダンス調整回路とそのエラー処理方法、及び半導体集積回路 | |
JP2004199825A (ja) | 半導体記憶装置、およびその制御方法 | |
JP2006178867A (ja) | フラッシュメモリを用いたcpuシステム、フラッシュメモリ保護回路およびそのフラッシュメモリ保護方法 | |
JP2004062978A (ja) | 不揮発性半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070516 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100226 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100330 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100921 |