JPS63163943A - メモリ書き込み制御方法 - Google Patents
メモリ書き込み制御方法Info
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- JPS63163943A JPS63163943A JP61313305A JP31330586A JPS63163943A JP S63163943 A JPS63163943 A JP S63163943A JP 61313305 A JP61313305 A JP 61313305A JP 31330586 A JP31330586 A JP 31330586A JP S63163943 A JPS63163943 A JP S63163943A
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- 238000000034 method Methods 0.000 title claims description 65
- 238000001514 detection method Methods 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 6
- 240000002853 Nelumbo nucifera Species 0.000 description 4
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 4
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 4
- 230000004075 alteration Effects 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明は、中央処理装置(CPU)とメモリとから構
成されるマイクロコンピュータシステムに係り、特にC
PUから送出されるデータのメモリへの+rs j!J
き込みを防止するメモリ書き込み制御方法に関するもの
である。
成されるマイクロコンピュータシステムに係り、特にC
PUから送出されるデータのメモリへの+rs j!J
き込みを防止するメモリ書き込み制御方法に関するもの
である。
(従来の技術)
マイクロコンピュータシステムを構成するCPU、マイ
クロプロセッサ(MPU)が正常な処理を実行していた
場合に、何らかの外的な要因により入出力信号にノイズ
か発生すると、CPU。
クロプロセッサ(MPU)が正常な処理を実行していた
場合に、何らかの外的な要因により入出力信号にノイズ
か発生すると、CPU。
MPUが暴走して本来処理すべきブロクラムを実行せず
に、他のプログラムを実行して、メモリに構築された重
要なデータが消失し、誤ったデータか書き込まれてしま
う状態か発生ずる場合かある。このため、暴走直前にメ
モリ上に記憶された重要なデータの消失を防止、保護す
る何らかの手段を講するのが通例である。
に、他のプログラムを実行して、メモリに構築された重
要なデータが消失し、誤ったデータか書き込まれてしま
う状態か発生ずる場合かある。このため、暴走直前にメ
モリ上に記憶された重要なデータの消失を防止、保護す
る何らかの手段を講するのが通例である。
例えば、MPUの暴走を検出すべくウオッチドックタイ
マ等の検出手段を設け、これらの検出手段か暴走を検出
したときはMPUをリセットして、メモリへのかかる誤
書き込みを防止するように制御するか、あるいは、いわ
ゆるメモリ管理、すなわち書き込みを行うアドレス範囲
をソフトウェアて指定し、指定されたアドレス範囲外の
アクセスであるときには書き込みを実行しないように制
御していた。
マ等の検出手段を設け、これらの検出手段か暴走を検出
したときはMPUをリセットして、メモリへのかかる誤
書き込みを防止するように制御するか、あるいは、いわ
ゆるメモリ管理、すなわち書き込みを行うアドレス範囲
をソフトウェアて指定し、指定されたアドレス範囲外の
アクセスであるときには書き込みを実行しないように制
御していた。
(発明か解決しようとする問題点)
ところが、前者においては、ウオッチドックタイマ等の
検出手段か暴走を検知してから、MPUにリセットをか
けるまでに多少の時間を要するのて、検知するまでの間
にMPUか誤ったデータをメモリに書き込んでしまい、
重要なデータか消失してしまう危険性か高いという問題
点かあった。
検出手段か暴走を検知してから、MPUにリセットをか
けるまでに多少の時間を要するのて、検知するまでの間
にMPUか誤ったデータをメモリに書き込んでしまい、
重要なデータか消失してしまう危険性か高いという問題
点かあった。
また、後者においては、書き込みアドレス範囲を規定す
る少なくとも2個以上のレジスタを必要とするとともに
、指定されたアドレスの範囲にあるのか否かを判定する
ための判断手段となる、2個以上の比較器を必要とする
ことになり、小型のマイクロコンピュータシステムのハ
ード構成が複雑になるとともに、回路自体が大がかりな
ものとなってしまう問題点かあった。
る少なくとも2個以上のレジスタを必要とするとともに
、指定されたアドレスの範囲にあるのか否かを判定する
ための判断手段となる、2個以上の比較器を必要とする
ことになり、小型のマイクロコンピュータシステムのハ
ード構成が複雑になるとともに、回路自体が大がかりな
ものとなってしまう問題点かあった。
この発明は、上記の問題点を解消するためになされたも
ので、マイクロコンピュータのメモリへのデータ書き込
み直前にデータ書き込みを許可する許可コードデータを
発生させ、あらかじめ書き込まれている判定コードとの
一致状態に基づいてメモリへのデータ書き込みを制御す
ることにより、マイクロコンピュータの暴走による、誤
データのメモリ書き込みを未然に防止できるとともに、
マイクロコンピュータが暴走を検知して自己復帰できる
メモリ書き込み制御方法を提供することを目的とする。
ので、マイクロコンピュータのメモリへのデータ書き込
み直前にデータ書き込みを許可する許可コードデータを
発生させ、あらかじめ書き込まれている判定コードとの
一致状態に基づいてメモリへのデータ書き込みを制御す
ることにより、マイクロコンピュータの暴走による、誤
データのメモリ書き込みを未然に防止できるとともに、
マイクロコンピュータが暴走を検知して自己復帰できる
メモリ書き込み制御方法を提供することを目的とする。
(問題点を解決するための手段)
この発明に係るメモリ書き込み制御方法は、マイクロコ
ンピュータか一定のプログラム実行中に、メモリへの書
き込みアクセス直前毎に、所定の書き込み許可コードを
発生させるコード発生処理と、このコード発生処理によ
り発生した書き込み許可コードとあうかしめ記憶された
判定コードとを比較照合してメモリへのデータ書き込み
要求の真偽性を判定する書き込み判定処理と、この書き
込み判定処理の結果、書き込み許可コードと判定コード
とが不一致の場合に、マイクロコンピュータにメモリへ
のデータ書き込み禁止を割り込み報知する信号報知処理
とからなっている。
ンピュータか一定のプログラム実行中に、メモリへの書
き込みアクセス直前毎に、所定の書き込み許可コードを
発生させるコード発生処理と、このコード発生処理によ
り発生した書き込み許可コードとあうかしめ記憶された
判定コードとを比較照合してメモリへのデータ書き込み
要求の真偽性を判定する書き込み判定処理と、この書き
込み判定処理の結果、書き込み許可コードと判定コード
とが不一致の場合に、マイクロコンピュータにメモリへ
のデータ書き込み禁止を割り込み報知する信号報知処理
とからなっている。
また、この発明の他の発明に係るメモリ書き込み制御方
法は、マイクロコンピュータか一定のプログラム実行中
に、メモリへの各書き込みアクセス開始直前に、所定の
書き込み許可コードを発生させるコード発生処理と、こ
のコード発生処理により発生した書き込み許可コードと
あらかしめ記憶された判定コードとを比較照合する信号
照合処理と、この信号照合処理に並行して、入力される
アドレス信号を解析して分割されたメモリの各特定のメ
モリ空間の書き込み領域を判定する領域判定処理と、こ
の領域判定処理により得られる領域アドレス信号と信号
照合処理により得られる照合状態信号およびプロテクト
スイッチの設定状態信号を参照しながらメモリの各特定
のメモリ空間へのデータ書き込み要求の真偽性を判定す
る書き込み判定処理と、この書き込み判定処理の結果に
基づいてマイクロコンピュータにメモリへのデータ書き
込み禁止を割り込み報知し、マイクロコンピュータのプ
ログラム実行をリセットさせるリセット処理とからなっ
ている。
法は、マイクロコンピュータか一定のプログラム実行中
に、メモリへの各書き込みアクセス開始直前に、所定の
書き込み許可コードを発生させるコード発生処理と、こ
のコード発生処理により発生した書き込み許可コードと
あらかしめ記憶された判定コードとを比較照合する信号
照合処理と、この信号照合処理に並行して、入力される
アドレス信号を解析して分割されたメモリの各特定のメ
モリ空間の書き込み領域を判定する領域判定処理と、こ
の領域判定処理により得られる領域アドレス信号と信号
照合処理により得られる照合状態信号およびプロテクト
スイッチの設定状態信号を参照しながらメモリの各特定
のメモリ空間へのデータ書き込み要求の真偽性を判定す
る書き込み判定処理と、この書き込み判定処理の結果に
基づいてマイクロコンピュータにメモリへのデータ書き
込み禁止を割り込み報知し、マイクロコンピュータのプ
ログラム実行をリセットさせるリセット処理とからなっ
ている。
(作用)
この発明におけるメモリ書き込み制御方法においては、
マイクロコンピュータが一定のプログラム実行中に、メ
モリへの各書き込み一アクセス開始直前に、所定の書き
込み許可コードを発生させるコード発生処理を実行し、
このコード発生処理により発生した書き込み許可コード
とあらかじめ記憶された判定コードとを比較照合して、
メモリへのデータ書き込み許可の真偽性を判定し、書き
込み許可コードと判定コードとが不一致の場合に、メモ
リへのデータ書き込みを禁止する割込み信号をマイクロ
コンピュータに報知する。
マイクロコンピュータが一定のプログラム実行中に、メ
モリへの各書き込み一アクセス開始直前に、所定の書き
込み許可コードを発生させるコード発生処理を実行し、
このコード発生処理により発生した書き込み許可コード
とあらかじめ記憶された判定コードとを比較照合して、
メモリへのデータ書き込み許可の真偽性を判定し、書き
込み許可コードと判定コードとが不一致の場合に、メモ
リへのデータ書き込みを禁止する割込み信号をマイクロ
コンピュータに報知する。
また、この発明の他の発明におけるメモリ書き込み制御
方法においては、マイクロコンピュータか一定のプログ
ラム実行中に、メモリへの各書き込みアクセス開始直前
に、所定の書き込み許可コードを発生させるコード発生
処理を実行し、このコード発生処理により発生した書き
込み許可コードとあらかじめ記憶された判定コードとを
比較照合し、この信号照合処理に並行して、入力される
アドレス信号を解析して分割されたメモリの各特定のメ
モリ空間の書き込み領域を判定する領域判定処理を行い
、この領域判定処理により得られる領域アドレス信号と
信号照合処理により得られる照合状態信号およびプロテ
クトスイッチの設定状態信号に基づいてメモリの各特定
のメモリ空間へのデータ書き込み許可の真偽性を判定し
、この真偽性に基づいてマイクロコンピュータに割り込
みを報知し、マイクロコンピュータのプログラム実行を
リセットさせる。
方法においては、マイクロコンピュータか一定のプログ
ラム実行中に、メモリへの各書き込みアクセス開始直前
に、所定の書き込み許可コードを発生させるコード発生
処理を実行し、このコード発生処理により発生した書き
込み許可コードとあらかじめ記憶された判定コードとを
比較照合し、この信号照合処理に並行して、入力される
アドレス信号を解析して分割されたメモリの各特定のメ
モリ空間の書き込み領域を判定する領域判定処理を行い
、この領域判定処理により得られる領域アドレス信号と
信号照合処理により得られる照合状態信号およびプロテ
クトスイッチの設定状態信号に基づいてメモリの各特定
のメモリ空間へのデータ書き込み許可の真偽性を判定し
、この真偽性に基づいてマイクロコンピュータに割り込
みを報知し、マイクロコンピュータのプログラム実行を
リセットさせる。
第1図はこの発明の一実施例を示すメモリ書き込み制御
方法のハード構成を説明するブロック図てあり、lはC
PUで、所定の書き込み許可コード(一定でOでない)
をメモリ3への各書き込みアクセス開始直前に発生させ
、出力ボート5に出力する。またCPUIは演算処理さ
れたデータをパスライン2を介してメモリ3に書き込む
とともに、既に書き込まれたデータを読み出す。CPU
1は図示しない外部機器とインタフェースを介してvi
続され、ROM等の記憶素子に格納された一定のプログ
ラムを実行する。4はシフトレジスタで、出力ボート5
を介して出力される、例えば8ビツトのシリアルデータ
な順次シフトして、8ビツトのパラレルデータな保持す
る。6はラッチ回路で、シフトレジスタ4に保持された
8ビツトのパラレルデータをクロック端子Cにに入力さ
れるクロック信号に同期して読み出してう・ンチする。
方法のハード構成を説明するブロック図てあり、lはC
PUで、所定の書き込み許可コード(一定でOでない)
をメモリ3への各書き込みアクセス開始直前に発生させ
、出力ボート5に出力する。またCPUIは演算処理さ
れたデータをパスライン2を介してメモリ3に書き込む
とともに、既に書き込まれたデータを読み出す。CPU
1は図示しない外部機器とインタフェースを介してvi
続され、ROM等の記憶素子に格納された一定のプログ
ラムを実行する。4はシフトレジスタで、出力ボート5
を介して出力される、例えば8ビツトのシリアルデータ
な順次シフトして、8ビツトのパラレルデータな保持す
る。6はラッチ回路で、シフトレジスタ4に保持された
8ビツトのパラレルデータをクロック端子Cにに入力さ
れるクロック信号に同期して読み出してう・ンチする。
7はディジタルコンパレータで、ラッチ回路6にラッチ
された所定の書き込み許可コードと初期コード8との全
ビットを一度に比較照合し、両コードが一致した場合は
一定レベルの信号7aを次にラッチされるまでAND回
路9の一方端に出力する。なお、初期コード8は所定の
書き込み許可コードと一致するようにあらかじめ設定さ
れるているもので、ノイズ等の外的′#響か発生しない
限り、両コードが一致するように構成されている。
された所定の書き込み許可コードと初期コード8との全
ビットを一度に比較照合し、両コードが一致した場合は
一定レベルの信号7aを次にラッチされるまでAND回
路9の一方端に出力する。なお、初期コード8は所定の
書き込み許可コードと一致するようにあらかじめ設定さ
れるているもので、ノイズ等の外的′#響か発生しない
限り、両コードが一致するように構成されている。
10はアドレス領域デコーダで、CPU lから出力さ
れるアドレスADを解読して、メモリ3の領域を指定す
る領域信号βをアント回路9の他方端に出力するととも
に、イリーガルアクセス検出回路11に領域信号βを出
力する。イリーガルアクセス検出回路11にはディジタ
ルコンパレータ7から出力される信号7aが入力され、
信号7aがLO状態、すなわち初期コード8と書き込み
許可コードとが不一致の場合(ノイズ発生状態)、CP
U 1にその旨を報知するための割り込み信号INTを
CPUIの−13つ込みボートに出力する。
れるアドレスADを解読して、メモリ3の領域を指定す
る領域信号βをアント回路9の他方端に出力するととも
に、イリーガルアクセス検出回路11に領域信号βを出
力する。イリーガルアクセス検出回路11にはディジタ
ルコンパレータ7から出力される信号7aが入力され、
信号7aがLO状態、すなわち初期コード8と書き込み
許可コードとが不一致の場合(ノイズ発生状態)、CP
U 1にその旨を報知するための割り込み信号INTを
CPUIの−13つ込みボートに出力する。
次に動作について説明する。
CPU 1か一定のプログラム実行中に、メモリ3への
各書き込みアクセス開始を行う場合には、後述するフロ
ーチャートに従って書き込み許可コードを発生させる。
各書き込みアクセス開始を行う場合には、後述するフロ
ーチャートに従って書き込み許可コードを発生させる。
発生されたシリアルな許可コードは出力ボート5を介し
てシフトレジスタ4に出力され、ラッチ回路6にパラレ
ルなデータとしてう・ンチされる。このとき、ディジタ
ルコンパレータ7はラッチ回路6にラッチされた書き込
み詐りコードを一ヒ位または下位ビットと判定コードと
なる初期コード8の各ヒツトデータと比較照合し、両コ
ードデータか全て一致した場合には、アンド回路9にH
Iレベル(書き込み許可)の信号7aを出力する。この
動作に並行して、CPUIはアドレス領域デコーダ10
にアドレスADを出力しているため、アドレス領域デコ
ーダ10からはアドレスADを解析した領域信号βをア
ンド回路9の他方端に出力するとともに、イリーガルア
クセス検出回路11に領域信号βを出力する。このため
、アンド回路9が成立し、メモリ3を選択する信号をメ
モリ3のチップセレク1〜端子C8に出力する。次いて
、CPU1から出力される書き込み信!7WRに同期し
てハスライン2からデータをメモリ3の所定の領域に書
き込む。
てシフトレジスタ4に出力され、ラッチ回路6にパラレ
ルなデータとしてう・ンチされる。このとき、ディジタ
ルコンパレータ7はラッチ回路6にラッチされた書き込
み詐りコードを一ヒ位または下位ビットと判定コードと
なる初期コード8の各ヒツトデータと比較照合し、両コ
ードデータか全て一致した場合には、アンド回路9にH
Iレベル(書き込み許可)の信号7aを出力する。この
動作に並行して、CPUIはアドレス領域デコーダ10
にアドレスADを出力しているため、アドレス領域デコ
ーダ10からはアドレスADを解析した領域信号βをア
ンド回路9の他方端に出力するとともに、イリーガルア
クセス検出回路11に領域信号βを出力する。このため
、アンド回路9が成立し、メモリ3を選択する信号をメ
モリ3のチップセレク1〜端子C8に出力する。次いて
、CPU1から出力される書き込み信!7WRに同期し
てハスライン2からデータをメモリ3の所定の領域に書
き込む。
一方、ディジタルコンパレータ7の比較照合の結果、両
コードデータが不一致の場合には、アント回路9にLO
レベル(書き込み禁出)の信号7aを出力する。これに
従っ、て、イリーガルアクセス検出回路11から、CP
U1に対してコードデータの不一致を報知する割り込み
信号INTをCPUIに出力する。
コードデータが不一致の場合には、アント回路9にLO
レベル(書き込み禁出)の信号7aを出力する。これに
従っ、て、イリーガルアクセス検出回路11から、CP
U1に対してコードデータの不一致を報知する割り込み
信号INTをCPUIに出力する。
次に第2図を参照しながらこの発明によるメモリへのデ
ータ書き込み制御動作について説明する。
ータ書き込み制御動作について説明する。
第2図はこの発明の一実施例を示すメモリ書き込み制御
動作手順を説明するフローチャートである。なお、5T
(1)〜5T(11)は各ステップを示す。
動作手順を説明するフローチャートである。なお、5T
(1)〜5T(11)は各ステップを示す。
CPUIはデータ書き込み要求がなされているかどうか
を判断しくステップ5T(1) ) 、 Noならば他
の処理を実行しくステップ5T(2) ) 、 YES
ならば、所定の書き込み許可コードを発生させ(ステッ
プ5T(3) ) 、出力ボート5よりシフトレジスタ
4にシリアルな書き込み許可コードデータを転送する(
ステップ5T(4) )。次いで、転送されたシリアル
な書き込み許可コードデータをラッチしくステップ5T
(5) ) 、ラッチされたら、ディジタルコンパレー
タ7かラッチ回路6にラッチされている書き込み許可コ
ードデータと初期コード8の各ビットか全て一致するか
どうか、すなわちデータ書き込み許可の真偽性を判断し
くステップ5T(6) ) 、 YESならばCPUI
からメモリ3の、舛き込みアドレス領域を示す領域信号
βと信号7aとのアンド処理を実行しくステップ5T(
7) )、メモリ3を選択する選択指令9aをメモリ3
のチ・ンブセレクト端子C8に出力する(ステップ5T
(8))。次いで、CPUIから出力される書き込み信
号WRに同期してメモリ3にパスライン2を介して所定
のデータか書き込まれ(ステップ5T(9) ) 、制
御を終了する。
を判断しくステップ5T(1) ) 、 Noならば他
の処理を実行しくステップ5T(2) ) 、 YES
ならば、所定の書き込み許可コードを発生させ(ステッ
プ5T(3) ) 、出力ボート5よりシフトレジスタ
4にシリアルな書き込み許可コードデータを転送する(
ステップ5T(4) )。次いで、転送されたシリアル
な書き込み許可コードデータをラッチしくステップ5T
(5) ) 、ラッチされたら、ディジタルコンパレー
タ7かラッチ回路6にラッチされている書き込み許可コ
ードデータと初期コード8の各ビットか全て一致するか
どうか、すなわちデータ書き込み許可の真偽性を判断し
くステップ5T(6) ) 、 YESならばCPUI
からメモリ3の、舛き込みアドレス領域を示す領域信号
βと信号7aとのアンド処理を実行しくステップ5T(
7) )、メモリ3を選択する選択指令9aをメモリ3
のチ・ンブセレクト端子C8に出力する(ステップ5T
(8))。次いで、CPUIから出力される書き込み信
号WRに同期してメモリ3にパスライン2を介して所定
のデータか書き込まれ(ステップ5T(9) ) 、制
御を終了する。
一方、ステップ5T(6)の判断て、NOの場合、すな
わちCPUIか暴走したとイリーガルアクセス検出回路
11か判定しくステップ5T(10))、CPU 1に
その旨を報知するため、CPU lに割り込み信号IN
Tを出力し、CPUIのプロクラム実行を中断させ(ス
テップ5T(II)) 、制御を終了する。なお、ステ
ップ5T(6)からステップ゛5T(8)はハード処理
を行ってもよい。
わちCPUIか暴走したとイリーガルアクセス検出回路
11か判定しくステップ5T(10))、CPU 1に
その旨を報知するため、CPU lに割り込み信号IN
Tを出力し、CPUIのプロクラム実行を中断させ(ス
テップ5T(II)) 、制御を終了する。なお、ステ
ップ5T(6)からステップ゛5T(8)はハード処理
を行ってもよい。
次に第3図〜第5図を参照しながら他の発明によるメモ
リ書き込み制御処理について説明する。
リ書き込み制御処理について説明する。
第3図は第1図に示したメモリ3のメモリ空間を説明す
る模式図であり、E、は通常データ領域で、アドレス領
域デコーダ10から領域信号γにより規定される。E2
はa塁データ領域で、アドレス領域デコーダ10から領
域信号βにより規定される。E:lはユーザデータ領域
で、領域信号αにより規定される。
る模式図であり、E、は通常データ領域で、アドレス領
域デコーダ10から領域信号γにより規定される。E2
はa塁データ領域で、アドレス領域デコーダ10から領
域信号βにより規定される。E:lはユーザデータ領域
で、領域信号αにより規定される。
この図かられかるように、メモリ3のメモリ空間か、例
えば3つの領域に分割された状態を示してあり、各領域
毎に重要度に比例したデータか格納されることになる。
えば3つの領域に分割された状態を示してあり、各領域
毎に重要度に比例したデータか格納されることになる。
第4図は他の発明の一実施例を説明するメモリー)き込
み制御方法のハード構成を説明するブロック図であり、
第1図と同一のものには回じ符号を付しである。
み制御方法のハード構成を説明するブロック図であり、
第1図と同一のものには回じ符号を付しである。
この図において、21はプロテクトスイッチで、このプ
ロテクトスイッチ21がオンされ、かつCPU lから
領域信号αが出力され、さらに書き込み許可コードと初
期コード8が一致した場合のみ、メモリ3のユーザデー
タ領域E3にデータ書き込み可俺状態に設定できる。2
2はアンド回路で、ディジタルコンパレータ7の信号7
a、領域信号α、プロテクトスイッチ21がオンの場合
にオア回路24にメモリ3を選択する選択指令24aを
メモリ3のチップセレクト端子C8に出力する。23は
アンド回路て、ディジタルコンパレータ7の信号7a、
領域信号αとのアンド処理を実行し、メモリ3の機器デ
ータ領域E2にデータを書き込み回部状態に設定できる
。
ロテクトスイッチ21がオンされ、かつCPU lから
領域信号αが出力され、さらに書き込み許可コードと初
期コード8が一致した場合のみ、メモリ3のユーザデー
タ領域E3にデータ書き込み可俺状態に設定できる。2
2はアンド回路で、ディジタルコンパレータ7の信号7
a、領域信号α、プロテクトスイッチ21がオンの場合
にオア回路24にメモリ3を選択する選択指令24aを
メモリ3のチップセレクト端子C8に出力する。23は
アンド回路て、ディジタルコンパレータ7の信号7a、
領域信号αとのアンド処理を実行し、メモリ3の機器デ
ータ領域E2にデータを書き込み回部状態に設定できる
。
次に動作について説明する。
まず、CPUIから出力されるアドレスADがアドレス
領域デコーダ10に出力されると、そのアドレスADを
解析する。その結果、通常データ領域E、を示す領域信
号γか出力されると、無条件に領域信号γがオア回路2
4からHlレベルのパルス出力がメモリ3のチップセレ
クト端子C8に人力される。このため、メモリ3か選択
され、CPUIからの書き込み信号WRに同期して、パ
スライン2上のデータがメモリ3の通常データ領域E、
に書き込まれる。このように、通常データ領域E1は何
らCPU1の異常性を判断することなく、常にデータが
書き込まれる。
領域デコーダ10に出力されると、そのアドレスADを
解析する。その結果、通常データ領域E、を示す領域信
号γか出力されると、無条件に領域信号γがオア回路2
4からHlレベルのパルス出力がメモリ3のチップセレ
クト端子C8に人力される。このため、メモリ3か選択
され、CPUIからの書き込み信号WRに同期して、パ
スライン2上のデータがメモリ3の通常データ領域E、
に書き込まれる。このように、通常データ領域E1は何
らCPU1の異常性を判断することなく、常にデータが
書き込まれる。
一方、CPUIから出力されるアドレスADがアドレス
領域デコーダIOに出力され、そのアドレスADの解析
の結果、機器データ領域E2を示す領域信号βかアンド
回路23に出力された場合には、CPUIは、例えばシ
リアルな8ビウトの書き込み許可コードを発生させ、出
力ボート5より1ビツトずつシフトレジスタ4に転送す
る。シフトレジスタ4は転送されてくるシリアルなJF
き込み許可信号を1ビツトずつシフトしなからパラレル
な書き込み許可コードを保持し、CPU1が書き込み許
可コードの送出を終了した段階で出力されるクロックに
同期してシフトレジスタ4に保持されている書き込み許
可コードをラッチ回路6かラッチする。このラッチ動作
が終了すると、ディジタルコンパレータ7が初期コード
8とラッチ回路6にラッチされた書き込み許可コードを
同時並列比較し、全ビットか一致した場合にはCPU1
は非暴走状態である旨を示す信号7a(Hlレベル)を
アンド回路23に出力するため、アンド回路23が成立
し、オア回路24がHIレベルとなってメモリ3を選択
する選択指令をチップセレクト端子CSに入力される。
領域デコーダIOに出力され、そのアドレスADの解析
の結果、機器データ領域E2を示す領域信号βかアンド
回路23に出力された場合には、CPUIは、例えばシ
リアルな8ビウトの書き込み許可コードを発生させ、出
力ボート5より1ビツトずつシフトレジスタ4に転送す
る。シフトレジスタ4は転送されてくるシリアルなJF
き込み許可信号を1ビツトずつシフトしなからパラレル
な書き込み許可コードを保持し、CPU1が書き込み許
可コードの送出を終了した段階で出力されるクロックに
同期してシフトレジスタ4に保持されている書き込み許
可コードをラッチ回路6かラッチする。このラッチ動作
が終了すると、ディジタルコンパレータ7が初期コード
8とラッチ回路6にラッチされた書き込み許可コードを
同時並列比較し、全ビットか一致した場合にはCPU1
は非暴走状態である旨を示す信号7a(Hlレベル)を
アンド回路23に出力するため、アンド回路23が成立
し、オア回路24がHIレベルとなってメモリ3を選択
する選択指令をチップセレクト端子CSに入力される。
このため、メモリ3が選択され、CPU1からの書き込
み信号WRに同期して、ハスライン2上のデータ(a器
として使用するffi要なデータ)がメモリ3の通常機
器データ領域E2に書き込まれる。
み信号WRに同期して、ハスライン2上のデータ(a器
として使用するffi要なデータ)がメモリ3の通常機
器データ領域E2に書き込まれる。
しかしながら、ディジタルコンパレータ7か初期コード
8とラッチ回路6にラッチされた書き込み許可コードを
比較照合した場合に、1ビツトても不一致となった場合
には、CPUIが暴走したものとみなし、データの書き
込みを禁止する旨の信号7a (LOレベル)をアン
ド回路23に出力する。このため、アドレス領域デコー
ダ10から機器データ領域E2を示す領域信号βか出力
されても、アンド回路23が成立せずメモリ3を選択す
る選択指令24aはチップセレクト端子C8に出力され
ず、パスライン2上のデータはメモリ3の機器データ領
域E2への書き込みが阻止され、重要な機器データの改
変を防lヒできる。なお、このとき、イリーガルアクセ
ス検出回路11にはアドレス領域デコーダlOより領域
信号βが出力されるとともに、データの書き込みを禁W
する旨の信号7a (LOレベル)が出力されている
ので、この両者の信号状態からCPUIにCPUIの暴
走状態を報知する割り込み信号INTをCPUIの割り
込みボートに出力するので、即座にプログラム実行を中
断し、CPUIを再初期化する所定の割り込み処理を実
行させ、正常状態に自己復帰させる。
8とラッチ回路6にラッチされた書き込み許可コードを
比較照合した場合に、1ビツトても不一致となった場合
には、CPUIが暴走したものとみなし、データの書き
込みを禁止する旨の信号7a (LOレベル)をアン
ド回路23に出力する。このため、アドレス領域デコー
ダ10から機器データ領域E2を示す領域信号βか出力
されても、アンド回路23が成立せずメモリ3を選択す
る選択指令24aはチップセレクト端子C8に出力され
ず、パスライン2上のデータはメモリ3の機器データ領
域E2への書き込みが阻止され、重要な機器データの改
変を防lヒできる。なお、このとき、イリーガルアクセ
ス検出回路11にはアドレス領域デコーダlOより領域
信号βが出力されるとともに、データの書き込みを禁W
する旨の信号7a (LOレベル)が出力されている
ので、この両者の信号状態からCPUIにCPUIの暴
走状態を報知する割り込み信号INTをCPUIの割り
込みボートに出力するので、即座にプログラム実行を中
断し、CPUIを再初期化する所定の割り込み処理を実
行させ、正常状態に自己復帰させる。
さらに、CPUIから出力されるアドレスADかアドレ
ス領域デコーダ10に出力され、そのアドレスADの解
析の結果、ユーザデータ領域E3を示す領域信号αがア
ント回路22に出力された場合には、CPUIは、例え
ばシリアルな8ビツトの書き込み許可コードを発生させ
、出力ボート5より1ビツトずつシフトレジスタ4に転
送する。シフトレジスタ4は転送されてくるシリアルな
書き込み許可信号を1ビツトずつシフトしながらパラレ
ルな書き込み許可コードを保持し、CPU1か書き込み
許可コードの送出を終了した段階で出力されるクロック
に同期してシフトレジスタ4に保持されている書き込み
許可コードをラッチ回路6かラッチする。このラッチ動
作が終了すると、ディジタルコンパレータ7が初期コー
ド8とラッチ回路6にラッチされた書き込み許可コード
を比較照合し、全ビットが一致した場合にはCPU1は
非暴走状態である旨を示す出カフa(HIレベル)をア
ンド回路23に出力し、さらにプロテクトスイッチ21
がオン状態を示すHIレベルの電位かアンド回路22に
出力されている場合に限り(CPUIが正常状態)アン
ド回路22か成立し、オア回路24かHlレベルとなっ
てメモリ3を選択する選択指令24aかチップセレクト
端子C8に入力される。このため、メモリ3か選択され
、CPUIからの書き込み信号WRに同期して、ハスラ
イン2上のデータ(ユーザの使用する屯要なデータ)が
メモリ3のユーザデータ領域E3にμき込まれる。
ス領域デコーダ10に出力され、そのアドレスADの解
析の結果、ユーザデータ領域E3を示す領域信号αがア
ント回路22に出力された場合には、CPUIは、例え
ばシリアルな8ビツトの書き込み許可コードを発生させ
、出力ボート5より1ビツトずつシフトレジスタ4に転
送する。シフトレジスタ4は転送されてくるシリアルな
書き込み許可信号を1ビツトずつシフトしながらパラレ
ルな書き込み許可コードを保持し、CPU1か書き込み
許可コードの送出を終了した段階で出力されるクロック
に同期してシフトレジスタ4に保持されている書き込み
許可コードをラッチ回路6かラッチする。このラッチ動
作が終了すると、ディジタルコンパレータ7が初期コー
ド8とラッチ回路6にラッチされた書き込み許可コード
を比較照合し、全ビットが一致した場合にはCPU1は
非暴走状態である旨を示す出カフa(HIレベル)をア
ンド回路23に出力し、さらにプロテクトスイッチ21
がオン状態を示すHIレベルの電位かアンド回路22に
出力されている場合に限り(CPUIが正常状態)アン
ド回路22か成立し、オア回路24かHlレベルとなっ
てメモリ3を選択する選択指令24aかチップセレクト
端子C8に入力される。このため、メモリ3か選択され
、CPUIからの書き込み信号WRに同期して、ハスラ
イン2上のデータ(ユーザの使用する屯要なデータ)が
メモリ3のユーザデータ領域E3にμき込まれる。
しかしなから、ディジタルコンパレータ7か初期コード
8とう・ソチ回路6にラッチされた潟き込み許可コード
を比較照合した場合に、Lビットでも不一致となった場
合には、CPU1が暴走したものとみなし、データの書
き込みを禁止する旨の信号7a (LOレベル)をア
ンド回路22に出力する。このため、アドレス領域デコ
ーダlOからユーザデータ領域E3を示す領域信号αか
出力されても、アンド回路22は成立せず、メモリ3を
選択する選択指令24aはチップセレクト端子C8に出
力されないし、また、ディジタルコンパレータ7か初期
コード8とラッチ回路6にラッチされた書き込み許可コ
ードを比較照合し、全ビットか一致した場合てあっても
、プロテクトスイッチ21がオフ状態であった場合には
、アンド回路22は成立せず、メモリ3を選択する選択
指令24aはチップセレクト端子C8に出力されない。
8とう・ソチ回路6にラッチされた潟き込み許可コード
を比較照合した場合に、Lビットでも不一致となった場
合には、CPU1が暴走したものとみなし、データの書
き込みを禁止する旨の信号7a (LOレベル)をア
ンド回路22に出力する。このため、アドレス領域デコ
ーダlOからユーザデータ領域E3を示す領域信号αか
出力されても、アンド回路22は成立せず、メモリ3を
選択する選択指令24aはチップセレクト端子C8に出
力されないし、また、ディジタルコンパレータ7か初期
コード8とラッチ回路6にラッチされた書き込み許可コ
ードを比較照合し、全ビットか一致した場合てあっても
、プロテクトスイッチ21がオフ状態であった場合には
、アンド回路22は成立せず、メモリ3を選択する選択
指令24aはチップセレクト端子C8に出力されない。
従って、ハスライン2上のデータはメモリ3のユーザデ
ータ領域E3への書き込みが阻止され、屯黄な機器デー
タの改変を防止てきる。なお、このとき、イリーガルア
クセス検出回路11にはアドレス領域デコーダ10より
領域信号αが出力されるとともに、データのどき込みを
禁止する旨の信号7a (LOレベル)か出力されて
いるのて、この両者の信号状態からCPU1にCPU1
の暴走状態を報知する割り込み信号INTをCPU l
の割り込みボートに出力するので、即座にプログラム実
行を中断し、CPU1を再初期化する所定の割り込み処
理を実行させ、正常状態に自己復帰させる。
ータ領域E3への書き込みが阻止され、屯黄な機器デー
タの改変を防止てきる。なお、このとき、イリーガルア
クセス検出回路11にはアドレス領域デコーダ10より
領域信号αが出力されるとともに、データのどき込みを
禁止する旨の信号7a (LOレベル)か出力されて
いるのて、この両者の信号状態からCPU1にCPU1
の暴走状態を報知する割り込み信号INTをCPU l
の割り込みボートに出力するので、即座にプログラム実
行を中断し、CPU1を再初期化する所定の割り込み処
理を実行させ、正常状態に自己復帰させる。
なお、上記実施例ては、CPUIが割り込みボートにイ
リーガルアクセス検出回路11より割り込み信号INT
が入力された場合に、CPU lの暴走を阻止するエラ
ー回復処理を実行する場合について説明したが、人力ボ
ート12を介してイリーガルアクセス検出回路11より
出力される割り込み信号INTと直接CPU1に出力さ
れた割り込み信号INTとのアント条件が成立した場合
に限ってエラー回復処理を実行するように制御すれば、
信頼性を大幅に改善できる。
リーガルアクセス検出回路11より割り込み信号INT
が入力された場合に、CPU lの暴走を阻止するエラ
ー回復処理を実行する場合について説明したが、人力ボ
ート12を介してイリーガルアクセス検出回路11より
出力される割り込み信号INTと直接CPU1に出力さ
れた割り込み信号INTとのアント条件が成立した場合
に限ってエラー回復処理を実行するように制御すれば、
信頼性を大幅に改善できる。
次に第5図に示すフローチャートを参照しながら他の発
明によるメモリどき込み制御動作について説明する。
明によるメモリどき込み制御動作について説明する。
第5図は他の発明の一実施例を示すメモリ書き込み制御
動作手順を説明するフローチャートである。なお、5T
(1)〜5T(18)は各ステップを示す。
動作手順を説明するフローチャートである。なお、5T
(1)〜5T(18)は各ステップを示す。
まず、CPUIから出力されるアドレスADをアドレス
領域デコーダlOが解析しくステップ5T(1) )
、解析の結果出力された領域信号か領域信号αかどうか
を判定しくステップ5T(2) ) 、 N Oならば
、さらに解析の結果出力された領域信号が領域信号βか
どうかを判定しくステップ5T(3))、NOならばさ
らに解析の結果出力された領域信号を領域信号γと認定
しくステップ5T(4) ) 、メモリ3を選択する選
択指令24aをチップセレクト端子C8に出力する(ス
テップ5T(S) )。次いて、cpuiから出力され
る書き込み信号WRに同期して、パスライン2上の書き
込みデータをメモリ3の通常データ領域E1に書き込み
(ステップ5T(6) ) 、メモリアクセスを終了す
る。
領域デコーダlOが解析しくステップ5T(1) )
、解析の結果出力された領域信号か領域信号αかどうか
を判定しくステップ5T(2) ) 、 N Oならば
、さらに解析の結果出力された領域信号が領域信号βか
どうかを判定しくステップ5T(3))、NOならばさ
らに解析の結果出力された領域信号を領域信号γと認定
しくステップ5T(4) ) 、メモリ3を選択する選
択指令24aをチップセレクト端子C8に出力する(ス
テップ5T(S) )。次いて、cpuiから出力され
る書き込み信号WRに同期して、パスライン2上の書き
込みデータをメモリ3の通常データ領域E1に書き込み
(ステップ5T(6) ) 、メモリアクセスを終了す
る。
一方、ステップ5T(3)の判断で、YESの場合は、
ディジタルコンパレータ7が初期コード8とラッチ回路
6にラッチされた書き込み許可コードを比較照合し、全
ビットか一致したかどうかを判定しくステップ5T(7
) ) 、 Noならばステップ5T(lO)以降に進
み、YESの場合はメモリ3を選択する選択指令24a
をチップセレクト端子C8に出力する(ステップ5T(
8) )。次いで、CPUIから出力される書き込み信
号WRに同期して、パスライン2上の書き込みデータを
メモリ3の機器データ領域E2に書き込み(ステップ5
T(9) )、メモリアクセスを終Yする。
ディジタルコンパレータ7が初期コード8とラッチ回路
6にラッチされた書き込み許可コードを比較照合し、全
ビットか一致したかどうかを判定しくステップ5T(7
) ) 、 Noならばステップ5T(lO)以降に進
み、YESの場合はメモリ3を選択する選択指令24a
をチップセレクト端子C8に出力する(ステップ5T(
8) )。次いで、CPUIから出力される書き込み信
号WRに同期して、パスライン2上の書き込みデータを
メモリ3の機器データ領域E2に書き込み(ステップ5
T(9) )、メモリアクセスを終Yする。
−・方、ステップ5T(7)の判断で、NOの場合は、
領域信号βがHlレベルて、かつディジタルコンパレー
タ7の信号7aがLOレベルになるのを待機しくステッ
プ5T(to)) 、領域信号βがIIlレベル、かつ
ディジタルコンバレータフの出力がLOレベルになった
時点で、割り込み信号INTをCPU 1の割り込みボ
ートに出力しくステップ5T(If)) 、 CP U
lのプログラム実行を中断させ(ステップ5T(12
)) 、 CP U lを再初期化しくステップ5T(
13)) 、プログラムを再起動させる(ステップ5T
(14))。
領域信号βがHlレベルて、かつディジタルコンパレー
タ7の信号7aがLOレベルになるのを待機しくステッ
プ5T(to)) 、領域信号βがIIlレベル、かつ
ディジタルコンバレータフの出力がLOレベルになった
時点で、割り込み信号INTをCPU 1の割り込みボ
ートに出力しくステップ5T(If)) 、 CP U
lのプログラム実行を中断させ(ステップ5T(12
)) 、 CP U lを再初期化しくステップ5T(
13)) 、プログラムを再起動させる(ステップ5T
(14))。
一方、ステップ5T(2)の判断で、YESの場合は、
ディジタルコンパレータ7か初期コード8とラッチ回路
6にう・ンチされた書き込、;5I許可コードを比較照
合し、全ビットが一致したかどうかを判定しくステップ
5T(Is)) 、 Noならばステップ5T(10)
に戻り、YESならばさらにプロテクトスイッチ21が
オン状態であるかどうかを判断しステップ5T(15)
、 Noならばステップ5T(10)に戻り。
ディジタルコンパレータ7か初期コード8とラッチ回路
6にう・ンチされた書き込、;5I許可コードを比較照
合し、全ビットが一致したかどうかを判定しくステップ
5T(Is)) 、 Noならばステップ5T(10)
に戻り、YESならばさらにプロテクトスイッチ21が
オン状態であるかどうかを判断しステップ5T(15)
、 Noならばステップ5T(10)に戻り。
YESならばメモリ3を選択する選択指令24aをチッ
プセレクト端子C8に出力する(ステップ5T(17)
)。次いで、CPUIから出力される書き込み信号WR
に同期して、パスライン2上の書き込みデータをメモリ
3のユーザデータ領域E:Iに書キ込み(ステップ5T
(18)) 、メモリアクセスを終了する。
プセレクト端子C8に出力する(ステップ5T(17)
)。次いで、CPUIから出力される書き込み信号WR
に同期して、パスライン2上の書き込みデータをメモリ
3のユーザデータ領域E:Iに書キ込み(ステップ5T
(18)) 、メモリアクセスを終了する。
以E説Ill L/たように、この発明によればマイク
ロコンピュータが一定のプログラム実行中に、メモリへ
の8き込みアクセス直前毎に、所定の書き込み許ti(
コードを発生させるコード発生処理と、このコード発生
処理により発生した書き込み許可コードとあらかじめ記
憶された判定コードとを比較照合してメモリへのデータ
書き込み要求の真偽性を判定する書き込み判定処理と、
この書き込み判定処理の結果、書き込み許可コードと判
定コードとが不一致の場合に、マイクロコンピュータに
メモリへのデータ書き込み禁止を割り込み報知、する信
号報知処理とからなっているので、あらかしめ設定され
たメモリ上の特定の空間へのデータ書き込み開始時に、
そのデータ書き込みが有効であるかどうかが真偽された
後、CPUが本来のデータを書き込むため、CPUが暴
走して、その暴走を検知するまてに実行される誤データ
のメモリへの書き込みを未然に防止でき、メモリ上のデ
ータの改変を阻止できる。
ロコンピュータが一定のプログラム実行中に、メモリへ
の8き込みアクセス直前毎に、所定の書き込み許ti(
コードを発生させるコード発生処理と、このコード発生
処理により発生した書き込み許可コードとあらかじめ記
憶された判定コードとを比較照合してメモリへのデータ
書き込み要求の真偽性を判定する書き込み判定処理と、
この書き込み判定処理の結果、書き込み許可コードと判
定コードとが不一致の場合に、マイクロコンピュータに
メモリへのデータ書き込み禁止を割り込み報知、する信
号報知処理とからなっているので、あらかしめ設定され
たメモリ上の特定の空間へのデータ書き込み開始時に、
そのデータ書き込みが有効であるかどうかが真偽された
後、CPUが本来のデータを書き込むため、CPUが暴
走して、その暴走を検知するまてに実行される誤データ
のメモリへの書き込みを未然に防止でき、メモリ上のデ
ータの改変を阻止できる。
また、他の発明によれば、マイクロコンピュータが一定
のプログラム実行中に、メモリへの6書き込みアクセス
開始直前に、所定の書き込み許tTfコードを発生させ
るコード発生処理と、このコード発生処理により発生し
た書き込み許可コードとあらかじめ記憶された判定コー
ドとを比較照合する信号照合処理と、この信号照合処理
に並行して、入力されるアドレス信号を解析して分割さ
れたメモリの各特定のメモリ空間の書き込み領域を判定
する領域判定処理と、この領域判定処理により得られる
領域アドレス信号と信号照合処理により得られる照合状
態信号およびプロテクトスイッチの設定状態信号を参照
しながらメモリの各特定のメモリ空間へのデータ書き込
み要求の真偽性を判定する書き込み判定処理と、この書
き込み判定処理の結果に基づいてマイクロコンピュータ
にメモリ・\のデータ書き込み禁止を割り込み報知し、
マイクロコンピュータのプログラム実行をリセットさせ
るリセット処理とからなっているので、メモリ上に書き
込まれるデータの重要度に応じて、データ:とき込み許
可の真偽性を各特定エリア毎に判断てき、CPUの暴走
による誤データ書き込みによる、特定エリアのデータ改
変を防止して、メモリに記憶された重要度の高いデータ
の破壊を厳しく管理てきるようになるため、例えばメモ
リの固定アドレス空間に一連の重要データを常駐させる
ことか可能となり、ハード構成および読み出し制御が大
幅に簡略化てきる等の優れた効果を奏する。
のプログラム実行中に、メモリへの6書き込みアクセス
開始直前に、所定の書き込み許tTfコードを発生させ
るコード発生処理と、このコード発生処理により発生し
た書き込み許可コードとあらかじめ記憶された判定コー
ドとを比較照合する信号照合処理と、この信号照合処理
に並行して、入力されるアドレス信号を解析して分割さ
れたメモリの各特定のメモリ空間の書き込み領域を判定
する領域判定処理と、この領域判定処理により得られる
領域アドレス信号と信号照合処理により得られる照合状
態信号およびプロテクトスイッチの設定状態信号を参照
しながらメモリの各特定のメモリ空間へのデータ書き込
み要求の真偽性を判定する書き込み判定処理と、この書
き込み判定処理の結果に基づいてマイクロコンピュータ
にメモリ・\のデータ書き込み禁止を割り込み報知し、
マイクロコンピュータのプログラム実行をリセットさせ
るリセット処理とからなっているので、メモリ上に書き
込まれるデータの重要度に応じて、データ:とき込み許
可の真偽性を各特定エリア毎に判断てき、CPUの暴走
による誤データ書き込みによる、特定エリアのデータ改
変を防止して、メモリに記憶された重要度の高いデータ
の破壊を厳しく管理てきるようになるため、例えばメモ
リの固定アドレス空間に一連の重要データを常駐させる
ことか可能となり、ハード構成および読み出し制御が大
幅に簡略化てきる等の優れた効果を奏する。
第1図はこの発明の一実施例を示すメモリ書き込み制御
方法のハート構成を説明するプロ・ンク図、第2図はこ
の発明の一実施例を示すメモリ書き込み制御動作手順を
説明するフローチャート、第3図は第1図に示したメモ
リのメモリ空間を説明する模式図、第4図は他の発明の
一実施例を説明するメモリ書き込み制御方法のハード構
成を説明するブロック図、第5図は他の発明の一実施例
を示すメモリ書き込み制御動作f−順を説明するフロー
チャートである。 図中、lはCPU、2はパスライン、3はメモリ、4は
シフl−レジスタ、6はラッチ回路、7はディジタルコ
ンパレータ、lOはアドレス領域デコーダ、11はイリ
ーガルアクセス検出回路、9.22.23はアンド回路
、21はプロテクトスイッチである。 (外2名) 第2図 第3図
方法のハート構成を説明するプロ・ンク図、第2図はこ
の発明の一実施例を示すメモリ書き込み制御動作手順を
説明するフローチャート、第3図は第1図に示したメモ
リのメモリ空間を説明する模式図、第4図は他の発明の
一実施例を説明するメモリ書き込み制御方法のハード構
成を説明するブロック図、第5図は他の発明の一実施例
を示すメモリ書き込み制御動作f−順を説明するフロー
チャートである。 図中、lはCPU、2はパスライン、3はメモリ、4は
シフl−レジスタ、6はラッチ回路、7はディジタルコ
ンパレータ、lOはアドレス領域デコーダ、11はイリ
ーガルアクセス検出回路、9.22.23はアンド回路
、21はプロテクトスイッチである。 (外2名) 第2図 第3図
Claims (2)
- (1)マイクロコンピュータがメモリをアクセスしなが
ら一定のプログラムを実行するマイクロコンピュータシ
ステムにおいて、前記マイクロコンピュータは前記一定
のプログラム実行中に、前記メモリへの書き込みアクセ
ス直前毎に、所定の書き込み許可コードを発生させるコ
ード発生処理と、このコード発生処理により発生した書
き込み許可コードとあらかじめ記憶された判定コードと
を比較照合して前記メモリへのデータ書き込み要求の真
偽性を判定する書き込み判定処理と、この書き込み判定
処理の結果、前記書き込み許可コードと前記判定コード
とが不一致の場合に、前記マイクロコンピュータに前記
メモリへのデータ書き込み禁止を割り込み報知する信号
報知処理とからなることを特徴とするメモリ書き込み制
御方法。 - (2)メモリを複数のエリアに分割し、分割された所定
のメモリ空間のみのアクセスを許可するプロテクトスイ
ッチを有し、このプロテクトスッチの状態に応じて指定
されるメモリ空間に特定のプログラムまたはデータを格
納して、一定のプログラムを実行するマイクロコンピュ
ーシステムにおいて、マイクロコンピュータが一定のプ
ログラム実行中に、メモリへの各書き込みアクセス開始
直前に、所定の書き込み許可コードを発生させるコード
発生処理と、このコード発生処理により発生した書き込
み許可コードとあらかじめ記憶された判定コードとを比
較照合する信号照合処理と、この信号照合処理に並行し
て、入力されるアドレス信号を解析して分割された前記
メモリの各特定のメモリ空間の書き込み領域を判定する
領域判定処理と、この領域判定処理により得られる領域
アドレス信号と前記信号照合処理により得られる照合状
態信号および前記プロテクトスイッチの設定状態信号を
参照しながら前記メモリの各特定のメモリ空間へのデー
タ書き込み要求の真偽性を判定する書き込み判定処理と
、この書き込み判定処理の結果に基づいて前記マイクロ
コンピュータに前記メモリへのデータ書き込み禁止を割
り込み報知し、前記マイクロコンピュータのプログラム
実行をリセットさせるリセット処理とからなることを特
徴とするメモリ書き込み制御方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61313305A JPS63163943A (ja) | 1986-12-26 | 1986-12-26 | メモリ書き込み制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61313305A JPS63163943A (ja) | 1986-12-26 | 1986-12-26 | メモリ書き込み制御方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63163943A true JPS63163943A (ja) | 1988-07-07 |
Family
ID=18039618
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61313305A Pending JPS63163943A (ja) | 1986-12-26 | 1986-12-26 | メモリ書き込み制御方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63163943A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04304535A (ja) * | 1991-04-01 | 1992-10-27 | Nec Yamagata Ltd | マイコン制御に於ける安全装置 |
JP2006277012A (ja) * | 2005-03-28 | 2006-10-12 | Denso Corp | 半導体集積回路 |
-
1986
- 1986-12-26 JP JP61313305A patent/JPS63163943A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04304535A (ja) * | 1991-04-01 | 1992-10-27 | Nec Yamagata Ltd | マイコン制御に於ける安全装置 |
JP2006277012A (ja) * | 2005-03-28 | 2006-10-12 | Denso Corp | 半導体集積回路 |
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