JPS63163943A - メモリ書き込み制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、中央処理装置（ＣＰＵ）とメモリとから構
成されるマイクロコンピュータシステムに係り、特にＣ
ＰＵから送出されるデータのメモリへの＋ｒｓ　ｊ！Ｊ
き込みを防止するメモリ書き込み制御方法に関するもの
である。

（従来の技術） マイクロコンピュータシステムを構成するＣＰＵ、マイ
クロプロセッサ（ＭＰＵ）が正常な処理を実行していた
場合に、何らかの外的な要因により入出力信号にノイズ
か発生すると、ＣＰＵ。

ＭＰＵが暴走して本来処理すべきブロクラムを実行せず
に、他のプログラムを実行して、メモリに構築された重
要なデータが消失し、誤ったデータか書き込まれてしま
う状態か発生ずる場合かある。このため、暴走直前にメ
モリ上に記憶された重要なデータの消失を防止、保護す
る何らかの手段を講するのが通例である。

例えば、ＭＰＵの暴走を検出すべくウオッチドックタイ
マ等の検出手段を設け、これらの検出手段か暴走を検出
したときはＭＰＵをリセットして、メモリへのかかる誤
書き込みを防止するように制御するか、あるいは、いわ
ゆるメモリ管理、すなわち書き込みを行うアドレス範囲
をソフトウェアて指定し、指定されたアドレス範囲外の
アクセスであるときには書き込みを実行しないように制
御していた。

（発明か解決しようとする問題点） ところが、前者においては、ウオッチドックタイマ等の
検出手段か暴走を検知してから、ＭＰＵにリセットをか
けるまでに多少の時間を要するのて、検知するまでの間
にＭＰＵか誤ったデータをメモリに書き込んでしまい、
重要なデータか消失してしまう危険性か高いという問題
点かあった。

また、後者においては、書き込みアドレス範囲を規定す
る少なくとも２個以上のレジスタを必要とするとともに
、指定されたアドレスの範囲にあるのか否かを判定する
ための判断手段となる、２個以上の比較器を必要とする
ことになり、小型のマイクロコンピュータシステムのハ
ード構成が複雑になるとともに、回路自体が大がかりな
ものとなってしまう問題点かあった。

この発明は、上記の問題点を解消するためになされたも
ので、マイクロコンピュータのメモリへのデータ書き込
み直前にデータ書き込みを許可する許可コードデータを
発生させ、あらかじめ書き込まれている判定コードとの
一致状態に基づいてメモリへのデータ書き込みを制御す
ることにより、マイクロコンピュータの暴走による、誤
データのメモリ書き込みを未然に防止できるとともに、
マイクロコンピュータが暴走を検知して自己復帰できる
メモリ書き込み制御方法を提供することを目的とする。

（問題点を解決するための手段） この発明に係るメモリ書き込み制御方法は、マイクロコ
ンピュータか一定のプログラム実行中に、メモリへの書
き込みアクセス直前毎に、所定の書き込み許可コードを
発生させるコード発生処理と、このコード発生処理によ
り発生した書き込み許可コードとあうかしめ記憶された
判定コードとを比較照合してメモリへのデータ書き込み
要求の真偽性を判定する書き込み判定処理と、この書き
込み判定処理の結果、書き込み許可コードと判定コード
とが不一致の場合に、マイクロコンピュータにメモリへ
のデータ書き込み禁止を割り込み報知する信号報知処理
とからなっている。

また、この発明の他の発明に係るメモリ書き込み制御方
法は、マイクロコンピュータか一定のプログラム実行中
に、メモリへの各書き込みアクセス開始直前に、所定の
書き込み許可コードを発生させるコード発生処理と、こ
のコード発生処理により発生した書き込み許可コードと
あらかしめ記憶された判定コードとを比較照合する信号
照合処理と、この信号照合処理に並行して、入力される
アドレス信号を解析して分割されたメモリの各特定のメ
モリ空間の書き込み領域を判定する領域判定処理と、こ
の領域判定処理により得られる領域アドレス信号と信号
照合処理により得られる照合状態信号およびプロテクト
スイッチの設定状態信号を参照しながらメモリの各特定
のメモリ空間へのデータ書き込み要求の真偽性を判定す
る書き込み判定処理と、この書き込み判定処理の結果に
基づいてマイクロコンピュータにメモリへのデータ書き
込み禁止を割り込み報知し、マイクロコンピュータのプ
ログラム実行をリセットさせるリセット処理とからなっ
ている。

（作用） この発明におけるメモリ書き込み制御方法においては、
マイクロコンピュータが一定のプログラム実行中に、メ
モリへの各書き込み一アクセス開始直前に、所定の書き
込み許可コードを発生させるコード発生処理を実行し、
このコード発生処理により発生した書き込み許可コード
とあらかじめ記憶された判定コードとを比較照合して、
メモリへのデータ書き込み許可の真偽性を判定し、書き
込み許可コードと判定コードとが不一致の場合に、メモ
リへのデータ書き込みを禁止する割込み信号をマイクロ
コンピュータに報知する。

また、この発明の他の発明におけるメモリ書き込み制御
方法においては、マイクロコンピュータか一定のプログ
ラム実行中に、メモリへの各書き込みアクセス開始直前
に、所定の書き込み許可コードを発生させるコード発生
処理を実行し、このコード発生処理により発生した書き
込み許可コードとあらかじめ記憶された判定コードとを
比較照合し、この信号照合処理に並行して、入力される
アドレス信号を解析して分割されたメモリの各特定のメ
モリ空間の書き込み領域を判定する領域判定処理を行い
、この領域判定処理により得られる領域アドレス信号と
信号照合処理により得られる照合状態信号およびプロテ
クトスイッチの設定状態信号に基づいてメモリの各特定
のメモリ空間へのデータ書き込み許可の真偽性を判定し
、この真偽性に基づいてマイクロコンピュータに割り込
みを報知し、マイクロコンピュータのプログラム実行を
リセットさせる。

〔実施例〕

第１図はこの発明の一実施例を示すメモリ書き込み制御
方法のハード構成を説明するブロック図てあり、ｌはＣ
ＰＵで、所定の書き込み許可コード（一定でＯでない）
をメモリ３への各書き込みアクセス開始直前に発生させ
、出力ボート５に出力する。またＣＰＵＩは演算処理さ
れたデータをパスライン２を介してメモリ３に書き込む
とともに、既に書き込まれたデータを読み出す。ＣＰＵ
１は図示しない外部機器とインタフェースを介してｖｉ
続され、ＲＯＭ等の記憶素子に格納された一定のプログ
ラムを実行する。４はシフトレジスタで、出力ボート５
を介して出力される、例えば８ビツトのシリアルデータ
な順次シフトして、８ビツトのパラレルデータな保持す
る。６はラッチ回路で、シフトレジスタ４に保持された
８ビツトのパラレルデータをクロック端子Ｃにに入力さ
れるクロック信号に同期して読み出してう・ンチする。

７はディジタルコンパレータで、ラッチ回路６にラッチ
された所定の書き込み許可コードと初期コード８との全
ビットを一度に比較照合し、両コードが一致した場合は
一定レベルの信号７ａを次にラッチされるまでＡＮＤ回
路９の一方端に出力する。なお、初期コード８は所定の
書き込み許可コードと一致するようにあらかじめ設定さ
れるているもので、ノイズ等の外的′＃響か発生しない
限り、両コードが一致するように構成されている。

１０はアドレス領域デコーダで、ＣＰＵ　ｌから出力さ
れるアドレスＡＤを解読して、メモリ３の領域を指定す
る領域信号βをアント回路９の他方端に出力するととも
に、イリーガルアクセス検出回路１１に領域信号βを出
力する。イリーガルアクセス検出回路１１にはディジタ
ルコンパレータ７から出力される信号７ａが入力され、
信号７ａがＬＯ状態、すなわち初期コード８と書き込み
許可コードとが不一致の場合（ノイズ発生状態）、ＣＰ
Ｕ　１にその旨を報知するための割り込み信号ＩＮＴを
ＣＰＵＩの−１３つ込みボートに出力する。

次に動作について説明する。

ＣＰＵ　１か一定のプログラム実行中に、メモリ３への
各書き込みアクセス開始を行う場合には、後述するフロ
ーチャートに従って書き込み許可コードを発生させる。

発生されたシリアルな許可コードは出力ボート５を介し
てシフトレジスタ４に出力され、ラッチ回路６にパラレ
ルなデータとしてう・ンチされる。このとき、ディジタ
ルコンパレータ７はラッチ回路６にラッチされた書き込
み詐りコードを一ヒ位または下位ビットと判定コードと
なる初期コード８の各ヒツトデータと比較照合し、両コ
ードデータか全て一致した場合には、アンド回路９にＨ
Ｉレベル（書き込み許可）の信号７ａを出力する。この
動作に並行して、ＣＰＵＩはアドレス領域デコーダ１０
にアドレスＡＤを出力しているため、アドレス領域デコ
ーダ１０からはアドレスＡＤを解析した領域信号βをア
ンド回路９の他方端に出力するとともに、イリーガルア
クセス検出回路１１に領域信号βを出力する。このため
、アンド回路９が成立し、メモリ３を選択する信号をメ
モリ３のチップセレク１〜端子Ｃ８に出力する。次いて
、ＣＰＵ１から出力される書き込み信！７ＷＲに同期し
てハスライン２からデータをメモリ３の所定の領域に書
き込む。

一方、ディジタルコンパレータ７の比較照合の結果、両
コードデータが不一致の場合には、アント回路９にＬＯ
レベル（書き込み禁出）の信号７ａを出力する。これに
従っ、て、イリーガルアクセス検出回路１１から、ＣＰ
Ｕ１に対してコードデータの不一致を報知する割り込み
信号ＩＮＴをＣＰＵＩに出力する。

次に第２図を参照しながらこの発明によるメモリへのデ
ータ書き込み制御動作について説明する。

第２図はこの発明の一実施例を示すメモリ書き込み制御
動作手順を説明するフローチャートである。なお、５Ｔ
（１）〜５Ｔ（１１）は各ステップを示す。

ＣＰＵＩはデータ書き込み要求がなされているかどうか
を判断しくステップ５Ｔ（１）　）　、　Ｎｏならば他
の処理を実行しくステップ５Ｔ（２）　）　、　ＹＥＳ
ならば、所定の書き込み許可コードを発生させ（ステッ
プ５Ｔ（３）　）　、出力ボート５よりシフトレジスタ
４にシリアルな書き込み許可コードデータを転送する（
ステップ５Ｔ（４）　）。次いで、転送されたシリアル
な書き込み許可コードデータをラッチしくステップ５Ｔ
（５）　）　、ラッチされたら、ディジタルコンパレー
タ７かラッチ回路６にラッチされている書き込み許可コ
ードデータと初期コード８の各ビットか全て一致するか
どうか、すなわちデータ書き込み許可の真偽性を判断し
くステップ５Ｔ（６）　）　、　ＹＥＳならばＣＰＵＩ
からメモリ３の、舛き込みアドレス領域を示す領域信号
βと信号７ａとのアンド処理を実行しくステップ５Ｔ（
７）　）、メモリ３を選択する選択指令９ａをメモリ３
のチ・ンブセレクト端子Ｃ８に出力する（ステップ５Ｔ
（８））。次いで、ＣＰＵＩから出力される書き込み信
号ＷＲに同期してメモリ３にパスライン２を介して所定
のデータか書き込まれ（ステップ５Ｔ（９）　）　、制
御を終了する。

一方、ステップ５Ｔ（６）の判断て、ＮＯの場合、すな
わちＣＰＵＩか暴走したとイリーガルアクセス検出回路
１１か判定しくステップ５Ｔ（１０））、ＣＰＵ　１に
その旨を報知するため、ＣＰＵ　ｌに割り込み信号ＩＮ
Ｔを出力し、ＣＰＵＩのプロクラム実行を中断させ（ス
テップ５Ｔ（ＩＩ））　、制御を終了する。なお、ステ
ップ５Ｔ（６）からステップ゛５Ｔ（８）はハード処理
を行ってもよい。

次に第３図〜第５図を参照しながら他の発明によるメモ
リ書き込み制御処理について説明する。

第３図は第１図に示したメモリ３のメモリ空間を説明す
る模式図であり、Ｅ、は通常データ領域で、アドレス領
域デコーダ１０から領域信号γにより規定される。Ｅ２
はａ塁データ領域で、アドレス領域デコーダ１０から領
域信号βにより規定される。Ｅ：ｌはユーザデータ領域
で、領域信号αにより規定される。

この図かられかるように、メモリ３のメモリ空間か、例
えば３つの領域に分割された状態を示してあり、各領域
毎に重要度に比例したデータか格納されることになる。

第４図は他の発明の一実施例を説明するメモリー）き込
み制御方法のハード構成を説明するブロック図であり、
第１図と同一のものには回じ符号を付しである。

この図において、２１はプロテクトスイッチで、このプ
ロテクトスイッチ２１がオンされ、かつＣＰＵ　ｌから
領域信号αが出力され、さらに書き込み許可コードと初
期コード８が一致した場合のみ、メモリ３のユーザデー
タ領域Ｅ３にデータ書き込み可俺状態に設定できる。２
２はアンド回路で、ディジタルコンパレータ７の信号７
ａ、領域信号α、プロテクトスイッチ２１がオンの場合
にオア回路２４にメモリ３を選択する選択指令２４ａを
メモリ３のチップセレクト端子Ｃ８に出力する。２３は
アンド回路て、ディジタルコンパレータ７の信号７ａ、
領域信号αとのアンド処理を実行し、メモリ３の機器デ
ータ領域Ｅ２にデータを書き込み回部状態に設定できる
。

次に動作について説明する。

まず、ＣＰＵＩから出力されるアドレスＡＤがアドレス
領域デコーダ１０に出力されると、そのアドレスＡＤを
解析する。その結果、通常データ領域Ｅ、を示す領域信
号γか出力されると、無条件に領域信号γがオア回路２
４からＨｌレベルのパルス出力がメモリ３のチップセレ
クト端子Ｃ８に人力される。このため、メモリ３か選択
され、ＣＰＵＩからの書き込み信号ＷＲに同期して、パ
スライン２上のデータがメモリ３の通常データ領域Ｅ、
に書き込まれる。このように、通常データ領域Ｅ１は何
らＣＰＵ１の異常性を判断することなく、常にデータが
書き込まれる。

一方、ＣＰＵＩから出力されるアドレスＡＤがアドレス
領域デコーダＩＯに出力され、そのアドレスＡＤの解析
の結果、機器データ領域Ｅ２を示す領域信号βかアンド
回路２３に出力された場合には、ＣＰＵＩは、例えばシ
リアルな８ビウトの書き込み許可コードを発生させ、出
力ボート５より１ビツトずつシフトレジスタ４に転送す
る。シフトレジスタ４は転送されてくるシリアルなＪＦ
き込み許可信号を１ビツトずつシフトしなからパラレル
な書き込み許可コードを保持し、ＣＰＵ１が書き込み許
可コードの送出を終了した段階で出力されるクロックに
同期してシフトレジスタ４に保持されている書き込み許
可コードをラッチ回路６かラッチする。このラッチ動作
が終了すると、ディジタルコンパレータ７が初期コード
８とラッチ回路６にラッチされた書き込み許可コードを
同時並列比較し、全ビットか一致した場合にはＣＰＵ１
は非暴走状態である旨を示す信号７ａ（Ｈｌレベル）を
アンド回路２３に出力するため、アンド回路２３が成立
し、オア回路２４がＨＩレベルとなってメモリ３を選択
する選択指令をチップセレクト端子ＣＳに入力される。

このため、メモリ３が選択され、ＣＰＵ１からの書き込
み信号ＷＲに同期して、ハスライン２上のデータ（ａ器
として使用するｆｆｉ要なデータ）がメモリ３の通常機
器データ領域Ｅ２に書き込まれる。

しかしながら、ディジタルコンパレータ７か初期コード
８とラッチ回路６にラッチされた書き込み許可コードを
比較照合した場合に、１ビツトても不一致となった場合
には、ＣＰＵＩが暴走したものとみなし、データの書き
込みを禁止する旨の信号７ａ　　（ＬＯレベル）をアン
ド回路２３に出力する。このため、アドレス領域デコー
ダ１０から機器データ領域Ｅ２を示す領域信号βか出力
されても、アンド回路２３が成立せずメモリ３を選択す
る選択指令２４ａはチップセレクト端子Ｃ８に出力され
ず、パスライン２上のデータはメモリ３の機器データ領
域Ｅ２への書き込みが阻止され、重要な機器データの改
変を防ｌヒできる。なお、このとき、イリーガルアクセ
ス検出回路１１にはアドレス領域デコーダｌＯより領域
信号βが出力されるとともに、データの書き込みを禁Ｗ
する旨の信号７ａ　　（ＬＯレベル）が出力されている
ので、この両者の信号状態からＣＰＵＩにＣＰＵＩの暴
走状態を報知する割り込み信号ＩＮＴをＣＰＵＩの割り
込みボートに出力するので、即座にプログラム実行を中
断し、ＣＰＵＩを再初期化する所定の割り込み処理を実
行させ、正常状態に自己復帰させる。

さらに、ＣＰＵＩから出力されるアドレスＡＤかアドレ
ス領域デコーダ１０に出力され、そのアドレスＡＤの解
析の結果、ユーザデータ領域Ｅ３を示す領域信号αがア
ント回路２２に出力された場合には、ＣＰＵＩは、例え
ばシリアルな８ビツトの書き込み許可コードを発生させ
、出力ボート５より１ビツトずつシフトレジスタ４に転
送する。シフトレジスタ４は転送されてくるシリアルな
書き込み許可信号を１ビツトずつシフトしながらパラレ
ルな書き込み許可コードを保持し、ＣＰＵ１か書き込み
許可コードの送出を終了した段階で出力されるクロック
に同期してシフトレジスタ４に保持されている書き込み
許可コードをラッチ回路６かラッチする。このラッチ動
作が終了すると、ディジタルコンパレータ７が初期コー
ド８とラッチ回路６にラッチされた書き込み許可コード
を比較照合し、全ビットが一致した場合にはＣＰＵ１は
非暴走状態である旨を示す出カフａ（ＨＩレベル）をア
ンド回路２３に出力し、さらにプロテクトスイッチ２１
がオン状態を示すＨＩレベルの電位かアンド回路２２に
出力されている場合に限り（ＣＰＵＩが正常状態）アン
ド回路２２か成立し、オア回路２４かＨｌレベルとなっ
てメモリ３を選択する選択指令２４ａかチップセレクト
端子Ｃ８に入力される。このため、メモリ３か選択され
、ＣＰＵＩからの書き込み信号ＷＲに同期して、ハスラ
イン２上のデータ（ユーザの使用する屯要なデータ）が
メモリ３のユーザデータ領域Ｅ３にμき込まれる。

しかしなから、ディジタルコンパレータ７か初期コード
８とう・ソチ回路６にラッチされた潟き込み許可コード
を比較照合した場合に、Ｌビットでも不一致となった場
合には、ＣＰＵ１が暴走したものとみなし、データの書
き込みを禁止する旨の信号７ａ　　（ＬＯレベル）をア
ンド回路２２に出力する。このため、アドレス領域デコ
ーダｌＯからユーザデータ領域Ｅ３を示す領域信号αか
出力されても、アンド回路２２は成立せず、メモリ３を
選択する選択指令２４ａはチップセレクト端子Ｃ８に出
力されないし、また、ディジタルコンパレータ７か初期
コード８とラッチ回路６にラッチされた書き込み許可コ
ードを比較照合し、全ビットか一致した場合てあっても
、プロテクトスイッチ２１がオフ状態であった場合には
、アンド回路２２は成立せず、メモリ３を選択する選択
指令２４ａはチップセレクト端子Ｃ８に出力されない。

従って、ハスライン２上のデータはメモリ３のユーザデ
ータ領域Ｅ３への書き込みが阻止され、屯黄な機器デー
タの改変を防止てきる。なお、このとき、イリーガルア
クセス検出回路１１にはアドレス領域デコーダ１０より
領域信号αが出力されるとともに、データのどき込みを
禁止する旨の信号７ａ　　（ＬＯレベル）か出力されて
いるのて、この両者の信号状態からＣＰＵ１にＣＰＵ１
の暴走状態を報知する割り込み信号ＩＮＴをＣＰＵ　ｌ
の割り込みボートに出力するので、即座にプログラム実
行を中断し、ＣＰＵ１を再初期化する所定の割り込み処
理を実行させ、正常状態に自己復帰させる。

なお、上記実施例ては、ＣＰＵＩが割り込みボートにイ
リーガルアクセス検出回路１１より割り込み信号ＩＮＴ
が入力された場合に、ＣＰＵ　ｌの暴走を阻止するエラ
ー回復処理を実行する場合について説明したが、人力ボ
ート１２を介してイリーガルアクセス検出回路１１より
出力される割り込み信号ＩＮＴと直接ＣＰＵ１に出力さ
れた割り込み信号ＩＮＴとのアント条件が成立した場合
に限ってエラー回復処理を実行するように制御すれば、
信頼性を大幅に改善できる。

次に第５図に示すフローチャートを参照しながら他の発
明によるメモリどき込み制御動作について説明する。

第５図は他の発明の一実施例を示すメモリ書き込み制御
動作手順を説明するフローチャートである。なお、５Ｔ
（１）〜５Ｔ（１８）は各ステップを示す。

まず、ＣＰＵＩから出力されるアドレスＡＤをアドレス
領域デコーダｌＯが解析しくステップ５Ｔ（１）　）　
、解析の結果出力された領域信号か領域信号αかどうか
を判定しくステップ５Ｔ（２）　）　、　Ｎ　Ｏならば
、さらに解析の結果出力された領域信号が領域信号βか
どうかを判定しくステップ５Ｔ（３））、ＮＯならばさ
らに解析の結果出力された領域信号を領域信号γと認定
しくステップ５Ｔ（４）　）　、メモリ３を選択する選
択指令２４ａをチップセレクト端子Ｃ８に出力する（ス
テップ５Ｔ（Ｓ）　）。次いて、ｃｐｕｉから出力され
る書き込み信号ＷＲに同期して、パスライン２上の書き
込みデータをメモリ３の通常データ領域Ｅ１に書き込み
（ステップ５Ｔ（６）　）　、メモリアクセスを終了す
る。

一方、ステップ５Ｔ（３）の判断で、ＹＥＳの場合は、
ディジタルコンパレータ７が初期コード８とラッチ回路
６にラッチされた書き込み許可コードを比較照合し、全
ビットか一致したかどうかを判定しくステップ５Ｔ（７
）　）　、　Ｎｏならばステップ５Ｔ（ｌＯ）以降に進
み、ＹＥＳの場合はメモリ３を選択する選択指令２４ａ
をチップセレクト端子Ｃ８に出力する（ステップ５Ｔ（
８）　）。次いで、ＣＰＵＩから出力される書き込み信
号ＷＲに同期して、パスライン２上の書き込みデータを
メモリ３の機器データ領域Ｅ２に書き込み（ステップ５
Ｔ（９）　）、メモリアクセスを終Ｙする。

−・方、ステップ５Ｔ（７）の判断で、ＮＯの場合は、
領域信号βがＨｌレベルて、かつディジタルコンパレー
タ７の信号７ａがＬＯレベルになるのを待機しくステッ
プ５Ｔ（ｔｏ））　、領域信号βがＩＩｌレベル、かつ
ディジタルコンバレータフの出力がＬＯレベルになった
時点で、割り込み信号ＩＮＴをＣＰＵ　１の割り込みボ
ートに出力しくステップ５Ｔ（Ｉｆ））　、　ＣＰ　Ｕ
　ｌのプログラム実行を中断させ（ステップ５Ｔ（１２
））　、　ＣＰ　Ｕ　ｌを再初期化しくステップ５Ｔ（
１３））　、プログラムを再起動させる（ステップ５Ｔ
（１４））。

一方、ステップ５Ｔ（２）の判断で、ＹＥＳの場合は、
ディジタルコンパレータ７か初期コード８とラッチ回路
６にう・ンチされた書き込、；５Ｉ許可コードを比較照
合し、全ビットが一致したかどうかを判定しくステップ
５Ｔ（Ｉｓ））　、　Ｎｏならばステップ５Ｔ（１０）
に戻り、ＹＥＳならばさらにプロテクトスイッチ２１が
オン状態であるかどうかを判断しステップ５Ｔ（１５）
、　Ｎｏならばステップ５Ｔ（１０）に戻り。

ＹＥＳならばメモリ３を選択する選択指令２４ａをチッ
プセレクト端子Ｃ８に出力する（ステップ５Ｔ（１７）
）。次いで、ＣＰＵＩから出力される書き込み信号ＷＲ
に同期して、パスライン２上の書き込みデータをメモリ
３のユーザデータ領域Ｅ：Ｉに書キ込み（ステップ５Ｔ
（１８））　、メモリアクセスを終了する。

〔発明の効果〕

以Ｅ説Ｉｌｌ　Ｌ／たように、この発明によればマイク
ロコンピュータが一定のプログラム実行中に、メモリへ
の８き込みアクセス直前毎に、所定の書き込み許ｔｉ（
コードを発生させるコード発生処理と、このコード発生
処理により発生した書き込み許可コードとあらかじめ記
憶された判定コードとを比較照合してメモリへのデータ
書き込み要求の真偽性を判定する書き込み判定処理と、
この書き込み判定処理の結果、書き込み許可コードと判
定コードとが不一致の場合に、マイクロコンピュータに
メモリへのデータ書き込み禁止を割り込み報知、する信
号報知処理とからなっているので、あらかしめ設定され
たメモリ上の特定の空間へのデータ書き込み開始時に、
そのデータ書き込みが有効であるかどうかが真偽された
後、ＣＰＵが本来のデータを書き込むため、ＣＰＵが暴
走して、その暴走を検知するまてに実行される誤データ
のメモリへの書き込みを未然に防止でき、メモリ上のデ
ータの改変を阻止できる。

また、他の発明によれば、マイクロコンピュータが一定
のプログラム実行中に、メモリへの６書き込みアクセス
開始直前に、所定の書き込み許ｔＴｆコードを発生させ
るコード発生処理と、このコード発生処理により発生し
た書き込み許可コードとあらかじめ記憶された判定コー
ドとを比較照合する信号照合処理と、この信号照合処理
に並行して、入力されるアドレス信号を解析して分割さ
れたメモリの各特定のメモリ空間の書き込み領域を判定
する領域判定処理と、この領域判定処理により得られる
領域アドレス信号と信号照合処理により得られる照合状
態信号およびプロテクトスイッチの設定状態信号を参照
しながらメモリの各特定のメモリ空間へのデータ書き込
み要求の真偽性を判定する書き込み判定処理と、この書
き込み判定処理の結果に基づいてマイクロコンピュータ
にメモリ・＼のデータ書き込み禁止を割り込み報知し、
マイクロコンピュータのプログラム実行をリセットさせ
るリセット処理とからなっているので、メモリ上に書き
込まれるデータの重要度に応じて、データ：とき込み許
可の真偽性を各特定エリア毎に判断てき、ＣＰＵの暴走
による誤データ書き込みによる、特定エリアのデータ改
変を防止して、メモリに記憶された重要度の高いデータ
の破壊を厳しく管理てきるようになるため、例えばメモ
リの固定アドレス空間に一連の重要データを常駐させる
ことか可能となり、ハード構成および読み出し制御が大
幅に簡略化てきる等の優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すメモリ書き込み制御
方法のハート構成を説明するプロ・ンク図、第２図はこ
の発明の一実施例を示すメモリ書き込み制御動作手順を
説明するフローチャート、第３図は第１図に示したメモ
リのメモリ空間を説明する模式図、第４図は他の発明の
一実施例を説明するメモリ書き込み制御方法のハード構
成を説明するブロック図、第５図は他の発明の一実施例
を示すメモリ書き込み制御動作ｆ−順を説明するフロー
チャートである。 図中、ｌはＣＰＵ、２はパスライン、３はメモリ、４は
シフｌ−レジスタ、６はラッチ回路、７はディジタルコ
ンパレータ、ｌＯはアドレス領域デコーダ、１１はイリ
ーガルアクセス検出回路、９．２２．２３はアンド回路
、２１はプロテクトスイッチである。 （外２名） 第２図 第３図

Claims (2)

【特許請求の範囲】
1. （１）マイクロコンピュータがメモリをアクセスしなが
   ら一定のプログラムを実行するマイクロコンピュータシ
   ステムにおいて、前記マイクロコンピュータは前記一定
   のプログラム実行中に、前記メモリへの書き込みアクセ
   ス直前毎に、所定の書き込み許可コードを発生させるコ
   ード発生処理と、このコード発生処理により発生した書
   き込み許可コードとあらかじめ記憶された判定コードと
   を比較照合して前記メモリへのデータ書き込み要求の真
   偽性を判定する書き込み判定処理と、この書き込み判定
   処理の結果、前記書き込み許可コードと前記判定コード
   とが不一致の場合に、前記マイクロコンピュータに前記
   メモリへのデータ書き込み禁止を割り込み報知する信号
   報知処理とからなることを特徴とするメモリ書き込み制
   御方法。
2. （２）メモリを複数のエリアに分割し、分割された所定
   のメモリ空間のみのアクセスを許可するプロテクトスイ
   ッチを有し、このプロテクトスッチの状態に応じて指定
   されるメモリ空間に特定のプログラムまたはデータを格
   納して、一定のプログラムを実行するマイクロコンピュ
   ーシステムにおいて、マイクロコンピュータが一定のプ
   ログラム実行中に、メモリへの各書き込みアクセス開始
   直前に、所定の書き込み許可コードを発生させるコード
   発生処理と、このコード発生処理により発生した書き込
   み許可コードとあらかじめ記憶された判定コードとを比
   較照合する信号照合処理と、この信号照合処理に並行し
   て、入力されるアドレス信号を解析して分割された前記
   メモリの各特定のメモリ空間の書き込み領域を判定する
   領域判定処理と、この領域判定処理により得られる領域
   アドレス信号と前記信号照合処理により得られる照合状
   態信号および前記プロテクトスイッチの設定状態信号を
   参照しながら前記メモリの各特定のメモリ空間へのデー
   タ書き込み要求の真偽性を判定する書き込み判定処理と
   、この書き込み判定処理の結果に基づいて前記マイクロ
   コンピュータに前記メモリへのデータ書き込み禁止を割
   り込み報知し、前記マイクロコンピュータのプログラム
   実行をリセットさせるリセット処理とからなることを特
   徴とするメモリ書き込み制御方法。