JP2006269769A - 半導体複合装置、プリントヘッド、及び画像形成装置 - Google Patents

Abstract

【課題】共通電位を供給する導通層に大きな電流が流れる場合にも、装置の特性の低下を軽減することができる半導体複合装置、プリントヘッド、画像形成装置を提供する。
【解決手段】半導体複合装置１００は、集積回路基板１１０と、この集積回路基板１１０上に備えられたメタル層１４０と、集積回路基板１１０上に備えられ、メタル層１４０の複数箇所と電気的に接続され、メタル層１４０に共通電位を供給するパッド１５０と、１つ以上の半導体素子１６６及び１つ以上の半導体素子に電気的に接続された半導体層を有し、半導体層をメタル層１４０に電気的に接続するように集積回路基板１１０上に備えられた半導体薄膜１６０とを有している。
【選択図】 図１

Description

本発明は、駆動電位及び共通電位を供給する回路基板上に、半導体素子を有する半導体薄膜を備えた半導体複合装置、この半導体複合装置が搭載されたプリントヘッド、及びこのプリントヘッドが搭載された画像形成装置に関するものである。

集積回路基板上に、半導体素子を有する半導体薄膜を備えた半導体複合装置が、例えば、特許文献１に提案されている。この半導体複合装置は、集積回路基板上に形成された共通電極層（メタル層）と、その上に備えられた半導体薄膜（半導体エピタキシャルフィルム）と、この半導体薄膜上から集積回路基板上までの領域に備えられた個別配線層とを有しており、共通電極層はグランドに接続されている。

特開２００４−１７９６４１号公報（図１、図２、段落００１６）

しかしながら、半導体材料（すなわち、集積回路基板材料及び半導体薄膜材料）のコストの大幅な削減を達成するためには、半導体材料の幅を狭くするとともに、半導体材料の厚さを薄くすることが要求される。半導体材料の幅を狭くし、厚さを薄くする場合には、共通電極層の幅を狭くし、厚さを薄くする必要が生じ、その結果、共通電極層における電圧降下によって半導体素子ごとの印加電圧に差が生じて、半導体複合装置の特性が低下するという問題がある。この問題は、半導体薄膜が備える半導体素子の数が多く、共通電極層に大きな電流を流す必要がある場合に、顕著になる。

そこで、本発明は、上記したような従来技術の課題を解決するためになされたものであり、共通電位を供給する導通層に大きな電流が流れる場合であっても、装置の特性の低下を軽減することができる半導体複合装置、プリントヘッド、及び画像形成装置を提供することを目的とする。

本発明の半導体複合装置は、回路基板と、前記回路基板に備えられた導通層と、前記導通層の複数箇所と電気的に接続され、前記導通層に共通電位を供給する共通電極部と、前記回路基板に備えられ、前記導通層に電気的に接続する１つ以上の半導体素子を有する半導体薄膜とを有することを特徴としている。

また、本発明のプリントヘッドは、前記半導体複合装置と、前記半導体複合装置に対向するように実装された光学素子とを有することを特徴としている。

さらに、本発明の画像形成装置は、前記プリントヘッドと、前記プリントヘッドからの光照射によって静電潜像が形成される像担持体とを有することを特徴としている。

本発明によれば、共通電位を供給する導通層に大きな電流が流れる場合であっても、装置の特性の低下を軽減することができるという効果が得られる。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体複合装置１００を概略的に示す平面図である。また、図２は、図１をＳ_２−Ｓ_２線で切る面を概略的に示す断面図であり、図３は、集積回路基板１１０上の導通層（メタル層）１４０上に備えられた半導体薄膜１６０を拡大して示す断面図である。

図１及び図２に示されるように、第１の実施形態に係る半導体複合装置１００は、集積回路基板１１０と、この集積回路基板１１０上に備えられたメタル層１４０と、集積回路基板１１０上に備えられ、メタル層１４０に共通電位を供給する複数のボンディングパッド（電極パッド）１５０と、メタル層１４０上に接着（ボンディング）された半導体薄膜（半導体エピタキシャルフィルム）１６０とを有している。また、半導体複合装置１００は、半導体薄膜１６０上を覆う層間絶縁膜１７０と、この層間絶縁膜１７０の開口部１７１を通して半導体薄膜１６０の半導体素子１６６に接続される個別配線層１８０とを有している。

集積回路基板１１０は、集積回路を構成するトランジスタなどが形成された集積回路領域１１２を含む基板（例えば、Ｓｉ基板）１１１と、この基板１１１の集積回路領域１１２上の多層配線領域１１３と、基板１１１上において多層配線領域１１３と同様の積層膜構造を備えた積層膜領域１１４とを有している。積層膜領域１１４は、集積回路領域１１２に隣接した位置に形成されている。また、集積回路基板１１０は、積層膜領域１１４上に、個別配線用パッド１１５と、この個別配線用パッド１１５に接続された接続配線１１６と、この接続配線１１６に接続された個別出力パッド１１７とを有している。さらに、集積回路基板１１０は、多層配線領域１１３上に、集積回路領域１１２の集積回路の各種駆動信号、駆動電源電位、グランド（ＧＮＤ）電位が入力される入力パッド１１８を有している。

集積回路領域１１２と多層配線領域１１３は、半導体薄膜１６０が備える半導体素子１６６（第１の実施形態においては、複数のＬＥＤからなるＬＥＤアレイ）を駆動するための駆動集積回路を含み、外部から供給される駆動制御信号をデジタル処理する回路、半導体素子１６６を駆動するための電流を出力するトランジスタ回路などの回路が集積されている。電気信号をチップ（すなわち、半導体複合装置１００）外部から供給する場合には、例えば、ワイヤボンディングによって外部回路と入力パッド１１８とを接続する。また、チップの動作をウエハ状態（製造工程において）プロービングするために、入力パッド１１８及び個別出力パッド１１７を用いることができる。

接続配線１１６は、例えば、多層配線層の一部の層に形成されチップ表面には露出しない配線である。個別配線用パッド１１５、接続配線１１６、及び個別出力パッド１１７は、例えば、Ａｌ、Ｃｕ、Ｓｉ、Ｎｉ、Ｃｒ、Ｔｉ、及びＷの中から選ばれた１材料から構成される層、又は、前記各種材料の中から選ばれた複数の材料を含む合積層材料、合金材料、若しくは、混合材料から構成される層として形成することができる。

個別配線接続用パッド１１５と半導体素子１６６を結線するための個別配線１８０は、半導体素子１６６と領域１６７（図２に示す。）でオーミックコンタクトを形成する。個別配線１８０は、例えば、Ａｕ、Ｇｅ、Ｎｉ、Ｐｔ、Ｔｉ、Ｐｄ、Ｉｎ、Ａｌ、Ｃｕ、Ｃｒ、及びＳｉの中から選ばれた１つ又は複数の元素の薄膜を積層させた積層膜、又は、前記１つ又は複数の元素を含む合金からなる薄膜により構成される。

また、集積回路基板１１０の構造は、図示の例に限定されない。例えば、半導体薄膜１６０の接着エリアの下に駆動集積回路を含む集積回路領域（図１及び図２の領域１１２に相当する領域）を形成することも可能である。このような構成を採用した場合には、半導体複合装置１００の高集積化が可能となる。なお、この場合には、半導体薄膜１６０下のメタル層１４０の下に、多層配線領域（図１及び２の領域１１３に相当する領域）が備えられる。また、メタル層１４０の下に集積回路領域を形成せずに、基板１１１上に多層配線領域を形成する際に形成された複数の層間絶縁膜からなる多層絶縁膜上にメタル層１４０を形成してもよい。この場合には、半導体薄膜１６０の接着領域が平坦になるので、半導体薄膜１６０の接着領域に対する接着強度が増す。

メタル層１４０は、例えば、Ａｕ、Ｇｅ、Ｎｉ、Ｐｔ、Ｔｉ、Ｐｄ、及びｌｎの中から選ばれた１つ又は複数の元素の薄膜を積層させた積層膜、又は、前記１つ又は複数の元素を含む合金からなる薄膜により構成される。メタル層１４０は、半導体薄膜１６０の下の全域に半導体薄膜１６０と相似の形状で、且つ、半導体薄膜１６０より若干大きめに形成することが望ましい。

ボンディングパッド１５０は、メタル層１４０に接続された、又は、メタル層１４０と一体的に形成された電極パッドである。ボンディングパッド１５０は、チップ（半導体複合装置１００）外部の共通電位領域との間をワイヤ接続するための電極パッドである。ボンディングパッド１５０は、メタル層１４０に電気的に接続して複数個設けられている。ボンディングパッド１５０が接続するメタル層１４０は、半導体薄膜１６０に形成される半導体素子１６６の共通電位供給用の電極となる。

ここで、ボンディングパッド１５０の数をＮ個とし、メタル層１４０の長辺の長さを１とするとき、第ｎ（ｎは１からＮまでの任意の整数）のボンディングパッド１５０を、チップの一方の短辺からおよそ（２ｎ−１）／２Ｎの位置に配置することが好ましい。また、ボンディングパッド１５０は、メタル層１４０に対し入力パッド１１８、個別出力パッド１１７と反対側に設けられている。

半導体薄膜１６０は、例えば、ＧａＡｓ、ＡｌＧａＡｓ、ＡｌＧａｌｎＰ、ｌｎＰ、ＧａＰ、ＧａＩｎＰ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、及びＡｌＧａＩｎＡｓの中から選ばれた単層又は前記複数の材料の種々の混晶比からなる積層構造である。図２及び図３に示されるように、半導体薄膜１６０は、例えば、集積回路基板１１０上のメタル層１４０に接する下コンタクト層１６１と、その上に形成された下クラッド層１６２と、その上に形成された活性層１６３と、その上に形成された上クラッド層１６４と、その上に形成された上コンタクト層１６５とから構成される。例えば、下コンタクト層１６１はｎ−ＧａＡｓ層であり、下クラッド層１６２はｎ−Ａｌ_ｘＧａ_１−ｘＡｓ層であり、活性層１６３はｎ−Ａｌ_ｙＧａ_１−ｙＡｓ層であり、上クラッド層１６４はｐ−Ａｌ_ｚＧａ_１−ｚＡｓ層であり、上コンタクト層１６５はｐ−ＧａＡｓ層とすることができる。ここで、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１であり、例えば、ｙ＜ｘ、ｙ＜ｚである。図３の例においては、半導体薄膜１６０の活性層１６３及びこの活性層１６３より上の領域を複数の個別島状領域（個別素子領域）に素子分離している。また、各個別素子領域の最上層である上コンタクト層１６５は、個別電極１８０とオーミックコンタクトを形成するための層である。また、最下層である下コンタクト層１６１は、メタル層１４０とオーミックコンタクトを形成するための層である。

図１に示したように、メタル層１４０に接続したボンディングパッド１５０は半導体薄膜１６０が接着されているメタル層１４０の領域に複数設けられている。このため、第１の実施形態の半導体複合装置１００は、各半導体素子１６６に多くの電流を流して駆動制御する場合、又は、各半導体素子１６６に流す電流は小さいが半導体素子の数が多く総電流が大きい場合であっても、メタル層１４０に流れる電流によって、素子駆動上影響があるような電圧降下が発生しない形態となっている。

次に、第１の実施形態に係る半導体複合装置１００の製造方法の一例を説明する。まず、基板（例えば、Ｓｉ基板）１１１上に駆動集積回路１１２を形成し、さらに、多層配線領域１１３及び積層膜領域１１４を形成する。次に、基板１１１上にメタル層１４０と複数のボンディングパッド１５０を形成する。メタル層１４０と複数のボンディングパッド１５０は同じ工程で同時に形成してもよく、また、別々の工程で形成してもよい。

以上の集積回路基板１１０の製造工程とは別に、図４に示されるように、半導体薄膜形成用の基板（例えば、ＧａＡｓ基板）上に、半導体薄膜層１６０ａ（剥離前は、半導体薄膜層１６０ａと表記し、剥離後は、半導体薄膜１６０と表記する。）を形成する。半導体薄膜層１６０ａを形成する際には、例えば、ＭＯＣＶＤ法（有機金属化学気相成長法）やＭＢＥ法（分子線エピタキシー法）などを使うことができる。図４に示されるように、ＧａＡｓ基板１９０上には、例えば、ＧａＡｓバッファー層１９１と、ＧａＡｓ基板１９０から半導体薄膜層１６０ａを剥離するための剥離層（例えば、ＡｌＡｓ層又はＡｌ_ｔＧａ_１−ｔＡｓ層（０≦ｔ≦１））１９２を備えている。剥離層１９２は、使用する半導体薄膜層１６０ａによって、選択的にエッチング除去できる材料を適宜選択すればよい。ＧａＡｓ基板１９０上に形成した半導体薄膜層１６０ａを所望のサイズ、形状にメサエッチングによって分離し、少なくとも剥離層１９２がメサエッチング領域に露出するようにする。次に、剥離層１９２を、例えば、希釈した弗酸や塩酸などの酸を使って選択的にエッチングし、半導体薄膜層１６０ａをＧａＡｓ基板１９０から剥離する。この工程では、半導体薄膜層１６０ａをハンドリングし易くするように、適宜半導体薄膜層１６０ａを支持する支持体（図示せず）を用いることができる。剥離した半導体薄膜１６０を、集積回路基板１１０上に移動し、メタル層１４０上にボンディングする。

次に、メタル層１４０上にボンディングされた半導体薄膜１６０を覆うように、層間絶縁膜１７０を形成する。層間絶縁膜１７０は、例えば、ＰＣＶＤ−ＳｉＮ（Ｐｌａｓｍａ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法により形成されたＳｉＮ）とすることができる。層間絶縁膜１７０に電極コンタクトのための開口部１７１を形成した後、半導体素子１６６とパッド１１５とを接続する個別配線層１８０を形成し、良好なコンタクトを形成するためのシンターを行う。その後、適宜ダイシングなどにより個別チップに分離する。

次に、第１の実施形態に係る半導体複合装置１００の動作を説明する。駆動集積回路１１２に入力パッド１１８から電源及び駆動信号を入力し、各半導体素子１６６を駆動する。各半導体素子１６６の共通電位、例えば、ＧＮＤ電位を複数のボンディングパッド１５０から供給する。各半導体素子（例えば、発光素子）１６６には、例えば、１ｍＡ〜数ｍＡの電流を流して駆動する。各個別素子を流れた電流は、メタル層１４０を経由して一番近いボンディングパッド１５０に流れ込むので、素子数が非常に多い場合であっても、各個別素子の共通電位にばらつきが発生し難い。

第１の実施形態によれば、半導体素子１６６を備えた半導体薄膜１６０をメタル層１４０上にボンディングした形態において、共通電位を供給するメタル層１４０に接続するボンディングパッド１５０を半導体薄膜１６０がボンディングされている領域内に複数設けて共通電位を供給するようにした。このため、半導体薄膜１６０に含まれる１又は複数の半導体素子１６６を流れる電流の総和が大きい場合であっても、半導体素子１６６を駆動するにあたり影響がないように電圧降下を低減し、半導体素子１６６の位置による共通電位のばらつきを小さくすることができる。したがって、半導体素子１６６がＬＥＤであり半導体複合装置１００がＬＥＤアレイである場合には、ＬＥＤアレイを構成する各ＬＥＤの発光輝度のばらつきを小さくすることができる。

また、個別出力パッド１１７、入力パッド１１８などが、メタル層１４０に接続されたボンディングパッド１５０と反対側に設けられているので、個別出力パッド１１７、入力パッド１１８、及びボンディングパッド１５０に接続するボンディングワイヤが、半導体薄膜１６０の両側に分散され、ボンディングワイヤの配列密度を低くすることができる。

なお、上記説明においては、半導体薄膜１６０が含む半導体素子１６６の例として、図３に示されるメサエッチングによる素子分離形態を挙げて説明したが、図５に示すように、第１導電型の半導体薄膜層に選択的に第２導電型不純物をドーピング、例えば、選択的に拡散した、形態であってもよい。図５に示したような選択的不純物ドープを含む半導体薄膜構造とする場合には、半導体薄膜層１６０ｂを、例えば、下コンタクト層１６１ｂ（例えば、ｎ−ＧａＡｓ）、その上に形成された下クラッド層１６２ｂ（例えば、ｎ−Ａｌ_ｘＧａ_１−ｘＡｓ）、その上に形成された活性層１６３ｂ（ｎ−Ａｌ_ｙＧａ_１−ｙＡｓ）と、その上に形成された上クラッド層１６４ｂ（ｐ−Ａｌ_ｚＧａ_１−ｚＡｓ）と、その上に形成された上コンタクト層１６５ｂ（ｎ−ＧａＡｓ）とから構成してもよい。この場合には、ｐ型不純物（例えば、Ｚｎ）を、選択的に拡散し、選択的拡散領域１６８を形成すればよい。ここで、拡散フロント１６９は、活性層１６３ｂ内に位置するように形成すればよい。

また、図５において、半導体薄膜層１６０ｂは、必ずしもダブルヘテロ構造とする必要はなく、シングルヘテロ構造、ホモ構造であってもよい。

さらに、上記説明では、半導体素子１６６としてＬＥＤを１列に配列したＬＥＤアレイを例にとって具体的に説明したが、素子の配列、素子の数は、図示の例に限定されない。

また、半導体素子１６６は、ＬＥＤ以外の発光素子（例えば、レーザーダイオード）、受光素子、及びトランジスタ回路などの駆動回路素子等の他の素子であってもよい。

＜第２の実施形態＞
図６は、本発明の第２の実施形態に係る半導体複合装置２００を概略的に示す平面図である。また、図７は、図６をＳ_７−Ｓ_７線で切る面を概略的に示す断面図である。

図６及び図７に示されるように、第２の実施形態に係る半導体複合装置２００は、半導体薄膜２６０をボンディングしているメタル層２４０に駆動集積回路領域２１２側から延在する接続配線２１９を複数箇所に設け、この複数の接続配線２１９からメタル層２４０に共通電位を供給する点が、上記第１の実施形態に係る半導体複合装置１００と相違する。

第２の実施形態において、構成２１０〜２１８はそれぞれ、第１の実施形態における構成１１０〜１１８に相当する。また、第２の実施形態において、構成２４０，２６０，２６６，２７０，２７１，２８０はそれぞれ、第１の実施形態における構成１４０，１６０，１６６，１７０，１７１，１８０に相当する。

接続配線２１９は、例えば、多層配線層の一部の層に形成されチップ表面には露出しない配線である。接続配線２１９、個別配線用パッド２１５、接続配線２１６、及び個別出力パッド２１７は、例えば、Ａｌ、Ｃｕ、Ｓｉ、Ｎｉ、Ｃｒ、Ｔｉ、及びＷの中から選ばれた１材料から構成される層、又は、前記材料の中から選ばれた複数の材料を含む合積層材料、合金材料、若しくは、混合材料から構成される層で形成することができる。

半導体薄膜２６０は、第１の実施形態の場合と同様の構造である。また、第２の実施形態に係る半導体複合装置２００の製造方法は、第１の実施形態の場合と同様の方法を用いることができる。

図６に示したように、メタル層２４０に接続した接続配線２１９は複数設けられている。このため、第２の実施形態に係る半導体複合装置２００は、各半導体素子２６６に多くの電流を流して駆動制御する場合、又は、各半導体素子２６６に流す電流は小さくても半導体素子２６６の数が多く総電流が大きい場合であっても、メタル層２４０を流れる電流によって、素子駆動上影響があるような電圧降下が発生しない形態となっている。

以上説明したように、第２の実施形態によれば、半導体素子２６６を備えた半導体薄膜２６０をメタル層２４０上にボンディングした形態において、共通電位を供給するメタル層２４０に接続する接続領域２２０を半導体薄膜２６０がボンディングされている領域内に複数設け、共通電位を供給するように、接続配線２１９と接続されている。そして、共通電位を供給するための接続パッド２１８ａを半導体薄膜２６０に対して、駆動集積回路領域２１２側に設けたので、第１の実施形態で得られる効果に加えて、半導体複合装置２００のチップ幅をより狭くすることができるという効果を得ることができる。

また、第２の実施形態によれば、ワイヤボンディング部が半導体薄膜２６０の一方に集積されているので、ボンディング作業が容易になる。

なお、図６では、個別配線用パッド２１５、個別出力パッド２１７、又は接続配線２１６を形成している以外の領域を使って共通電位の接続配線２１９及び接続領域２２０を設けているが、多層配線構造によって適当な層間絶縁構造を設けることによって、接続配線２１６と積層構造の上下方向に重なるように接続配線２１９及び接続領域２２０を形成してもよい。

また、図６では、共通電位接続パッド２１８ａは、チップの端部領域に設けた場合を示したが、適宜適当な位置に設けることができる。

なお、第２の実施形態において、上記以外の点は、上記第１の実施形態の場合と同じである。

＜第３の実施形態＞
図８は、本発明の第３の実施形態に係る半導体複合装置３００を概略的に示す平面図である。また、図９は、図８をＳ_９−Ｓ_９線で切る面を概略的に示す断面図である。

図８及び図９に示されるように、第３実施形態に係る半導体複合装置３００は、半導体薄膜３６０をボンディングしているメタル層３４０に駆動集積回路領域３１２側から延在する接続配線３１９を複数箇所に設け、この複数の接続配線３１９から共通電位を供給する点が、上記第１の実施形態に係る半導体複合装置１００と相違する。

第３の実施形態において、構成３１０〜３１８はそれぞれ、第１の実施形態における構成１１０〜１１８に相当する。また、第３の実施形態において、構成３４０，３６０，３６６，３７０，３７１，３８０はそれぞれ、第１の実施形態における構成１４０，１６０，１６６，１７０，１７１，１８０に相当する。

接続配線３１９は、例えば、多層配線層の一部の層に形成されチップ表面には露出しない配線である。接続配線３１９、個別配線用パッド３１５、接続配線３１６、及び個別出力パッド３１７は、例えば、Ａｌ、Ｃｕ、Ｓｉ、Ｎｉ、Ｃｒ、Ｔｉ、及びＷの中から選ばれた１材料から構成される層、又は、前記材料の中から選ばれた複数の材料を含む合積層材料、合金材料、若しくは、混合材料から構成される層で形成することができる。

第３の実施形態においては、半導体薄膜３６０の接着エリアは、Ｓｉ基板３１１上の集積回路が形成されないエリアに設けられ、集積回路の配線層により下部メタル層３４１が形成されている。この下部メタル層３４１は、Ｓｉ基板３１１上の集積回路を形成するときに用いた配線層を用いるため、例えば、Ａｌ配線が用いられる。この上の半導体薄膜３６０と相似の形状で若干大きめに形成されたメタル層３４０が形成される。

ここで、下部メタル層３４１と、メタル層（前記Ａｕ等の材質からなるメタル層）３４０とが、広い面積からなる接続領域で電気的にコンタクトをするので、接続不良がなくなると共に、この間を低抵抗で接続することができるようになり、接続箇所及びパッドの数を減らすことができる。

半導体薄膜３６０は、第１の実施形態の場合と同様の構造である。また、第３の実施形態に係る半導体複合装置３００の製造方法は、第１の実施形態の場合と同様の方法を用いることができる。

図８に示したように、メタル層３４０に接続した接続配線３１９は複数設けられ、各半導体素子３６６に多くの電流を流して駆動制御する場合、又は、各半導体素子３６６に流す電流は小さくても個別素子数が多く総電流が大きい場合であっても、メタル層３４０を流れる電流によって、第３の実施形態の半導体複合装置３００は、素子駆動上影響があるような電圧降下が発生しない形態となっている。

以上説明したように、第３の実施形態によれば、半導体素子３６６を備えた半導体薄膜３６０をメタル層３４０上にボンディングした形態において、共通電位を供給するメタル層３４０に接続する接続配線３１９を半導体薄膜３６０がボンディングされている領域内に複数設け共通電位を供給するようにしている。そして、共通電位を供給するための接続配線３１９に接続された共通電極パッド３１８ａを半導体薄膜３６０に対して、駆動集積回路領域３１２側に設けたので、第１の実施形態で得られる効果に加えて、半導体複合装置３００のチップ幅をより狭くすることができるという効果を得ることができる。

また、第３の実施形態では、共通電位接続領域を形成する下部メタル層３４１がメタル層３４０に対して連続的に設けられており、接続領域（下部メタル層３４１）の層は、例えば、多層配線層の一部に含むことができる。また、接続領域の層を厚く形成することができるので、この接続層の抵抗を小さくすることができる。

なお、第３の実施形態において、上記以外の点は、上記第１又は第２の実施形態の場合と同じである。

＜第４の実施形態＞
図１０は、本発明の第４の実施形態に係る半導体複合装置４００を概略的に示す平面図である。また、図１１は、図１０をＳ_１１−Ｓ_１１線で切る面を概略的に示す断面図である。

第４の実施形態に係る半導体複合装置４００は、共通電位を供給する形態において、Ｓｉ基板４１１を貫通する貫通孔を使って形成した基板４１１裏面と接続する配線を経由して、共通電位を供給する形態としている点が、第１の実施形態に係る半導体複合装置１００と相違する。

第４の実施形態において、構成４１０〜４１８はそれぞれ、第１の実施形態における構成１１０〜１１８に相当する。また、第４の実施形態において、構成４４０，４６０〜４６６，４７０，４７１，４８０はそれぞれ、第１の実施形態における構成１４０，１６０〜１６６，１７０，１７１，１８０に相当する。

第４の実施形態においては、Ｓｉ基板４１１の裏面側の導通層４５２、Ｓｉ基板４１１の複数の貫通孔内に設けられた複数の貫通配線４５１、及びＳｉ基板４１１の表面側の導通層４５０を通して、メタル層４４０に共通電位を供給している。Ｓｉ基板４１１の複数の貫通孔は、例えば、反応性イオンエッチングによって形成することができる。また、複数の貫通配線４５１は、複数の貫通孔を埋めるように、例えば、Ｃｕ−ＣＶＤ法などによって、形成することができる。また、貫通配線４５１は、Ｃｕ以外の金属で構成してもよく、ＣＶＤ法以外の方法によって形成してもよい。

以上説明したように、第４の実施形態によれば、共通電位を基板４１１の裏面から供給するので、第１の実施形態で得られる効果に加えて、外部回路との接続形態をワイヤボンディングなどの接続によることなく容易に形成でき、接続工程を省力化できるとともに、接続の信頼性を高めることができるという効果が得られる。

なお、第４の実施形態において、上記以外の点は、上記第１から３までの実施形態の場合と同じである。

＜第５の実施形態＞
図１２は、本発明の第５の実施形態に係る半導体複合装置５００を概略的に示す平面図である。また、図１３は、図１２をＳ_１３−Ｓ_１３線で切る面を概略的に示す断面図である。

第５の実施形態に係る半導体複合装置５００は、半導体薄膜５６０の半導体素子５６６の共通電極が半導体薄膜５６０の表面側（図１３における上側の面）に設けられ、導通層５９０、メタル層５４０、接続領域５２０、接続配線５１９、及び共通電極パッド５１８ａを使って共通電位を供給する形態としている点が、第１の実施形態に係る半導体複合装置１００と相違する。

第５の実施形態において、構成５１０〜５１８はそれぞれ、第１の実施形態における構成５１０〜５１８に相当する。また、第５の実施形態において、構成５４０，５６０，５６６，５７０，５７１，５８０はそれぞれ、第１の実施形態における構成１４０，１６０，１６６，１７０，１７１，１８０に相当する。

第５の実施形態においては、導通層５９０は、例えば、Ａｕ、Ｇｅ、Ｎｉ、Ｐｔ、Ｔｉ、Ｐｄ、ｌｎ、Ａｌ、Ｃｕ、Ｃｒ、Ｓｉの中から１つ又は複数の元素を備えた積層膜又は、合金からなる材料である。他の領域の形態は、第１〜第４の形態で説明した形態と同等の形態とすることができる。

第５の実施形態においては、半導体薄膜５６０の半導体素子５６６の共通電位領域に帯状の導通層（金属層）５９０が半導体薄膜５６０の表面側（図１３における上側の面）に設けられ、ている。これは、半導体薄膜５６０の長手方向に沿って連続的に設けるのが好ましい。このときの導通路は、半導体薄膜５６０の表面、半導体薄膜表面に沿った帯状の導通層５９０、半導体薄膜５６０下面の帯状のメタル層５４０、多層配線層の共通電極配線５１９である。

半導体薄膜５６０上の導通層５９０とコンタクトを形成する領域（図１３における半導体薄膜５６０の上面）は、メタル層と低抵抗コンタクトが形成される材料の半導体層であり、例えば、第１導電型のＧａＡｓ層である。

以上説明したように、第５の実施形態によれば、半導体薄膜５６０のボンディング面と異なる面において、電極（導通層５９０）とのコンタクトを形成するので、半導体薄膜５６０の裏面のボンディング形態や状態に依存せずに、半導体薄膜５６０が含む半導体素子５６６の電気特性を制御することができ、例えば、多数の半導体素子の駆動電圧のばらつきに起因する特性ばらつきを小さくすることができる。

図１４は、本発明の第５の実施形態に係る半導体複合装置の変形例を示す断面図である。図１４の変形例は、メタル層５４０と半導体薄膜５６０の間に、誘電体薄膜のような絶縁層５９１を設けている点が、図１３の場合と相違する。

また、図示していないが、配線層５１９を導通層５９０の下まで延ばし、メタル層４０を介することなく、導通層５９０と配線層５１９とを接続するように構成することも可能である。

さらに、第５実施形態のように半導体薄膜の上面に共通コンタクト領域を形成する形態は、他の実施形態にも適用することができる。

なお、第５の実施形態において、上記以外の点は、上記第１から４までの実施形態の場合と同じである。

＜第６の実施形態＞
図１５は、本発明の第６の実施形態に係る半導体複合装置６００を概略的に示す平面図である。また、図１６は、図１５をＳ_１６−Ｓ_１６線で切る面を概略的に示す断面図であり、図１７は、図１５をＳ_１７−Ｓ_１７線で切る面を概略的に示す断面図である。

図１５から図１７までに示されるように、第６の実施形態に係る半導体複合装置６００においては、集積回路基板６１０上に複数のメタル層６４０を配列し、複数のメタル層６４０のそれぞれの上に半導体薄膜６６０（１つの半導体素子を有するもの）をボンディングし、メタル層６４０を接続配線６１５及び個別入力パッド６１７に接続して、メタル層６４０を駆動電位を供給する個別電極層としている。また、集積回路基板６１０上には、外部から共通電位を供給するための接続領域６５０と、半導体薄膜６６０の上部にコンタクト開口部を有する層間絶縁膜６７０と、半導体薄膜６６０と接続領域６５０とを電気的に接続する透明電極層６８０とが備えられている。各半導体薄膜上面とコンタクトを有する透明導電膜６８０は、例えば、インジウム錫酸化膜層（ＩＴＯ）や酸化亜鉛層（Ｚｎ０）などの酸化物導電膜層である。

図１５に示すように、メタル層６４０は、個別に分割され、図１６に示すように、駆動集積回路６１２の個別出力と、導通路６１５，６１６，６１７，６１７ａを介して接続されている。また、半導体薄膜６６０も半導体素子６６６毎に個別に分割されている。このように第６の実施形態では、半導体薄膜６６０の上面（図１６における上面）に共通電極６８０を設け、この共通電極（透明電極）６８０に共通電位を供給するための複数の接続領域６５０を設けている。

他の形態については、前記他の実施形態と同等の形態とすることができる。半導体薄膜については、個別に分割した形態とする他は、半導体薄膜が含む素子構造について、適宜所望の素子構造とすることができる。

以上説明したように、第６の実施形態によれば、半導体薄膜６６０の上面に共通電位を供給する透明電極６８０を設け、複数の共通電位接続領域６５０を設けたので、電圧降下の影響を小さくし、半導体素子を駆動制御を良好に行うことができる。

このように、透明電極を共通電極とすることにより、広い配線層で半導体薄膜の電極と接続すると共に、広い領域でボンディングパッドと接続することができるため、低い抵抗値で半導体薄膜と接続することが可能となる。

＜第１〜第６の実施形態の変形例＞
上記第１〜第６の実施形態で述べた半導体薄膜は、必ずしも半導体薄膜形成用の基板から剥離して、集積回路基板にボンディングしたものである必要はなく、半導体複合装置を構成する基板上に半導体薄膜を形成できる他の方法で製造されたものであってもよい。また、半導体薄膜は、ボンディング後に、エッチング除去又は研磨して除去することによって形成してもよい。したがって、本発明は、第１の実施形態において説明した半導体薄膜の製造方法に限定されるものではない。

＜第７の実施形態＞
図１８は、本発明の第７の実施形態に係る半導体複合装置７００を概略的に示す平面図である。

図１８に示されるように、第７の実施形態に係る半導体複合装置７００は、実装基板（例えば、ガラスエポキシ積層基板）７０１と、駆動制御するための入力信号や電源を入力するために実装基板７０１上に備えられた接続領域７０２と、半導体薄膜の共通電位（例えばＧＮＤ電位）を供給するために実装基板７０１上に備えられた接続領域７０３と、半導体複合チップ（第１又は第６の実施形態の半導体複合装置であるが、図１８には第１又の実施形態の半導体複合装置が示されている。）７０４と、半導体複合チップ７０４の入力パッド７０５と接続領域７０２とを接続するボンディングワイヤ７０６と、半導体複合チップ７０４の共通電極用パッド７０７と接続領域７０３とを接続するボンディングワイヤ７０８とを有している。

第７の実施形態に係る半導体複合装置７００によれば、半導体複合チップ７０４を実装基板７０１上に実装し、複数個所から半導体複合チップ７０４の半導体素子に共通電位を供給する形態としたので、半導体素子に流れる総電流が大きい場合であっても、チップ内で電圧降下による共通電位の変動やばらつきを小さくすることができ、良好に素子を駆動制御することができるという効果を得ることができる。

＜第８の実施形態＞
図１９は、本発明の第８の実施形態に係る半導体複合装置８００を概略的に示す平面図である。

図１９に示されるように、第８の実施形態に係る半導体複合装置８００は、実装基板（例えば、ガラスエポキシ積層基板）８０１と、駆動制御するための入力信号や電源を入力するために実装基板８０１上に備えられた接続領域８０２と、半導体薄膜の共通電位（例えばＧＮＤ電位）を供給するために実装基板８０１上に備えられた接続領域８０３と、半導体複合チップ（第２又は第３の実施形態の半導体複合装置）８０４と、半導体複合チップ８０４の入力パッド８０５と接続領域８０２とを接続するボンディングワイヤ８０６と、半導体複合チップ８０４の共通電極用パッド８０７と接続領域８０３とを接続するボンディングワイヤ８０８とを有している。

第８の実施形態に係る半導体複合装置８００によれば、半導体複合チップ８０４を実装基板８０１上に実装し、複数個所から半導体複合チップ８０４の半導体素子に共通電位を供給する形態としたので、半導体素子に流れる総電流が大きい場合であっても、チップ内で電圧降下による共通電位の変動やばらつきを小さくすることができ、良好に素子を駆動制御することができるという効果を得ることができる。

＜第９の実施形態＞
図２０は、本発明の第９の実施形態に係る半導体複合装置９００を概略的に示す平面図である。

図２０に示されるように、第９の実施形態に係る半導体複合装置９００は、実装基板（例えば、ガラスエポキシ積層基板）９０１と、駆動制御するための入力信号や電源を入力するために実装基板９０１上に備えられた接続領域９０２と、半導体薄膜の共通電位（例えばＧＮＤ電位）を供給するために実装基板９０１上に備えられた接続領域９０３と、半導体複合チップ（第４の実施形態の半導体複合装置）９０４と、半導体複合チップ９０４の入力パッド９０５と接続領域９０２とを接続するボンディングワイヤ９０６とを有している。半導体複合チップ９０４は、第４の実施形態で説明したように、その裏面に導通層を備え、導通層は共通電極用パッド９０７と貫通孔内の配線によって接続されている。

第９の実施形態に係る半導体複合装置９００によれば、半導体複合チップ９０４を実装基板９０１上に実装し、複数個所から半導体複合チップ９０４の半導体素子に共通電位を供給する形態としたので、半導体素子に流れる総電流が大きい場合であっても、チップ内で電圧降下による共通電位の変動やばらつきを小さくすることができ、良好に素子を駆動制御することができるという効果を得ることができる。

また、共通電位は半導体複合チップの裏面からとることができ、共通電位のための接続のために、別にワイヤ接続を形成する必要がない。

なお、第４の実施形態の半導体複合装置に代えて、第５の実施形態の半導体複合装置を備えることもできる。

＜第１０の実施形態＞
図２１は、本発明の第１０の実施形態に係る半導体複合装置を組み込んだＬＥＤヘッド１０００を概略的に示す断面図である。

図２１に示されるように、ＬＥＤプリントヘッド１０００は、ベース部材１００１と、ベース部材１００１に固定され、ＬＥＤチップ１００２ａが固定されたＬＥＤユニット（プリント基板）１００２と、柱状の光学素子を多数配列したロッドレンズアレイ１００３と、ロッドレンズアレイ１００３を保持するレンズホルダ１００４と、これらの構成１００１〜１００４を固定するクランパ１００５とを有している。第１０の実施形態のＬＥＤチップ１００２ａは、上記第１乃至第６の実施形態のいずれかのＬＥＤアレイを備えている。レンズホルダ１００４は、ベース部材１００１及びＬＥＤユニット１００２を覆うように形成されている。そして、ベース部材１００１、ＬＥＤユニット１００２、レンズホルダ１００４は、ベース部材１００１及びレンズホルダ１００４に形成された開口部１００１ａ及び１００４ａを介して備えられたクランパ１００５によって挟み付けられて一体化されている。

したがって、ＬＥＤユニット１００２で発生した光は、ロッドレンズアレイ１００３を通して所定の外部部材に照射される。このＬＥＤヘッドは、例えば、電子写真プリンタや電子写真コピー装置等の露光装置として用いることができる。

以上説明したように、第１０の実施形態に係るＬＥＤヘッドによれば、チップ内で電圧降下による共通電位の変動やばらつきを小さくすることができ、良好に素子を駆動制御することができ、その結果、素子ごとの輝度ばらつきを小さくすることができる。

＜第１１の実施形態＞
図２２は、本発明の第１１の実施形態に係る画像形成装置を概略的に示す構成図である。

図２２に示されるように、第１１の実施形態の画像形成装置１１００は、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、及びブラック（Ｋ）の各色の画像を電子写真方式を用いて形成する４つのプロセスユニット１１０１〜１１０４を有している。プロセスユニット１１０１〜１１０４は、記録媒体１１０５の搬送経路に沿ってタンデムに配置されている。各プロセスユニット１１０１〜１１０４は、像担持体としての感光体ドラム１１０３ａと、この感光体ドラム１１０３ａの周囲に配置され、感光体ドラム１１０３ａの表面を帯電させる帯電装置１１０３ｂと、帯電された感光体ドラム１１０３ａの表面に選択的に光を照射して静電潜像を形成する露光装置１１０３ｃとを有している。この露光装置１１０３ｃとしては、図２１を用いて説明したＬＥＤプリントヘッド１０００が用いられており、このＬＥＤプリントヘッド１０００には、第１乃至第９の実施形態で説明した半導体複合装置が含まれている。

また、画像形成装置１１００内は、静電潜像が形成された感光体ドラム１１０３ａの表面にトナーを搬送する現像装置１１０３ｄと、感光体ドラム１１０３ａの表面に残留したトナーを除去するクリーニング装置１１０３ｅとを有している。なお、感光体ドラム１１０３ａは、図示されていない駆動源及びギヤ等からなる駆動機構によって矢印方向に回転する。また、画像形成装置１１００は、紙等の記録媒体１１０５を収納する用紙カセット１１０６と、記録媒体１１０５を１枚ずつ分離させ搬送するためのホッピングローラ１１０７とを有している。ホッピングローラ１１０７の記録媒体１１０５搬送方向下流には、ピンチローラ１１０８，１１０９と、記録媒体１１０５を挟み付け、ピンチローラ１１０８，１１０９とともに記録媒体１１０５の斜行を修正してプロセスユニット１１０１〜１１０４に搬送するレジストローラ１１１０，１１１１が備えられている。ホッピングローラ１１０７及びレジストローラ１１１０，１１１１は、図示しない駆動源に連動して回転する。

さらに、画像形成装置１１００は、感光体ドラム１１０３ａに対向配置された転写ローラ１１１２を有している。転写ローラ１１１２は、半導電性のゴム等から構成される。感光体ドラム１１０３ａ上のトナー像を記録媒体１１０５上に転写させるように、感光体ドラム１１０３ａの電位と転写ローラ１１１２の電位が設定されている。さらにまた、画像形成装置は、記録媒体１１０５上のトナー像を加熱・加圧して定着させる定着装置１１１３と、定着装置１１１３を通過した記録媒体１１０５を排出するためのローラ１１１４，１１１６及び１１１５，１１１７が備えられている。

用紙カセット１１０６に積載された記録媒体１１０５はホッピングローラ１１０７により１枚ずつ分離され搬送される。記録媒体１１０５は、レジストローラ１１１０，１１１１及びピンチローラ１１０８，１１０９を通過してプロセスユニット１１０１〜１１０４の順に通過する。各プロセスユニット１１０１〜１１０４において、記録媒体１１０５は、感光体ドラム１１０３ａと転写ローラ１１１２の間を通過して、各色のトナー像が順に転写され、定着装置１１１３によって過熱・加圧されて各色のトナー像が記録媒体１１０５に定着される。その後、記録媒体１１０５は、排出ローラによってスタッカ部１１１８に排出される。なお、第１乃至第９の半導体装置又は図２１の光プリントヘッドを含む画像形成装置の構造は、図２２に示されたものに限定されない。

第１１の実施形態の画像形成装置１１００によれば、図２１のＬＥＤプリントヘッド１０００を使用しているので、素子ごとの輝度のばらつきの小さい優れた発光特性により高品質な画像を形成できる。また、露光装置の小型化によるスペース効率の向上、及び材料コストの大幅な削減を実現できる。さらに、本発明は、モノクロプリンタにも適用可能であるが、露光装置が複数台備えられたフルカラープリンタにおいて特に大きな効果を発揮できる。

本発明の第１の実施形態に係る半導体複合装置を概略的に示す平面図である。 図１をＳ_２−Ｓ_２線で切る面を概略的に示す断面図である。 集積回路基板上の導通層上に備えられた半導体薄膜を拡大して示す断面図である。 半導体薄膜の製造方法を説明するための断面図である。 他の半導体薄膜の製造方法を説明するための断面図である。 本発明の第２の実施形態に係る半導体複合装置を概略的に示す平面図である。 図６をＳ_７−Ｓ_７線で切る面を概略的に示す断面図である。 本発明の第３の実施形態に係る半導体複合装置を概略的に示す平面図である。 図８をＳ_９−Ｓ_９線で切る面を概略的に示す断面図である。 本発明の第４の実施形態に係る半導体複合装置を概略的に示す平面図である。 図１０をＳ_１１−Ｓ_１１線で切る面を概略的に示す断面図である。 本発明の第５の実施形態に係る半導体複合装置を概略的に示す平面図である。 図１２をＳ_１３−Ｓ_１３線で切る面を概略的に示す断面図である。 第５の実施形態に係る半導体複合装置の変形例を概略的に示す断面図である。 本発明の第６の実施形態に係る半導体複合装置を概略的に示す平面図である。 図１５をＳ_１６−Ｓ_１６線で切る面を概略的に示す断面図である。 図１５をＳ_１７−Ｓ_１７線で切る面を概略的に示す断面図である。 本発明の第７の実施形態に係る半導体複合装置を概略的に示す平面図である。 本発明の第８の実施形態に係る半導体複合装置を概略的に示す平面図である。 本発明の第９の実施形態に係る半導体複合装置を概略的に示す平面図である。 本発明の第１０の実施形態に係るＬＥＤプリントヘッドを概略的に示す断面図である。 本発明の第１１の実施形態に係る画像形成装置を概略的に示す構成図である。

符号の説明

１００，２００，３００，４００，５００，６００ 半導体複合装置（半導体複合チップ）、
１１１，２１１，３１１，４１１，５１１，６１１ 基板、
１１２，２１２，３１２，４１２，５１２，６１２ 集積回路領域、
１１３，２１３，３１３，４１３，５１３，６１３ 多層配線領域、
１１４，２１４，３１４，４１４，５１４，６１４ 積層膜領域、
１１５，２１５，３１５，４１５，５１５，６１５ 個別配線用パッド、
１１６，２１６，３１６，４１６，５１６，６１６ 接続配線、
１１７，２１７，３１７，４１７，５１７ 個別出力パッド、
６１７ 個別入力パッド、
１１８，２１８，３１８，４１８，５１８，６１８ 入力パッド、
１１０，２１０，３１０，４１０，５１０，６１０ 集積回路基板、
１４０，２４０，３４０，４４０，５４０，６４０ 導通層（メタル層）、
１５０，６５０ ボンディングパッド（電極パッド）、
１６０，１６０ｂ 半導体薄膜（半導体エピタキシャルフィルム）、
１６０ａ 半導体薄膜層、
１６１，１６１ｂ，４６１ 下コンタクト層、
１６２，１６２ｂ，４６２ 下クラッド層、
１６３，１６３ｂ，４６３ 活性層、
１６４，１６４ｂ，４６４ 上クラッド層、
１６５，１６５ｂ，４６５ 上コンタクト層、
１６６，２６６，３６６，４６６，５６６，６６６ 半導体素子、
１６７ オーミックコンタクトを形成する領域、
１６８ 選択的拡散領域、
１６９ 拡散フロント、
１７０，２７０，３７０，４７０，５７０，６７０ 層間絶縁膜、
１７１ 開口部、
１８０ 個別配線、
２１８ａ，３１８ａ，５１８ａ 共通電極パッド、
２１９，３１９，５１９ 接続配線、
２２０，５２０ 接続領域、
３４１ 下位電極層、
４５１ 貫通配線、
４５２ 裏面側の導通層、
５９０ 帯状の導通層、
５９１ 絶縁層、
６５０ 接続領域、
６８０ 共通電極、
７００，８００，９００ 半導体複合装置、
７０１，８０１，９０１ ガラスエポキシ基板、
１０００ プリントヘッド、
１１００ 画像形成装置。

Claims (22)

1. 回路基板と、
   前記回路基板に備えられた導通層と、
   前記導通層の複数箇所と電気的に接続され、前記導通層に共通電位を供給する共通電極部と、
   前記回路基板に備えられ、前記導通層に電気的に接続する１つ以上の半導体素子を有する半導体薄膜と
   を有することを特徴とする半導体複合装置。
2. 前記半導体薄膜は、前記導通層上に配置され、
   前記共通電極部は、前記導通層の複数箇所と電気的に接続された複数の電極パッドを有する
   ことを特徴とする請求項１に記載の半導体複合装置。
3. 前記半導体薄膜は、前記導通層上に配置され、
   前記共通電極部は、
   前記導通層の複数箇所と電気的に接続された複数の電極配線と、
   前記複数の電極配線のそれぞれに接続された電極パッドと
   を有する
   ことを特徴とする請求項１に記載の半導体複合装置。
4. 前記回路基板は、複数の貫通孔を有し、
   前記共通電極部は、
   前記複数の貫通孔内に備えられ、前記導通層の複数箇所と電気的に接続された複数の貫通配線と、
   前記回路基板の、前記半導体薄膜と反対側の面に備えられた裏面電極と
   を有する
   ことを特徴とする請求項１に記載の半導体複合装置。
5. 前記半導体薄膜は、共通電位領域を有し、
   前記共通電極部は、
   前記半導体薄膜の共通電位領域と前記導通層とを接続する配線層と、
   前記導通層の複数箇所と電気的に接続された複数の電極配線と、
   前記複数の電極配線のそれぞれに接続された電極パッドと
   を有する
   ことを特徴とする請求項１に記載の半導体複合装置。
6. 前記半導体薄膜と前記導通層との間に層間絶縁膜を有することを特徴とする請求項５に記載の半導体複合装置。
7. 前記導通層を複数有し、
   前記半導体薄膜を複数有し、
   前記複数の半導体薄膜のぞれぞれは、共通電位領域を有し、
   前記共通電極部は、複数の電極パッドと、前記複数の半導体薄膜の共通電位領域と前記導通層とを接続する配線層とを有する
   ことを特徴とする請求項１に記載の半導体複合装置。
8. 前記導通層は、メタル層であることを特徴とする請求項１から８までのいずれかに記載の半導体複合装置。
9. 前記メタル層は、Ｔｉ、Ｐｔ、Ａｕ、Ｇｅ、Ｎｉ、ｌｎ、及びＣｒの中のから選ばれた１つ又は複数の元素を含む材料から構成されたことを特徴とする請求項８に記載の半導体複合装置。
10. 前記半導体薄膜は、前記導通層側に、共通電位領域を有することを特徴とする請求項２から４までのいずれかに記載の半導体複合装置。
11. 前記半導体薄膜は、前記導通層の反対側に、共通電位領域を有することを特徴とする請求項５から７までのいずれかに記載の半導体複合装置。
12. 前記半導体薄膜は、ヘテロエピタキシャル積層構造を含むことを特徴とする請求項１から１１までのいずれかに記載の半導体複合装置。
13. 前記ヘテロエピタキシャル積層構造は、エピタキシャル成長によって形成されたヘテロ接合を含むことを特徴とする請求項１２に記載の半導体複合装置。
14. 前記へテロエピタキシャル積層構造は、第１導電型のエピタキシャル層内に第２導電型の不純物を拡散することによって形成されたヘテロ接合を含むことを特徴とする請求項１２に記載の半導体複合装置。
15. 前記半導体素子は、発光素子であることを特徴とする請求項１から１４までのいずれかに記載の半導体複合装置
16. 前記発光素子は、発光ダイオードであることを特徴とする請求項１５に記載の半導体複合装置。
17. 前記発光素子は複数個であり、
    前記複数個の発光素子は、発光ダイオードアレイを構成する
    ことを特徴とする請求項１６に記載の半導体複合装置。
18. 前記回路基板は、前記半導体素子を駆動制御するための駆動集積回路を有することを特徴とする請求項１から１７までのいずれかに記載の半導体複合装置。
19. 前記半導体素子は、受光素子であることを特徴とする請求項１に記載の半導体複合装置。
20. 実装基板と、
    前記実装基板上に実装された、請求項１から１９までのいずれか１項に記載の装置と同じ構成の半導体複合チップと
    を有することを特徴とする半導体複合装置。
21. 請求項２０に記載の半導体複合装置と、
    前記半導体複合装置に対向するように実装された光学素子と
    を有することを特徴とするプリントヘッド。
22. 請求項２１に記載のプリントヘッドと、
    前記プリントヘッドからの光照射によって静電潜像が形成される像担持体と
    を有することを特徴とする画像形成装置。

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