JP4817774B2 - 半導体複合装置光プリントヘッドおよび画像形成装置 - Google Patents
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Description
図1において、印刷制御部101は、プリンタの印字部の内部に配設され、マイクロプロセッサ、ROM、RAM、入出力ポート、タイマ等によって構成され、図示しない上位コントローラからの制御信号SG1、ビデオ信号(ドットマップデータを一次元的に配列したもの)SG2等によってプリンタ全体をシーケンス制御し、印刷動作を行なう。上記制御信号SG1によって印刷指示を受信すると、印刷制御部101は、先ず定着器温度センサ123によってヒータ122aを内蔵した定着器122が使用可能な温度範囲にあるか否かを検出し、該温度範囲になければヒータ122aに通電し、使用可能な温度まで定着器122を加熱する。次に、ドライバ102を介して現像・転写プロセス用モータ(PM)103を回転させ、同時にチャージ信号SGCによって帯電用電圧電源125をオンにし、現像器127の帯電を行なう。
以後、上記の動作を繰り返す。
発光素子の代表的なものとしてLED(Light Emitting Diode)及びLD(Laser Diode)が知られている。
一方、LDはこのLED内部に導波部を設けた構造となっており、あるしきい値電流以上の電流を流すと注入される電子−正孔対が増加し反転分布状態となり、誘導放射による光子の増倍(利得)が発生し、へき開面などを利用した平行な反射鏡で発生した光が再び活性層に帰還されレーザ発振が起き、導波路の端面からレーザ光が出ていくものである。
LTA1〜LTA48、LTB1〜LTB48、LTC1〜LTC48、LTD1〜LTD48はラッチ回路であって、LOAD端子から入力されるラッチ信号LOAD−P(「−P」は正論理信号であることを示す)で動作する。
このうちのMEM1〜MEM192はLED駆動端子(DO1〜DO192)を介してLED素子の駆動電流値を16段階に調整するためのドット補正データの格納用メモリであり、MEM193はドライバIC毎に、LED駆動電流値を16段階に調整するためのチップ補正データの格納用メモリである。
該メモリは次の理由で設けられている。
図4は前記複合チップの平面図、図5は図4のA1−A1’線断面図、図6は、図4のA2−A2’線断面図である。
図4〜図6に示されるように、複合チップ200は、集積回路202を含むSi基板201と、このSi基板201上に形成された第1の層間絶縁膜203と、この第1の層間絶縁膜203上に形成され、半導体材料を主材料とする接着層204と、この接着層204上に形成された導通層205とを有する。
また、複合チップ200は、導通層205上に貼り付けられた(ボンディングされた)シート状の半導体薄膜である複数のエピタキシャルフィルム(以下「LEDエピフィルム」と言う。)206と、LEDエピフィルム206上から集積回路202の個別端子領域208上に至る領域に形成され、LEDエピフィルム206と集積回路202とを電気的に接続する薄膜の個別配線層207とを有する。また、個別配線層207と導通層205との間及び個別配線層207と接着層204との間等のように絶縁が必要な箇所には、個別配線層207をLEDエピフィルム206及びSi基板201の一部から電気的に絶縁する第2の層間絶縁膜209(図示しない)が備えられている。
Si基板201は、集積回路202が作り込まれたモノリシックSi基板である。Si基板201の集積回路202には、複数のLEDを駆動させるための複数の駆動IC(駆動IC群)が含まれる。
複数の駆動ICは、複数のLEDエピフィルム206のそれぞれに対向するように配置されている。ただし、集積回路202には、複数の駆動ICの他に、LEDの点灯制御に共通に使用される回路も含まれる。駆動IC群は、外部から送られて来た発光制御データに基づいてLEDの点灯・非点灯を制御する。
なお、Si基板201の厚さは、例えば約300μmである。
接着層204は導通層205との間に高い親和性を持つので、接着層204と導通層205との間に高い密着強度を持たせることができる。導通層205の表面にはLEDエピフィルム206が貼り付けられている。
また、Si基板201の共通端子領域とは、導通層205と接するSi基板の表面領域を示しており、より具体的に述べれば、LEDを駆動するための共通電位側(n電極側)となる領域を意味する。
例えば、LEDエピフィルム206の上に支持体を設けた場合、LEDエピフィルム支持体表面を、例えば、真空吸着部材や光硬化性粘着シート(光照射により粘着性を失う粘着シート)等により吸着し所定の位置に移動することは容易である。
図9に示されるように、LEDヘッド119は、ベース部材231と、ベース部材231に固定されたプリント配線板220と、柱状の光学素子を多数配列したロッドレンズアレイ232と、ロッドレンズアレイ232を保持するホルダ233と、これらの構成231〜233を固定するクランプ234とを有する。
長手形状を有するSi基板と、
該基板の第1面に形成された層間絶縁膜と、
該層間絶縁膜に接合され、前記Si基板の長手方向に配列されたN個(Nは2以上の整数)の3端子発光素子と、
前記N個の3端子発光素子を発光させるための電力及び制御信号を入力するためのボンディングパッド
を備える半導体複合装置において、
前記Si基板には、N本の出力端子を有し、該N本の出力端子により前記N個の3端子発光素子を択一的に選択するための選択回路が形成されており、
前記3端子発光素子は、薄膜形状を有する化合物半導体で形成されており、その間に電流を流して発光させるための第1端子及び第2端子、並びに、前記第1端子と前記第2端子間の導通を制御するための制御端子を含み、前記第1端子及び前記制御端子は、前記3端子発光素子の前記層間絶縁膜との接合面の反対の面に形成され、
前記選択回路のN本の出力端子の各々と、前記3端子発光素子の制御端子とは、薄膜で形成された個別配線層で接続され、
前記N個の3端子発光素子の各々の第1端子は、薄膜で形成された共通配線層により共通接続され、
前記ボンディングパッドは、前記Si基板の前記第1面と該第1面の一方の長辺で隣接する第2面に形成された
ことを特徴とする半導体複合装置を提供する。
図10は、本発明の実施の形態1の半導体複合装置300を示す。この半導体複合装置300は、互いに整列して配置された複数の3端子スイッチd1〜d8を含む3端子スイッチアレイと、3端子スイッチd1〜d8を駆動するシフトレジスタ回路301とを有する。3端子スイッチは、例えば発光サイリスタであり、その場合3端子スイッチアレイアレイは発光サイリスタアレイと呼ばれる。半導体複合装置300は、例えば図2のLEDアレイCHP1の代わりに用い得るものである。発光サイリスタアレイ中の発光サイリスタd1〜d8の数は8として図示されているが、プリンタなどにおいて発光素子アレイとして用いられる場合には、一般的には発光サイリスタの数は8よりもはるかに多い。
図示のように、半導体複合装置300は、シリコン半導体基板(以下Si基板という)321の表面に周知の半導体プロセスで形成されたシフトレジスタ301が形成されている。Si基板321上のシフトレジスタ301に平行するように隣接する領域322に後述するエピフィルムからなる薄膜の発光サイリスタ306がそれぞれ貼り付けられている。
各発光サイリスタ306にはこれらを共通に電気的に接続するアノード配線層303と、ゲート電極217に個別に接続するゲート配線層304と、グランド配線層332とを有する。
アノード配線層303、ゲート配線層304、グランド配線層332は、フォトリソグラフィ技術により形成された薄膜で構成されている。
なお、上記説明では、3端子の発光素子として、発光サイリスタを例にとったが発光トランジスタを用いても良い。
図13及び図14は、サイリスタエピフィルム306の製造プロセスを概略的に示す断面図である。
なお、エッチングストップ層223を省くこともできる。
p型GaAs層302と、n型AlxGa1−xAs層212(0≦x≦1)と、n型AlyGa1−yAs層213(0≦y≦1)と、n型AlzGa1−zAs層214(0≦z≦1)と、GaAs層215とを順に積層させた構造を持つ。
図17は、プリンタでの印刷動作時における1ライン走査の状況を示し、図10の発光サイリスタd1〜d8を順次点灯させる場合を想定している。
なお、図17には示していないが、プリンタ電源投入時の予備動作としてシフトレジスタ301のプリセット処理が行われる。この処理では、図17のシフトデータ入力端子SIを「高」レベルとしておきクロック端子SCKにシフトレジスタの段数に相当する個数のクロックパルスを入力する。これにより、シフトレジスタ301のデータ出力端子Q1〜Q8の全出力は「高」レベルとなる。
このように、データ入力Dの値により発光サイリスタd1の発光、非発光状態を切り替えることができる。
次いで、時刻t7においてデータ入力端子Dの信号が「高」レベルとされる。これによりサイリスタd2のアノード・ゲート間に電位差を生じ、これによるトリガ電流によってサイリスタd2はターンオンして発光状態となる。
サイリスタd2による発光状態は主としてアノード・カソード間に流れる電流によるもので、一度ターンオンしたd2をオフさせるためにはアノード・カソード間に印加される電圧をゼロとさせることになる。このため、時刻t8においてデータ端子Dの電位を「低」レベルとしている。
図18は本発明の実施の形態2に係る半導体複合装置300と印刷制御部内の回路の一部である駆動回路326の組合せを示す。図18の半導体複合装置300は、図10に示すものと同じである。実施の形態2の特徴は、発光素子の光量ばらつきを補正するための、光量補正機能を備える点にある。
また、抵抗402は、一端がD/Aコンバータ401のFSA端子に接続され、他端がグランドに接続されている。抵抗402はD/Aコンバータ401内部で発生される基準電圧値をもとにIOUT端子からのフルスケール時の電流出力量を設定するために用いられる。
このため、データ入力端子D7〜D0の信号が16進数で00のときに駆動電流出力端子IOUTから出力される電流値はゼロであり、データ入力端子D7〜D0の信号が16進数でFF(10進数表記では255)の場合に最大駆動電流が得られることになる。
なお、図19には示していないが、プリンタ電源投入時の予備動作としてシフトレジスタ301のプリセット処理が行われる。この処理では、図18のシフトデータ入力端子SIを「高」レベルとしておきクロック端子SCKにシフトレジスタの段数に相当する個数のクロックパルスを入力する。これにより、シフトレジスタ301のデータ出力端子Q1〜Q8の全出力は「高」レベルとなる。
なお、図19ではサイリスタd1を発光させるために時刻t4でデータ端子D7〜D0の値が「00」のデータを取り込んで、それに対応する駆動電流値を出力し、消灯させるために時刻t6でデータ端子D7〜D0の値が「00」のデータを取り込むことで駆動電流値をゼロとして消灯させているが、サイリスタd1を発光させる必要がない場合には時刻t2からt5の間もデータ入力D7〜D0を値「00」のままとすれば良い。
次いで、時刻t8においてクロック信号CLKが立ち下がり、前記した値が「60」のデータをD/Aコンバータ401の内部に取り込ませる。これにより、わずかに遅れて、IOUT端子には前記値が「60」のデータに応じた駆動電流出力が発生することになる。
図20(a)及び(b)は、本発明の実施の形態3に係る半導体複合装置500を備えた発光サイリスタユニット540を示し、図21は、図20(a)及び(b)の半導体複合装置500を示す。
実施の形態3は、実施の形態1又は2に関して説明したエピフィルムで発光サイリスタ306を構成し、シリコン基板内に形成されるシフトレジスタ回路を含む駆動IC501上に配置する際に、シリコン基材の第1の面に発光サイリスタ306を配置し、シリコン基材の、上記の第1の面とは異なる第2の面に電極、例えば接続パッド505を形成したものである。例えば、第1の面と第2の面とは互いに略直交する。シリコン基材は例えば半導体基板をダイシングすることにより形成されるものであり、上記第1の面は、ダイシング前の半導体基板の表面であり、上記第2の面はダイシングにより露出することになった面であり、側面とも呼ばれる。
このようにして形成されたシリコン基材は、第1の面を狭くすることできるので、駆動IC部501の面積(半導体基板上での面積)を低減することができ、シリコンウェハー1枚当たりの駆動ICの取れ数(ウェハー1枚から形成される駆動ICの数)を増加させるものである。
図22(a)に記入された寸法L1は前記半導体複合装置の長手方向の配列ピッチを示し、該方向はサイリスタアレイの長手方向、すなわち(サイリスタアレイをプリンタ装置に組み込んだ場合の)プリンタ装置における主走査方向に対応する。
また、寸法L2はダイシング工程で個別チップに切り分けられた後の仕上がり予定寸法、同様に寸法W2は前記半導体複合装置の短辺方向の配列ピッチを示し、寸法W3はダイシング工程で個別チップに切り分けられた後の仕上がり予定幅を示す。
このとき、該ブレードの幅は略W5であって、図24に示される擬似スルーホールの一辺の寸法W4aはブレードの幅W5よりも大きいものとされる。
図26に示されるサイリスタヘッド519は、ベース部材511と、ベース部材511に固定されたプリント配線板220と、柱状の光学素子を多数配列したロッドレンズアレイ232と、ロッドレンズアレイ232を保持するホルダ510とを備え、該ベース部材511によりロッドレンズアレイ232とホルダ510とが挟持される。
以上実施の形態1〜3を参照して説明した発光素子アレイは、電子写真プリンタにおける露光工程で光源として利用することができる。以下その一例を、図27を参照して説明する。
まず、用紙カセット605に堆積した状態で収納されている記録媒体605がホッピングローラ607によって、上から1枚ずつ分離されて搬送される。続いて、この記録媒体605は、搬送ローラ610、レジストローラ611及びピンチローラ608、609に挟持されて、プロセスユニット601の感光体ドラム601aと転写ローラ612の間に搬送される。その後、記録媒体605は、感光体ドラム601a及び転写ローラ612に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム601aの回転によって搬送される。
以下に本発明の種々の態様を、要約して記載する。
本発明は、
動作制御のため外部から印加される制御信号を受けるための制御電極を有する複数の3端子スイッチ素子を配列してなる3端子スイッチアレイにおいて、
該3端子スイッチアレイは半導体薄膜で構成されていることを特徴とする3端子スイッチアレイを提供する。
この構成によれば、半導体基板上に形成された他の回路との組合せなどを自由に行うことができ、また組合せを小型にすることができる。
本発明はまた、
動作制御のため外部から印加される制御信号を受けるための制御電極を有する第1乃至第N(Nは2以上の自然数)の3端子スイッチ素子を配列してなる3端子スイッチアレイと、
第1乃至第Nの出力を有するシフトレジスタとを備え、
該3端子スイッチアレイは半導体薄膜で構成され、
第n(nは1乃至Nの整数)のスイッチ素子の制御電極が前記シフトレジスタの第nの出力と接続され、
各スイッチ素子の残りの2端子の一方はグランドに接続され、他方にはスイッチ素子を駆動する駆動手段と接続されている
ことを特徴とする3端子スイッチアレイ装置を提供する。
この構成によれば、3端子スイッチアレイが半導体薄膜で構成されているので、シフトレジスタと組合せることで形成される3端子スイッチアレイ装置を小型に形成することができる。
本発明はまた、
半導体薄膜からなり、動作制御のため外部から印加される制御信号を受けるための制御電極を有する第1乃至第N(Nは2以上の整数)の3端子の発光スイッチ素子を基板上に配列してなる3端子スイッチアレイと、
第1乃至第Nの出力を有するシフトレジスタ回路とを有し、
前記3端子スイッチ素子は発光素子であり、
第n(nは1乃至Nの整数)のスイッチ素子の制御電極を前記シフトレジスタの第nの出力と、薄膜からなる制御電極配線層により接続して論理信号を入力し、
該3端子スイッチ素子の残りの2端子の一方は、該スイッチ素子を駆動制御する駆動制御手段と薄膜からなる電源配線層を経由して接続され、
該3端子スイッチ素子の残りの2端子の他方はグランド電極と接続され、
該駆動制御手段は、前記第nのスイッチ素子に対応する前記シフトレジスタの出力のタイミングにおける所定の時間に対応して該3端子スイッチ素子に必要な駆動電流を出力する
ことを特徴とする半導体複合装置を提供する。
この構成によれば、3端子スイッチ素子が発光素子であるので、シフトレジスタでスイッチ素子を制御することにより、発光素子とは別にスイッチ素子を設ける必要がなく、例えば発光ヘッドを小型に形成することができる。また配線層が薄膜で構成されているので、3端子スイッチ素子を形成する半導体薄膜を、ワイヤボンドに対する強度を考慮して厚くする必要がない。
本発明はまた、
半導体基板と、
該半導体基板上に形成されたシフトレジスタ回路と、
該シフトレジスタ回路に平行して前記半導体基板上に貼り付けられた、前記半導体基板と異なる材質の半導体薄膜からなる発光素子であって、前記シフトレジスタ回路の出力に薄膜からなる制御電極配線層により順次接続した制御電極によるスイッチ動作が可能な3端子素子と、
該3端子素子の残りの2端子の一方同士を共通に接続する薄膜から成る電源配線層と、
該3端子素子の残りの2端子の他方同士を共通に接続するグランド電極層とを有する
半導体複合装置を提供する。
この構成によれば、3端子素子が発光素子であるので、シフトレジスタでスイッチ素子を制御することにより、発光素子とは別にスイッチ素子を設ける必要がなく、例えば発光ヘッドを小型に形成することができる。また3端子スイッチ素子が半導体薄膜で形成されているので、3端子スイッチ素子をその一部とする半導体複合装置を小型にすることができる。また配線層が薄膜で構成されているので、3端子スイッチ素子を形成する半導体薄膜を、ワイヤボンドに対する強度を考慮して厚くする必要がない。
本発明はまた、
基板と、
該基板上に形成された半導体薄膜からなるシフトレジスタ回路と、
該シフトレジスタ回路に平行して前記基板上に貼り付けられた、半導体薄膜からなる発光素子であって、前記シフトレジスタ回路の出力に薄膜からなる配線層により順次接続した制御電極によるスイッチ動作が可能な3端子素子と、
該3端子素子の残りの2端子の一方同士を共通に接続する薄膜から成る電源配線層と、
該3端子素子の残りの2端子の他方同士を共通に接続するグランド電極層と
を有する半導体複合装置を提供する。
この構成によれば、3端子素子が発光素子であるので、シフトレジスタでスイッチ素子を制御することにより、発光素子とは別にスイッチ素子を設ける必要がなく、例えば発光ヘッドを小型に形成することができる。また3端子スイッチ素子が半導体薄膜で形成されているので、3端子スイッチ素子をその一部とする半導体複合装置を小型にすることができる。また配線層が薄膜で構成されているので、3端子スイッチ素子を形成する半導体薄膜を、ワイヤボンドに対する強度を考慮して厚くする必要がない。
本発明はまた、
第1の材質から成る半導体チップと、
該半導体チップに第1の面に接着された前記第1の材質とは異なる材質の薄膜の発光半導体装置と、
発光半導体装置に接続される回路群と、
前記半導体チップの前記第1の面に直交する第2の面に形成され、前記発光半導体装置と回路群に選択的に接続されたボンディングパッドとを有する半導体複合装置を提供する。
この構成によれば、薄膜の半導体装置が半導体チップの第1の面に貼り付けられ、ボンディングパッドが半導体チップの第2の面に形成されるので、半導体複合装置を小型にすることができる。
Claims (5)
- 長手形状を有するSi基板と、
該基板の第1面に形成された層間絶縁膜と、
該層間絶縁膜に接合され、前記Si基板の長手方向に配列されたN個(Nは2以上の整数)の3端子発光素子と、
前記N個の3端子発光素子を発光させるための電力及び制御信号を入力するためのボンディングパッド
を備える半導体複合装置において、
前記Si基板には、N本の出力端子を有し、該N本の出力端子により前記N個の3端子発光素子を択一的に選択するための選択回路が形成されており、
前記3端子発光素子は、薄膜形状を有する化合物半導体で形成されており、その間に電流を流して発光させるための第1端子及び第2端子、並びに、前記第1端子と前記第2端子間の導通を制御するための制御端子を含み、前記第1端子及び前記制御端子は、前記3端子発光素子の前記層間絶縁膜との接合面の反対の面に形成され、
前記選択回路のN本の出力端子の各々と、前記3端子発光素子の制御端子とは、薄膜で形成された個別配線層で接続され、
前記N個の3端子発光素子の各々の第1端子は、薄膜で形成された共通配線層により共通接続され、
前記ボンディングパッドは、前記Si基板の前記第1面と該第1面の一方の長辺で隣接する第2面に形成された
ことを特徴とする半導体複合装置。 - 前記N個の3端子発光素子の各々の第2端子は、薄膜配線により共通接続されたことを特徴とする請求項1に記載の半導体複合装置。
- 前記選択回路は、N段のシフトレジスタ回路を含むことを特徴とする請求項1又は2に記載の半導体複合装置。
- 請求項1乃至請求項3の何れかに一項に記載の半導体複合装置を複数個プリント配線板上に並べて配置したことを特徴とする光プリントヘッド。
- 請求項4に記載の光プリントヘッドを備えたことを特徴とする画像形成装置。
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