JP2006261658A - Wiring board and manufacturing method therefor - Google Patents

Wiring board and manufacturing method therefor Download PDF

Info

Publication number
JP2006261658A
JP2006261658A JP2006040003A JP2006040003A JP2006261658A JP 2006261658 A JP2006261658 A JP 2006261658A JP 2006040003 A JP2006040003 A JP 2006040003A JP 2006040003 A JP2006040003 A JP 2006040003A JP 2006261658 A JP2006261658 A JP 2006261658A
Authority
JP
Japan
Prior art keywords
dielectric layer
polymer material
layer
conductor
ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006040003A
Other languages
Japanese (ja)
Inventor
Shinji Yuri
伸治 由利
Makoto Origuchi
誠 折口
Atsushi Otsuka
淳 大塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niterra Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Priority to JP2006040003A priority Critical patent/JP2006261658A/en
Publication of JP2006261658A publication Critical patent/JP2006261658A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To make a wiring board highly-reliable having the structure that a ceramic dielectric layer and a polymeric material dielectric layer are compositely laminated. <P>SOLUTION: A wiring board 1 has a substrate core 2 where a through-hole conductor 30 is formed inside. On the first and the second side of the substrate core 2, wiring laminated parts 66 and 7 are formed, respectively, on which a polymeric material dielectric layer and a conductive layer are laminated. Only on the first-side wiring laminated part 66 positioned on the first side, a capacitor is formed that includes a ceramic dielectric layer 5. The second-side wiring laminated layer 7 positioned on the second side has a smaller number of conductive layers compared to the first-side wiring laminated part 66, and has a polymeric material dielectric layer 33 at a layer level corresponding to the first-side composite laminated part 6 from the substrate core 2, whose thickness is increased more than that of the polymeric material dielectric layer 3A included in the composite laminated part 6. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は配線基板の製造方法及び配線基板に関する。   The present invention relates to a method for manufacturing a wiring board and a wiring board.

特開２００３−１４２６２４号公報JP 2003-142624 A

ＣＰＵやその他のＬＳＩなどの高速動作する集積回路デバイスにおいては、集積回路内の複数の回路ブロックに対し、共通の電源から分岐する形で電源線が割り振られているが、回路ブロック内の多数の素子が同時に高速でスイッチングすると、電源から一度に大きな電流が引き出され、電源電圧の変動が一種のノイズとなり、電源線を介して各回路ブロックに伝播してしまう問題がある。そこで、各回路ブロック毎に電源インピーダンスを下げるためのデカップリングコンデンサを設けることが、電源電圧変動によるブロック間ノイズ伝播を抑制する上で有効である。   In an integrated circuit device such as a CPU or other LSI that operates at high speed, power lines are allocated to a plurality of circuit blocks in the integrated circuit so as to branch from a common power source. When the elements are simultaneously switched at a high speed, a large current is drawn from the power supply at once, and there is a problem that fluctuations in the power supply voltage become a kind of noise and propagate to each circuit block through the power supply line. Therefore, providing a decoupling capacitor for reducing the power supply impedance for each circuit block is effective in suppressing noise propagation between blocks due to power supply voltage fluctuations.

ところで、ＣＰＵなどの大規模な集積回路の場合、作りこまれる回路ブロックの数も多く、電源端子やグランド端子の数も増加する傾向にあり、端子間距離もどんどん縮小しつつある。デカップリングコンデンサは各回路ブロックに向かう電源線毎に接続する必要があり、多数の端子が密集した集積回路にコンデンサを個別接続するのが実装技術的に困難であるばかりでなく、小型化等の流れにも逆行する。   By the way, in the case of a large-scale integrated circuit such as a CPU, the number of circuit blocks to be built is large, the number of power supply terminals and ground terminals tends to increase, and the distance between terminals is steadily decreasing. Decoupling capacitors need to be connected to each power supply line going to each circuit block, and it is not only difficult to mount capacitors individually in an integrated circuit where many terminals are densely packed, but also miniaturization, etc. Go backwards in the flow.

そこで、特許文献１には、強誘電体膜と金属膜とを積層し、密集した集積回路側端子に個別に接続される多数のコンデンサ端子を作りこんだデカップリングコンデンサが開示されている。高速スイッチング時の電源電圧変動によるノイズ問題が特に表面化しやすい高周波領域（特に１００ＭＨｚ以上）においては、電源インピーダンスに占める誘導性リアクタンス項の比重が大きくなるため、デカップリングコンデンサに導通する電源端子とグランド端子との距離をなるべく接近させることが、電源インピーダンス低減に効果的である。また、端子部分のインダクタンスが増加すると、デカップリングコンデンサの容量成分と結合して共振点が生じ、十分なインピーダンス低減効果が得られる帯域幅が縮小する問題もある。従って、上記のように端子間距離の小さいコンデンサを作製することは、単に素子の小型化だけでなく、本来の目的である電源インピーダンス低減とその広帯域化にも寄与する利点がある。   Thus, Patent Document 1 discloses a decoupling capacitor in which a ferroelectric film and a metal film are stacked and a large number of capacitor terminals are individually connected to a dense integrated circuit side terminal. In a high frequency region (especially 100 MHz or more) where the noise problem due to power supply voltage fluctuation at the time of high-speed switching is particularly likely to occur, the specific gravity of the inductive reactance term occupying the power supply impedance becomes large. Making the distance from the terminal as close as possible is effective in reducing the power source impedance. Further, when the inductance of the terminal portion increases, there is a problem that the resonance point is generated by coupling with the capacitance component of the decoupling capacitor, and the bandwidth capable of obtaining a sufficient impedance reduction effect is reduced. Therefore, producing a capacitor with a small distance between terminals as described above has an advantage that it contributes not only to the miniaturization of the element but also to the reduction of the power source impedance, which is the original purpose, and the widening of the band.

しかし、前述の特許文献１においては、電子部品と配線基板との間に設けられる中間基板にコンデンサを組み込んだ構成となっており、中間基板が介在する分だけ電子部品の配線基板への組み付け工数が増える上、配線基板と電子部品とのアセンブリを低背化しにくくなる問題がある。本発明者らは、誘電体層として高分子材料からなるビルドアップ樹脂絶縁層を用いた例えばオーガニック配線基板において、高誘電体セラミック層を用いたコンデンサを上記のビルドアップ樹脂絶縁層の一部を置き換える形で組み込むことを検討した。これによれば、中間基板を用いる構成と比較して、アセンブリの低背化を実現することができる。   However, in Patent Document 1 described above, a capacitor is incorporated in an intermediate board provided between the electronic component and the wiring board, and the number of man-hours for assembling the electronic component on the wiring board by the amount of the intermediate board interposed. In addition, there is a problem that it is difficult to reduce the height of the assembly of the wiring board and the electronic component. The present inventors, for example, in an organic wiring board using a build-up resin insulating layer made of a polymer material as a dielectric layer, a capacitor using a high-dielectric ceramic layer is used as a part of the build-up resin insulating layer. We considered incorporating it in the form of replacement. According to this, compared with the structure using an intermediate | middle board | substrate, the low profile of an assembly is realizable.

コンデンサは、基板コア部の第一側（表側）と第二側（裏側）の両方に形成することも考えられるが、一方のみで容量が十分ということになれば、コスト増を抑制するために、電子部品を実装する第一側にのみコンデンサを形成するべきである。このような構造を採用する場合、次のような問題が浮上してくる。   It is conceivable that the capacitor is formed on both the first side (front side) and the second side (back side) of the substrate core part. However, if only one of the capacitors has sufficient capacity, in order to suppress an increase in cost. The capacitor should be formed only on the first side on which the electronic component is mounted. When such a structure is adopted, the following problems arise.

一つの問題は、第一側のコンデンサを形成するときに用いる処理液が、第二側の要素に影響を及ぼすことである。特に、ビア孔の残渣を除去するときに用いるデスミア液は高分子材料を腐蝕するので問題となる。通常のオーガニック配線基板の製造過程では、基板コア部の両側同時にビルドアッププロセスを進めていくので、片側だけ余分に腐蝕されるといった問題が生じない。しかしながら、基板コア部の片側にのみセラミック誘電体層を含むコンデンサを作りこむときにはその理屈が通用しない。コンデンサの上側の電極をなす導体層を形成する際、該導体層を基板コア部側の同一極性の導体層に接続するためのビアを形成する。このビアとなるべきビア孔を形成し、ビア孔の内面にビア導体を形成するわけであるが、ビア孔は導体形成前に必ず洗浄する。ビア孔を洗浄する際、第二側に露出した高分子材料誘電体層が洗浄液によって不要な腐蝕作用を受ける。そのため、コンデンサ形成後に第一側に新たに形成する高分子材料誘電体層と、第二側の高分子材料誘電体層との表面状態の不均一が生じる。この事実は、均一な厚さ、均一な性質のメッキ層を第一側と第二側とに形成していくことが困難になることを意味する。   One problem is that the processing solution used to form the first side capacitor affects the second side elements. In particular, the desmear liquid used for removing the via hole residue is problematic because it corrodes the polymer material. In the normal organic wiring board manufacturing process, the build-up process proceeds simultaneously on both sides of the substrate core, so that there is no problem that only one side is corroded. However, when a capacitor including a ceramic dielectric layer is formed only on one side of the substrate core portion, the reason is not valid. When forming the conductor layer forming the upper electrode of the capacitor, a via for connecting the conductor layer to the conductor layer of the same polarity on the substrate core side is formed. A via hole to be the via is formed and a via conductor is formed on the inner surface of the via hole. The via hole is always cleaned before the conductor is formed. When cleaning the via hole, the polymer material dielectric layer exposed on the second side is subjected to unnecessary corrosion by the cleaning liquid. Therefore, nonuniformity of the surface state of the polymer material dielectric layer newly formed on the first side after the capacitor formation and the polymer material dielectric layer on the second side occurs. This fact means that it becomes difficult to form a plating layer having a uniform thickness and a uniform property on the first side and the second side.

他の一つの問題は、コンデンサの有無に基づいて、第一側と第二側との機械的特性が不均衡になることである。この事実は、熱履歴が加わったときに反りや剥がれ等の不具合が起こりやすくなることを意味する。   Another problem is that the mechanical properties of the first side and the second side are unbalanced based on the presence or absence of a capacitor. This fact means that problems such as warping and peeling are likely to occur when a thermal history is applied.

本発明の課題は、セラミック誘電体層と高分子材料誘電体層とが複合積層された構造を有する配線基板を容易に製造できる配線基板の製造方法を提供することにある。また、それによって製造可能な配線基板であって、層間の密着強度を高めることができ、ひいてはリフロー処理時等における剥がれ等の問題も生じにくい配線基板を提供することにある。   An object of the present invention is to provide a method of manufacturing a wiring board that can easily manufacture a wiring board having a structure in which a ceramic dielectric layer and a polymer material dielectric layer are laminated in a composite manner. It is another object of the present invention to provide a wiring board that can be manufactured, and that can increase the adhesion strength between layers, and thus hardly causes problems such as peeling during reflow processing.

発明を解決するための手段及び発明の効果Means for Solving the Invention and Effects of the Invention

上記の課題を解決するために、本発明の配線基板の製造方法は、厚さ方向の上下に延びる導体が内部に形成された支持基体を有し、該支持基体の第一側と第二側とのそれぞれに高分子材料誘電体層と導体層とが積層された配線積層部が形成され、第一側に位置する第一側配線積層部にのみセラミック誘電体層を含むコンデンサが形成されてなるコンデンサ内蔵型の配線基板の製造方法であって、支持基体側から高分子材料誘電体層とコンデンサの一方の電極をなす導体層とセラミック誘電体層とがこの順序で互いに接して積層された複合積層部を第一側配線積層部の一部として支持基体上に又は該支持基体に含まれる形で形成する工程と、第二側に位置する第二側配線積層部を構成するべき高分子材料誘電体層を支持基体上に形成する工程と、第二側に高分子材料誘電体層が露出した状態で第一側の複合積層部に層間接続用のビア導体を形成するためのビア孔を穿つ工程と、第二側に高分子材料誘電体層が露出した状態で第一側に形成したビア孔を高分子材料に対して腐蝕力を有する薬液で洗浄する工程と、上記ビア孔の内面に導体を形成してビア導体となし、さらに、複合積層部に含まれる導体層を第一導体層として、セラミック誘電体層に対して第一導体層とは反対側から第二導体層を積層し、それら第一導体層、セラミック誘電体層及び第二導体層でコンデンサを形成する工程と、薬液で面粗しされた第二側の高分子材料誘電体層を別の高分子材料誘電体層で被覆してそれら新旧の高分子材料誘電体層を合体させる工程と、を含むことを主要な特徴とする。   In order to solve the above-described problems, a method of manufacturing a wiring board according to the present invention includes a support base in which conductors extending vertically in the thickness direction are formed, and the first side and the second side of the support base In each of the above, a wiring laminated portion in which a polymer material dielectric layer and a conductor layer are laminated is formed, and a capacitor including a ceramic dielectric layer is formed only in the first wiring laminated portion located on the first side. A capacitor-embedded wiring substrate manufacturing method comprising: a polymer material dielectric layer, a conductor layer forming one electrode of a capacitor, and a ceramic dielectric layer stacked in contact with each other in this order from the support base side A step of forming the composite laminated portion on the support base as a part of the first side wiring laminated portion or in a form contained in the supporting base, and a polymer constituting the second side wiring laminated portion located on the second side Forming a dielectric material layer on a support substrate; and Forming a via hole for forming a via conductor for interlayer connection in the composite laminate portion on the first side with the polymer material dielectric layer exposed on the second side; and a polymer material dielectric on the second side Cleaning the via hole formed on the first side with the layer exposed with a chemical solution having a corrosive power to the polymer material; forming a conductor on the inner surface of the via hole to form a via conductor; Using the conductor layer included in the composite laminate as the first conductor layer, the second conductor layer is laminated from the side opposite to the first conductor layer with respect to the ceramic dielectric layer, the first conductor layer, the ceramic dielectric layer, and A process of forming a capacitor with a second conductor layer, and a second polymer material dielectric layer roughened with a chemical solution is covered with another polymer material dielectric layer, and these new and old polymer material dielectrics And a step of combining the layers.

層間の導通接続をビア導体で取る構造は、コンデンサ内蔵型の配線基板でも変わらない。すなわち、コンデンサの電極をなす第二導体層と支持基体上の導体層との導通は、ビア導体で取る。ビア導体用のビア孔は、レーザー照射技術またはフォトリソグラフィー技術によって形成することができるが、いずれにせよビア孔を洗浄する洗浄工程が、導通不良の発生を防ぐために必須である。その洗浄工程は、第一側のみを対象とすることが理想的であるが、生産性を重視するバッチ処理においては、薬液を収容した洗浄槽にワークの全部を浸漬する方法が採られる。その薬液は高分子材料を腐蝕するため、第二側の高分子材料誘電体層の面粗れが不可避となる。上記本発明では、第二側のその高分子材料誘電体層を別の高分子材料誘電体層で被覆する。これにより、新旧の高分子材料誘電体層が合体した厚い高分子材料誘電体層を形成する。すなわち、第一側に新たに形成する高分子材料誘電体層と、第二側の高分子材料誘電体層との表面状態を均一化することができる。この結果、均一な厚さ、均一な性質のメッキ層を第一側と第二側とに形成していくことが可能となる。   The structure in which the conductive connection between the layers is made with via conductors does not change even in a wiring board with a built-in capacitor. That is, conduction between the second conductor layer forming the electrode of the capacitor and the conductor layer on the support base is taken by the via conductor. The via hole for the via conductor can be formed by a laser irradiation technique or a photolithography technique, but in any case, a cleaning process for cleaning the via hole is indispensable for preventing the occurrence of poor conduction. Ideally, the cleaning process is intended only for the first side, but in batch processing where productivity is important, a method of immersing the entire workpiece in a cleaning tank containing a chemical solution is employed. Since the chemical solution corrodes the polymer material, the surface roughness of the polymer material dielectric layer on the second side is unavoidable. In the present invention, the polymer material dielectric layer on the second side is covered with another polymer material dielectric layer. As a result, a thick polymer material dielectric layer formed by combining old and new polymer material dielectric layers is formed. That is, the surface state of the polymer material dielectric layer newly formed on the first side and the polymer material dielectric layer on the second side can be made uniform. As a result, it is possible to form a plating layer having a uniform thickness and a uniform property on the first side and the second side.

第二側の高分子材料誘電体層の面粗れを防止するために、第一側のビア孔の洗浄時にテープマスキングを施したりすることも考えられるが、テープは後から除去するので第一側配線積層部と第二側配線積層部との機械的特性の不均衡の是正にはつながらない。本発明によれば、コンデンサが無い分を厚い高分子材料誘電体層で補う形になるから、第二側配線積層部の強度を向上でき、ひいては第二側配線積層部と第一側配線積層部との強度バランスに優れ、反りや剥がれに対して強い構造を得ることが可能となる。   In order to prevent the surface roughness of the polymer material dielectric layer on the second side, tape masking may be applied at the time of cleaning the via hole on the first side. However, since the tape is removed later, It does not lead to correction of an imbalance in mechanical properties between the side wiring laminated portion and the second side wiring laminated portion. According to the present invention, the thick polymer material dielectric layer compensates for the absence of the capacitor, so that the strength of the second side wiring laminated portion can be improved, and consequently the second side wiring laminated portion and the first side wiring laminated portion. It is possible to obtain a structure that is excellent in strength balance with the part and strong against warping and peeling.

上記した本発明において、具体的に、高分子材料誘電体層を別の高分子材料誘電体層で被覆する工程は、高分子材料からなるフィルムをラミネートする工程又は液状の高分子材料を塗布する工程とすることができる。特に、同一の厚さ及び同一の特性を持つビルドアップ用樹脂フィルム（例えば味の素社より入手可能）をラミネートする方法が好適である。この方法によれば、通常のビルドアップ法で使用する装置をそのまま使用できるから、製造コストの抑制に資する。同様の理由から、第二側の高分子材料誘電体層を別の高分子材料誘電体層で被覆する工程と、第一側に新たな高分子材料誘電体層を形成する工程とを同時期に行ない、ビア形成工程及びパターンメッキ工程によって他の導体層を作りこんでいくビルドアップ法により第一側配線積層部及び第二側配線積層部の形成を進めることができる。   In the present invention described above, specifically, the step of coating the polymer material dielectric layer with another polymer material dielectric layer is a step of laminating a film made of a polymer material or applying a liquid polymer material. It can be a process. In particular, a method of laminating build-up resin films (for example, available from Ajinomoto Co., Inc.) having the same thickness and the same characteristics is preferable. According to this method, an apparatus used in a normal build-up method can be used as it is, which contributes to a reduction in manufacturing cost. For the same reason, the process of coating the second polymer material dielectric layer with another polymer material dielectric layer and the process of forming a new polymer material dielectric layer on the first side are simultaneously performed. Then, the formation of the first side wiring laminated portion and the second side wiring laminated portion can be advanced by a build-up method in which another conductor layer is formed by a via forming step and a pattern plating step.

また、本発明者らは、コンデンサを構成する複合積層部を形成するときに、下記（１）（２）のような技術的課題を克服する必要があることにも気付いている。
（１）ビルドアップ樹脂絶縁層及び導体層と、コンデンサ部分との密着強度が低下しやすく、特に電子部品をフリップチップ接続するリフロー処理などの熱サイクルが加わると、ビルドアップ樹脂絶縁層と高誘電体セラミック層との線膨張係数差による層間の剪断熱応力レベルが高くなり、剥がれ等の問題も生じやすくなる。
（２）高誘電体セラミックの薄層を用いるコンデンサは、配線用のビルドアップ樹脂絶縁層に接合する際のハンドリングが難しく、製造能率が悪い問題がある。 In addition, the present inventors have also realized that it is necessary to overcome technical problems such as the following (1) and (2) when forming the composite laminated portion constituting the capacitor.
(1) The adhesion strength between the build-up resin insulation layer and the conductor layer and the capacitor portion is likely to decrease, and particularly when a heat cycle such as a reflow process for flip-chip connecting electronic components is applied, the build-up resin insulation layer and the high dielectric The shear thermal stress level between layers due to the difference in coefficient of linear expansion from the body ceramic layer is increased, and problems such as peeling are likely to occur.
(2) A capacitor using a thin layer of a high dielectric ceramic has a problem in that it is difficult to handle when it is bonded to a build-up resin insulating layer for wiring, and manufacturing efficiency is poor.

こうした問題には、以下のような手順を採ることで対処できる。すなわち、複合積層部を形成する工程は、転写元基板の一方の主表面上にセラミック誘電体層と導体層とをこの順序で形成して第一積層体を製造する第一積層体製造工程と、支持基体の主表面上に高分子材料誘電体層を形成して第二積層体を製造する第二積層体製造工程と、第一積層体の導体層と第二積層体の高分子材料誘電体層とを貼り合わせる貼り合わせ工程と、転写元基板をセラミック誘電体層から除去する転写元基板除去工程と、をこの順序で実施する工程とすることができる。このようにすれば、薄くて脆いセラミック誘電体層は、転写元基板で補強した形で貼り合せ工程に供すればよく、これを単独でハンドリングする必要がなくなるので、上記のごとく高分子材料誘電体層と導体層とセラミック誘電体層とが積層された複合積層部を有した配線基板の製造能率及び歩留まりを劇的に向上することができる。   These problems can be dealt with by taking the following steps. That is, the step of forming the composite laminate portion includes a first laminate production step of producing a first laminate by forming a ceramic dielectric layer and a conductor layer in this order on one main surface of the transfer source substrate. A second laminate manufacturing step of forming a second laminate by forming a polymer material dielectric layer on the main surface of the support substrate; a conductor layer of the first laminate; and a polymer material dielectric of the second laminate The bonding step of bonding the body layer and the transfer source substrate removing step of removing the transfer source substrate from the ceramic dielectric layer can be performed in this order. In this way, the thin and brittle ceramic dielectric layer may be subjected to the bonding process in a form reinforced with the transfer source substrate, and it is not necessary to handle it alone. It is possible to dramatically improve the manufacturing efficiency and yield of a wiring board having a composite laminated portion in which a body layer, a conductor layer, and a ceramic dielectric layer are laminated.

また、課題を解決するために本発明は、電子部品を実装するための配線基板であって、厚さ方向の上下に延びるスルーホール導体が内部に形成された支持基体を備え、支持基体の第一側と第二側とのそれぞれに高分子材料誘電体層と導体層とが積層された配線積層部が形成されてなり、第一側に位置する第一側配線積層部にのみセラミック誘電体層を含むコンデンサが形成されてなり、第一側配線積層部は、支持基体側から高分子材料誘電体層とコンデンサの一方の電極をなす導体層とセラミック誘電体層とがこの順序で互いに接して積層された複合積層部を有し、コンデンサの他方の電極をなす導体層がセラミック誘電体層を被覆する形で形成されてなり、第二側に位置する第二側配線積層部は、支持基体から数えて第一側の複合積層部に相当する層レベルにおいて、該複合積層部に含まれる高分子材料誘電体層よりも厚みが増加された高分子材料誘電体層を有することを主要な特徴とする。   In order to solve the problem, the present invention is a wiring board for mounting an electronic component, and includes a support base in which through-hole conductors extending vertically in the thickness direction are formed. A wiring laminated portion in which a polymer material dielectric layer and a conductor layer are laminated on each of the one side and the second side is formed, and the ceramic dielectric is formed only on the first side wiring laminated portion located on the first side. A capacitor including a layer is formed, and the first-side wiring laminated portion includes a polymer material dielectric layer, a conductor layer that forms one electrode of the capacitor, and a ceramic dielectric layer in contact with each other in this order from the support substrate side. The conductor layer that forms the other electrode of the capacitor is formed so as to cover the ceramic dielectric layer, and the second-side wiring laminate located on the second side is supported. In the composite laminate on the first side counting from the substrate In those layers level, mainly characterized by having a polymeric material dielectric layer thickness than the polymer material dielectric layer is increased to be included in the composite laminate.

上記本発明によれば、第二側配線積層部はコンデンサを有さない代わりに、厚い高分子材料誘電体層を有することになる。すなわち、第一側配線積層部の機械特性と第二側配線積層部の機械特性とを近接させて、両者の強度バランスを均一化することができる。したがって、第一側配線積層部のみがコンデンサを有する構造であっても、反りや剥がれ等の不具合を起こりにくくすることができる。   According to the present invention, the second-side wiring laminated portion has a thick polymer material dielectric layer instead of having a capacitor. That is, the mechanical properties of the first side wiring laminated portion and the mechanical properties of the second side wiring laminated portion can be brought close to each other, and the strength balance between them can be made uniform. Therefore, even when only the first-side wiring laminated portion has a capacitor, problems such as warpage and peeling can be made difficult to occur.

また、上記配線基板においては、第二側に位置する第二側配線積層部の導体層の層数が、第一側配線積層部の導体層の層数よりも小とするのがよい。このようにすれば、第二側配線積層部の構造を簡略化することができる。   Moreover, in the said wiring board, it is good for the number of layers of the conductor layer of the 2nd side wiring lamination | stacking part located in a 2nd side to be smaller than the number of layers of the conductor layer of a 1st side wiring lamination | stacking part. In this way, the structure of the second side wiring laminated portion can be simplified.

他の局面において、本発明の配線基板は、支持基体の少なくとも一方の主表面に誘電体層と導体層とが積層された配線積層部が形成され、該配線積層部には支持基体側から高分子材料誘電体層と導体層とセラミック誘電体層とがこの順序で互いに接して積層された複合積層部が含まれてなり、該複合積層部において、導体層は面内方向に層の一部が切り欠かれた導体層側切欠部を有し、また、セラミック誘電体層は面内方向に層の一部が切り欠かれたセラミック側切欠部を有し、該セラミック側切欠部と導体側切欠部とが互いに連通した連通切欠部が形成され、高分子材料誘電体層を構成する高分子材料が、連通切欠部において、導体側切欠部を経てセラミック側切欠部に至る形で充填されてなることを特徴とする。   In another aspect, in the wiring board of the present invention, a wiring laminated portion in which a dielectric layer and a conductor layer are laminated is formed on at least one main surface of the supporting base, and the wiring laminated portion has a height from the supporting base side. A composite laminated portion in which a molecular material dielectric layer, a conductor layer, and a ceramic dielectric layer are laminated in contact with each other in this order is included, and the conductor layer is a part of the layer in the in-plane direction. The ceramic dielectric layer has a ceramic side cutout in which a part of the layer is cut out in the in-plane direction, and the ceramic side cutout and the conductor side cut out. A communication notch is formed in communication with each other, and the polymer material constituting the polymer material dielectric layer is filled in the communication notch so as to reach the ceramic side notch via the conductor-side notch. It is characterized by becoming.

上記本発明の配線基板の構成によると、支持基体側から高分子材料誘電体層と導体層とセラミック誘電体層とがこの順序で互いに接して積層された複合積層部において、高分子材料誘電体層を構成する高分子材料が、導体層及びセラミック誘電体層側に形成された連通切欠部側に充填されるので、そのアンカー効果によって層間の密着強度を高めることができ、ひいてはリフロー処理時等における剥がれ等の問題も生じにくくすることができる。   According to the configuration of the wiring board of the present invention, in the composite laminate portion in which the polymer material dielectric layer, the conductor layer, and the ceramic dielectric layer are laminated in this order from the support base side, the polymer material dielectric Since the polymer material composing the layer is filled on the side of the notch formed on the conductor layer and the ceramic dielectric layer side, the anchoring effect can increase the adhesion strength between the layers, and in the reflow process, etc. It is also possible to make it difficult to cause problems such as peeling.

上記配線基板は、本発明の製造方法を利用する形で、以下のようにして製造することができる。すなわち、前述の第一積層体製造工程を、転写元基板の一方の主表面上に形成されたセラミック誘電体層に、セラミック側切欠部をパターニング形成するセラミック側切欠部パターニング工程と、該パターニング後のセラミック誘電体層上に導体層を形成する導体層形成工程と、該導体層に対し導体側切欠部をセラミック側切欠部に連通するようにパターニング形成する導体側切欠部パターニング工程とを含むものとして実施する。そして、貼り合せ工程において、セラミック側切欠部と、これに連通する導体側切欠部とからなる連通切欠部が形成された第一積層体に対し、当該連通切欠部の開口側の主表面に、高分子材料誘電体層が未硬化又は半硬化の状態の第二積層体を、当該高分子材料誘電体層の主表面を重ね合わせ、その状態でそれら第一積層体及び第二積層体を積層方向に加圧して、高分子材料誘電体層を構成する未硬化又は半硬化の状態の高分子材料を連通切欠部に圧入充填し、その後該高分子材料を硬化させる。この方法によると、高分子材料誘電体層を構成する未硬化又は半硬化の状態の高分子材料を、加圧貼り合せにより連通切欠部に確実に充填でき、上記配線基板の構造を簡単に得ることができる。   The wiring board can be manufactured as follows using the manufacturing method of the present invention. That is, the first laminate manufacturing process described above is performed by performing a ceramic side notch patterning process for patterning the ceramic side notch part on the ceramic dielectric layer formed on one main surface of the transfer source substrate, and after the patterning. A conductor layer forming step for forming a conductor layer on the ceramic dielectric layer, and a conductor side notch patterning step for patterning the conductor layer so that the conductor side notch portion communicates with the ceramic side notch portion. As implemented. And in the laminating step, on the main surface on the opening side of the communication cutout portion, the first laminated body in which the communication cutout portion composed of the ceramic side cutout portion and the conductor side cutout portion communicating therewith is formed, The second laminate in which the polymer material dielectric layer is uncured or semi-cured is overlapped with the main surface of the polymer material dielectric layer, and the first laminate and the second laminate are laminated in that state. By pressing in the direction, the uncured or semi-cured polymer material constituting the polymer material dielectric layer is press-fitted into the continuous notch, and then the polymer material is cured. According to this method, the uncured or semi-cured polymer material constituting the polymer material dielectric layer can be reliably filled into the communication notch by pressure bonding, and the structure of the wiring board can be easily obtained. be able to.

次に、本発明の配線基板は、複合積層部に含まれる導体層を第一導体層として、セラミック誘電体層に対して第一導体層とは反対側から積層される第二導体層を有し、それら第一導体層、セラミック誘電体層及び第二導体層がコンデンサを形成することができる。この構成によると、高分子材料誘電体層（ビルドアップ樹脂絶縁層）を含んだ配線積層部に、デカップリング用等のコンデンサを組み込むことができ、配線基板とこれに搭載される電子部品（図示せず）との間にコンデンサを組み込んだ中間基板を外付けする必要がなくなり、アセンブリの低背化に寄与する。この場合、転写元基板除去工程の終了後に、セラミック誘電体層の該転写元基板が除去された主表面側に第二導体層を形成するとよい。   Next, the wiring board of the present invention has a second conductor layer laminated from the side opposite to the first conductor layer with respect to the ceramic dielectric layer, with the conductor layer included in the composite laminate portion being the first conductor layer. The first conductor layer, the ceramic dielectric layer, and the second conductor layer can form a capacitor. According to this configuration, a capacitor for decoupling or the like can be incorporated into a wiring laminate including a polymer material dielectric layer (build-up resin insulation layer), and a wiring board and electronic components (see FIG. This eliminates the need to externally attach an intermediate substrate incorporating a capacitor between them (not shown) and contributes to a reduction in the height of the assembly. In this case, the second conductor layer may be formed on the main surface side of the ceramic dielectric layer from which the transfer source substrate has been removed after the transfer source substrate removal step.

また、本発明の適用対象となる配線基板は、例えば支持基体としての基板コア部の少なくとも一方の主表面に誘電体層と導体層とが積層された配線積層部が形成され、該配線積層部には基板コア部側から高分子材料誘電体層（いわゆるビルドアップ樹脂絶縁層）と導体層とセラミック誘電体層とがこの順序で互いに接して積層された複合積層部を有するものとして構成できるが、コアを有さない、いわゆるコアレス基板等に本発明を適用することももちろん可能である。   In addition, the wiring substrate to which the present invention is applied includes, for example, a wiring laminated portion in which a dielectric layer and a conductor layer are laminated on at least one main surface of a substrate core portion as a supporting base, and the wiring laminated portion Can be configured to have a composite laminated portion in which a polymer material dielectric layer (so-called build-up resin insulation layer), a conductor layer, and a ceramic dielectric layer are laminated in contact with each other in this order from the substrate core side. Of course, it is possible to apply the present invention to a so-called coreless substrate having no core.

以下、本発明の実施の形態を、図面を用いて説明する。
図１は本発明の一実施形態に係る配線基板１の断面構造を模式的に示すものである。該配線基板１は、耐熱性樹脂板（例えばビスマレイミド−トリアジン樹脂板）や、繊維強化樹脂板（例えばガラス繊維強化エポキシ樹脂）等で構成された板状コア２Ｃの両表面に、所定のパターンに配線金属層をなすコア導体層４Ｙ，４ｙがそれぞれ形成される。これらコア導体層４Ｙ，４ｙは板状コア２Ｃの表面の大部分を被覆する面導体パターンとして形成され、電源層（図中符号４１）又はグランド層（図中符号４０）として用いられるものである。他方、板状コア２には、ドリル等により穿設されたスルーホール１１２が形成され、その内壁面にはコア導体層４Ｙ，４ｙを互いに導通させるスルーホール導体３０が形成されている。また、スルーホール１１２は、エポキシ樹脂等の樹脂製穴埋め材３１により充填されている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 schematically shows a cross-sectional structure of a wiring board 1 according to an embodiment of the present invention. The wiring substrate 1 has a predetermined pattern on both surfaces of a plate-like core 2C made of a heat-resistant resin plate (eg, bismaleimide-triazine resin plate), a fiber reinforced resin plate (eg, glass fiber reinforced epoxy resin), or the like. Core conductor layers 4Y and 4y forming wiring metal layers are formed respectively. These core conductor layers 4Y and 4y are formed as a plane conductor pattern that covers most of the surface of the plate-like core 2C, and are used as a power supply layer (reference numeral 41 in the figure) or a ground layer (reference numeral 40 in the figure). . On the other hand, a through-hole 112 drilled by a drill or the like is formed in the plate-like core 2, and a through-hole conductor 30 that connects the core conductor layers 4Y and 4y to each other is formed on the inner wall surface thereof. The through hole 112 is filled with a resin hole filling material 31 such as an epoxy resin.

また、コア導体層４Ｙ，４ｙの上層には、エポキシ樹脂等の高分子材料（及び誘電率や絶縁耐圧調整用のシリカ粉末等からなる無機フィラー：他の高分子材料誘電体層についても同様）からなる第一ビア層（ビルドアップ樹脂絶縁層：誘電体層）３Ｙ，３ｙがそれぞれ形成されている。さらに、その表面にはベース導体層４Ａ，４ａがＣｕメッキにより形成されている。なお、コア導体層４Ｙ，４ｙとベース導体層４Ａ，４ａとは、それぞれビア導体３４により層間接続がなされている。同様に、ベース導体層４Ａ，４ａの上層には、第二ビア層３Ａ，３ａがそれぞれ形成されている。基板コア部２は、板状コア２Ｃ、コア導体層４Ｙ，４ｙ及び第一ビア層３Ｙ，３ｙよりなる。   In addition, on the core conductor layers 4Y and 4y, a polymer material such as an epoxy resin (and an inorganic filler made of silica powder for adjusting dielectric constant or dielectric strength: the same applies to other polymer material dielectric layers) First via layers (build-up resin insulation layers: dielectric layers) 3Y and 3y are formed. Further, base conductor layers 4A and 4a are formed on the surface by Cu plating. The core conductor layers 4Y and 4y and the base conductor layers 4A and 4a are interconnected by via conductors 34, respectively. Similarly, second via layers 3A and 3a are formed on the upper layers of the base conductor layers 4A and 4a, respectively. The substrate core portion 2 includes a plate-like core 2C, core conductor layers 4Y and 4y, and first via layers 3Y and 3y.

基板コア部２の第一主表面側（図中、上側に表れている主表面）においては、ベース導体層４Ａ上に、第一高分子材料誘電体層３Ａ、Ｃｕメッキ層からなる第一導体層４Ｂ、セラミック誘電体層５、Ｃｕメッキ層からなる第二導体層４Ｃ、第二高分子材料誘電体層３Ｂ及び電子部品接続用の端子パッド１０が複数形成される第三導体層４Ｄがこの順序で積層され、第一側配線積層部６６を形成している。第一導体層４Ｂ、第二導体層４Ｃ及び第三導体層４Ｄは、それぞれ中間パッド１２を介して、Ｃｕのフィルドメッキ部として形成されたビア導体３４にて積層方向に導通接続されている。また、基板コア部２の第二主表面側（図中、下側に表れている主表面）においては、第一ビア層３ｙ上に、高分子材料誘電体層３ａ、裏面側金属端子パッド１０’を含む裏面第二導体層４ｂがこの順序で積層され、第二側配線積層部７を形成している。裏面側金属端子パッド１０’は、配線基板１自体をマザーボード等にピングリッドアレイ（ＰＧＡ）あるいはボールグリッドアレイ（ＢＧＡ）により接続するための裏面パッドとして利用されるものである。   On the first main surface side of the substrate core portion 2 (main surface shown in the upper side in the figure), the first conductor made of the first polymer material dielectric layer 3A and the Cu plating layer is formed on the base conductor layer 4A. The layer 4B, the ceramic dielectric layer 5, the second conductor layer 4C made of a Cu plating layer, the second polymer material dielectric layer 3B, and a third conductor layer 4D on which a plurality of terminal pads 10 for connecting electronic components are formed. The first side wiring stacked portion 66 is formed by stacking in order. The first conductor layer 4B, the second conductor layer 4C, and the third conductor layer 4D are conductively connected in the laminating direction via via pads 34 formed as Cu filled plated portions, respectively, via the intermediate pads 12. Further, on the second main surface side of the substrate core portion 2 (main surface appearing on the lower side in the drawing), the polymer material dielectric layer 3a and the back-side metal terminal pad 10 are formed on the first via layer 3y. The back side second conductor layer 4b including 'is laminated in this order to form the second side wiring laminated portion 7. The back surface side metal terminal pad 10 'is used as a back surface pad for connecting the wiring board 1 itself to a mother board or the like by a pin grid array (PGA) or a ball grid array (BGA).

端子パッド１０と裏面側端子パッド１０’とをつなぐ、ビア導体３４、中間パッド１２及びスルーホール導体３０からなる導通経路は、信号用導通経路ＳＬ、電源用導通経路ＰＬ及びグランド用導通経路ＧＬの３種類がある。なお、信号用導通経路ＳＬに含まれるスルーホール導体３０は、絶縁用空隙部４０ｉ，４１ｉにより電源層４１あるいはグランド層４０と絶縁されている。また、電源用導通経路ＰＬに含まれるスルーホール導体３０は、絶縁用空隙部４０ｉによりグランド層４０と、グランド用導通経路ＧＬに含まれるスルーホール導体３０は、絶縁用空隙部４１ｉにより電源層４１と、それぞれ絶縁されている。   The conduction path composed of the via conductor 34, the intermediate pad 12, and the through-hole conductor 30 that connects the terminal pad 10 and the back-side terminal pad 10 'is the signal conduction path SL, the power supply conduction path PL, and the ground conduction path GL. There are three types. Note that the through-hole conductor 30 included in the signal conduction path SL is insulated from the power supply layer 41 or the ground layer 40 by the insulating gaps 40i and 41i. In addition, the through-hole conductor 30 included in the power supply conduction path PL has the ground layer 40 through the insulating gap 40i, and the through-hole conductor 30 included in the ground conduction path GL has the power supply layer 41 through the insulation gap 41i. Are insulated from each other.

上記のごとく配線基板１は、基板コア部２の少なくとも一方の主表面に誘電体層と導体層とが積層された配線積層部６６が形成され、該配線積層部６６には基板コア部２側から高分子材料誘電体層３Ａと導体層４Ｂとセラミック誘電体層５（切欠部１６を含む概念とする：ただし、切欠部１６を除いたセラミック層は、以降、符号１５により表す：さらに、未焼成のものは符号に「ｇ」を付与して表す）とがこの順序で互いに接して積層された複合積層部６を有する。   As described above, the wiring substrate 1 is formed with the wiring laminated portion 66 in which the dielectric layer and the conductor layer are laminated on at least one main surface of the substrate core portion 2, and the wiring laminated portion 66 has the substrate core portion 2 side. The polymer material dielectric layer 3A, the conductor layer 4B, and the ceramic dielectric layer 5 (concepts including the notch 16: the ceramic layer excluding the notch 16 is hereinafter denoted by reference numeral 15: The fired product has a composite laminated portion 6 in which “g” is added to the reference numeral) and are laminated in contact with each other in this order.

これを製造するための本発明の方法の要旨は、以下の通りである。
（１）転写元基板５０の一方の主表面上にセラミック誘電体層５と導体層４Ｂとをこの順序で形成して第一積層体６０を製造する（第一積層体製造工程：図４〜図５、工程１〜９）。
（２）基板コア部２の主表面上に高分子材料誘電体層３Ａを形成して第二積層体７０を製造する（第二積層体製造工程：図６、工程１０〜１１）。
（３）第一積層体６０の導体層４Ｂと第二積層体７０の高分子材料誘電体層３Ａとを貼り合わせる（貼り合わせ工程：図７〜図９、工程１２〜１３）。
（４）転写元基板５０をセラミック誘電体層５から除去する（転写元基板除去工程：図１０、工程１４，１５）。 The gist of the method of the present invention for producing this is as follows.
(1) The ceramic laminate 5 and the conductor layer 4B are formed in this order on one main surface of the transfer source substrate 50 to produce the first laminate 60 (first laminate production process: FIG. 4 to FIG. 4). FIG. 5, steps 1-9).
(2) The polymer material dielectric layer 3A is formed on the main surface of the substrate core portion 2 to manufacture the second stacked body 70 (second stacked body manufacturing process: FIG. 6, processes 10 to 11).
(3) The conductor layer 4B of the first laminated body 60 and the polymer material dielectric layer 3A of the second laminated body 70 are bonded together (bonding process: FIGS. 7 to 9 and processes 12 to 13).
(4) The transfer source substrate 50 is removed from the ceramic dielectric layer 5 (transfer source substrate removal step: FIG. 10, steps 14 and 15).

上記本発明の配線基板の製造方法によると、転写元基板５０の一方の主表面上にセラミック誘電体層５と導体層４Ｂとをこの順序で形成して第一積層体６０を製造し、これを基板コア部２の主表面上に高分子材料誘電体層３Ａを形成した第二積層体７０に重ね合わせて貼り合わせた後、転写元基板５０を除去する。すなわち、薄くて脆いセラミック誘電体層５は、転写元基板５０で補強した形で貼り合せ工程に供すればよく、これを単独でハンドリングする必要がなくなるので、上記のごとく高分子材料誘電体層３Ａと導体層４Ｂとセラミック誘電体層５とが積層された複合積層部６を有した配線基板１の製造能率及び歩留まりを劇的に向上することができる。   According to the above-described method for manufacturing a wiring board of the present invention, the ceramic dielectric layer 5 and the conductor layer 4B are formed in this order on one main surface of the transfer source substrate 50, and the first laminate 60 is manufactured. Are laminated and bonded to the second laminated body 70 in which the polymer material dielectric layer 3A is formed on the main surface of the substrate core portion 2, and then the transfer source substrate 50 is removed. That is, the thin and brittle ceramic dielectric layer 5 may be used for the bonding process in a form reinforced with the transfer source substrate 50, and it is not necessary to handle it alone. The production efficiency and yield of the wiring board 1 having the composite laminated portion 6 in which the 3A, the conductor layer 4B, and the ceramic dielectric layer 5 are laminated can be dramatically improved.

貼り合せ工程においては、図７〜図９に示すごとく、第一積層体６０及び第二積層体７０に各々形成されたガイド貫通孔５０ｈ，７０ｈに位置決め用のピン９０を挿通することにより、第一積層体６０及び第二積層体７０を互いに位置決めしつつ貼り合わせることができる。これにより、第一積層体６０側のセラミック誘電体層５及びこれに接して積層される導体層４Ｂと、第二積層体７０側の高分子材料誘電体層３Ａとのパターンずれ等を効果的に防止することができる。本実施形態では、転写元基板５０は、図２に示すごとく、ガイド貫通孔５０ｈをドリル穿孔等により形成したものを使用する。   In the bonding step, as shown in FIGS. 7 to 9, the positioning pins 90 are inserted into the guide through holes 50h and 70h formed in the first laminate 60 and the second laminate 70, respectively. The one laminated body 60 and the 2nd laminated body 70 can be bonded together, positioning each other. This effectively eliminates pattern misalignment between the ceramic dielectric layer 5 on the first laminate 60 side and the conductor layer 4B laminated in contact therewith and the polymer material dielectric layer 3A on the second laminate 70 side. Can be prevented. In the present embodiment, as shown in FIG. 2, the transfer source substrate 50 uses a guide through hole 50h formed by drilling or the like.

転写元基板５０としては、セラミック誘電体層５を構成するセラミックの焼成温度よりも高融点の金属基板５０を使用することができる。この場合、上記の第一積層体製造工程は、転写元基板５０の主表面上に、セラミック誘電体層５の焼成前素材からなる未焼成セラミック素材層１５ｇを形成する未焼成セラミック素材層形成工程（図４：工程１〜工程３）と、未焼成セラミック素材層１５ｇを金属基板５０とともに焼成する焼成工程（図５：工程４）とを有するものとして実施できる。   As the transfer source substrate 50, a metal substrate 50 having a melting point higher than the firing temperature of the ceramic constituting the ceramic dielectric layer 5 can be used. In this case, in the first laminated body manufacturing step, the unfired ceramic material layer forming step of forming the unfired ceramic material layer 15g made of the material before firing of the ceramic dielectric layer 5 on the main surface of the transfer source substrate 50. (FIG. 4: Step 1 to Step 3) and a firing step (FIG. 5: Step 4) of firing the unfired ceramic material layer 15g together with the metal substrate 50.

セラミック誘電体層５は結晶質層として構成することが、誘電率の向上（特に強誘電性セラミックの場合）において重要であり、焼成セラミックの採用が効果的である。セラミック誘電体層５を構成するセラミックの焼成温度よりも高融点の金属基板５０を転写元基板５０として使用すれば、未焼成セラミック素材層１５ｇの焼成に際しても転写元基板５０をハンドリングに活用でき、かつ、セラミック誘電体層５とともに転写元基板５０を焼成の熱履歴にさらしても何ら問題はないので、取り扱いが極めて簡単である。   It is important for the ceramic dielectric layer 5 to be formed as a crystalline layer in order to improve the dielectric constant (particularly in the case of a ferroelectric ceramic), and the use of a fired ceramic is effective. If a metal substrate 50 having a melting point higher than the firing temperature of the ceramic constituting the ceramic dielectric layer 5 is used as the transfer source substrate 50, the transfer source substrate 50 can be used for handling even when firing the unfired ceramic material layer 15g, Moreover, since there is no problem even if the transfer source substrate 50 together with the ceramic dielectric layer 5 is exposed to the thermal history of firing, the handling is extremely simple.

なお、セラミック誘電体層５は、スパッタ法などの気相成膜法やゾルゲル法などの化学溶液成膜法によっても形成できる。ただし、気相成膜法を採用する場合は、板状基体を加熱しながら成膜することにより結晶化を促進することが重要であり、化学溶液成膜法を採用する場合は、乾燥後の焼成処理にて膜の結晶化を進行させる必要がある。   The ceramic dielectric layer 5 can also be formed by a vapor deposition method such as a sputtering method or a chemical solution deposition method such as a sol-gel method. However, when employing a vapor phase film formation method, it is important to promote crystallization by forming a film while heating the plate-like substrate. When employing a chemical solution film formation method, It is necessary to advance the crystallization of the film by baking treatment.

例えばコンデンサに使用するセラミック誘電体層５は、静電容量向上のため、ペロブスカイト型結晶構造を有した複合酸化物、例えばチタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛の１種又は２種以上にて構成されたものが特に高誘電率であり、また、製造も比較的容易であるため本発明に好適に採用できる。この場合、上記の金属基板５０は、Ｆｅ系あるいはＮｉ系の金属板や、さらに高融点のものとしてＭｏ系、Ｗ系、Ｔａ系などの金属板を採用することも可能である。   For example, the ceramic dielectric layer 5 used for the capacitor is made of a composite oxide having a perovskite crystal structure, for example, one or more of barium titanate, strontium titanate and lead titanate in order to improve capacitance. In particular, the structure constituted by the above has a high dielectric constant and is relatively easy to manufacture, so that it can be suitably used in the present invention. In this case, the metal substrate 50 may be an Fe-based or Ni-based metal plate, or a Mo-based, W-based, or Ta-based metal plate having a high melting point.

本実施形態では、周知のごとく、最終製品となる配線基板を複数枚面内方向に一体化した集合基板として製造し、その集合基板を切断・分離することにより個別の配線基板を得るようにしている。従って、以下に説明する工程にて生ずる第一積層体６０あるいは第二積層体７０も、これに対応した集合形態の中間製品として製造される。なお、以下の説明において、該集合形態の中間製品において、分離後の配線基板に個別に組み込まれる部分のことを「単位」と称する。未焼成セラミック素材層１５ｇは、セラミック原料粉末を結合用高分子材料（いわゆるバインダ）と混練してシート状に成形したセラミックグリーンシート１５ｇとすることができる。セラミックグリーンシート１５ｇの薄層は、ドクターブレード法等により簡単に製造でき、また、可撓性が大きいのでハンドリングも容易である。その焼成により得られるセラミック誘電体層５の厚さは、例えば５μｍ以上２０μｍ以下である。   In this embodiment, as is well known, a wiring board to be a final product is manufactured as a collective board integrated in a plurality of in-plane directions, and individual wiring boards are obtained by cutting and separating the collective board. Yes. Therefore, the first laminated body 60 or the second laminated body 70 generated in the process described below is also manufactured as an intermediate product in a collective form corresponding to this. In the following description, a portion that is individually incorporated into the separated wiring board in the aggregated intermediate product is referred to as a “unit”. The unfired ceramic material layer 15g can be a ceramic green sheet 15g obtained by kneading ceramic raw material powder with a binding polymer material (so-called binder) and forming it into a sheet shape. The thin layer of the ceramic green sheet 15g can be easily manufactured by a doctor blade method or the like, and is easy to handle because of its high flexibility. The thickness of the ceramic dielectric layer 5 obtained by the firing is, for example, 5 μm or more and 20 μm or less.

セラミック誘電体層５は、後述のビア形成や、コンデンサの容量調整等のために適当な形状にパターニングする必要がある。しかし、セラミック誘電体は化学的にも安定なので、ケミカルエッチングによるパターニングは容易ではなく、また、高融点のため焼成により緻密化した状態ではレーザー等によるパターニングも困難となる。しかし、次のような方法を講ずれば、上記のパターニングを非常に容易に実施できる。すなわち、セラミックグリーンシート１５ｇを金属基板５０上に貼り合せ（図４：工程１）、次いで該セラミックグリーンシート１５ｇを得るべきセラミック誘電体層１５の形状にパターニングした後（工程２）、焼成工程（図５：工程４）を実施する。セラミックグリーンシート１５ｇの状態であれば、結合用高分子材料によりセラミック粉末が結合されているだけの状態なので、レーザー光照射によりシートの不要部分を簡単に焼き飛ばすことができる。なお、同様の手法は、ゾルゲル法により得られる未焼成のセラミック乾燥塗付層の焼成によりセラミック誘電体層５を形成するにおいても、同様の効果を達成できる。   The ceramic dielectric layer 5 needs to be patterned into an appropriate shape for the later-described via formation and capacitor capacitance adjustment. However, since the ceramic dielectric is chemically stable, patterning by chemical etching is not easy, and since it has a high melting point, patterning by a laser or the like becomes difficult when it is densified by firing. However, the above patterning can be carried out very easily by taking the following method. That is, the ceramic green sheet 15g is bonded onto the metal substrate 50 (FIG. 4: step 1), and then patterned into the shape of the ceramic dielectric layer 15 from which the ceramic green sheet 15g is to be obtained (step 2). FIG. 5: Step 4) is carried out. In the state of the ceramic green sheet 15g, the ceramic powder is simply bonded by the bonding polymer material, so that unnecessary portions of the sheet can be easily burned off by laser light irradiation. The same method can achieve the same effect even when the ceramic dielectric layer 5 is formed by firing an unfired ceramic dry-coating layer obtained by a sol-gel method.

図３に示すごとく、セラミックグリーンシート１５ｇは、高分子材料からなるキャリアシート５１（例えばポリエチレンテレフタレート樹脂シート）上に形成することができる。この方法では、周知のドクターブレード法等によりセラミックグリーンシート１５ｇを高能率で製造できる。キャリアシート５１とセラミックグリーンシート１５ｇとの積層体５２にもガイド貫通孔５２ｈを形成しておく。また、図２に示すように、金属基板５０にも、対応する位置にガイド貫通孔５０ｈを形成しておく。   As shown in FIG. 3, the ceramic green sheet 15g can be formed on a carrier sheet 51 (for example, a polyethylene terephthalate resin sheet) made of a polymer material. In this method, the ceramic green sheet 15g can be manufactured with high efficiency by a known doctor blade method or the like. A guide through hole 52h is also formed in the laminate 52 of the carrier sheet 51 and the ceramic green sheet 15g. Further, as shown in FIG. 2, guide through holes 50 h are also formed in the corresponding positions in the metal substrate 50.

この場合、図４の工程１のごとく、貼り合せ面と反対側にキャリアシート５１が一体化された状態の該セラミックグリーンシート１５ｇを金属基板５０上に貼り合せ、工程２のように、その状態でキャリアシート５１ともに該セラミックグリーンシート１５ｇをレーザーパターニングし、その後工程３に示すように、キャリアシート５１を除去して焼成工程を実施することができる。キャリアシート５１ともにセラミックグリーンシート１５ｇをレーザーパターニングすると、被パターニング領域の周囲がキャリアシート５１で保護されているので、焼き飛ばされたセラミックグリーンシート１５ｇの飛沫もキャリアシート５１ともに除去でき、また、パターニング後のセラミックグリーンシート１５ｇ上に該飛沫によるコンタミを生じにくい利点がある。   In this case, as in step 1 of FIG. 4, the ceramic green sheet 15g in which the carrier sheet 51 is integrated on the side opposite to the bonding surface is bonded onto the metal substrate 50, and the state is changed as in step 2. Then, the ceramic green sheet 15g is laser-patterned together with the carrier sheet 51, and then, as shown in step 3, the carrier sheet 51 is removed and the firing step can be performed. When the ceramic green sheet 15g is laser-patterned together with the carrier sheet 51, the periphery of the patterning region is protected by the carrier sheet 51, so that the sprayed ceramic green sheet 15g can be removed together with the carrier sheet 51. There is an advantage that contamination due to the splash is less likely to occur on the subsequent ceramic green sheet 15g.

未焼成セラミック素材層１５ｇを金属基板５０とともに焼成する工程を採用する場合、図６（工程１１）に示すごとく、基板コア部２を含む第二積層体７０は製造すべき配線基板の単位７０ｕが複数個面内に一体化されたものである。図６の工程１０に示すように、第二積層体７０は、予め用意した基板コア部２の両主表面に高分子材料誘電体層３Ａ，３ａを形成し、さらに工程１１に示すごとく、ドリリングによりガイド貫通孔７０ｈを形成する。ガイド貫通孔７０ｈは、各単位７０ｕのそれぞれ四隅に形成する。   When the step of firing the unfired ceramic material layer 15g together with the metal substrate 50 is adopted, as shown in FIG. 6 (step 11), the second laminated body 70 including the substrate core portion 2 has a wiring substrate unit 70u to be manufactured. A plurality of surfaces are integrated. As shown in Step 10 of FIG. 6, the second laminated body 70 is formed by forming polymer material dielectric layers 3A and 3a on both main surfaces of the substrate core portion 2 prepared in advance, and drilling as shown in Step 11. Thus, the guide through hole 70h is formed. The guide through holes 70h are formed at the four corners of each unit 70u.

貼り合せ工程においては、図７に示すように、第一積層体６０のうち、前述の単位７０ｕが該第二積層体７０よりも少なく形成されたものを複数個、第二積層体７０上に組み合わせて配置する工程を採用することが有効である。未焼成セラミック素材層１５ｇは焼成により収縮を起こし、大面積の金属基板５０を用いると、その収縮の影響により得られる第一積層体６０の反りが大きくなる可能性がある。しかし、第二積層体７０に対して複数個の第一積層体６０を分割配置することで、第一積層体６０の全体を一体に形成する場合と比較して、焼成時の反りの影響を少なく留めることができる。この場合、図８に示すように、第一積層体６０のそれぞれの四隅に形成されたガイド貫通孔６０ｈと、これに対応する第二積層体７０側のガイド貫通孔７０ｈに位置決め用のピン９０を挿通することにより、各第一積層体６０を第二積層体７０に位置決めしつつ貼り合せを行なうようにすれば、個々の第一積層体６０の第二積層体７０に対する位置決め精度を向上することができる。   In the bonding step, as shown in FIG. 7, a plurality of the first laminated bodies 60 in which the unit 70 u is formed to be smaller than the second laminated body 70 are placed on the second laminated body 70. It is effective to adopt a process of arranging in combination. The unfired ceramic material layer 15g is shrunk by firing, and when the large-area metal substrate 50 is used, the warp of the first laminate 60 obtained by the shrinkage may increase. However, by dividing the plurality of first laminated bodies 60 with respect to the second laminated body 70, the influence of warpage during firing is compared with the case where the entire first laminated body 60 is integrally formed. Can be kept low. In this case, as shown in FIG. 8, positioning pins 90 are provided in the guide through holes 60 h formed at the four corners of the first laminated body 60 and the corresponding guide through holes 70 h on the second laminated body 70 side. If the first laminated body 60 is bonded while being positioned on the second laminated body 70 by inserting the first laminated body 60, the positioning accuracy of the individual first laminated bodies 60 with respect to the second laminated body 70 is improved. be able to.

転写元基板除去工程において、金属基板５０は化学エッチングすることにより除去することができる。この方法によれば、薄層のセラミック誘電体層５への機械的なダメージを最小限に留めつつ、金属基板５０を除去することができる。Ｆｅ系ないしＮｉ系の金属基板５０を用いる場合のエッチャントは、例えば塩酸などの酸系エッチャントを採用できる。なお、金属基板５０は全体を化学エッチングしてもよいし、例えばＦｅ系ないしＮｉ系の金属基板５０を用いる場合、該金属基板５０を、本体層と、該本体層よりもＦｅ含有量の高い分離層とを含むものとして構成し、その分離層をエッチングして基板本体部を剥離することにより全体の基板エッチング量を減ずることも可能である。   In the transfer source substrate removing step, the metal substrate 50 can be removed by chemical etching. According to this method, the metal substrate 50 can be removed while minimizing mechanical damage to the thin ceramic dielectric layer 5. As the etchant when using the Fe-based or Ni-based metal substrate 50, for example, an acid-based etchant such as hydrochloric acid can be adopted. Note that the entire metal substrate 50 may be chemically etched. For example, when an Fe-based or Ni-based metal substrate 50 is used, the metal substrate 50 includes a main body layer and an Fe content higher than that of the main body layer. It is also possible to reduce the overall substrate etching amount by comprising the separation layer and etching the separation layer to peel off the substrate body.

図１に戻り、配線基板１は、複合積層部６において、導体層４Ｂは面内方向に層の一部が切り欠かれた導体側切欠部１８を有し、また、セラミック誘電体層５は面内方向に層の一部が切り欠かれたセラミック側切欠部１６を有し、該セラミック側切欠部１６と導体側切欠部１８とが互いに連通した連通切欠部２１が形成され、高分子材料誘電体層３Ａを構成する高分子材料が、連通切欠部２１において、導体側切欠部１８を経てセラミック側切欠部１６に至る形で充填されてなる。   Returning to FIG. 1, in the wiring board 1, in the composite laminate portion 6, the conductor layer 4 </ b> B has a conductor-side notch 18 in which a part of the layer is notched in the in-plane direction. A polymer cutout 21 having a ceramic cutout 16 in which a part of the layer is cut out in the in-plane direction, and the ceramic cutout 16 and the conductor cutout 18 communicating with each other is formed. The polymer material constituting the dielectric layer 3 </ b> A is filled in the communication cutout portion 21 so as to reach the ceramic side cutout portion 16 through the conductor side cutout portion 18.

上記本発明の配線基板１の構成によると、基板コア部２側から高分子材料誘電体層３Ａと導体層４Ｂとセラミック誘電体層５とがこの順序で互いに接して積層された複合積層部６において、高分子材料誘電体層３Ａを構成する高分子材料が、導体層４Ｂ及びセラミック誘電体層５側に形成された連通切欠部２１側に充填されるので、そのアンカー効果によって層間の密着強度を高めることができ、ひいてはリフロー処理時等における剥がれ等の問題も生じにくくすることができる。   According to the configuration of the wiring board 1 of the present invention, the composite laminated portion 6 in which the polymer material dielectric layer 3A, the conductor layer 4B, and the ceramic dielectric layer 5 are laminated in contact with each other in this order from the substrate core portion 2 side. In this case, the polymer material constituting the polymer material dielectric layer 3A is filled in the side of the notch 21 formed on the conductor layer 4B and the ceramic dielectric layer 5 side. As a result, problems such as peeling during reflow treatment can be made difficult to occur.

上記構造は、第一積層体製造工程を、以下のように実行することで得ることができる。
（５）転写元基板５０の一方の主表面上に形成されたセラミック誘電体層１５ｇ（セラミックグリーンシート１５ｇ）に、セラミック側切欠部１６をパターニング形成する（セラミック側切欠部パターニング工程：図４、工程３）
（６）該パターニング後のセラミック誘電体層５上に導体層５４（後に４Ｂとなる）を形成する（導体層形成工程：図５、工程５）
（７）該導体層４Ｂに対し導体側切欠部１８をセラミック側切欠部１６に連通するようにパターニング形成する（導体側切欠部パターニング工程：工程６〜９）。 The said structure can be obtained by performing a 1st laminated body manufacturing process as follows.
(5) The ceramic side notch portion 16 is formed by patterning on the ceramic dielectric layer 15g (ceramic green sheet 15g) formed on one main surface of the transfer source substrate 50 (ceramic side notch patterning step: FIG. Step 3)
(6) A conductor layer 54 (which will later become 4B) is formed on the patterned ceramic dielectric layer 5 (conductor layer forming step: FIG. 5, step 5).
(7) The conductor-side notch 18 is patterned and formed on the conductor layer 4B so as to communicate with the ceramic-side notch 16 (conductor-side notch patterning step: steps 6 to 9).

図５において、工程５に示すように、導体層５４は転写元基板５０とパターニング及び焼成が施されたセラミック誘電体層１５との全体をくるむＣｕメッキ層として形成される。工程６では感光性のエッチングレジスト層５５を形成し、工程７でこれを露光及び現像することにより、エッチングウィンドウ５５ｐをパターニングする。工程８に示すごとく、このエッチングレジスト層５５を用いて導体層５４をエッチング後、工程９に示すように、エッチングレジスト層５５を除去する。   In FIG. 5, as shown in Step 5, the conductor layer 54 is formed as a Cu plating layer that encloses the transfer source substrate 50 and the ceramic dielectric layer 15 that has been subjected to patterning and firing. In step 6, a photosensitive etching resist layer 55 is formed, and in step 7, this is exposed and developed to pattern the etching window 55p. As shown in Step 8, after etching the conductor layer 54 using the etching resist layer 55, the etching resist layer 55 is removed as shown in Step 9.

そして、図７及び図８に示すように、貼り合せ工程において、セラミック側切欠部１６と、これに連通する導体側切欠部１８とからなる連通切欠部２１が形成された第一積層体６０に対し、当該連通切欠部２１の開口側の主表面に、高分子材料誘電体層３Ａが未硬化又は半硬化の状態の第二積層体７０を、当該高分子材料誘電体層３Ａの主表面にて重ね合わせる。ここでは、上側から上ベース８０（ガイド挿通孔８０ｈを有する）、ステンレス鋼等からなる補助プレート８１（ガイド挿通孔８１ｈを有する）、離型フィルム８２（ガイド挿通孔８２ｈを有する）、各第一積層体６０の収容部８３ｗ形成されたスペーサ８３、第一積層体６０、第二積層体７０、離型フィルム８４（ガイド挿通孔８４ｈを有する）、ステンレス鋼等からなる補助プレート８５（ガイド挿通孔８５ｈを有する）、下ベース８６（位置決め用のピン９０の基端部を保持するピン保持孔８６ｈを有する）、クッションシート８７及びキャリアプレート８８がこの順序で積層されている。   Then, as shown in FIGS. 7 and 8, in the bonding process, the first laminated body 60 in which the communication notch portion 21 including the ceramic side notch portion 16 and the conductor side notch portion 18 communicating therewith is formed. On the other hand, the second laminated body 70 in which the polymer material dielectric layer 3A is uncured or semi-cured is disposed on the main surface of the open side of the communication cutout 21 on the main surface of the polymer material dielectric layer 3A. And overlap. Here, from above, the upper base 80 (having guide insertion holes 80h), an auxiliary plate 81 (having guide insertion holes 81h) made of stainless steel, etc., a release film 82 (having guide insertion holes 82h), each first The spacer 83 formed in the accommodating portion 83w of the laminated body 60, the first laminated body 60, the second laminated body 70, the release film 84 (having the guide insertion hole 84h), the auxiliary plate 85 made of stainless steel or the like (the guide insertion hole) 85h), a lower base 86 (having a pin holding hole 86h for holding the base end portion of the positioning pin 90), a cushion sheet 87, and a carrier plate 88 are laminated in this order.

そして、図９に示すように、図示しない周知の油圧プレス装置等を用いて上記の積層体を加圧する。第一積層体６０及び第二積層体７０を積層方向に加圧すれば、高分子材料誘電体層３Ａを構成する未硬化又は半硬化の状態の高分子材料が連通切欠部２１に圧入充填される。その後該高分子材料を、加熱等により硬化させる。高分子材料誘電体層３Ａを構成する未硬化又は半硬化の状態の高分子材料は、加圧貼り合せにより連通切欠部２１に確実に充填でき、上記配線基板１の構造を簡単に得ることができる。   And as shown in FIG. 9, said laminated body is pressurized using the well-known hydraulic press apparatus etc. which are not shown in figure. When the first laminated body 60 and the second laminated body 70 are pressed in the laminating direction, the uncured or semi-cured polymer material constituting the polymer material dielectric layer 3A is press-fitted into the continuous cutout portion 21. The Thereafter, the polymer material is cured by heating or the like. The uncured or semi-cured polymer material constituting the polymer material dielectric layer 3A can be reliably filled into the communication notch 21 by pressure bonding, and the structure of the wiring board 1 can be easily obtained. it can.

図１に戻り、配線基板１は、複合積層部６に含まれる導体層４Ｂを第一導体層４Ｂとして、セラミック誘電体層５に対して第一導体層４Ｂとは反対側から積層される第二導体層４Ｃを有し、それら第一導体層４Ｂ、セラミック誘電体層５及び第二導体層４Ｃがコンデンサを形成することができる。第一導体層４Ｂにコンデンサの第一電極２０が、第二導体層４Ｃに第二電極１１が形成される。第一電極２０及び第二電極１１の一方が電源用導通経路ＰＬに、他方がグランド用導通経路ＰＬに接続される。なお、ビア導体３４等を通すための切欠部の形成により、第一電極２０及び第二電極１１は面内方向に分断され、面内の投影重なり領域も少なく現れているが、実際は切欠部以外の部分では面内方向に連続薄膜を形成しており、投影重なり面積も、断面に表れているよりははるかに大きい。また、セラミック誘電体層５についても同様である。この構成によると、高分子材料誘電体層（ビルドアップ樹脂絶縁層）を含んだ配線積層部６６に、デカップリング用等のコンデンサを組み込むことができ、配線基板とこれに搭載される電子部品（図示せず）との間にコンデンサを組み込んだ中間基板を外付けする必要がなくなり、アセンブリの低背化に寄与する。この場合、転写元基板除去工程の終了後に、セラミック誘電体層５の該転写元基板５０が除去された主表面側に第二導体層４Ｃを形成するとよい。   Returning to FIG. 1, the wiring substrate 1 is laminated on the ceramic dielectric layer 5 from the side opposite to the first conductor layer 4 </ b> B, with the conductor layer 4 </ b> B included in the composite laminate portion 6 being the first conductor layer 4 </ b> B. It has two conductor layers 4C, and these first conductor layer 4B, ceramic dielectric layer 5 and second conductor layer 4C can form a capacitor. The first electrode 20 of the capacitor is formed on the first conductor layer 4B, and the second electrode 11 is formed on the second conductor layer 4C. One of the first electrode 20 and the second electrode 11 is connected to the power supply conduction path PL, and the other is connected to the ground conduction path PL. The first electrode 20 and the second electrode 11 are divided in the in-plane direction due to the formation of the notch for passing the via conductor 34 and the like, and the projected overlapping area in the surface is also small, but in reality, other than the notch In this part, a continuous thin film is formed in the in-plane direction, and the projected overlap area is much larger than that shown in the cross section. The same applies to the ceramic dielectric layer 5. According to this configuration, a capacitor for decoupling or the like can be incorporated into the wiring laminated portion 66 including the polymer material dielectric layer (build-up resin insulating layer), and the wiring board and the electronic component ( This eliminates the need to externally attach an intermediate substrate incorporating a capacitor between them (not shown) and contributes to a reduction in the height of the assembly. In this case, after the transfer source substrate removal step, the second conductor layer 4C may be formed on the main surface side of the ceramic dielectric layer 5 from which the transfer source substrate 50 has been removed.

第一導体層４Ｂ、セラミック誘電体層５及び第二導体層４Ｃがコンデンサを形成する構成では、連通切欠部２１の少なくとも一つのものにおいて、セラミック側切欠部１６を充填するセラミック側高分子材料充填部１７に対し、導体側切欠部１８に連通しているのと反対側において第二導体層４Ｃの一部をなす導体パターン（第二電極）１１が接して配置されている。該導体パターン１１とセラミック側高分子材料充填部１７との境界面は、セラミック誘電体層５の第二導体層４Ｃ側の主表面と面一に形成されている。これにより、セラミック誘電体層５の第二導体層４Ｃ側主表面の平坦度が向上し、配線積層部６６の表面の平坦度にもこれが引き継がれることで、例えば配線積層部６６の最表層部に形成された電子部品接続用のパッド１２のコプラナリティが良好になる。   In the configuration in which the first conductor layer 4B, the ceramic dielectric layer 5 and the second conductor layer 4C form a capacitor, at least one of the communication notches 21 is filled with the ceramic side polymer material that fills the ceramic notch 16. A conductor pattern (second electrode) 11 forming a part of the second conductor layer 4C is disposed in contact with the portion 17 on the side opposite to the portion 17 communicating with the conductor-side cutout portion 18. The boundary surface between the conductor pattern 11 and the ceramic-side polymer material filling portion 17 is formed flush with the main surface of the ceramic dielectric layer 5 on the second conductor layer 4C side. Thereby, the flatness of the main surface of the ceramic dielectric layer 5 on the second conductor layer 4C side is improved, and this is inherited by the flatness of the surface of the wiring laminated portion 66, for example, the outermost layer portion of the wiring laminated portion 66, for example. The coplanarity of the pad 12 for connecting an electronic component formed in this way becomes good.

このような構造は、上記のごとく、貼り合せ工程において連通切欠部２１に高分子材料を圧入し硬化させることにより、セラミック側高分子材料充填部１７を、転写元基板５０の主表面によりセラミック誘電体層５と面一化される形で形成し（図１０：工程１４）、その後転写元基板除去工程を実施することで簡単に形成できる（工程１５）。   In such a structure, as described above, a polymer material is press-fitted into the communication cutout portion 21 and cured in the bonding step, so that the ceramic-side polymer material filling portion 17 is made ceramic dielectric by the main surface of the transfer source substrate 50. The body layer 5 can be formed in a form that is flush with the body layer 5 (FIG. 10: step 14), and then the transfer source substrate removing step can be performed (step 15).

図１に戻り、配線基板１は、高分子材料誘電体層３Ａに対し第一導体層４Ｂとは反対側からこれと接するベース導体層４Ａが形成され、第二導体層４Ｃをなす導体パターン１１とベース導体層４Ａとが、セラミック誘電体層５、第一導体層４Ｂ及び高分子材料誘電体層３Ａをこの順序で貫くビア導体３４によって導通接続され、かつ、第一導体層４Ｂと該ビア導体３４との間が導体側切欠部１８を充填する高分子材料により互いに絶縁されるとともに、セラミック側切欠部１６においてビア導体を形成するための貫通孔３４ｈ（図１１参照）が該セラミック側切欠部１６を充填するセラミック側高分子材料充填部１７に形成された構成とされている。この構成では、本来的には絶縁機能を有するセラミック誘電体層５にビア用の貫通孔を直接穿孔するのではなく、その内側のセラミック側高分子材料充填部１７に該貫通孔を形成するようにしたので、貫通孔３４ｈの形成が容易である利点がある。具体的には、図１０の工程１５及び工程１６に示すごとくセラミック側高分子材料充填部１７に対し、転写元基板５０の除去により露出した主表面側から、ビア導体を形成するための貫通孔（ビア孔３４ｈ）をレーザーＬＢ（レーザー加工）により、簡単に形成することができる。   Returning to FIG. 1, in the wiring substrate 1, a base conductor layer 4A that is in contact with the polymer material dielectric layer 3A from the opposite side to the first conductor layer 4B is formed, and a conductor pattern 11 that forms the second conductor layer 4C. And the base conductor layer 4A are electrically connected by a via conductor 34 penetrating the ceramic dielectric layer 5, the first conductor layer 4B and the polymer material dielectric layer 3A in this order, and the first conductor layer 4B and the via The conductor 34 is insulated from each other by a polymer material filling the conductor-side notch 18, and a through hole 34h (see FIG. 11) for forming a via conductor in the ceramic-side notch 16 has a ceramic-side notch. The ceramic side polymer material filling portion 17 filling the portion 16 is formed. In this configuration, the through-hole for via is not directly drilled in the ceramic dielectric layer 5 having an insulating function, but the through-hole is formed in the ceramic-side polymer material filling portion 17 inside the via-hole. Therefore, there is an advantage that the formation of the through hole 34h is easy. Specifically, as shown in Step 15 and Step 16 of FIG. 10, a through-hole for forming a via conductor from the main surface side exposed by removing the transfer source substrate 50 with respect to the ceramic-side polymer material filling portion 17. The (via hole 34h) can be easily formed by laser LB (laser processing).

また、配線基板１においては、第二導体層４Ｃに、面内方向に層の一部が切り欠かれた第二導体側切欠部１８が、連通切欠部２１の一部のものと連通する形で形成されている。該第二導体側切欠部１８を充填する第二導体側高分子材料充填部１９Ｓは、連通切欠部２１との連通領域においてセラミック側切欠部１６を充填するセラミック側高分子材料充填部１７と接合されるとともに、該連通切欠部２１の周縁からセラミック誘電体層５の主表面側に一部が回りこむ形で形成されている。これによると、連通切欠部２１の内部及び表裏が高分子材料により一体的につながった構造が得られ、また連通切欠部２１の周縁からセラミック誘電体層５の主表面側に第二導体側高分子材料充填部１９Ｓが回り込むことで、セラミック誘電体層５の、連通切欠部２１の側面を含む縁部が高分子材料中に埋設される形となる。その結果、セラミック誘電体層５の主表面を境界とした剥離等が極めて生じにくくなる。この効果は、連通切欠部２１と第二導体側切欠部１８とが、セラミック誘電体層５の外周縁に沿って形成されている場合に特に著しい。   Further, in the wiring board 1, the second conductor side cutout portion 18 in which a part of the layer is cut out in the in-plane direction communicates with a part of the communication cutout portion 21 in the second conductor layer 4 </ b> C. It is formed with. The second conductor-side polymer material filling portion 19 </ b> S filling the second conductor-side notch portion 18 is joined to the ceramic-side polymer material filling portion 17 filling the ceramic side notch portion 16 in the communication region with the communication notch portion 21. In addition, a part of the periphery of the communication cutout 21 is formed so as to wrap around the main surface of the ceramic dielectric layer 5. According to this, a structure in which the inside and the front and back of the communication notch 21 are integrally connected by the polymer material is obtained, and the second conductor side height is increased from the periphery of the communication notch 21 to the main surface side of the ceramic dielectric layer 5. When the molecular material filling portion 19S wraps around, the edge portion including the side surface of the communication cutout portion 21 of the ceramic dielectric layer 5 is embedded in the polymer material. As a result, peeling or the like with the main surface of the ceramic dielectric layer 5 as a boundary is extremely difficult to occur. This effect is particularly remarkable when the communication notch 21 and the second conductor side notch 18 are formed along the outer peripheral edge of the ceramic dielectric layer 5.

上記のような構造は、転写元基板除去工程の終了後に第二導体層４Ｃを形成し、また、第二導体側切欠部１８を、連通切欠部２１の一部のものと連通する形で形成し（図１１：工程１７〜図１２：工程２１）、さらに、電界Ｃｕメッキが形成されず露出した無電界Ｃｕメッキ層をクイックエッチングにより除去することにより、第二導体側切欠部１８の形成された第二導体層４Ｃを形成する。次いで別の高分子材料誘電体層３Ｂを、該第二導体側切欠部１８の形成された第二導体層４Ｃの主表面上に積層形成し（工程２２）、当該高分子材料誘電体層３Ｂを構成する高分子材料を第二導体側切欠部１８に充填してセラミック側高分子材料充填部１７と接合する方法により、簡単に得ることができる。   The structure as described above forms the second conductor layer 4C after the transfer source substrate removing step is completed, and forms the second conductor side cutout portion 18 in communication with a part of the communication cutout portion 21. (FIG. 11: Step 17 to FIG. 12: Step 21) Further, by removing the electroless Cu plating layer exposed without forming the electric field Cu plating by quick etching, the second conductor side notch 18 is formed. The second conductor layer 4C is formed. Next, another polymer material dielectric layer 3B is laminated on the main surface of the second conductor layer 4C in which the second conductor side cutout 18 is formed (step 22), and the polymer material dielectric layer 3B is formed. Can be easily obtained by filling the second conductor side cutout portion 18 with the polymer material constituting the material and joining to the ceramic side polymer material filling portion 17.

工程１７では、セラミック側高分子材料充填部１７の露出表面部及びビア孔３４ｈ内面を、メッキ導通用の無電解Ｃｕメッキ層９１で覆い、工程１８でさらにメッキレジスト層９２を形成する。そして、工程１９では、メッキレジスト層９２に露光及び現像を施し、メッキ付与したい部分に対応するメッキウィンドウ９２ｐを形成する。図１２の工程２０では、電解Ｃｕメッキによりビア孔３４ｈ内部を充填メッキし、ビア導体３４及び中間パッド１２を形成する。工程２１でメッキレジスト層９２を除去し、さらに、電界Ｃｕメッキが形成されず露出した無電界Ｃｕメッキ層をクイックエッチングにより除去することにより、第二導体側切欠部１８の形成された第二導体層４Ｃを形成する。その後、工程２２で高分子材料誘電体層３Ｂを形成する。なお、その後、図１３の工程２３で高分子材料誘電体層３Ｂにビア孔３４ｈを形成し、さらに工程２４で該ビア孔３４ｈを埋めるビア導体３４と端子パッド１０，１０’とをメッキ形成している。   In step 17, the exposed surface portion of the ceramic-side polymer material filling portion 17 and the inner surface of the via hole 34h are covered with an electroless Cu plating layer 91 for plating conduction, and in step 18, a plating resist layer 92 is further formed. In step 19, the plating resist layer 92 is exposed and developed to form a plating window 92p corresponding to the portion to be plated. In step 20 of FIG. 12, the via hole 34 h is filled and plated by electrolytic Cu plating to form the via conductor 34 and the intermediate pad 12. In step 21, the plating resist layer 92 is removed, and the electric field Cu plating is not formed, and the exposed electroless Cu plating layer is removed by quick etching, whereby the second conductor on which the second conductor side notch 18 is formed. Layer 4C is formed. Thereafter, in step 22, a polymer material dielectric layer 3B is formed. After that, a via hole 34h is formed in the polymer material dielectric layer 3B in step 23 of FIG. 13, and the via conductor 34 and the terminal pads 10 and 10 ′ filling the via hole 34h are formed by plating in step 24. ing.

さて、図１等から明らかなように、本発明にかかる配線基板１は、第一側配線積層部６６にのみコンデンサを形成し、第二側配線積層部７にはコンデンサを形成していない。セラミック誘電体層５の材料等にもよるが、必要な静電容量（例えば１μＦ以上）は第一側配線積層部６６だけで確保できる。そうだとすれば、第二側配線積層部７にコンデンサは不要である。ところがこの構成においては、コンデンサを有さない分だけ第二側配線積層部７の導体層の層数が第一側配線積層部６６の導体層の層数よりも少なくなる。また、第二側配線積層部７の層厚が第一側配線積層部６６の層厚よりも小となる。この結果、基板コア部２の上下で強度バランスの不均衡が生じ、反りや剥がれに対する信頼性の低下が懸念される。コンデンサの電極に相当する層レベルに、電源又はグランドの面導体を形成する構造も考えられるが、その構造は無駄が多い。   As is apparent from FIG. 1 and the like, the wiring board 1 according to the present invention forms a capacitor only in the first side wiring laminated portion 66 and does not form a capacitor in the second side wiring laminated portion 7. Although it depends on the material of the ceramic dielectric layer 5 and the like, the required capacitance (for example, 1 μF or more) can be secured only by the first-side wiring laminated portion 66. If so, no capacitor is required in the second-side wiring laminated portion 7. However, in this configuration, the number of conductor layers in the second-side wiring laminated portion 7 is smaller than the number of conductor layers in the first-side wiring laminated portion 66 by the amount without the capacitor. Further, the layer thickness of the second side wiring laminated portion 7 is smaller than the layer thickness of the first side wiring laminated portion 66. As a result, an imbalance in strength occurs between the upper and lower sides of the substrate core portion 2, and there is a concern that reliability against warping and peeling may be reduced. Although a structure in which a surface conductor of a power source or a ground is formed at a layer level corresponding to the capacitor electrode is conceivable, the structure is wasteful.

そこで本発明では、図１４（ａ）（ｂ）に対比して示すごとく、基板コア部２から数えて第一側の複合積層部６に相当する層レベルにおいて、該複合積層部６に含まれる高分子材料誘電体層３Ａよりも厚みが増加された高分子材料誘電体層３３を第二側配線積層部７が備える構造としている。第一側配線積層部６６の複合積層部６に含まれる高分子材料誘電体層３Ａの厚さをＤ１とし、第二側配線積層部７の高分子材料誘電体層３３の厚さをＤ２とすると、Ｄ２≒２Ｄ１である。なお、高分子材料誘電体層の厚さは、基本的に上下の導体層に挟まれた部分の厚さで定義する。 Therefore, in the present invention, as shown in comparison with FIGS. 14A and 14B, the composite laminated portion 6 is included in the layer level corresponding to the first-side composite laminated portion 6 counted from the substrate core portion 2. The second-side wiring laminate portion 7 includes a polymer material dielectric layer 33 having a thickness increased from that of the polymer material dielectric layer 3A. The thickness of the polymer material dielectric layer 3A contained in the composite laminate portion 6 of the first side wiring laminate portion 66 and D 1, the thickness of the polymer material the dielectric layer 33 of the second side wiring laminate 7 D When 2 is D 2 ≒ 2D 1. The thickness of the polymer material dielectric layer is basically defined by the thickness between the upper and lower conductor layers.

上記のような厚さＤ２を持つ高分子材料誘電体層３３は、二回のフィルムラミネートによって得ることとしている。高分子材料誘電体層は、第一側か第二側かを問わず、全て同一厚さ及び同一材料からなるビルドアップ用樹脂フィルムを用いるようにしているので、Ｄ２≒２Ｄ１となる。複数回に分けて高分子材料誘電体層３３を形成するのには理由がある。以下、転写元基板工程の終了後から、詳細に説明していく。なお、図４の工程１から始まって図１０の工程１５（転写元基板除去工程）までは、基板コア部２上に複合積層部６を第一側配線積層部６６の一部として形成する工程である。 Polymeric material dielectric layer 33 having a thickness D 2 as described above, is set to be obtained by twice of the film laminate. Regardless of whether the polymer material dielectric layer is on the first side or the second side, the build-up resin films made of the same thickness and the same material are used, so that D 2 ≈2D 1 . There is a reason for forming the polymer material dielectric layer 33 in a plurality of times. Hereinafter, a detailed description will be given after the transfer source substrate process is completed. From step 1 in FIG. 4 to step 15 (transfer source substrate removing step) in FIG. 10, a step of forming the composite laminate portion 6 as a part of the first-side wiring laminate portion 66 on the substrate core portion 2. It is.

図１０の工程１５に示す転写元基板除去工程が終了したら、コンデンサの上側の電極をなす第二導体層４Ｃを形成する段階に入る。このとき、第二側は基板コア部２上にベース導体層４ａ及び高分子材料誘電体層３ａを設けた段階まで進んでいる。すなわち、第二側配線積層部７の形成は、先に説明した第二積層体形成工程（図６の工程１１）の段階で止まっている。   When the transfer source substrate removing step shown in step 15 of FIG. 10 is completed, the process proceeds to a step of forming the second conductor layer 4C that forms the upper electrode of the capacitor. At this time, the second side is advanced to the stage where the base conductor layer 4a and the polymer material dielectric layer 3a are provided on the substrate core portion 2. That is, the formation of the second side wiring laminated portion 7 is stopped at the stage of the second laminated body forming step (step 11 in FIG. 6) described above.

コンデンサの電極をなす第二導体層４Ｃを形成するために、図１０の工程１６に示すごとく、複合積層部６に層間接続用のビア導体３４を形成するためのビア孔３４ｈを穿つ工程を行なう。この工程は、セラミック側高分子材料充填部１６に対し、転写元基板５０を除去することにより露出した主表面側からビア孔３４ｈをレーザー加工により形成する工程とされる。レーザーＬＢは、ＣＯ２レーザー、ＹＡＧレーザー又はエキシマレーザーである。レーザー加工によりビア孔３４ｈを形成する方法の他、フォトリソグラフィー技術によってビア孔３４ｈを形成する方法も採用できる。ビア孔を穿つ工程を行なう間も、第二側は高分子材料誘電体層３ａが露出したままである。したがって、フォトリソグラフィー技術を採用する場合には、第二側の高分子材料誘電体層３ａがエッチングされないようにテープ等の保護材でマスキングを行なうとよい。レーザーＬＢによる方法だと、こうした手間が不要なので工程数が少なく済む。 In order to form the second conductor layer 4C that forms the electrode of the capacitor, as shown in step 16 of FIG. . This step is a step of forming via holes 34h from the main surface side exposed by removing the transfer source substrate 50 in the ceramic-side polymer material filling portion 16 by laser processing. The laser LB is a CO 2 laser, a YAG laser, or an excimer laser. In addition to a method of forming the via hole 34h by laser processing, a method of forming the via hole 34h by a photolithography technique can be employed. During the process of forming the via hole, the polymer material dielectric layer 3a remains exposed on the second side. Therefore, when the photolithography technique is employed, masking is preferably performed with a protective material such as a tape so that the second polymer material dielectric layer 3a is not etched. With the laser LB method, such steps are not necessary, and the number of steps is reduced.

工程１６に示すごとく、ビア孔３４ｈは、面内方向において導体側切欠部１８を充填する高分子材料が第一導体層４Ｂをなす導体パターンとの間に残る大きさ（直径）を持つとともに、複合積層部６をなすセラミック誘電体層５、第一導体層４Ｂ及び高分子材料誘電体層３Ａを表面側からこの順序で貫いて底部にベース導体層４Ａをなす導体が露出する形態をなす。直径を制限してビア孔３４ｈを形成することで、第一導体層４Ａとは直流的に分離されるように第二導体層４Ｃ（ベース導体層４Ａにビア導体３４で接続される）を容易に形成することが可能である。ビア孔３４ｈの直径は、適宜調整されるレーザーＬＢのスポット径に対応したものとなる。   As shown in Step 16, the via hole 34h has a size (diameter) that remains between the conductor pattern in which the polymer material that fills the conductor-side notch 18 in the in-plane direction forms the first conductor layer 4B. The ceramic dielectric layer 5, the first conductor layer 4B and the polymer material dielectric layer 3A forming the composite laminate 6 are penetrated in this order from the surface side, and the conductor forming the base conductor layer 4A is exposed at the bottom. By forming the via hole 34h with the diameter limited, the second conductor layer 4C (connected to the base conductor layer 4A by the via conductor 34) can be easily separated from the first conductor layer 4A in a direct current manner. Can be formed. The diameter of the via hole 34h corresponds to the spot diameter of the laser LB that is appropriately adjusted.

次に、図１１の工程１７に示すごとく無電解メッキ層９１を形成する工程に移るが、その前に、ビア孔３４ｈ内を高分子材料に対して腐蝕力を有する薬液（デスミア液）で洗浄する。ビア孔３４ｈの底部には、レーザー加工に由来するスミア（樹脂残渣）が付着しているからである。デスミア液としては、たとえばアルカリ性過マンガン酸カリ溶液を使用することができる。なお、ビア孔３４ｈの底部のスミアを除去する工程には、デスミア液を用いる湿式を採用できる。また、生産性を考慮して、デスミア液にワーク（製造中の配線基板）の全部を浸漬する方法が好適である。   Next, the process proceeds to the process of forming the electroless plating layer 91 as shown in process 17 of FIG. 11. Before that, the inside of the via hole 34h is cleaned with a chemical solution (desmear solution) having a corrosive power to the polymer material. To do. This is because smear (resin residue) derived from laser processing is attached to the bottom of the via hole 34h. As the desmear liquid, for example, an alkaline potassium permanganate solution can be used. In the step of removing smear at the bottom of the via hole 34h, wet using a desmear liquid can be employed. Further, in consideration of productivity, a method of immersing the entire workpiece (wiring substrate being manufactured) in the desmear liquid is preferable.

ビア孔３４ｈ内のスミアを除去する工程が終了したら、水洗・中和等の各洗浄工程を行ない、さらに、ワーク（製造中の配線基板）の表面を活性化した後、工程１７の無電解Ｃｕメッキ工程に移る。無電解Ｃｕメッキ工程では、ワークの表面全体に無電解メッキ層９１が形成される。ワークの表面を活性化する活性化工程や無電解Ｃｕメッキ工程では、活性化処理液や無電解Ｃｕメッキ液にワークをそのまま浸漬するので、第二側の高分子材料誘電体層３ａの表面にも無電解Ｃｕメッキ層９１が形成されることになるが、これは後述のクイックエッチングにより簡単に除去できる。   When the process of removing the smear in the via hole 34h is completed, each cleaning process such as water washing and neutralization is performed, and the surface of the work (wiring board being manufactured) is activated, and then the electroless Cu in process 17 is performed. Move on to the plating process. In the electroless Cu plating step, an electroless plating layer 91 is formed on the entire surface of the workpiece. In the activation process or electroless Cu plating process for activating the workpiece surface, the workpiece is immersed in the activation treatment solution or electroless Cu plating solution as it is, so that the surface of the second polymer material dielectric layer 3a is placed on the surface. The electroless Cu plating layer 91 is also formed, but this can be easily removed by the quick etching described later.

無電解Ｃｕメッキ層９１は、工程２０の電解Ｃｕメッキ工程を行なうための通電用の下地導体である。電解Ｃｕメッキ工程は、ビア孔３４ｈの内面にビア導体３４を形成するとともに、このビア導体３４と一体に第二導体層４Ｃを形成する工程である。電解Ｃｕメッキ工程は、導体パターンを形成するべき部分だけが露出するようにメッキレジスト９２を形成した状態で行なう。メッキレジスト９２は、工程１８に示すごとく、フィルム状に成形したドライフィルムレジスト９２を貼着した後に、工程１９に示すごとく、該ドライフィルムレジスト９２をフォトリソグラフィー技術によりパターニングすることによって形成される。メッキレジスト９２は、第二側の高分子材料誘電体層３ａ上にも全面を被覆するように形成する。該高分子材料誘電体層３ａが電解Ｃｕメッキ液に接触することを防ぐためである。メッキレジスト９２のパターニング終了後、図１２の電解Ｃｕメッキ工程を行ない、セラミック誘電体層５に対して第一導体層４Ｂとは反対側から第二導体層４Ｃを積層する。こうして、第一導体層４Ｂ、セラミック誘電体層５及び第二導体層４Ｃによるコンデンサ構造が完成する。   The electroless Cu plating layer 91 is a base conductor for energization for performing the electrolytic Cu plating step of step 20. The electrolytic Cu plating step is a step of forming the via conductor 34 on the inner surface of the via hole 34h and forming the second conductor layer 4C integrally with the via conductor 34. The electrolytic Cu plating step is performed in a state where the plating resist 92 is formed so that only the portion where the conductor pattern is to be formed is exposed. The plating resist 92 is formed by attaching a dry film resist 92 formed in a film shape as shown in Step 18 and then patterning the dry film resist 92 by photolithography as shown in Step 19. The plating resist 92 is also formed on the second polymer material dielectric layer 3a so as to cover the entire surface. This is to prevent the polymer material dielectric layer 3a from coming into contact with the electrolytic Cu plating solution. After the patterning of the plating resist 92 is completed, the electrolytic Cu plating process of FIG. 12 is performed, and the second conductor layer 4C is laminated on the ceramic dielectric layer 5 from the side opposite to the first conductor layer 4B. Thus, a capacitor structure is completed by the first conductor layer 4B, the ceramic dielectric layer 5, and the second conductor layer 4C.

なお、ビア導体３４はビア孔３４ｈ内の全部にメッキ導体を充填したフィルドビアとしているが、ビア孔３４ｈの内壁面にのみメッキ導体を形成するコンフォーマルビアも採用可能である。また、本実施形態では無電解Ｃｕメッキ工程により通電用の下地導体を形成したのち、電解Ｃｕメッキ工程を行なうセミアディティブ法を採用しているが、無電解メッキ法のみで必要な厚さの第二導体層４Ｃを形成することも可能である。   The via conductor 34 is a filled via in which a plated conductor is filled in the entire via hole 34h, but a conformal via that forms a plated conductor only on the inner wall surface of the via hole 34h can also be used. Further, in this embodiment, a semi-additive method is employed in which an electroconductive Cu plating step is performed after an energizing base conductor is formed by an electroless Cu plating step. It is also possible to form the two-conductor layer 4C.

上記のようにしてコンデンサ構造を完成させたら、次に工程２１に示すごとく、第一側と第二側のメッキレジスト９２を除去し、無電解メッキ層９２をクイックエッチングにより除去する。その後、ビア形成及びメッキ技術を用いたビルドアップ法によって第一側の外部接続端子（端子パッド１０）及び第二側の外部接続端子（端子パッド１０’）まで形成する。具体的には、第一側の第二導体層４Ｃ上に高分子材料誘電体層３Ｂを形成するとともに、第二側の高分子材料誘電体層３ａをその高分子材料誘電体層３ａとは別の高分子材料誘電体層３ｂで被覆する。第二側の高分子材料誘電体層３ａは、図１２のビア孔３４ｈ形成時のデスミア工程で面粗しされているので、上記のように新たに高分子材料誘電体層３ｂを形成する。このようにすれば、それら高分子材料誘電体層３ａ及び高分子材料誘電体層３ｂが合体し、面粗しされていない表面を持つ厚い高分子材料誘電体層３３を得ることができる。   When the capacitor structure is completed as described above, the first and second side plating resists 92 are then removed and the electroless plating layer 92 is removed by quick etching, as shown in step 21. Thereafter, the first external connection terminal (terminal pad 10) and the second external connection terminal (terminal pad 10 ') are formed by a build-up method using via formation and plating technology. Specifically, the polymer material dielectric layer 3B is formed on the first conductor layer 4C on the first side, and the polymer material dielectric layer 3a on the second side is defined as the polymer material dielectric layer 3a. It is covered with another polymer material dielectric layer 3b. Since the polymer material dielectric layer 3a on the second side is roughened in the desmear process when forming the via hole 34h in FIG. 12, the polymer material dielectric layer 3b is newly formed as described above. In this way, the polymer material dielectric layer 3a and the polymer material dielectric layer 3b are combined, and a thick polymer material dielectric layer 33 having a non-roughened surface can be obtained.

仮に、面粗しされたままの第二側の高分子材料誘電体層３ａに、工程２３に示すごとくビア孔３４ｈを形成し、工程２４に示すごとく端子パッド１０’を形成するとする。その場合、該高分子材料誘電体層３ａはデスミア処理を２度受けることになり、過度に面粗しされてしまう。このことは、第一側と第二側とでメッキ条件が相違することを意味し、均一な厚さ及び均一な特性のメッキ層を形成することが困難になる問題を引き起こす。ところが、本発明によれば、図１２の工程２２に示すように、第二側にも新たに高分子材料誘電体層３ｂを形成するので、そうした問題が一切ない。ただし、第一側の高分子材料誘電体層３Ｂと第二側の高分子材料誘電体層３３の厚さが相違するので、ビア孔形成時に照射するレーザーの条件を適宜調整することが必要である。   Assume that via holes 34h are formed in the second polymer material dielectric layer 3a that has been roughened, as shown in step 23, and terminal pads 10 'are formed as shown in step 24. In this case, the polymer material dielectric layer 3a is subjected to desmear treatment twice and is excessively roughened. This means that the plating conditions are different between the first side and the second side, which causes a problem that it is difficult to form a plating layer having a uniform thickness and uniform characteristics. However, according to the present invention, as shown in step 22 in FIG. 12, the polymer material dielectric layer 3b is newly formed on the second side, so there is no such problem. However, since the thickness of the first polymer material dielectric layer 3B is different from the thickness of the second polymer material dielectric layer 33, it is necessary to appropriately adjust the conditions of the laser used for forming the via hole. is there.

また、第二側に厚い高分子材料誘電体層３３を設けることにより、第二側配線積層部７の強度が向上するという効果も期待できる。表面状態の改善目的だけなら、そもそも面粗れが起きないように第二側の高分子材料誘電体層３ａを保護してデスミア工程を行なったり、デスミア液を第一側にのみスプレーする方法でデスミア工程を行なったり、デスミア工程を乾式にて行なったりすれば足りる。ところが、それだけでは第二側配線積層部７の強度向上という効果を望めない。したがって、本実施形態の手順を採用することが好適である。もちろん、第二側の高分子材料誘電体層３ａを保護してデスミア工程を行なったり、デスミア液を第一側にのみスプレーする方法でデスミア工程を行なったり、デスミア工程を乾式にて行なったりする方法は、生産性の点で本実施形態よりも劣るという理由もある。   Moreover, the effect that the intensity | strength of the 2nd side wiring laminated part 7 improves by providing the thick polymeric material dielectric layer 33 on the 2nd side can also be anticipated. For the purpose of improving the surface condition only, a desmear process is performed by protecting the polymer material dielectric layer 3a on the second side so as not to cause surface roughness, or a desmear liquid is sprayed only on the first side. It is sufficient to perform a desmear process or to perform a desmear process by a dry process. However, the effect of improving the strength of the second-side wiring laminated portion 7 cannot be expected by itself. Therefore, it is preferable to adopt the procedure of this embodiment. Of course, the desmear process is performed by protecting the polymer material dielectric layer 3a on the second side, the desmear process is performed by spraying the desmear liquid only on the first side, or the desmear process is performed dry. There is also a reason that the method is inferior to the present embodiment in terms of productivity.

また、第一側及び第二側の高分子材料誘電体層３Ｂ，３ｂは、予めフィルム状に成形した高分子材料をラミネートする方法の他、液状の高分子材料を塗布及び乾燥することによっても形成することができるが、前者の方法が好適である。図１等から分かるように、本発明にかかる配線基板１は、複合積層部６を基板コア部２上に形成するときに使ったガイド貫通孔７０ｈが残存するが、両端が高分子材料誘電体層３Ｂ，３ｂで塞がれているのでガイド貫通孔７０ｈは外観に現れない。ガイド貫通孔７０ｈをきれいに塞ぐように高分子材料誘電体層３Ｂ，３ｂを形成するには、フィルム状に成形した高分子材料をラミネートする方法が好適である。もちろん、ガイド貫通孔７０ｈが最終製品に残らないように、製品部分を取り囲む捨て代部分にガイド貫通孔７０ｈを形成する設計とすれば、上記の事項を一切考慮する必要がないので好ましいといえる。   The first and second polymer material dielectric layers 3B and 3b may be formed by laminating a polymer material previously formed into a film shape, or by applying and drying a liquid polymer material. Although the method can be formed, the former method is preferable. As can be seen from FIG. 1 and the like, in the wiring board 1 according to the present invention, the guide through hole 70h used when forming the composite laminated portion 6 on the substrate core portion 2 remains, but both ends are made of a polymer material dielectric. Since the layers 3B and 3b are closed, the guide through hole 70h does not appear on the appearance. In order to form the polymer material dielectric layers 3B and 3b so as to completely close the guide through hole 70h, a method of laminating a polymer material formed into a film shape is suitable. Of course, if the design is such that the guide through-hole 70h is formed in the margin portion surrounding the product portion so that the guide through-hole 70h does not remain in the final product, it can be said that there is no need to consider the above matters at all.

なお、図１に示す構成では、第二側配線積層部７が第一側配線積層部６６よりも厚みが小さく形成されていたが、図１５に示すように、第二配線積層部７の厚みをさらに増して第一側配線積層部とその厚みを同等にすることが可能である。このようにすると、配線基板製造時に基板に生ずる反りを軽減することができる。図１５において第二側配線積層部７は、厚みが増加された高分子材料誘電体層３３，３３’が、導体層４ａ’を介して複数層形成されている（ここでは２層であるが、複数の導体層を介して３層以上形成してもよい）。第二側配線積層部７の厚み増加に伴い、裏面側金属端子パッド１０’から該第二側配線積層部７内の配線層４ｙまでのビア深さが非常に大きくなる場合には、厚みが増加された高分子材料誘電体層を、上記３３，３３’のごとく導体層４ａ’を介して複数層に分けて形成することで、個々の高分子材料誘電体層ないのビアの深さを縮小でき、ビア形成時の欠陥発生（例えば充填不良など）等を効果的に抑制することができる。この場合、第二側配線積層部７内にて、配線層４ｙと裏面側金属端子パッド１０’との間に形成される、個々の厚みが増加された高分子材料誘電体層３３，３３’に随伴する導体層４ａ，４ａのパターン（ビアパッドのパターン）を同一のパターンに形成しておくとよい。   In the configuration shown in FIG. 1, the second-side wiring laminated portion 7 is formed to have a thickness smaller than that of the first-side wiring laminated portion 66. However, as shown in FIG. It is possible to make the thickness of the first side wiring laminated portion equal to that of the first side wiring laminated portion. If it does in this way, the curvature which arises in a board | substrate at the time of wiring board manufacture can be reduced. In FIG. 15, the second-side wiring laminated portion 7 is formed with a plurality of polymer material dielectric layers 33 and 33 ′ having increased thickness via the conductor layer 4a ′ (in this case, two layers). Three or more layers may be formed through a plurality of conductor layers). When the via depth from the back surface side metal terminal pad 10 ′ to the wiring layer 4 y in the second side wiring laminated portion 7 becomes very large as the thickness of the second side wiring laminated portion 7 increases, the thickness increases. By forming the increased polymer material dielectric layer into a plurality of layers via the conductor layer 4a ′ as in 33 and 33 ′, the via depth of each polymer material dielectric layer can be reduced. It is possible to reduce the size, and it is possible to effectively suppress the occurrence of defects during the formation of vias (for example, defective filling). In this case, the polymer material dielectric layers 33 and 33 ′ having increased individual thicknesses formed between the wiring layer 4 y and the back surface side metal terminal pad 10 ′ in the second side wiring laminated portion 7. The patterns of the conductor layers 4a and 4a (via pad patterns) associated with the same may be formed in the same pattern.

本発明の配線基板の一実施形態を示す断面図。Sectional drawing which shows one Embodiment of the wiring board of this invention. 図１の配線基板の製造工程を示す第１図。The 1st figure which shows the manufacturing process of the wiring board of FIG. 同じく第２図。Similarly in FIG. 同じく第３図。Similarly in FIG. 同じく第４図。FIG. 4 also. 同じく第５図。Similarly in FIG. 同じく第６図。Similarly in FIG. 同じく第７図。Similarly in FIG. 同じく第８図。Similarly in FIG. 同じく第９図。Similarly in FIG. 同じく第１０図。FIG. 10 also. 同じく第１１図。FIG. 11 also. 同じく第１２図。FIG. 12 also. 配線積層部の拡大断面図。The expanded sectional view of a wiring lamination part. 第二側配線積層部の変形例を示す拡大断面図。The expanded sectional view which shows the modification of a 2nd side wiring laminated part.

符号の説明Explanation of symbols

１ 配線基板
２ 基板コア部
３Ａ，３ａ，３Ｂ，３ｂ，３３ 高分子材料誘電体層
４Ａ ベース導体層
４Ｂ 第一導体層
４Ｃ 第二導体層
４Ｄ 第三導体層
５ セラミック誘電体層
６ 複合積層部
６６ 第一側配線積層部
７ 第二側配線積層部
１６ セラミック側切欠部
１７ セラミック側高分子材料充填部
１８ 導体側切欠部
１９Ｓ 第二導体側高分子材料充填部
２１ 連通切欠部
３４ ビア導体
３４ｈ ビア孔
５０ 転写元基板
６０ 第一積層体
７０ 第二積層体 DESCRIPTION OF SYMBOLS 1 Wiring board 2 Board | substrate core part 3A, 3a, 3B, 3b, 33 Polymer material dielectric layer 4A Base conductor layer 4B 1st conductor layer 4C 2nd conductor layer 4D 3rd conductor layer 5 Ceramic dielectric layer 6 Composite laminated part 66 1st side wiring laminated part 7 2nd side wiring laminated part 16 Ceramic side notch part 17 Ceramic side polymer material filling part 18 Conductor side notch part 19S 2nd conductor side polymer material filling part 21 Communication notch part 34 Via conductor 34h Via hole 50 Transfer source substrate 60 First laminate 70 Second laminate

Claims (10)

厚さ方向の上下に延びる導体が内部に形成された支持基体を有し、該支持基体の第一側と第二側とのそれぞれに高分子材料誘電体層と導体層とが積層された配線積層部が形成され、前記第一側に位置する第一側配線積層部にのみセラミック誘電体層を含むコンデンサが形成されてなるコンデンサ内蔵型の配線基板の製造方法であって、
前記支持基体側から高分子材料誘電体層とコンデンサの一方の電極をなす導体層とセラミック誘電体層とがこの順序で互いに接して積層された複合積層部を前記第一側配線積層部の一部として前記支持基体上に形成する工程と、
前記第二側に位置する第二側配線積層部を構成するべき前記高分子材料誘電体層を前記支持基体上に又は該支持基体に含まれる形で形成する工程と、
前記第二側に前記高分子材料誘電体層が露出した状態で前記第一側の前記複合積層部に層間接続用のビア導体を形成するためのビア孔を穿つ工程と、
前記第二側に前記高分子材料誘電体層が露出した状態で前記第一側に形成した前記ビア孔内を高分子材料に対して腐蝕力を有する薬液で洗浄する工程と、
前記ビア孔の内面に導体を形成して前記ビア導体となし、さらに、前記複合積層部に含まれる前記導体層を第一導体層として、前記セラミック誘電体層に対して前記第一導体層とは反対側から第二導体層を積層し、それら第一導体層、セラミック誘電体層及び第二導体層でコンデンサを形成する工程と、
前記薬液で面粗しされた前記第二側の前記高分子材料誘電体層を別の高分子材料誘電体層で被覆してそれら新旧の高分子材料誘電体層を合体させる工程と、
を含むことを特徴とする配線基板の製造方法。 A wiring having a support base in which a conductor extending vertically in the thickness direction is formed, and a polymer material dielectric layer and a conductor layer laminated on each of the first side and the second side of the support base A method of manufacturing a capacitor-embedded wiring board in which a multilayer part is formed, and a capacitor including a ceramic dielectric layer is formed only in the first-side wiring multilayer part located on the first side,
A composite laminated portion in which a polymer material dielectric layer, a conductor layer forming one electrode of a capacitor and a ceramic dielectric layer are laminated in this order from one side of the support base is formed as one of the first side wiring laminated portions. Forming on the support substrate as a part;
Forming the polymer material dielectric layer to constitute the second-side wiring laminated portion located on the second side on the support substrate or in a form included in the support substrate;
Forming a via hole for forming a via conductor for interlayer connection in the composite laminated portion on the first side with the polymer material dielectric layer exposed on the second side;
Cleaning the inside of the via hole formed on the first side with the chemical material having a corrosive power with respect to the polymer material with the polymer material dielectric layer exposed on the second side;
A conductor is formed on the inner surface of the via hole to form the via conductor, and the conductor layer included in the composite laminate portion is used as a first conductor layer, and the first conductor layer is formed with respect to the ceramic dielectric layer. Laminating a second conductor layer from the opposite side, forming a capacitor with these first conductor layer, ceramic dielectric layer and second conductor layer;
Coating the second polymer material dielectric layer roughened with the chemical solution with another polymer material dielectric layer and combining the old and new polymer material dielectric layers;
A method for manufacturing a wiring board, comprising: 前記高分子材料誘電体層を別の高分子材料誘電体層で被覆する工程は、高分子材料からなるフィルムをラミネートする工程又は液状の前記高分子材料を塗布する工程である請求項１記載の配線基板の製造方法。   2. The step of coating the polymer material dielectric layer with another polymer material dielectric layer is a step of laminating a film made of a polymer material or a step of applying the liquid polymer material. A method for manufacturing a wiring board. 第二側の前記高分子材料誘電体層を別の高分子材料誘電体層で被覆する工程と、第一側に新たな高分子材料誘電体層を形成する工程とを同時期に行ない、
ビア形成工程及びパターンメッキ工程によって他の導体層を作りこんでいくビルドアップ法により前記第一側配線積層部及び前記第二側配線積層部の形成を進める請求項１又は２記載の配線基板の製造方法。 Performing the step of coating the polymer material dielectric layer on the second side with another polymer material dielectric layer and the step of forming a new polymer material dielectric layer on the first side at the same time;
The wiring board according to claim 1 or 2, wherein the formation of the first side wiring laminated portion and the second side wiring laminated portion is advanced by a build-up method in which another conductor layer is formed by a via forming step and a pattern plating step. Production method. 前記複合積層部を形成する工程は、
転写元基板の一方の主表面上に前記セラミック誘電体層と前記導体層とをこの順序で形成して第一積層体を製造する第一積層体製造工程と、
前記支持基体の主表面上に前記高分子材料誘電体層を形成して第二積層体を製造する第二積層体製造工程と、
前記第一積層体の前記導体層と前記第二積層体の前記高分子材料誘電体層とを貼り合わせる貼り合わせ工程と、
前記転写元基板を前記セラミック誘電体層から除去する転写元基板除去工程と、をこの順序で実施する工程である請求項１ないし請求項３のいずれか１項に記載の配線基板の製造方法。 The step of forming the composite laminate portion includes
A first laminate manufacturing process for manufacturing the first laminate by forming the ceramic dielectric layer and the conductor layer in this order on one main surface of the transfer source substrate;
A second laminate production step of producing the second laminate by forming the polymer material dielectric layer on the main surface of the support substrate;
A bonding step of bonding the conductor layer of the first laminate and the polymer material dielectric layer of the second laminate;
4. The method of manufacturing a wiring board according to claim 1, wherein the transfer source substrate removing step of removing the transfer source substrate from the ceramic dielectric layer is performed in this order. 5. 前記第一積層体製造工程は、転写元基板の一方の主表面上に形成された前記セラミック誘電体層に、面内方向に層の一部が切り欠かれたセラミック側切欠部をパターニング形成するセラミック側切欠部パターニング工程と、該パターニング後のセラミック誘電体層上に前記導体層を形成する導体層形成工程と、該導体層に対し面内方向に層の一部が切り欠かれた導体側切欠部を前記セラミック側切欠部に連通するようにパターニング形成する導体側切欠部パターニング工程とを含み、
前記貼り合せ工程において、前記セラミック側切欠部と、これに連通する前記導体側切欠部とからなる連通切欠部が形成された前記第一積層体に対し、当該連通切欠部の開口側の主表面に、前記高分子材料誘電体層が未硬化又は半硬化の状態の前記第二積層体を、当該高分子材料誘電体層の主表面を重ね合わせ、その状態でそれら第一積層体及び第二積層体を積層方向に加圧して、前記高分子材料誘電体層を構成する未硬化又は半硬化の状態の高分子材料を前記連通切欠部に圧入充填し、その後該高分子材料を硬化させる請求項４記載の配線基板の製造方法。 In the first laminate manufacturing process, a ceramic-side cut-out portion in which a part of the layer is cut out in an in-plane direction is patterned on the ceramic dielectric layer formed on one main surface of the transfer source substrate. Ceramic side notch patterning step, conductor layer forming step of forming the conductor layer on the patterned ceramic dielectric layer, and the conductor side with a part of the layer cut away in the in-plane direction with respect to the conductor layer A conductor side notch patterning step of patterning the notch portion so as to communicate with the ceramic side notch portion,
In the laminating step, the main surface on the opening side of the communication cutout portion is formed on the first laminate in which the communication cutout portion including the ceramic side cutout portion and the conductor side cutout portion communicating with the ceramic cutout portion is formed. The polymer material dielectric layer is uncured or semi-cured, and the main surface of the polymer material dielectric layer is superimposed on the first laminate and the second laminate. Claims in which the laminate is pressed in the laminating direction to press-fill the uncured or semi-cured polymer material constituting the polymer material dielectric layer into the continuous cutout portion, and then the polymer material is cured. Item 5. A method for manufacturing a wiring board according to Item 4. 前記貼り合せ工程において前記連通切欠部に前記高分子材料を圧入し硬化させることにより、前記セラミック側切欠部を充填するセラミック側高分子材料充填部を、前記転写元基板の主表面により前記セラミック誘電体層と面一化した形で形成し、その後前記転写元基板除去工程を実施し、
前記ビア孔を穿つ工程は、前記セラミック側高分子材料充填部に対し、前記転写元基板を除去することにより露出した主表面側から前記ビア孔をレーザー加工により形成する工程とされる請求項５記載の配線基板の製造方法。 In the laminating step, the polymer material is press-fitted into the communicating cutout and cured, so that the ceramic-side polymer material-filled portion filling the ceramic-side cutout is made to pass through the ceramic dielectric by the main surface of the transfer source substrate. Formed in a form that is flush with the body layer, and then performs the transfer source substrate removal step,
The step of forming the via hole is a step of forming the via hole by laser processing from the main surface side exposed by removing the transfer source substrate in the ceramic-side polymer material filling portion. The manufacturing method of the wiring board as described. 前記ビア孔を穿つ工程は、前記導体側切欠部を充填する高分子材料が前記第一導体層との間に残る大きさを持ち、前記セラミック誘電体層、前記第一導体層及び前記高分子材料誘電体層をこの順序で貫くように前記ビア孔を形成する工程である請求項６記載の配線基板の製造方法。   The step of forming the via hole has a size in which the polymer material filling the conductor-side cutout remains between the first conductor layer, the ceramic dielectric layer, the first conductor layer, and the polymer. 7. The method of manufacturing a wiring board according to claim 6, wherein the via hole is formed so as to penetrate the material dielectric layer in this order. 電子部品を実装するための配線基板であって、
厚さ方向の上下に延びる導体が内部に形成された支持基体を備え、
前記支持基体の第一側と第二側とのそれぞれに高分子材料誘電体層と導体層とが積層された配線積層部が形成されてなり、
前記第一側に位置する第一側配線積層部にのみセラミック誘電体層を含むコンデンサが形成されてなり、
前記第一側配線積層部は、前記支持基体側から高分子材料誘電体層とコンデンサの一方の電極をなす導体層とセラミック誘電体層とがこの順序で互いに接して積層された複合積層部を有し、コンデンサの他方の電極をなす導体層が前記セラミック誘電体層を被覆する形で形成されてなり、
前記第二側に位置する第二側配線積層部は、前記支持基体から数えて前記第一側の前記複合積層部に相当する層レベルにおいて、該複合積層部に含まれる前記高分子材料誘電体層よりも厚みが増加された高分子材料誘電体層を有することを特徴とする配線基板。 A wiring board for mounting electronic components,
A support base having conductors extending vertically in the thickness direction formed therein,
A wiring laminated portion in which a polymer material dielectric layer and a conductor layer are laminated on each of the first side and the second side of the support base is formed,
A capacitor including a ceramic dielectric layer is formed only in the first side wiring laminated portion located on the first side,
The first side wiring laminated portion includes a composite laminated portion in which a polymer material dielectric layer, a conductor layer forming one electrode of a capacitor, and a ceramic dielectric layer are laminated in contact with each other in this order from the support base side. And a conductor layer forming the other electrode of the capacitor is formed so as to cover the ceramic dielectric layer,
The second-side wiring laminated portion located on the second side is the polymer material dielectric contained in the composite laminated portion at a layer level corresponding to the composite laminated portion on the first side counted from the support base. A wiring board comprising a polymer material dielectric layer having a thickness increased from that of the layer. 前記第一側配線積層部と前記第二配線積層部との厚みを同等とする請求項８記載の配線基板。   The wiring board according to claim 8, wherein the first side wiring laminated portion and the second wiring laminated portion have the same thickness. 前記第二配線積層部において、前記厚みが増加された高分子材料誘電体層を導体層を介して複数層形成する請求項８又は９に記載の配線基板。
The wiring board according to claim 8 or 9, wherein, in the second wiring laminated portion, a plurality of polymer material dielectric layers having increased thicknesses are formed via a conductor layer.
JP2006040003A 2005-02-16 2006-02-16 Wiring board and manufacturing method therefor Pending JP2006261658A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006040003A JP2006261658A (en) 2005-02-16 2006-02-16 Wiring board and manufacturing method therefor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005039763 2005-02-16
JP2006040003A JP2006261658A (en) 2005-02-16 2006-02-16 Wiring board and manufacturing method therefor

Publications (1)

Publication Number Publication Date
JP2006261658A true JP2006261658A (en) 2006-09-28

Family

ID=37100488

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006040003A Pending JP2006261658A (en) 2005-02-16 2006-02-16 Wiring board and manufacturing method therefor

Country Status (1)

Country Link
JP (1) JP2006261658A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010087499A (en) * 2008-09-30 2010-04-15 Ibiden Co Ltd Method of manufacturing capacitor device
US10362677B2 (en) 2016-02-03 2019-07-23 Fujitsu Limited Capacitor built-in multilayer wiring substrate and manufacturing method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010087499A (en) * 2008-09-30 2010-04-15 Ibiden Co Ltd Method of manufacturing capacitor device
US10362677B2 (en) 2016-02-03 2019-07-23 Fujitsu Limited Capacitor built-in multilayer wiring substrate and manufacturing method thereof
US10701808B2 (en) 2016-02-03 2020-06-30 Fujitsu Limited Capacitor built-in multilayer wiring substrate and manufacturing method thereof

Similar Documents

Publication Publication Date Title
WO2006070807A1 (en) Wiring board and wiring board manufacturing method
US9893016B2 (en) Multilayer wiring board having wiring structure for mounting multiple electronic components and method for manufacturing the same
US8908387B2 (en) Wiring board and method for manufacturing the same
JP2006190953A (en) Printed circuit board with built-in chip by plating and its manufacturing method
KR20080033069A (en) Substrate with built-in electronic component and method for manufacturing the same
JP2007208263A (en) Method for manufacturing printed-circuit substrate with built-in thin-film capacitor
JP6795137B2 (en) Manufacturing method of printed circuit board with built-in electronic elements
JP2015053350A (en) Board having built-in capacitor, method of manufacturing the same and semiconductor device using the same
JPWO2014162478A1 (en) Component built-in substrate and manufacturing method thereof
JP3441368B2 (en) Multilayer wiring board and manufacturing method thereof
JP6084283B2 (en) Component built-in substrate and manufacturing method thereof
TW201444440A (en) Printed circuit board and fabricating method thereof
KR100752017B1 (en) Manufacturing Method of Printed Circuit Board
JP2006351778A (en) Manufacturing method of wiring board
KR100704922B1 (en) Pcb using paste bump and method of manufacturing thereof
JP4746423B2 (en) Wiring board built-in capacitor manufacturing method and wiring board built-in capacitor
JP2006261658A (en) Wiring board and manufacturing method therefor
JP2005159330A (en) Method of manufacturing multilayer circuit board and multilayer circuit board manufactured by the same, and board with semiconductor chip mounted thereon and semiconductor package using the same
JP2001352007A (en) Multilayer interconnection board, its manufacturing method, and connection structure using the same
JP2002252436A (en) Double-sided laminate and its manufacturing method
JP2005123547A (en) Interposer and multilayer printed wiring board
JP2013080823A (en) Printed wiring board and manufacturing method of the same
JP4667070B2 (en) Wiring board and method of manufacturing wiring board
JP2006270079A (en) Wiring board and method of manufacturing same
JP4825012B2 (en) Wiring board manufacturing method