JP2006261552A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 回路の高密度化等に伴う配線層の微細化傾向にあって、配線の信頼性を一層高めることのできる半導体装置の提供。
【解決手段】 半導体基板1上に導電性を有する配線層2が形成され、この配線層2上にパッシベーション層3が覆い形成される半導体装置において、パッシベーション層3を、応力緩衝層4を介して配線層2上に覆い形成する。導電性を有する応力緩衝層4を、熱膨張係数が配線層2及びパッシベーション層3の各熱膨張係数の中間値を示し(第1要素)、かつ金との化学反応性の低い(第2要素)導電材料とした。応力緩衝層4の第1要素により、温度サイクルによって配線層2に生じる熱応力の影響をパッシベーション層3が受けにくくなり、パッシベーション層3の亀裂、配線層不良の発生が防止され、第2要素により、ボンディング時における金ワイヤ71との金属間化合物の生成、ボンディング不良の発生が防止され、配線の信頼性が一層高められる。
【選択図】 図7

Description

本発明は、半導体基板上に導電性を有する配線層が形成され、その上方にパッシベーション層が覆い形成される半導体装置及びその製造方法に関するものである。
従来から、半導体基板の表面に形成された絶縁膜、例えばシリコン基板の表面に形成された酸化シリコン等の絶縁膜上に、導電性を有する金属(アルミニウム)配線層が形成される半導体装置がある。
このような半導体装置においては、上記金属配線層の形成後に、その表面を機械的損傷、化学薬品等による化学的損傷や静電破壊等の電気的損傷から保護し、あるいはその金属配線層に導通する半導体素子を静電破壊等の電気的損傷から保護するために、パッシベーション層が覆い形成される。
このパッシベーション層は、シリコン窒化膜等からなるが、その下部に存在する厚くて広い金属配線層から受ける応力が小さく、亀裂が入りやすい。特に、パッケージング工程等で外部衝撃を受けると、パッシベーション層に亀裂が入り、金属配線層を破断させる虞がある。このため従来、上記亀裂の防止用に、上記金属配線層及びパッシベーション層相互間に応力緩和層を介在させた半導体装置が提案された(特許文献1参照)。
特開2003−297824号公報(段落[0003]〜[0007],[0014],[0015])
特許文献1に記載の半導体装置によれば、応力緩和層が、金属配線層によるパッシベーション層での応力を、高い硬度を有しながら緩和するので、パッケージング工程でパッシベーション層に亀裂が入ることを防止できる。しかし、パッシベーション層の亀裂発生の要因は上記のような外部衝撃のみならず、その他の要因からも生じ得るが、特許文献1に開示された技術では、これについて何ら配慮がされていなかった。
その一方で、車載用等に用いられる半導体装置は、近年、大電流で駆動する傾向が高まり、したがってその配線層での局所的な発熱量も増加してきた。
このため配線層は、上記パッシベーション層の亀裂発生に起因する亀裂等の不良を生じさせる危険が更に増した。また、配線に流す電流量の増大により、上記亀裂等の不良の発生を含め、配線の信頼性を低下させる要因を増大させ、したがって従来、配線の信頼性を一層高めることのできる半導体装置が要望されていた。
本発明は、上記のような要望に鑑みなされたもので、配線に流す電流量の増大化に伴い、配線の信頼性を一層高めることのできる半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、特許請求の範囲の請求項1に記載の発明は、半導体基板上に導電性を有する配線層が形成され、この配線層上にパッシベーション層が覆い形成される半導体装置において、前記パッシベーション層は導電性を有する応力緩衝層を介して前記配線層上の少なくとも一部の領域に覆い形成され、前記応力緩衝層は、熱膨張係数が前記配線層及びパッシベーション層の各熱膨張係数の中間値を示し、かつ金との化学反応性の低い導電材料からなることを特徴とする。
特許請求の範囲の請求項2に記載の発明は、請求項1に記載の発明において、前記応力緩衝層は半導体基板の厚さ方向に異なる熱膨張係数の導電材料から形成されており、パッシベーション層側に位置する導電材料の熱膨張係数が配線層側に位置する導電材料の熱膨張係数よりも小さことを特徴とする。
特許請求の範囲の請求項3に記載の発明は、請求項1又は2に記載の発明において、前記応力緩衝層は、複数層からなり、各応力緩衝層の熱膨張係数が、隣接する二層の各熱膨張係数の中間値を示す導電材料からなることを特徴とする。
特許請求の範囲の請求項4に記載の発明は、請求項1又は2に記載の発明において、前記応力緩衝層は、チタンを主成分とする単一層、又は配線層側に位置するニッケルを主成分とする層とパッシベーション層側に位置するチタンを主成分とする層との二層からなることを特徴とする。
特許請求の範囲の請求項5に記載の発明は、請求項1〜4のいずれかに記載の半導体装置において、前記配線層はアルミニウムを主成分とする層からなり、パッシベーション層は、シリコン窒化膜及び/又はシリコン酸化膜からなることを特徴とする。
特許請求の範囲の請求項6に記載の半導体装置の製造方法は、半導体基板上に導電性を有する配線層を形成する第1工程と、前記配線層上に、導電性を有すると共に金との化学反応性の低い応力緩衝層を形成する第2工程と、前記応力緩衝層上にパッシベーション層を形成する第3工程とを備え、前記応力緩衝層は、その熱膨張係数が前記配線層及びパッシベーション層の各熱膨張係数の中間値を有することを特徴とする。
特許請求の範囲の請求項1に記載の発明は、配線層上にパッシベーション層が覆い形成される半導体装置において、配線層及びパッシベーション層相互間に、熱膨張係数が配線層及びパッシベーション層の各熱膨張係数の中間値を示し、かつ金との化学反応性の低い導電材料からなる応力緩衝層を位置させた。これによれば、温度サイクルにより生じる熱応力によるパッシベーション層の亀裂発生を防止でき、したがって配線層の不良の発生を防止できる。また、金ワイヤボンディング時における金ワイヤとの金属間化合物の生成を防止でき、半導体装置の配線の信頼性を一層高めることができる。
同請求項2に記載の発明によれば、応力緩衝層が一層又は複数層の請求項1に記載の半導体装置を実現できる。応力緩衝層が一層であっても複数層であっても、パッシベーション層側に位置する導電材料の熱膨張係数が配線層側に位置する導電材料の熱膨張係数よりも小さければよい。
同請求項3に記載の発明によれば、応力緩衝層が複数層の請求項1又は2に記載の半導体装置を実現できる。この場合、各応力緩衝層を、その熱膨張係数が隣接する二層の各熱膨張係数の中間値を示す導電材料としたので、熱応力によるパッシベーション層の亀裂発生を有効に防止でき、したがって配線層の不良の発生を有効に防止でき、半導体装置の配線の信頼性を一層高めることができる。
同請求項4に記載の発明では、請求項1又は2に記載の発明において、応力緩衝層を、チタンを主成分とする単一層とし、又は配線層側に位置するニッケルを主成分とする層とパッシベーション層側に位置するチタンを主成分とする層との二層とした。これによれば、応力緩衝層が一層,二層いずれの構成であっても、金ワイヤボンディングが施される層は金との化学反応性の低いチタン層となり、金ワイヤとの金属間化合物の生成を防止できる。一般的な半導体装置において、金ワイヤボンディングが施されるアルミニウム層(膜)と比較した場合の、この請求項3に記載の発明による上記化合物の生成防止効果は極めて大である。また上記二層は、ニッケル層→チタン層の順で熱膨張係数が小さくなっており、この請求項3に記載の発明における、パッシベーション層の亀裂発生のより有効な防止効果を有し、配線の信頼性の向上を具体的に実現できる。
同請求項5に記載の発明では、請求項1〜4のいずれかに記載の発明において、配線層をアルミニウムを主成分とする層とし、パッシベーション層をシリコン窒化膜及び/又はシリコン酸化膜とした。これによれば、温度サイクルにより生じる熱応力によるパッシベーション層の亀裂発生をより有効に防止でき、したがって配線層の不良の発生を有効に防止できる。また、金ワイヤボンディング時における金ワイヤとの金属間化合物の生成をより有効に防止でき、したがって半導体装置の配線の信頼性を一層高めることができる。
同請求項6に記載の発明によれば、温度サイクルにより生じる熱応力によるパッシベーション層の亀裂発生を有効に防止でき、したがって配線層の不良の発生を有効に防止でき、また、金ワイヤボンディング時における金ワイヤとの金属間化合物の生成を防止でき、したがって配線の信頼性の高い半導体装置を製造できる。
以下、本発明の実施の形態を図面に基づき説明する。なお、各図間において、同一符号は同一又は相当部分を示す。
図1は、本発明による半導体装置の一実施形態の要部を示す断面図である。
この図において、1は、例えばMOS形トランジスタ等の半導体素子が形成されたシリコン基板等の半導体基板である。この半導体基板1上、より正確には基板表面に形成された絶縁膜上には、導電性を有する金属からなる配線層、ここではアルミニウムを主成分とする配線層(アルミニウム配線層)2が形成されている。
アルミニウム配線層2上には、このアルミニウム配線層2の表面を機械的損傷、化学的損傷や電気的損傷から保護し、あるいはそのアルミニウム配線層2に導通する上記半導体素子を静電破壊等の電気的損傷から保護するためのパッシベーション層3が覆い形成される。この場合、パッシベーション層3は導電性を有する応力緩衝層4を介してアルミニウム配線層2上に覆い形成される。パッシベーション層3がアルミニウム配線層2上を覆う領域は、同配線層2の一部であってもよい。
上記応力緩衝層4は、その熱膨張係数がアルミニウム配線層2及びパッシベーション層3の各熱膨張係数の中間値を示し、かつ、金(Au)との化学反応性の低い導電材料からなる。
この応力緩衝層4は、金ワイヤボンディングが施され、金ワイヤと配線層2とを電気的に接続させる導電体として機能させることから、上記のように導電性を有する。
またこの応力緩衝層4が、アルミニウム配線層2及びパッシベーション層3のいずれにも密着して積層形成されることは勿論である。
上記のように応力緩衝層4が、その熱膨張係数を配線層2及びパッシベーション層3の各熱膨張係数の中間値を示し、かつ、金との化学反応性の低い導電材料で形成したことによれば、半導体装置の配線の信頼性を一層高めることができる。
すなわち、応力緩衝層4の熱膨張係数を、配線層2及びパッシベーション層3の各熱膨張係数の中間値としたので、アルミニウム配線層2及びパッシベーション層3間において生じる熱応力が緩和される。したがって、本半導体装置の製造工程における温度サイクル時に生じる上記熱応力によるパッシベーション層3の亀裂発生を防止でき、したがって配線層の不良の発生を防止できる。また、金ワイヤボンディングが施される応力緩衝層4を、金との化学反応性の低い導電材料で形成したので、金ワイヤボンディング時における金ワイヤとの金属間化合物の生成を防止できる。上記化合物は、導電性を低下させ、あるいはボンディング不良の要因となるものであり、この化合物の生成を防止できることによれば、上記配線層の不良発生の防止効果と相俟って、通電量の増大化傾向にある配線の信頼性を一層高めることができる。
なお上記応力緩衝層4は、単一層のみならず複数層で形成してもよく、複数層で形成するときは、各応力緩衝層4の熱膨張係数が、隣接する二層の各熱膨張係数の中間値を示す導電材料からなる。
ここで、隣接する二層とは、当該応力緩衝層4の直上、直下の二層を指す。具体的には、最下層(第1層目)の応力緩衝層4につきアルミニウム配線層2と第2層目の応力緩衝層4、また、中間層の応力緩衝層4につきその直上、直下の2つの応力緩衝層4,4、更に、最上層の応力緩衝層4につきその直下の応力緩衝層4とパッシベーション層3の二層を指す。応力緩衝層4は、上記のような二層の各熱膨張係数の中間値を示す熱膨張係数を有する導電材料からなる。
本実施形態では、応力緩衝層4はアルミニウム配線層2側に位置する、ニッケルを主成分とする層(ニッケル層)41と、パッシベーション層3側に位置する、チタンを主成分とする層(チタン層)42との二層からなる。
応力緩衝層4を、ニッケル層41、チタン層42としたのは、これらの熱膨張係数はいずれもアルミニウム配線層2の熱膨張係数より小さく、シリコン窒化膜やシリコン酸化膜、あるいはそれらの積層膜からなるパッシベーション層(P・SiN/P・SiO層)3の熱膨張係数より大きいからである。つまり熱膨張係数が、アルミニウム配線層2、応力緩衝層4及びパッシベーション層3の順で漸減する積層形態となるからである。
図2は、上記の各層2,41,42,3を形成するアルミニウム、ニッケル及びチタンの各合金(図中、Al,Ni,Tiで表す)、並びにシリコン窒化膜/シリコン酸化膜(図中、P・SiN/P・SiOで表す)の熱膨張係数の一例を示す図である。
この図によれば、アルミニウム配線層2:Al→応力緩衝層4(ニッケル層41:Ni、チタン層42:Ti)→パッシベーション層3(シリコン窒化膜:P・SiN/シリコン酸化膜:P・SiO)の順で熱膨張係数が小さくなっているのが分かる。
以上の積層形態によると応力緩衝層4により、アルミニウム配線層2及びパッシベーション層3間において生じる熱応力が有効に緩和されるので、本半導体装置の製造工程における温度サイクル時に生じる上記熱応力によるパッシベーション層3の亀裂発生を有効に防止でき、したがって配線層2の不良の発生を確実に防止できる。
上記のように応力緩衝層4を、ニッケル層41及びチタン層42の二層とした場合において、ニッケル層41をアルミニウム配線層2側に位置させ、チタン層42をパッシベーション層3側に位置させたのは、ニッケル層41の熱膨張係数がチタン層42の熱膨張係数より大きいからである。つまり、共に応力緩衝層4であり、熱応力の緩衝に用いるニッケル層41及びチタン層42の個々の熱膨張係数を含めても、アルミニウム配線層2からパッシベーション層3に向かう全層2,41,42,3を通して、この順で漸減する積層形態となるからである(図2参照)。
これによると、応力緩衝層4(ニッケル層41,チタン層42)における、アルミニウム配線層2及びパッシベーション層3間に生じる熱応力をより有効に緩和させ得、上記温度サイクル時に生じる上記熱応力によるパッシベーション層3の亀裂発生をより有効に防止でき、したがって配線層2の不良の発生を確実に防止できる。
特に、半導体装置の主配線層をなすアルミニウム配線層2の全面をニッケル層41,チタン層42で覆うことによれば、温度サイクルで生じるアルミニウム配線層2の体積変動が有効に抑制される。また、パッシベーション層3に近づくにしたがい、各層41,42の熱膨張係数を徐々に小さくした(チタン層42をパッシベーション層3側にした)ことによれば、アルミニウム配線層2のストレスマイグレーションが抑制され、これらの効果によって、パッシベーション層3は、その剥離が防止され、亀裂発生が防止される。
応力緩衝層4の応力方向は、アルミニウム配線層2の応力方向(引張応力)と同じであることが望ましいが、本実施形態においては、ニッケル層41及びチタン層42共に引張応力であってアルミニウム配線層2と同じであり、温度サイクル時にアルミニウム配線層2に与えるストレスは小さい。
本実施形態において、チタン層42をパッシベーション層3側に位置させたのは、上記のように熱応力によるパッシベーション層3の亀裂発生をより有効に防止することに加えて、次のような利点を有するからである。
すなわち、半導体装置の製造工程には、金ワイヤと配線層2とを電気的に接続させるための金ワイヤボンディング工程を含むが、一般的に配線層2として用いられるアルミニウムはワイヤボンディング時に加熱される温度である200℃程度から反応が活性化され、一方、チタンが活性化するのは600℃程度であって、チタン層42は金との化学反応性の低い導電材料として好適である。したがって、パッシベーション層の直下にチタン層42が位置するように積層形成されている。
これによると、パッシベーション層3の一部が除去され露出されて金ワイヤボンディングが施される対象はチタン層42、つまり金との化学反応性の低い導電材料となり、金ワイヤボンディング時における金ワイヤとの金属間化合物の生成を防止できる。したがって、上記配線層2の不良発生の防止効果と相俟って、通電量の増大化傾向にある配線の信頼性を一層高めることができる。
なお応力緩衝層4は、金ワイヤボンディングが施され、金ワイヤと配線層2とを電気的に接続させる導電体として機能させることから、上記のように導電性を有する。
上述実施形態において、応力緩衝層4をなすニッケル層41及びチタン層42は共に導電性を有し、アルミニウム配線層2と金ワイヤとの電気的な接続を阻害することはなく、その一方で、両層41,42は副配線層としても機能するという利点がある。
更に、応力緩衝層4を二層構造とした場合に、ニッケル層41及びチタン層42を用いたことによれば、ニッケル層41はアルミニウム配線層2及びチタン層42のいずれに対しても、また、チタン層42はニッケル層41及びパッシベーション層3(シリコン窒化膜/シリコン酸化膜)のいずれに対しても、各々高い密着性をもって積層形成できる。
アルミニウム配線層2を覆う層をニッケル層41としたのは、これによる応力緩衝層4の形成と共に、アルミニウム配線層2の腐食耐性も向上させるためである。
応力緩衝層4を単一層で形成する場合には、チタン層42が選択されるが、これも上述した応力緩衝層4を層41,42の二層とした場合と同じ理由による。つまり、配線層2からパッシベーション層3に向かって順に熱膨張係数が減少する積層形態となることと、チタン層42は、金との化学反応性の低い導電材料として好適であることによる。
次に、本発明による半導体装置の製造方法の一実施形態を図3〜図6を参照して説明する。なお、図3〜図6は各製造工程における半導体装置の要部断面図である。
まず図3に示すように、半導体基板1上に、導電性を有する配線層、本実施形態ではアルミニウムを主成分とする配線層(アルミニウム配線層)2を形成する(第1工程)。
「アルミニウムを主成分とする」とは、純粋なアルミニウムだけではなく、シリコン(Si),銅(Cu),チタン(Ti)等を添加したアルミニウム合金であってもよいことを意味する。
アルミニウム配線層2の厚さ(膜厚)は、この配線層2がパワー配線である場合に3〜4μm程度である。アルミニウム配線層2は、例えばスパッタリングによって半導体基板1上に形成される。パターニング方法は、この種の半導体装置製造方法に用いられる方法であれば、そのいずれの方法を用いてもよい。
次に図4に示すように、第1工程で形成されたアルミニウム配線層2上に、導電性を有すると共に金との化学反応性の低い応力緩衝層4を形成する(第2工程)。
応力緩衝層4は、本実施形態では初めにニッケルを主成分とするニッケル層41をアルミニウム配線層2上に覆い形成し、次にそのニッケル層41上にチタンを主成分とするチタン層42を覆い形成した二層構造である。
本実施形態では、ニッケル層41,チタン層42のいずれもスパッタリングによって下方の層2,41上に形成(成膜)している。ニッケル層41,チタン層42の厚さ(膜厚)は、各々数百nm〜1μm程度とされるが、ニッケル層41は熱応力が大きいのでできるだけ薄い方が望ましい。具体的には、装置製造環境での温度サイクル下においてテストを行い、後述するパッシベーション層3の亀裂の発生状況によって各層41,42の厚さが決められる。
続いて図5に示すように、応力緩衝層4(ニッケル層41,チタン層42)のパターニングを行う。
パターニング方法は、図3におけるアルミニウム配線層2と同様、この種の半導体装置製造方法に用いられる方法であれば、そのいずれの方法を用いてもよい。ここでは、応力緩衝層4として残しておきたい応力緩衝層部分の表面にレジスト51を塗布し、不要な応力緩衝層4部分を除去した後、上記レジスト51を除去して所望の応力緩衝層パターン(平面パターン)を得ている。図5は、不要な応力緩衝層4部分の除去後であって、レジスト51の除去前の状態を示している。
最後に図6に示すように、応力緩衝層4上、詳しくはチタン層42上にパッシベーション層3を形成し(第3工程)、本実施形態における半導体装置の製造を終える。
パッシベーション層3は、例えばスパッタリングによって応力緩衝層4上に形成される。パッシベーション層3がアルミニウム配線層2上を覆う領域は、同配線層2の一部であってもよい。
ここで、応力緩衝層4はニッケル層41,チタン層42からなり、その熱膨張係数はアルミニウム配線層2及びパッシベーション層3の各熱膨張係数の中間値を有している。
また、パッシベーション層3が除去され露出されて金ワイヤボンディングが施される対象はチタン層42となっている。つまり、金との化学反応性の低い導電材料となり、金ワイヤとの金属間化合物の生成は防止されることになる。
本発明は、半導体装置において、その基板1上に形成される配線層2及びパッシベーション層3部分に係るものであり、この部分についてのみの製造工程を説明したが、実際にはこの他、半導体素子等の回路要素の全てを形成して半導体装置の製造を終える。
金ワイヤボンディング後の本発明による半導体装置の一例を図7に示す。
図示するように、金ワイヤ71がボンディング(金ワイヤボンディング)される対象はチタン層42、つまり金との化学反応性の低い導電材料となっていて、ボンディング部分72に金ワイヤ71との金属間化合物の生成は見当たらない。
アルミニウム(アルミニウム配線層2)はボンディング時に加熱される温度である200℃程度から反応が活性化されるのに対して、チタン(チタン層42)はその3倍の600℃程度で活性化する。つまり、金ワイヤボンディング時にはチタン(チタン層42)は未だ活性化されてない。よって、配線の通電量の増大化に伴い、ボンディング部分72での発熱が増加する傾向にあるにも拘わらず、同ボンディング部分72での接合力を低下させる上記化合物の生成は防止される。
したがって、ボンディング部分72の導電性を低下させたり、ボンディング不良を引き起こすことはなく、上述したパッシベーション層3の亀裂発生による配線層2の不良発生の防止効果と相俟って、通電量の増大化傾向にある配線の信頼性を一層高めることができる。
なおパッシベーション層3は、ここでは図中上側のSiNパッシベーション層31と同下側のSiOパッシベーション層32との二層構造を例示している。
上述実施形態では、応力緩衝層4をニッケル層41及びチタン層42としたが、これのみに限らない。
応力緩衝層4は、導電性を有すると共に、その熱膨張係数が配線層2及びパッシベーション層3の各熱膨張係数の中間値を示し、かつ金との化学反応性の低い導電材料であればそのいずれでもよい。この場合、応力緩衝層4が配線層2及びパッシベーション層3のいずれに対しても密着して積層形成されることは勿論である。
例えば、配線層2が23ppm/℃程度の熱膨張係数をもつアルミニウム合金からなり、パッシベーション層3が2ppm/℃程度の熱膨張係数をもつシリコン窒化膜P・SiNやシリコン酸化膜P・SiOからなる場合には、熱膨張係数がおよそ10〜20ppm/℃であって、上記アルミニウム合金との密着性が高い導電材料からなる層であれば、上記ニッケル層41に代わる応力緩衝層として好適である。また、熱膨張係数がおよそ10ppm/℃未満であって、パッシベーション層3と上記ニッケル層41に代わる応力緩衝層との密着性が各々高い導電材料からなる層(薄膜)であれば、上記チタン層42に代わる応力緩衝層として好適である。この場合、ニッケル層41、チタン層42に代わる応力緩衝層が共に導電性を有し、チタン層42に代わる応力緩衝層については金との化学反応性の低い導電材料からなる層であることは勿論である。
また応力緩衝層4を、例えばニッケル層41又はチタン層42等の単一層で形成する場合に、主成分(NiやTi等)は変えることなく、その組成、成分比等を半導体基板1の厚さ方向で変え、同厚さ方向に複数種の異なる熱膨張係数の導電材料が単一層中に形成されるようにしてもよい。更に、このような構成の応力緩衝層4を半導体基板1の厚さ方向に複数層形成するようにしてもよい。いずれにしても、応力緩衝層4は導電性を有すること、また、パッシベーション層3側に位置する導電材料の熱膨張係数が配線層2側に位置する導電材料の熱膨張係数よりも小さく形成されること、更に、金ワイヤボンディングが施される対象となる導電材料については金との化学反応性の低い導電材料から形成されることは勿論である。
本発明による半導体装置の一実施形態の要部を示す断面図である。 図1に示す半導体装置の各層の熱膨張係数の一例を示す図である。 同上半導体装置の製造方法の一実施形態の工程説明図(その1)である。 同じく工程説明図(その2)である。 同じく工程説明図(その3)である。 同じく工程説明図(その4)である。 金ワイヤボンディング後の本発明による半導体装置の一例を示す断面図である。
符号の説明
1:半導体基板、2:アルミニウム配線層、3:パッシベーション層、4:応力緩衝層、41:ニッケル層(応力緩衝層)、42:チタン層(応力緩衝層)、71:金ワイヤ、72:ボンディング部分。

Claims (6)

  1. 半導体基板上に導電性を有する配線層が形成され、この配線層上にパッシベーション層が覆い形成される半導体装置において、
    前記パッシベーション層は導電性を有する応力緩衝層を介して前記配線層上の少なくとも一部の領域に覆い形成され、
    前記応力緩衝層は、熱膨張係数が前記配線層及びパッシベーション層の各熱膨張係数の中間値を示し、かつ金との化学反応性の低い導電材料からなることを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記応力緩衝層は半導体基板の厚さ方向に異なる熱膨張係数の導電材料から形成されており、パッシベーション層側に位置する導電材料の熱膨張係数が配線層側に位置する導電材料の熱膨張係数よりも小さいことを特徴とする半導体装置。
  3. 請求項1又は2に記載の半導体装置において、
    前記応力緩衝層は、複数層からなり、各応力緩衝層の熱膨張係数が、隣接する二層の各熱膨張係数の中間値を示す導電材料からなることを特徴とする半導体装置。
  4. 請求項1又は2に記載の半導体装置において、
    前記応力緩衝層は、チタンを主成分とする単一層、又は配線層側に位置するニッケルを主成分とする層とパッシベーション層側に位置するチタンを主成分とする層との二層からなることを特徴とする半導体装置。
  5. 請求項1〜4のいずれかに記載の半導体装置において、
    前記配線層はアルミニウムを主成分とする層からなり、
    パッシベーション層は、シリコン窒化膜及び/又はシリコン酸化膜からなることを特徴とする半導体装置。
  6. 半導体基板上に導電性を有する配線層を形成する第1工程と、
    前記配線層上に、導電性を有すると共に金との化学反応性の低い応力緩衝層を形成する第2工程と、
    前記応力緩衝層上にパッシベーション層を形成する第3工程とを備え、
    前記応力緩衝層は、その熱膨張係数が前記配線層及びパッシベーション層の各熱膨張係数の中間値を有することを特徴とする半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010010324A (ja) * 2008-06-26 2010-01-14 Toshiba Corp 半導体装置及び半導体装置の製造方法
WO2016103936A1 (ja) * 2014-12-24 2016-06-30 シャープ株式会社 固体撮像素子、および固体撮像素子の製造方法
EP3046146A1 (en) * 2015-01-14 2016-07-20 Fuji Electric Co. Ltd. High breakdown voltage passive element and high breakdown voltage passive element manufacturing method

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010010324A (ja) * 2008-06-26 2010-01-14 Toshiba Corp 半導体装置及び半導体装置の製造方法
WO2016103936A1 (ja) * 2014-12-24 2016-06-30 シャープ株式会社 固体撮像素子、および固体撮像素子の製造方法
JPWO2016103936A1 (ja) * 2014-12-24 2017-08-03 シャープ株式会社 固体撮像素子、および固体撮像素子の製造方法
EP3046146A1 (en) * 2015-01-14 2016-07-20 Fuji Electric Co. Ltd. High breakdown voltage passive element and high breakdown voltage passive element manufacturing method
US10224390B2 (en) 2015-01-14 2019-03-05 Fuji Electric Co., Ltd. High breakdown voltage passive element and high breakdown voltage passive element manufacturing method
US10566410B2 (en) 2015-01-14 2020-02-18 Fuji Electric Co., Ltd. High breakdown voltage passive element

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