JP2006261382A - 多層配線板及びその製造方法 - Google Patents

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Abstract

【課題】配線密度を向上させることが可能な多層配線板、及び第１の内層配線と第２の内層配線との短絡部を絶縁基板間に形成した場合であっても、短絡部を除去することが可能な多層配線板の製造方法を提供する。
【解決手段】インターポーザ３は、絶縁基板３１ａ〜３１ｃを貫通する孔３１ｇを有する多層基板３１と、めっき膜３６ａが形成された電極パッド３６と、孔３１ｇが貫通している絶縁基板３１ａと絶縁基板３１ｂとの間に配置され、孔３１ｇの側面に接するとともに孔３１ｇに対応する形状の端部を有し、電極パッド３６に電気的に接続された内層配線４０ａと、孔３１ｇが貫通している絶縁基板３１ｂと絶縁基板３１ｃとの間に配置され、孔３１ｇの側面に接するとともに孔３１ｇに対応する形状の端部を有し、内層配線４０ａと電気的に分離され、内層配線４０ａが電気的に接続された電極パッド３６とは異なる電極パッド３６に電気的に接続された内層配線４０ｂとを備えている。
【選択図】図２

Description

本発明は、多層配線板及びその製造方法に関する。
従来から、半導体チップをインターポーザに搭載し、かつ半導体チップとインターポーザとをボンディングワイヤで電気的に接続した半導体装置が知られている。
ボンディングワイヤはインターポーザの電極パッドに接続されるが、ボンディングワイヤに対する電極パッドの接合性を向上させるため及び電極パッドの酸化防止のために電極パッドの表面にめっきを施すことがある。
このめっきは、電極パッドに電気的に接続された配線を、電解めっき用配線（以下、「めっき線」という。）に接続し、めっき線に電界を供給することにより行われている。ここで、電極パッドにめっきを施す際には、電極パッドに電界を供給することができればよいので、１本のめっき線に対し複数の配線を接続し、配線同士を電気的に短絡させた状態でめっきが行われている。これにより、めっき線の本数を低減させることができ、まためっき線の形成領域を低減させることができる。
しかしながら、このように配線同士を電気的に短絡させた状態で、めっきを行った場合、半導体チップの動作時に配線を信号用の配線として機能させるためには、めっき後に短絡している配線同士を電気的に分離しなければならない。
現在、インターポーザの表層において配線を電気的に短絡させているので、インターポーザの表層に形成されているソルダーレジストの開口を利用して、エッチングにより配線の短絡箇所を切断している。なお、めっき線に複数の配線をインターポーザの表層においてそれぞれ接続させることにより配線同士を電気的に短絡させ、その状態で電極パッドにめっきを施し、その後化学的研磨や機械的研磨を利用してめっき線を除去して、配線同士を電気的に分離する技術が開示されている（特許文献１参照）。
特開２００２−２１６２８３号公報
ところで、配線密度の上昇から、インターポーザの表層において全てのめっき線の形成領域を確保できないことがあり、インターポーザの内層においてもめっき線を形成するとともに内層に形成されためっき線に対し複数の配線を接続して、配線同士を電気的に短絡させて、電極パッドにめっきを施すことが望まれている。しかしながら、インターポーザの内層において、配線同士を電気的に短絡させた場合、上記方法により内層に存在する配線の短絡部を切断することは困難である。
本発明は、上記課題を解決するためになされたものである。即ち、配線密度を向上させることが可能な多層配線板、及び第１の内層配線と第２の内層配線との短絡部を絶縁基板間に形成した場合であっても、短絡部を除去することが可能な多層配線板の製造方法を提供することを目的とする。
本発明の一の態様によれば、複数の絶縁基板を積層して成り、少なくとも１以上の前記絶縁基板を貫通する孔を有する多層基板と、前記多層基板上に形成され、少なくとも一部にめっきが施された複数の電極パッドと、前記孔が貫通している前記絶縁基板と前記絶縁基板との間に配置され、前記孔の側面に接するとともに前記孔に対応する形状の端部を有し、前記電極パッドに電気的に接続された第１の内層配線と、前記孔が貫通している前記絶縁基板と前記絶縁基板との間に配置され、前記孔の側面に接するとともに前記孔に対応する形状の端部を有し、前記第１の内層配線と電気的に分離され、前記第１の内層配線が電気的に接続された前記電極パッドとは異なる前記電極パッドに電気的に接続された第２の内層配線とを具備することを特徴とする多層配線板が提供される。
本発明の他の態様によれば、複数の絶縁基板を積層して成る多層基板と、前記多層基板上に形成された複数の電極パッドと、前記絶縁基板と前記絶縁基板との間に配置され、前記電極パッドに電気的に接続された第１の内層配線と、前記絶縁基板と前記絶縁基板との間に配置され、前記第１の内層配線と接続されて前記第１の内層配線と電気的に短絡し、前記第１の内層配線が電気的に接続された前記電極パッドとは異なる前記電極パッドに電気的に接続された第２の内層配線と、前記第１及び第２の内層配線に電気的に接続された電解めっき用配線とを備える多層配線板の前記電解めっき用配線に電界を供給し、前記第１及び第２の内層配線を介して、前記電極パッドの表面にめっきを施す工程と、少なくとも１以上の前記絶縁基板を貫通する孔を形成し、前記第１の内層配線と前記第２の内層配線との短絡部を除去し、前記第１の内層配線と前記第２の内層配線とを電気的に分離する工程とを具備することを特徴とする多層配線板の製造方法が提供される。
本発明の一の態様による多層配線板によれば、配線密度を向上させることができる。本発明の他の態様による多層配線板の製造によれば、第１の内層配線と第２の内層配線との短絡部を絶縁基板間に形成した場合であっても、短絡部を除去することができる。
（第１の実施の形態）
以下、図面を参照しながら第１の実施の形態について説明する。図１は本実施の形態に係る半導体装置の模式的な垂直断面図であり、図２は本実施の形態に係るソルダーレジストを省略した状態のインターポーザの模式的な平面図である。
図１及び図２に示されるように、半導体装置１は、ＢＧＡ（Ball Grid Array）構造やＬＧＡ（Land Grid Array）構造ものである。本実施の形態では、ＰＦＢＧＡ（Plastic Fine pitch Ball Grid Array）構造の半導体装置について説明する。半導体装置１は、Ｓｉチップ等の半導体チップ２を備えている。半導体チップ２はインターポーザ３（多層配線板）上に接着剤４を介して搭載されており、また半導体チップ２はモールド樹脂５により覆われている。
インターポーザ３は、多層配線構造となっている。本実施の形態では、４層配線構造のインターポーザについて説明する。インターポーザ３は、複数枚、本実施の形態では３枚の絶縁基板３１ａ〜３１ｃを積層して成る多層基板３１を備えている。絶縁基板３１ａ〜３１ｃは、例えばガラスエポキシ基板或いはセラミック基板等から構成されており、それぞれ積層され、密着されている。
多層基板３１は、少なくとも１以上の絶縁基板３１ａ〜３１ｃを貫通する孔３１ｄ〜３１ｈを有している。本実施の形態では、全ての絶縁基板３１ａ〜３１ｃを貫通する孔３１ｄ〜３１ｈが多層基板３１に形成されている。孔３１ｄ〜３１ｈは、円柱状に形成されている。
絶縁基板３１ａの表面及び絶縁基板３１ｃの裏面には、複数の表層配線３２，３３、複数のめっき線３４、３５及び複数の電極パッド３６，３７が形成されている。表層配線３２は互いに異なる電極パッド３６にそれぞれ電気的に接続されている。電極パッド３６は例えばＡｕ等の金属から構成されたボンディングワイヤ６を介して半導体チップ２の電極パッド２ａに電気的に接続されており、電極パッド３７には半田ボール７がそれぞれ形成されている。電極パッド３６，３７の表面には、めっき膜３６ａ，３７ａが形成されている。
表層配線３２，３３は、一方の端部がそれぞれ孔３１ｄ，３１ｅ，３１ｆに接するとともにこの端部が孔３１ｄ，３１ｅ，３１ｆに対応する形状に形成された表層配線３２ａ〜３２ｄ，３２ｅ〜３２ｈ，３３ａ〜３３ｄを備えている。本実施の形態では孔３１ｄ〜３１ｆの断面形状は円形状となっているので、表層配線３２ａ〜３２ｄ，３２ｅ〜３２ｈ，３３ａ〜３３ｄの端部は円弧状になっている。表層配線３２ａ〜３２ｄと表層配線３２ｅ〜３２ｈと表層配線３３ａ〜３３ｄとの間、表層配線３２ａ〜３２ｄ間、表層配線３２ｅ〜３２ｈ間、表層配線３３ａ〜３３ｄ間は、互いに電気的に分離されている。
めっき線３４，３５は、電極パッド３６，３７の表面にめっき膜３６ａ，３７ａを形成する際に使用したものである。めっき線３４，３５の一方の端部は、それぞれ孔３１ｄ，３１ｅ，３１ｆの側面に接するとともに孔３１ｄ，３１ｅ，３１ｆに対応する形状に形成されている。即ち、めっき線３４，３５の端部は、表層配線３２ａ等の端部と同様に円弧状になっている。めっき線３４，３５の他方の端部は、絶縁基板３１ａ，３１ｃの外周縁部まで引き回されている。
絶縁基板３１ａの表面及び絶縁基板３１ｃの裏面には、表層配線３２，３３を覆うようにソルダーレジスト３８，３９が形成されている。ソルダーレジスト３８，３９には開口が形成されており、この開口からは電極パッド３６，３７が露出している。
絶縁基板３１ａと絶縁基板３１ｂとの間、絶縁基板３１ｂと絶縁基板３１ｃとの間には、複数の内層配線４０，４１及び複数のめっき線４２，４３が形成されている。内層配線４０，４１は、導電ビア４４、及び表層配線３２ａ〜３２ｄ，３２ｅ〜３２ｈ，３３ａ〜３３ｄ以外の表層配線３２を介して、それぞれ異なる電極パッド３６，３７に電気的に接続されている。
内層配線４０，４１は、一方の端部が孔３１ｇ，３１ｈに接するとともにこの端部が孔３１ｇ，３１ｈに対応する形状に形成された複数の内層配線４０ａ〜４０ｄ（第１の内層配線，第２の内層配線）及び複数の内層配線４１ａ〜４１ｄ（第１の内層配線，第２の内層配線）を備えている。内層配線４０ａ〜４０ｄ，４１ａ〜４１ｄの端部は、表層配線３２ａ等の端部と同様に円弧状になっている。内層配線４０ａ〜４０ｄと内層配線４１ａ〜４１ｄとの間、内層配線４０ａ〜４０ｄ間、及び内層配線４１ａ〜４１ｄ間は、互い電気的に分離されている。
めっき線４２，４３は、電極パッド３６，３７の表面にめっき膜３６ａ，３７ａを形成する際に使用したものである。めっき線４２，４３の一方の端部は、それぞれ孔３１ｇ，３１ｈの側面に接するとともに孔３１ｇ，３１ｈに対応する形状に形成されている。即ち、めっき線４２，４３の端部は、表層配線３２ａ等の端部と同様に円弧状になっている。めっき線４２，４３の他方の端部は、絶縁基板３１ｂ，３１ｃの外周縁部まで引き回されている。
このようなインターポーザ３は、以下のようにして製造することができる。図３は本実施の形態に係るインターポーザの製造工程を模式的に示した図である。
まず、表面に表層配線３２、めっき線３４、及び電極パッド３６が形成された絶縁基板３１ａと、表面に内層配線４０及びめっき線４２が形成された絶縁基板３１ｂと、表面に内層配線４１及びめっき線４３が形成され、裏面に表層配線３３及び電極パッド３７が形成された絶縁基板３１ｃとをこの順で積層する。
ここで、図３に示されるように絶縁基板３１ａの表面においては、表層配線３２ａ〜３２ｄは短絡部３２ｉで電気的に短絡しており、この短絡部３２ｉにはめっき線３４が接続されている。また、表層配線３２ｅ〜３２ｈは短絡部３２ｊで電気的に短絡しており、この短絡部３２ｊにはめっき線３４が接続されている。
絶縁基板３１ｂの表面においては、内層配線４０ａ〜４０ｄが短絡部４０ｅで電気的に短絡しており、この短絡部４０ｅにはめっき線４２が接続されている。なお、本実施の形態では、４本の内層配線４０ａ〜４０ｄが電気的に短絡しているが、少なくとも２本の内層配線４０ａ，４０ｂが電気的に短絡していればよい。
絶縁基板３１ｃの表面においては、内層配線４１ａ〜４１ｄが短絡部４１ｅで電気的に短絡しており、この短絡部４１ｅにはめっき線４３が接続されている。なお、本実施の形態では、４本の内層配線４１ａ〜４１ｄが電気的に短絡しているが、少なくとも２本の内層配線４１ａ，４１ｂが電気的に短絡していればよい。また、絶縁基板３１ｃの裏面においては、表層配線３３ａ〜３３ｄが短絡部３３ｅで電気的に短絡しており、この短絡部３３ｅにはめっき線４３が接続されている。なお、表層配線３２ａ〜３２ｄ、短絡部３２ｉ、及びめっき線３４等は一体的に形成されている。
次いで、絶縁基板３１ａの表面及び絶縁基板３１ｃの裏面に、電極パッド３６，３７が露出するように開口を有するソルダーレジスト３８，３９を形成する。その後、めっき線３４等に電界を供給して、表層配線３２，３３及び内層配線４０，４１を介して、電極パッド３６，３７の表面にめっきを施す。これによりめっき膜３６ａ，３７ａが形成される。
電極パッド３６，３７の表面にめっきを施した後、例えばドリルやレーザ等の穿設機構（図示せず）により、短絡部３２ｉ等が存在する位置に絶縁基板３１ａ〜３１ｃをそれぞれ貫通するように絶縁基板３１ａ側から孔３１ｄ〜３１ｈを形成する。これにより、短絡部３２ｉ等が除去され、表層配線３２ａ〜３２ｄ等、及び内層配線４０ａ〜４０ｄ等が互いに電気的に分離され、図２に示されるインターポーザ３が完成する。なお、孔３１ｄ〜３１ｆ形成後、インターポーザ３の表層に存在するめっき線３４，３５を除去してもよい。
本実施の形態では、めっき後に穿設機構により絶縁基板３１ａ〜３１ｃを貫通する孔３１ｇを形成し、短絡部４０ｅ，４１ｅを除去して、内層配線４０ａ〜４０ｄ間、内層配線４１ａ〜４１ｅ間をそれぞれ電気的に分離させることができるので、短絡部４０ｅ，４１ｅをインターポーザ３の内層に形成した場合であっても対応することができる。
本実施の形態では、電極パッド３６，３７の表面にめっきを施す際に、内層配線４０ａ〜４０ｄ等を電気的に短絡させているので、めっき線４２等の本数を低減させることができる。これにより、めっき線４２等の形成領域を低減させることができるので、より多くの内層配線４０等を形成することができ、配線密度を向上させることができる。
めっき線は半導体装置１の側面に露出しているため、汚染され易い。ここで、めっき線等が汚染されると、半導体チップの動作時に印加される電圧により、めっき線等を構成している金属がエレクトロマイグレーションにより移動して、配線が短絡してしまうおそれがある。これに対し、本実施の形態では、内層配線４０ａ〜４０ｄ或いは内層配線４１ａ〜４０ｄをそれぞれ電気的に短絡させることにより、めっき線４２等の本数を低減させることができるので、よりめっき線３４間の間隔等を広げることができ、より配線等の短絡を抑制することができる。
本実施の形態においては、短絡部３２ｉ等の短絡部が上下に重なり合っていないが、短絡部３２ｉ等が上下に重なり合うように表層配線３２ａ〜３２ｄ等を電気的に短絡させておけば、一度の孔形成により短絡部３２ｉ等を除去することができる。
（第２の実施の形態）
以下、図面を参照しながら第２の実施の形態について説明する。本実施の形態では、第１の内層配線と、第１の内層配線とは異なる絶縁基板間に配置された第２の内層配線とを導電ビアで電気的に接続し、めっき後導電ビアを除去して、第１の内層配線と第２の内層配線とを電気的に分離する例について説明する。なお、第１の実施の形態と重複する内容については省略することがある。図４は本実施の形態に係る半導体装置の模式的な垂直断面図であり、図５は本実施の形態に係るソルダーレジストを省略した状態のインターポーザの模式的な平面図である。
図４及び図５に示されるように、孔３１ｇの側面には、内層配線４０ａ〜４０ｄ（第１の内層配線）の他、内層配線４１ａ〜４１ｄ（第２の内層配線）の端部が接している。内層内線４１ａ〜４１ｄの端部は、孔３１ｇに対応する形状に形成されている。内層配線４０ａ〜４０ｄと内層配線４１ａ〜４１ｄとの間は、互いに電気的に分離されている。
このようなインターポーザ３は、以下のようにして製造することができる。図６は本実施の形態に係るインターポーザの製造工程を模式的に示した図である。
まず、表面に表層配線３２、めっき線３４、及び電極パッド３６が形成された絶縁基板３１ａと、表面に内層配線４０及びめっき線４２が形成された絶縁基板３１ｂと、表面に内層配線４１及びめっき線４３が形成され、裏面に表層配線３３及び電極パッド３７が形成された絶縁基板３１ｃとをこの順で積層する。
ここで、図６に示されるように内層配線４０ａ〜４０ｄの短絡部４０ｅと内層配線４１ａ〜４１ｄの短絡部４１ｅは、上下に重なり合っており、かつ内層配線４０ａ〜４０ｄと内層配線４１ａ〜４１ｄとは導電ビア４４ａを介して電気的に接続されている。即ち、内層配線４０ａ〜４０ｄと内層配線４１ａ〜４１ｄとは、互いに電気的に短絡している。なお、本実施の形態では、４本の内層配線４０ａ〜４０ｄと４本の内層配線４１ａ〜４１ｄが導電ビア４４ａを介して電気的に短絡しているが、少なくとも１本の内層配線４０ａと少なくとも１本の内層配線４１ａが電気的に短絡していればよい。
次いで、ソルダーレジスト３８，３９を形成し、その後、めっき線３４等に電界を供給して、表層配線３２，３３及び内層配線４０，４１を介して、電極パッド３６，３７の表面にめっきを施す。
電極パッド３６，３７の表面にめっきを施した後、穿設機構（図示せず）により、短絡部３２ｃ等が存在する位置に絶縁基板３１ａ〜３１ｃをそれぞれ貫通するように絶縁基板３１ａ側から孔３１ｄ〜３１ｇを形成する。これにより、短絡部４０ｅ，４１ｅ等と導電ビア４４ａが除去され、内層配線４０ａ〜４０ｄと内層配線４１ａ〜４１ｄとの間、内層配線４０ａ〜４０ｄ間、内層配線４１ａ〜４１ｄ間等が互いに電気的に分離され、図５に示されるインターポーザ３が完成する。
本実施の形態では、電極パッド３６，３７の表面にめっきを施す際に、絶縁基板３１ａ，３１ｂ間に配置された内層配線４０ａ〜４０ｄと、絶縁基板３１ｂ，３１ｃ間に配置された内層配線４１ａ〜４１ｄを導電ビア４４ａにより電気的に短絡させているので、よりめっき線４２，４３等の本数を低減させることができる。
本実施の形態では、内層配線４０ａ〜４０ｄの短絡部４０ｅと内層配線４１ａ〜４１ｄの短絡部４１ｅが上下に重なり合っているので、一度の孔形成により短絡部４０ｅ，４１ｅを除去することができる。なお、短絡部４０ｅと上下に重なり合うような位置に短絡部３２ｉ等を形成してもよい。
本発明は上記実施の形態の記載内容に限定されるものではなく、構造や材質、各部材の配置等は、本発明の要旨を逸脱しない範囲で適宜変更可能である。例えば、第１及び第２の形態では、表層配線３２ａ〜３２ｄ間、表層配線３２ｅ〜３２ｈ間，表層配線３３ａ〜３３ｄ間を電気的に短絡させているが、これらは電気的に短絡させなくともよい。この場合、孔３１ｄ，３１ｅ，３１ｆを形成する必要がない。
第１及び第２の実施の形態においては、絶縁基板３１ａ〜３１ｃを貫通するように絶縁基板３１ａ側から孔３１ｇを形成しているが、第１の実施の形態においては孔３１ｇは絶縁基板３１ａを貫通していればよく、また第２の実施の形態においては孔３１ｇは絶縁基板３１ａ，３１ｂを貫通していればよい。なお、絶縁基板３１ｃ側から孔３１ｇを形成する場合には、第１及び第２の実施の形態においては孔３１ｇは絶縁基板３１ｂ，３１ｃを貫通していればよい。
第１の実施の形態においては、絶縁基板３１ａ〜３１を貫通するように絶縁基板３１ａ側から孔３１ｈを形成しているが、孔３１ｈは絶縁基板３１ａ，３１ｂを貫通していれよい。なお、絶縁基板３１ｃ側から孔３１ｈを形成する場合には、孔３１ｈは絶縁基板３１ｃを貫通していればよい。
第１及び第２の実施の形態では、インターポーザ３について説明しているが、多層配線板であれば適用可能である。
第１の実施の形態に係る半導体装置の模式的な垂直断面図である。 第１の実施の形態に係るソルダーレジストを省略した状態のインターポーザの模式的な平面図である。 第１の実施の形態に係るインターポーザの製造工程を模式的に示した図である。 第２の実施の形態に係る半導体装置の模式的な垂直断面図である。 第２の実施の形態に係るソルダーレジストを省略した状態のインターポーザの模式的な平面図である。 第３の実施の形態に係るインターポーザの製造工程を模式的に示した図である。
符号の説明
１…半導体装置、２…半導体チップ、３…インターポーザ、３１…多層基板、３１ａ〜３１ｃ…絶縁基板、３２ａ〜３２ｈ，３３ａ〜３３ｄ…表層配線、３２ｉ，３２ｊ，３３ｅ，４０ｅ，４１ｅ…短絡部、３４，３５，４２，４３…めっき線、３６，３７…電極パッド、４０ａ〜４０ｄ，４１ａ〜４１ｄ…内層配線。

Claims (5)

  1. 複数の絶縁基板を積層して成り、少なくとも１以上の前記絶縁基板を貫通する孔を有する多層基板と、
    前記多層基板上に形成され、少なくとも一部にめっきが施された複数の電極パッドと、
    前記孔が貫通している前記絶縁基板と前記絶縁基板との間に配置され、前記孔の側面に接するとともに前記孔に対応する形状の端部を有し、前記電極パッドに電気的に接続された第１の内層配線と、
    前記孔が貫通している前記絶縁基板と前記絶縁基板との間に配置され、前記孔の側面に接するとともに前記孔に対応する形状の端部を有し、前記第１の内層配線と電気的に分離され、前記第１の内層配線が電気的に接続された前記電極パッドとは異なる前記電極パッドに電気的に接続された第２の内層配線と
    を具備することを特徴とする多層配線板。
  2. 前記第１の内層配線は、前記第２の内層配線が配置されている前記絶縁基板間と同一の前記絶縁基板間に配置されていることを特徴とする請求項１記載の多層配線板。
  3. 前記第１の内層配線は、前記第２の内層配線が配置されている前記絶縁基板間とは異なる前記絶縁基板間に配置されていることを特徴とする請求項１記載の多層配線板。
  4. 前記孔は前記多層基板を貫通していることを特徴とする請求項１乃至３のいずれか１項に記載の多層配線板。
  5. 複数の絶縁基板を積層して成る多層基板と、前記多層基板上に形成された複数の電極パッドと、前記絶縁基板と前記絶縁基板との間に配置され、前記電極パッドに電気的に接続された第１の内層配線と、前記絶縁基板と前記絶縁基板との間に配置され、前記第１の内層配線と接続されて前記第１の内層配線と電気的に短絡し、前記第１の内層配線が電気的に接続された前記電極パッドとは異なる前記電極パッドに電気的に接続された第２の内層配線と、前記第１及び第２の内層配線に電気的に接続された電解めっき用配線とを備える多層配線板の前記電解めっき用配線に電界を供給し、前記第１及び第２の内層配線を介して、前記電極パッドの表面にめっきを施す工程と、
    少なくとも１以上の前記絶縁基板を貫通する孔を形成し、前記第１の内層配線と前記第２の内層配線との短絡部を除去し、前記第１の内層配線と前記第２の内層配線とを電気的に分離する工程と
    を具備することを特徴とする多層配線板の製造方法。
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JP2010171351A (ja) * 2008-12-25 2010-08-05 Kyocera Corp 配線基板及び配線基板の製造方法並びにプローブカード

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009170561A (ja) * 2008-01-15 2009-07-30 Panasonic Corp 配線基板およびその製造方法
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