JP2006261382A - 多層配線板及びその製造方法 - Google Patents
多層配線板及びその製造方法 Download PDFInfo
- Publication number
- JP2006261382A JP2006261382A JP2005076723A JP2005076723A JP2006261382A JP 2006261382 A JP2006261382 A JP 2006261382A JP 2005076723 A JP2005076723 A JP 2005076723A JP 2005076723 A JP2005076723 A JP 2005076723A JP 2006261382 A JP2006261382 A JP 2006261382A
- Authority
- JP
- Japan
- Prior art keywords
- inner layer
- wiring
- hole
- layer wiring
- insulating substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
- H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
【課題】配線密度を向上させることが可能な多層配線板、及び第1の内層配線と第2の内層配線との短絡部を絶縁基板間に形成した場合であっても、短絡部を除去することが可能な多層配線板の製造方法を提供する。
【解決手段】インターポーザ3は、絶縁基板31a〜31cを貫通する孔31gを有する多層基板31と、めっき膜36aが形成された電極パッド36と、孔31gが貫通している絶縁基板31aと絶縁基板31bとの間に配置され、孔31gの側面に接するとともに孔31gに対応する形状の端部を有し、電極パッド36に電気的に接続された内層配線40aと、孔31gが貫通している絶縁基板31bと絶縁基板31cとの間に配置され、孔31gの側面に接するとともに孔31gに対応する形状の端部を有し、内層配線40aと電気的に分離され、内層配線40aが電気的に接続された電極パッド36とは異なる電極パッド36に電気的に接続された内層配線40bとを備えている。
【選択図】図2
【解決手段】インターポーザ3は、絶縁基板31a〜31cを貫通する孔31gを有する多層基板31と、めっき膜36aが形成された電極パッド36と、孔31gが貫通している絶縁基板31aと絶縁基板31bとの間に配置され、孔31gの側面に接するとともに孔31gに対応する形状の端部を有し、電極パッド36に電気的に接続された内層配線40aと、孔31gが貫通している絶縁基板31bと絶縁基板31cとの間に配置され、孔31gの側面に接するとともに孔31gに対応する形状の端部を有し、内層配線40aと電気的に分離され、内層配線40aが電気的に接続された電極パッド36とは異なる電極パッド36に電気的に接続された内層配線40bとを備えている。
【選択図】図2
Description
本発明は、多層配線板及びその製造方法に関する。
従来から、半導体チップをインターポーザに搭載し、かつ半導体チップとインターポーザとをボンディングワイヤで電気的に接続した半導体装置が知られている。
ボンディングワイヤはインターポーザの電極パッドに接続されるが、ボンディングワイヤに対する電極パッドの接合性を向上させるため及び電極パッドの酸化防止のために電極パッドの表面にめっきを施すことがある。
このめっきは、電極パッドに電気的に接続された配線を、電解めっき用配線(以下、「めっき線」という。)に接続し、めっき線に電界を供給することにより行われている。ここで、電極パッドにめっきを施す際には、電極パッドに電界を供給することができればよいので、1本のめっき線に対し複数の配線を接続し、配線同士を電気的に短絡させた状態でめっきが行われている。これにより、めっき線の本数を低減させることができ、まためっき線の形成領域を低減させることができる。
しかしながら、このように配線同士を電気的に短絡させた状態で、めっきを行った場合、半導体チップの動作時に配線を信号用の配線として機能させるためには、めっき後に短絡している配線同士を電気的に分離しなければならない。
現在、インターポーザの表層において配線を電気的に短絡させているので、インターポーザの表層に形成されているソルダーレジストの開口を利用して、エッチングにより配線の短絡箇所を切断している。なお、めっき線に複数の配線をインターポーザの表層においてそれぞれ接続させることにより配線同士を電気的に短絡させ、その状態で電極パッドにめっきを施し、その後化学的研磨や機械的研磨を利用してめっき線を除去して、配線同士を電気的に分離する技術が開示されている(特許文献1参照)。
特開2002−216283号公報
ところで、配線密度の上昇から、インターポーザの表層において全てのめっき線の形成領域を確保できないことがあり、インターポーザの内層においてもめっき線を形成するとともに内層に形成されためっき線に対し複数の配線を接続して、配線同士を電気的に短絡させて、電極パッドにめっきを施すことが望まれている。しかしながら、インターポーザの内層において、配線同士を電気的に短絡させた場合、上記方法により内層に存在する配線の短絡部を切断することは困難である。
本発明は、上記課題を解決するためになされたものである。即ち、配線密度を向上させることが可能な多層配線板、及び第1の内層配線と第2の内層配線との短絡部を絶縁基板間に形成した場合であっても、短絡部を除去することが可能な多層配線板の製造方法を提供することを目的とする。
本発明の一の態様によれば、複数の絶縁基板を積層して成り、少なくとも1以上の前記絶縁基板を貫通する孔を有する多層基板と、前記多層基板上に形成され、少なくとも一部にめっきが施された複数の電極パッドと、前記孔が貫通している前記絶縁基板と前記絶縁基板との間に配置され、前記孔の側面に接するとともに前記孔に対応する形状の端部を有し、前記電極パッドに電気的に接続された第1の内層配線と、前記孔が貫通している前記絶縁基板と前記絶縁基板との間に配置され、前記孔の側面に接するとともに前記孔に対応する形状の端部を有し、前記第1の内層配線と電気的に分離され、前記第1の内層配線が電気的に接続された前記電極パッドとは異なる前記電極パッドに電気的に接続された第2の内層配線とを具備することを特徴とする多層配線板が提供される。
本発明の他の態様によれば、複数の絶縁基板を積層して成る多層基板と、前記多層基板上に形成された複数の電極パッドと、前記絶縁基板と前記絶縁基板との間に配置され、前記電極パッドに電気的に接続された第1の内層配線と、前記絶縁基板と前記絶縁基板との間に配置され、前記第1の内層配線と接続されて前記第1の内層配線と電気的に短絡し、前記第1の内層配線が電気的に接続された前記電極パッドとは異なる前記電極パッドに電気的に接続された第2の内層配線と、前記第1及び第2の内層配線に電気的に接続された電解めっき用配線とを備える多層配線板の前記電解めっき用配線に電界を供給し、前記第1及び第2の内層配線を介して、前記電極パッドの表面にめっきを施す工程と、少なくとも1以上の前記絶縁基板を貫通する孔を形成し、前記第1の内層配線と前記第2の内層配線との短絡部を除去し、前記第1の内層配線と前記第2の内層配線とを電気的に分離する工程とを具備することを特徴とする多層配線板の製造方法が提供される。
本発明の一の態様による多層配線板によれば、配線密度を向上させることができる。本発明の他の態様による多層配線板の製造によれば、第1の内層配線と第2の内層配線との短絡部を絶縁基板間に形成した場合であっても、短絡部を除去することができる。
(第1の実施の形態)
以下、図面を参照しながら第1の実施の形態について説明する。図1は本実施の形態に係る半導体装置の模式的な垂直断面図であり、図2は本実施の形態に係るソルダーレジストを省略した状態のインターポーザの模式的な平面図である。
以下、図面を参照しながら第1の実施の形態について説明する。図1は本実施の形態に係る半導体装置の模式的な垂直断面図であり、図2は本実施の形態に係るソルダーレジストを省略した状態のインターポーザの模式的な平面図である。
図1及び図2に示されるように、半導体装置1は、BGA(Ball Grid Array)構造やLGA(Land Grid Array)構造ものである。本実施の形態では、PFBGA(Plastic Fine pitch Ball Grid Array)構造の半導体装置について説明する。半導体装置1は、Siチップ等の半導体チップ2を備えている。半導体チップ2はインターポーザ3(多層配線板)上に接着剤4を介して搭載されており、また半導体チップ2はモールド樹脂5により覆われている。
インターポーザ3は、多層配線構造となっている。本実施の形態では、4層配線構造のインターポーザについて説明する。インターポーザ3は、複数枚、本実施の形態では3枚の絶縁基板31a〜31cを積層して成る多層基板31を備えている。絶縁基板31a〜31cは、例えばガラスエポキシ基板或いはセラミック基板等から構成されており、それぞれ積層され、密着されている。
多層基板31は、少なくとも1以上の絶縁基板31a〜31cを貫通する孔31d〜31hを有している。本実施の形態では、全ての絶縁基板31a〜31cを貫通する孔31d〜31hが多層基板31に形成されている。孔31d〜31hは、円柱状に形成されている。
絶縁基板31aの表面及び絶縁基板31cの裏面には、複数の表層配線32,33、複数のめっき線34、35及び複数の電極パッド36,37が形成されている。表層配線32は互いに異なる電極パッド36にそれぞれ電気的に接続されている。電極パッド36は例えばAu等の金属から構成されたボンディングワイヤ6を介して半導体チップ2の電極パッド2aに電気的に接続されており、電極パッド37には半田ボール7がそれぞれ形成されている。電極パッド36,37の表面には、めっき膜36a,37aが形成されている。
表層配線32,33は、一方の端部がそれぞれ孔31d,31e,31fに接するとともにこの端部が孔31d,31e,31fに対応する形状に形成された表層配線32a〜32d,32e〜32h,33a〜33dを備えている。本実施の形態では孔31d〜31fの断面形状は円形状となっているので、表層配線32a〜32d,32e〜32h,33a〜33dの端部は円弧状になっている。表層配線32a〜32dと表層配線32e〜32hと表層配線33a〜33dとの間、表層配線32a〜32d間、表層配線32e〜32h間、表層配線33a〜33d間は、互いに電気的に分離されている。
めっき線34,35は、電極パッド36,37の表面にめっき膜36a,37aを形成する際に使用したものである。めっき線34,35の一方の端部は、それぞれ孔31d,31e,31fの側面に接するとともに孔31d,31e,31fに対応する形状に形成されている。即ち、めっき線34,35の端部は、表層配線32a等の端部と同様に円弧状になっている。めっき線34,35の他方の端部は、絶縁基板31a,31cの外周縁部まで引き回されている。
絶縁基板31aの表面及び絶縁基板31cの裏面には、表層配線32,33を覆うようにソルダーレジスト38,39が形成されている。ソルダーレジスト38,39には開口が形成されており、この開口からは電極パッド36,37が露出している。
絶縁基板31aと絶縁基板31bとの間、絶縁基板31bと絶縁基板31cとの間には、複数の内層配線40,41及び複数のめっき線42,43が形成されている。内層配線40,41は、導電ビア44、及び表層配線32a〜32d,32e〜32h,33a〜33d以外の表層配線32を介して、それぞれ異なる電極パッド36,37に電気的に接続されている。
内層配線40,41は、一方の端部が孔31g,31hに接するとともにこの端部が孔31g,31hに対応する形状に形成された複数の内層配線40a〜40d(第1の内層配線,第2の内層配線)及び複数の内層配線41a〜41d(第1の内層配線,第2の内層配線)を備えている。内層配線40a〜40d,41a〜41dの端部は、表層配線32a等の端部と同様に円弧状になっている。内層配線40a〜40dと内層配線41a〜41dとの間、内層配線40a〜40d間、及び内層配線41a〜41d間は、互い電気的に分離されている。
めっき線42,43は、電極パッド36,37の表面にめっき膜36a,37aを形成する際に使用したものである。めっき線42,43の一方の端部は、それぞれ孔31g,31hの側面に接するとともに孔31g,31hに対応する形状に形成されている。即ち、めっき線42,43の端部は、表層配線32a等の端部と同様に円弧状になっている。めっき線42,43の他方の端部は、絶縁基板31b,31cの外周縁部まで引き回されている。
このようなインターポーザ3は、以下のようにして製造することができる。図3は本実施の形態に係るインターポーザの製造工程を模式的に示した図である。
まず、表面に表層配線32、めっき線34、及び電極パッド36が形成された絶縁基板31aと、表面に内層配線40及びめっき線42が形成された絶縁基板31bと、表面に内層配線41及びめっき線43が形成され、裏面に表層配線33及び電極パッド37が形成された絶縁基板31cとをこの順で積層する。
ここで、図3に示されるように絶縁基板31aの表面においては、表層配線32a〜32dは短絡部32iで電気的に短絡しており、この短絡部32iにはめっき線34が接続されている。また、表層配線32e〜32hは短絡部32jで電気的に短絡しており、この短絡部32jにはめっき線34が接続されている。
絶縁基板31bの表面においては、内層配線40a〜40dが短絡部40eで電気的に短絡しており、この短絡部40eにはめっき線42が接続されている。なお、本実施の形態では、4本の内層配線40a〜40dが電気的に短絡しているが、少なくとも2本の内層配線40a,40bが電気的に短絡していればよい。
絶縁基板31cの表面においては、内層配線41a〜41dが短絡部41eで電気的に短絡しており、この短絡部41eにはめっき線43が接続されている。なお、本実施の形態では、4本の内層配線41a〜41dが電気的に短絡しているが、少なくとも2本の内層配線41a,41bが電気的に短絡していればよい。また、絶縁基板31cの裏面においては、表層配線33a〜33dが短絡部33eで電気的に短絡しており、この短絡部33eにはめっき線43が接続されている。なお、表層配線32a〜32d、短絡部32i、及びめっき線34等は一体的に形成されている。
次いで、絶縁基板31aの表面及び絶縁基板31cの裏面に、電極パッド36,37が露出するように開口を有するソルダーレジスト38,39を形成する。その後、めっき線34等に電界を供給して、表層配線32,33及び内層配線40,41を介して、電極パッド36,37の表面にめっきを施す。これによりめっき膜36a,37aが形成される。
電極パッド36,37の表面にめっきを施した後、例えばドリルやレーザ等の穿設機構(図示せず)により、短絡部32i等が存在する位置に絶縁基板31a〜31cをそれぞれ貫通するように絶縁基板31a側から孔31d〜31hを形成する。これにより、短絡部32i等が除去され、表層配線32a〜32d等、及び内層配線40a〜40d等が互いに電気的に分離され、図2に示されるインターポーザ3が完成する。なお、孔31d〜31f形成後、インターポーザ3の表層に存在するめっき線34,35を除去してもよい。
本実施の形態では、めっき後に穿設機構により絶縁基板31a〜31cを貫通する孔31gを形成し、短絡部40e,41eを除去して、内層配線40a〜40d間、内層配線41a〜41e間をそれぞれ電気的に分離させることができるので、短絡部40e,41eをインターポーザ3の内層に形成した場合であっても対応することができる。
本実施の形態では、電極パッド36,37の表面にめっきを施す際に、内層配線40a〜40d等を電気的に短絡させているので、めっき線42等の本数を低減させることができる。これにより、めっき線42等の形成領域を低減させることができるので、より多くの内層配線40等を形成することができ、配線密度を向上させることができる。
めっき線は半導体装置1の側面に露出しているため、汚染され易い。ここで、めっき線等が汚染されると、半導体チップの動作時に印加される電圧により、めっき線等を構成している金属がエレクトロマイグレーションにより移動して、配線が短絡してしまうおそれがある。これに対し、本実施の形態では、内層配線40a〜40d或いは内層配線41a〜40dをそれぞれ電気的に短絡させることにより、めっき線42等の本数を低減させることができるので、よりめっき線34間の間隔等を広げることができ、より配線等の短絡を抑制することができる。
本実施の形態においては、短絡部32i等の短絡部が上下に重なり合っていないが、短絡部32i等が上下に重なり合うように表層配線32a〜32d等を電気的に短絡させておけば、一度の孔形成により短絡部32i等を除去することができる。
(第2の実施の形態)
以下、図面を参照しながら第2の実施の形態について説明する。本実施の形態では、第1の内層配線と、第1の内層配線とは異なる絶縁基板間に配置された第2の内層配線とを導電ビアで電気的に接続し、めっき後導電ビアを除去して、第1の内層配線と第2の内層配線とを電気的に分離する例について説明する。なお、第1の実施の形態と重複する内容については省略することがある。図4は本実施の形態に係る半導体装置の模式的な垂直断面図であり、図5は本実施の形態に係るソルダーレジストを省略した状態のインターポーザの模式的な平面図である。
以下、図面を参照しながら第2の実施の形態について説明する。本実施の形態では、第1の内層配線と、第1の内層配線とは異なる絶縁基板間に配置された第2の内層配線とを導電ビアで電気的に接続し、めっき後導電ビアを除去して、第1の内層配線と第2の内層配線とを電気的に分離する例について説明する。なお、第1の実施の形態と重複する内容については省略することがある。図4は本実施の形態に係る半導体装置の模式的な垂直断面図であり、図5は本実施の形態に係るソルダーレジストを省略した状態のインターポーザの模式的な平面図である。
図4及び図5に示されるように、孔31gの側面には、内層配線40a〜40d(第1の内層配線)の他、内層配線41a〜41d(第2の内層配線)の端部が接している。内層内線41a〜41dの端部は、孔31gに対応する形状に形成されている。内層配線40a〜40dと内層配線41a〜41dとの間は、互いに電気的に分離されている。
このようなインターポーザ3は、以下のようにして製造することができる。図6は本実施の形態に係るインターポーザの製造工程を模式的に示した図である。
まず、表面に表層配線32、めっき線34、及び電極パッド36が形成された絶縁基板31aと、表面に内層配線40及びめっき線42が形成された絶縁基板31bと、表面に内層配線41及びめっき線43が形成され、裏面に表層配線33及び電極パッド37が形成された絶縁基板31cとをこの順で積層する。
ここで、図6に示されるように内層配線40a〜40dの短絡部40eと内層配線41a〜41dの短絡部41eは、上下に重なり合っており、かつ内層配線40a〜40dと内層配線41a〜41dとは導電ビア44aを介して電気的に接続されている。即ち、内層配線40a〜40dと内層配線41a〜41dとは、互いに電気的に短絡している。なお、本実施の形態では、4本の内層配線40a〜40dと4本の内層配線41a〜41dが導電ビア44aを介して電気的に短絡しているが、少なくとも1本の内層配線40aと少なくとも1本の内層配線41aが電気的に短絡していればよい。
次いで、ソルダーレジスト38,39を形成し、その後、めっき線34等に電界を供給して、表層配線32,33及び内層配線40,41を介して、電極パッド36,37の表面にめっきを施す。
電極パッド36,37の表面にめっきを施した後、穿設機構(図示せず)により、短絡部32c等が存在する位置に絶縁基板31a〜31cをそれぞれ貫通するように絶縁基板31a側から孔31d〜31gを形成する。これにより、短絡部40e,41e等と導電ビア44aが除去され、内層配線40a〜40dと内層配線41a〜41dとの間、内層配線40a〜40d間、内層配線41a〜41d間等が互いに電気的に分離され、図5に示されるインターポーザ3が完成する。
本実施の形態では、電極パッド36,37の表面にめっきを施す際に、絶縁基板31a,31b間に配置された内層配線40a〜40dと、絶縁基板31b,31c間に配置された内層配線41a〜41dを導電ビア44aにより電気的に短絡させているので、よりめっき線42,43等の本数を低減させることができる。
本実施の形態では、内層配線40a〜40dの短絡部40eと内層配線41a〜41dの短絡部41eが上下に重なり合っているので、一度の孔形成により短絡部40e,41eを除去することができる。なお、短絡部40eと上下に重なり合うような位置に短絡部32i等を形成してもよい。
本発明は上記実施の形態の記載内容に限定されるものではなく、構造や材質、各部材の配置等は、本発明の要旨を逸脱しない範囲で適宜変更可能である。例えば、第1及び第2の形態では、表層配線32a〜32d間、表層配線32e〜32h間,表層配線33a〜33d間を電気的に短絡させているが、これらは電気的に短絡させなくともよい。この場合、孔31d,31e,31fを形成する必要がない。
第1及び第2の実施の形態においては、絶縁基板31a〜31cを貫通するように絶縁基板31a側から孔31gを形成しているが、第1の実施の形態においては孔31gは絶縁基板31aを貫通していればよく、また第2の実施の形態においては孔31gは絶縁基板31a,31bを貫通していればよい。なお、絶縁基板31c側から孔31gを形成する場合には、第1及び第2の実施の形態においては孔31gは絶縁基板31b,31cを貫通していればよい。
第1の実施の形態においては、絶縁基板31a〜31を貫通するように絶縁基板31a側から孔31hを形成しているが、孔31hは絶縁基板31a,31bを貫通していれよい。なお、絶縁基板31c側から孔31hを形成する場合には、孔31hは絶縁基板31cを貫通していればよい。
第1及び第2の実施の形態では、インターポーザ3について説明しているが、多層配線板であれば適用可能である。
1…半導体装置、2…半導体チップ、3…インターポーザ、31…多層基板、31a〜31c…絶縁基板、32a〜32h,33a〜33d…表層配線、32i,32j,33e,40e,41e…短絡部、34,35,42,43…めっき線、36,37…電極パッド、40a〜40d,41a〜41d…内層配線。
Claims (5)
- 複数の絶縁基板を積層して成り、少なくとも1以上の前記絶縁基板を貫通する孔を有する多層基板と、
前記多層基板上に形成され、少なくとも一部にめっきが施された複数の電極パッドと、
前記孔が貫通している前記絶縁基板と前記絶縁基板との間に配置され、前記孔の側面に接するとともに前記孔に対応する形状の端部を有し、前記電極パッドに電気的に接続された第1の内層配線と、
前記孔が貫通している前記絶縁基板と前記絶縁基板との間に配置され、前記孔の側面に接するとともに前記孔に対応する形状の端部を有し、前記第1の内層配線と電気的に分離され、前記第1の内層配線が電気的に接続された前記電極パッドとは異なる前記電極パッドに電気的に接続された第2の内層配線と
を具備することを特徴とする多層配線板。 - 前記第1の内層配線は、前記第2の内層配線が配置されている前記絶縁基板間と同一の前記絶縁基板間に配置されていることを特徴とする請求項1記載の多層配線板。
- 前記第1の内層配線は、前記第2の内層配線が配置されている前記絶縁基板間とは異なる前記絶縁基板間に配置されていることを特徴とする請求項1記載の多層配線板。
- 前記孔は前記多層基板を貫通していることを特徴とする請求項1乃至3のいずれか1項に記載の多層配線板。
- 複数の絶縁基板を積層して成る多層基板と、前記多層基板上に形成された複数の電極パッドと、前記絶縁基板と前記絶縁基板との間に配置され、前記電極パッドに電気的に接続された第1の内層配線と、前記絶縁基板と前記絶縁基板との間に配置され、前記第1の内層配線と接続されて前記第1の内層配線と電気的に短絡し、前記第1の内層配線が電気的に接続された前記電極パッドとは異なる前記電極パッドに電気的に接続された第2の内層配線と、前記第1及び第2の内層配線に電気的に接続された電解めっき用配線とを備える多層配線板の前記電解めっき用配線に電界を供給し、前記第1及び第2の内層配線を介して、前記電極パッドの表面にめっきを施す工程と、
少なくとも1以上の前記絶縁基板を貫通する孔を形成し、前記第1の内層配線と前記第2の内層配線との短絡部を除去し、前記第1の内層配線と前記第2の内層配線とを電気的に分離する工程と
を具備することを特徴とする多層配線板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005076723A JP2006261382A (ja) | 2005-03-17 | 2005-03-17 | 多層配線板及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005076723A JP2006261382A (ja) | 2005-03-17 | 2005-03-17 | 多層配線板及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006261382A true JP2006261382A (ja) | 2006-09-28 |
Family
ID=37100286
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005076723A Withdrawn JP2006261382A (ja) | 2005-03-17 | 2005-03-17 | 多層配線板及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006261382A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009170561A (ja) * | 2008-01-15 | 2009-07-30 | Panasonic Corp | 配線基板およびその製造方法 |
JP2010171351A (ja) * | 2008-12-25 | 2010-08-05 | Kyocera Corp | 配線基板及び配線基板の製造方法並びにプローブカード |
-
2005
- 2005-03-17 JP JP2005076723A patent/JP2006261382A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009170561A (ja) * | 2008-01-15 | 2009-07-30 | Panasonic Corp | 配線基板およびその製造方法 |
JP2010171351A (ja) * | 2008-12-25 | 2010-08-05 | Kyocera Corp | 配線基板及び配線基板の製造方法並びにプローブカード |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100721489B1 (ko) | 회로 장치 및 그 제조 방법 | |
US9554462B2 (en) | Printed wiring board | |
JP5363384B2 (ja) | 配線基板及びその製造方法 | |
JP2010283044A (ja) | 配線基板および配線基板の製造方法 | |
KR100990588B1 (ko) | 랜드리스 비아를 갖는 인쇄회로기판 및 그 제조방법 | |
US9247654B2 (en) | Carrier substrate and manufacturing method thereof | |
JP2010287742A (ja) | 配線基板の製造方法 | |
KR20060106766A (ko) | 전해 도금을 이용한 회로 기판의 제조 방법 | |
US20150319842A1 (en) | Circuit board and method for manufacturing the same | |
KR20150064976A (ko) | 인쇄회로기판 및 그 제조방법 | |
KR20160015980A (ko) | 인쇄회로기판 및 그 제조방법 | |
JP5173758B2 (ja) | 半導体パッケージの製造方法 | |
KR20150006686A (ko) | 반도체 패키지 및 그 제조 방법 | |
JP2006100789A (ja) | 電気配線構造の製作方法 | |
JP2009194079A (ja) | 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置 | |
JP5493660B2 (ja) | 機能素子内蔵基板及びその製造方法、並びに電子機器 | |
JP2016171119A (ja) | 回路基板及びその製造方法 | |
US20110147058A1 (en) | Electronic device and method of manufacturing electronic device | |
US9491871B2 (en) | Carrier substrate | |
JP2009170561A (ja) | 配線基板およびその製造方法 | |
KR20150065029A (ko) | 인쇄회로기판, 그 제조방법 및 반도체 패키지 | |
JP2010232616A (ja) | 半導体装置及び配線基板 | |
JP2006261382A (ja) | 多層配線板及びその製造方法 | |
JP5363377B2 (ja) | 配線基板及びその製造方法 | |
JP2005197648A (ja) | 電解めっきを利用した配線基板の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080603 |