JPH07112157B2 - マンチエスタ符号化データのためのデコーダ - Google Patents
マンチエスタ符号化データのためのデコーダInfo
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- JPH07112157B2 JPH07112157B2 JP61047494A JP4749486A JPH07112157B2 JP H07112157 B2 JPH07112157 B2 JP H07112157B2 JP 61047494 A JP61047494 A JP 61047494A JP 4749486 A JP4749486 A JP 4749486A JP H07112157 B2 JPH07112157 B2 JP H07112157B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell
- H03M5/12—Biphase level code, e.g. split phase code, Manchester code; Biphase space or mark code, e.g. double frequency code
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
- H04L7/0276—Self-sustaining, e.g. by tuned delay line and a feedback path to a logical gate
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0066—Detection of the synchronisation error by features other than the received signal transition detection of error based on transmission code rule
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 発明の分野 この発明はマンチエスタ符号化データのためのデコーダ
に関する。
に関する。
マンチエスタ符号化案においては、データは、全てのビ
ツト期間の中点のレベル間の変移及び特定のビツト境界
における変移を持つ一連のビツト期間からなる２レベル
信号として符号化される。例えば、１つのマンチエスタ
符号化案において２進の０は全てのビツト期間の中点に
おける低から高への変移として符号化され、２進の１は
その中点において高から低への変移として符号化され、
そしてさらに、必要な場合には、ビツト期間の境界に、
即ち、同一の値の隣接ビツト間に変移が導入される。
ツト期間の中点のレベル間の変移及び特定のビツト境界
における変移を持つ一連のビツト期間からなる２レベル
信号として符号化される。例えば、１つのマンチエスタ
符号化案において２進の０は全てのビツト期間の中点に
おける低から高への変移として符号化され、２進の１は
その中点において高から低への変移として符号化され、
そしてさらに、必要な場合には、ビツト期間の境界に、
即ち、同一の値の隣接ビツト間に変移が導入される。
このような符号は、自己クロツキングである利点を有し
ている。即ち、それはデータ及びクロツク情報の両方を
含み、そして、例えば、１つの処理ユニツトから別の処
理ユニツトへデータを伝送するためのデジタル・データ
伝送方式において有用である。
ている。即ち、それはデータ及びクロツク情報の両方を
含み、そして、例えば、１つの処理ユニツトから別の処
理ユニツトへデータを伝送するためのデジタル・データ
伝送方式において有用である。
従来技術の説明 このような信号を復合化するために、従来の方法はま
ず、符号化された信号からクロツク信号を抽出し、次
に、このクロツク信号を符号化された信号と組合わせて
復合化されたデータを得るようにすることである。クロ
ツク信号は、例えば、フエイズ−ロツクト・ループによ
つて抽出することができる。復合化されたデータは、抽
出されたクロツク信号と符号化されたデータを排他的論
理和ゲートで組合せることにより、または、クロツク信
号を用いて各ビツト期間の一定点で符号化されたデータ
をサンプリングすることによつて得ることができる。
ず、符号化された信号からクロツク信号を抽出し、次
に、このクロツク信号を符号化された信号と組合わせて
復合化されたデータを得るようにすることである。クロ
ツク信号は、例えば、フエイズ−ロツクト・ループによ
つて抽出することができる。復合化されたデータは、抽
出されたクロツク信号と符号化されたデータを排他的論
理和ゲートで組合せることにより、または、クロツク信
号を用いて各ビツト期間の一定点で符号化されたデータ
をサンプリングすることによつて得ることができる。
発明の概要 本発明の１つの目的は他の形式のマンチエスタ・デコー
ダ回路を提供することである。
ダ回路を提供することである。
本発明の１つの態様によれば、 復合化されたデータ信号を発生するためにクロツク信号
の各サイクルの所定点でマンチエスタ符号化データをサ
ンプリングするための手段、及び、 前記クロツク信号を発生するために前記マンチエスタ符
号化データと前記復号化されたデータ信号を組合せるた
めの手段を有するマンチエスタ符号化データのためのデ
コーダが提供される。
の各サイクルの所定点でマンチエスタ符号化データをサ
ンプリングするための手段、及び、 前記クロツク信号を発生するために前記マンチエスタ符
号化データと前記復号化されたデータ信号を組合せるた
めの手段を有するマンチエスタ符号化データのためのデ
コーダが提供される。
本発明によるデコーダは、クロツク信号を発生するため
に、復号化されたデータが使用され、そして、クロツク
信号が、復号化されたデータを発生するために、使用さ
れるフイードバツク・ループを利用するということがわ
かる。
に、復号化されたデータが使用され、そして、クロツク
信号が、復号化されたデータを発生するために、使用さ
れるフイードバツク・ループを利用するということがわ
かる。
データ伝送方式において生ずる問題は、ジツタ、即ち、
伝送された信号の位相が或るビツタ周期から次のビツト
周期へ変化することである。これらの変化は伝送チヤネ
ルの有限な帯域幅によるか、または雑音により発生され
る可能性がある。ジツタの量が多すぎるとマンチエスタ
・デコーダ回路の正しい動作が妨害されることがある。
例えば、そのジツタにより入力データは正しくない時に
サンプリングされて正しくない出力を発生する場合があ
る。
伝送された信号の位相が或るビツタ周期から次のビツト
周期へ変化することである。これらの変化は伝送チヤネ
ルの有限な帯域幅によるか、または雑音により発生され
る可能性がある。ジツタの量が多すぎるとマンチエスタ
・デコーダ回路の正しい動作が妨害されることがある。
例えば、そのジツタにより入力データは正しくない時に
サンプリングされて正しくない出力を発生する場合があ
る。
本発明の他の態様によれば、 マンチエスタ符号化データの期待されたクロツク周波数
に同調していて、クロツク信号を発生するための同調回
路、 復号化されたデータ信号を発生するために前記マンチエ
スタ符号化データと前記クロツク信号を組合せるための
手段、及び、 前記同調回路を駆動するための信号を発生するために前
記マンチエスタ符号化データと前記復号化されたデータ
信号を組合せるための手段を有するマンチエスタ符号化
データのためのデコーダが提供される。
に同調していて、クロツク信号を発生するための同調回
路、 復号化されたデータ信号を発生するために前記マンチエ
スタ符号化データと前記クロツク信号を組合せるための
手段、及び、 前記同調回路を駆動するための信号を発生するために前
記マンチエスタ符号化データと前記復号化されたデータ
信号を組合せるための手段を有するマンチエスタ符号化
データのためのデコーダが提供される。
この方法で同調回路を使用することにより到来する符号
化データにおけるジツタを除去することが促進され、し
たがつて、デコーダはより高いレベルのジツタが存在し
ても正しく動作することができるということが知られ
た。
化データにおけるジツタを除去することが促進され、し
たがつて、デコーダはより高いレベルのジツタが存在し
ても正しく動作することができるということが知られ
た。
またこの同調回路により、デコーダにより発生されるク
ロツク信号の安定化が促進される。
ロツク信号の安定化が促進される。
マンチエスタ・デコーダがオンに切換えられると、この
デコーダは到来する符号化データの正しくない位相に最
初はロツクされるかもしれない。即ち、マンチエスタ・
デコーダはビツト期間の境界における変移を中点の変移
と解釈するかも知れず、またその逆をするかも知れな
い。同調回路の使用はこの正しくない決定を永続させ、
したがつて、デコーダが正しい位相にロツクされるのを
防止する傾向があるということが知られている。
デコーダは到来する符号化データの正しくない位相に最
初はロツクされるかもしれない。即ち、マンチエスタ・
デコーダはビツト期間の境界における変移を中点の変移
と解釈するかも知れず、またその逆をするかも知れな
い。同調回路の使用はこの正しくない決定を永続させ、
したがつて、デコーダが正しい位相にロツクされるのを
防止する傾向があるということが知られている。
この問題は、デコーダがマンチエスタ符号化データの正
しくない位相にロツクされたということを検出するため
の手段、及び、正しい位相にデコーダをロツクするよう
に同調回路を再び同期化するための手段を設けることに
よつて克服することができる。正しくない位相にデコー
ダがロツクしているということを検出するための前記手
段はクロツク信号によつて定められる各ビツト期間の第
１と第２のそれぞれの半分のマンチエスタ符号化データ
のレベルを比較すると共に、これらのレベルが等しい場
合に位相誤差を示すための回路を有することができる。
同調回路を再び同期化するための手段は、同調回路を駆
動する信号を反転するための手段を含むことができる。
しくない位相にロツクされたということを検出するため
の手段、及び、正しい位相にデコーダをロツクするよう
に同調回路を再び同期化するための手段を設けることに
よつて克服することができる。正しくない位相にデコー
ダがロツクしているということを検出するための前記手
段はクロツク信号によつて定められる各ビツト期間の第
１と第２のそれぞれの半分のマンチエスタ符号化データ
のレベルを比較すると共に、これらのレベルが等しい場
合に位相誤差を示すための回路を有することができる。
同調回路を再び同期化するための手段は、同調回路を駆
動する信号を反転するための手段を含むことができる。
本発明のさらに他の態様によれば、マンチエスタ符号化
データの期待されたクロツク周波数に同調している、互
いに逆位相の第１と第２のクロツク信号を発生するため
の同調回路、 前記第１と第２のクロツク信号のどちらがマンチエスタ
符号化データに対し正しい位相を有しているかを決定す
るための手段、及び、 正しい位相を持つクロツク信号を用いて復号化されたデ
ータ信号を発生すると共に同調回路を駆動するための信
号を発生するための手段を有する、マンチエスタ符号化
データのためのデコーダが提供される。
データの期待されたクロツク周波数に同調している、互
いに逆位相の第１と第２のクロツク信号を発生するため
の同調回路、 前記第１と第２のクロツク信号のどちらがマンチエスタ
符号化データに対し正しい位相を有しているかを決定す
るための手段、及び、 正しい位相を持つクロツク信号を用いて復号化されたデ
ータ信号を発生すると共に同調回路を駆動するための信
号を発生するための手段を有する、マンチエスタ符号化
データのためのデコーダが提供される。
どのクロツク信号が正しい位相を有するかを決定するた
めの手段は、マンチエスタ符号化データの中の長いパル
ス（即ち、クロツク・ビート全体にわたつて存在するレ
ベル）を検出するための手段、及び、前記第１と第２の
クロツク信号と前記の長いパルスとの整列状態を比較す
るための手段を有することができる。
めの手段は、マンチエスタ符号化データの中の長いパル
ス（即ち、クロツク・ビート全体にわたつて存在するレ
ベル）を検出するための手段、及び、前記第１と第２の
クロツク信号と前記の長いパルスとの整列状態を比較す
るための手段を有することができる。
本発明の種々の実施例を次に添付図面に関し例示的に記
載する。
載する。
詳細な説明 第１図及び第２図 第１図は本発明による第１のデコーダを示し、そして、
第２図はこのデコーダの種々の信号の波形を示す。
第２図はこのデコーダの種々の信号の波形を示す。
デコーダは長さＰのビツト周期を持つマンチエスタ符号
化信号MCINを受信する。一般的に、Ｐは20ナノ秒に等し
いので、信号MCINのビツト速度は50Mビツト／秒であ
る。０はビツト周期の中点における低から高への変移に
より表わされ、一方、１はその中点において高から低へ
の変移により表わされる。２つの連続するビツトが同一
の値を持つ場合には、そのビツト間の境界においてさら
に変移が必要である。
化信号MCINを受信する。一般的に、Ｐは20ナノ秒に等し
いので、信号MCINのビツト速度は50Mビツト／秒であ
る。０はビツト周期の中点における低から高への変移に
より表わされ、一方、１はその中点において高から低へ
の変移により表わされる。２つの連続するビツトが同一
の値を持つ場合には、そのビツト間の境界においてさら
に変移が必要である。
信号MCINはＤ形双安定回路（フリツプ−フロツプ）10の
データ入力点に加えられ、Ｄ形多安定回路10はクロツク
信号CLKの立上り縁によりクロツク制御される。第２図
でわかるように、CLKの立上り縁はビツト周期の範囲の1
/4のところで生じるので、双安定回路10は各ビツト周期
の第１の半分の期間にMCINの値をサンプリングする。し
たがつて、双安定回路10は、そのデータが「１」を表わ
す場合にその「１」の状態にセツトされ、そして、その
データがその「０」を表わす場合にその「０」の状態に
セツトされる。したがつて、双安定回路10の出力は非零
復帰形でデコーダの復号化されたデータ出力を表わすデ
ータ信号NRZDを提供する。
データ入力点に加えられ、Ｄ形多安定回路10はクロツク
信号CLKの立上り縁によりクロツク制御される。第２図
でわかるように、CLKの立上り縁はビツト周期の範囲の1
/4のところで生じるので、双安定回路10は各ビツト周期
の第１の半分の期間にMCINの値をサンプリングする。し
たがつて、双安定回路10は、そのデータが「１」を表わ
す場合にその「１」の状態にセツトされ、そして、その
データがその「０」を表わす場合にその「０」の状態に
セツトされる。したがつて、双安定回路10の出力は非零
復帰形でデコーダの復号化されたデータ出力を表わすデ
ータ信号NRZDを提供する。
符号化された入力信号MCINは、また、遅延回路11に供給
され、この遅延回路は、このMCINをP/4だけ遅延させて
信号MCDELを発生する。信号MCDELとNRZDは排他的論理和
ゲート12で組合されて信号RCLKを発生する。この信号は
第２の遅延回路13に送られてP/2だけ遅らされ、そして
上述のクロツク信号CLKを発生する。
され、この遅延回路は、このMCINをP/4だけ遅延させて
信号MCDELを発生する。信号MCDELとNRZDは排他的論理和
ゲート12で組合されて信号RCLKを発生する。この信号は
第２の遅延回路13に送られてP/2だけ遅らされ、そして
上述のクロツク信号CLKを発生する。
したがつて、クロツク信号CLKが、復号化されたデータ
信号NRZDを得るために使用され、一方、データ信号NRZD
が、クロツク信号CLKを得るために使用されるフイード
バツク・ループをデコーダが含んでいるということがわ
かる。このループは、到来する符号化信号MCINに非常に
迅速にロツクされて、その到来データに対し正しい位相
関係を有するようにクロツク信号CLKを同期化する。
信号NRZDを得るために使用され、一方、データ信号NRZD
が、クロツク信号CLKを得るために使用されるフイード
バツク・ループをデコーダが含んでいるということがわ
かる。このループは、到来する符号化信号MCINに非常に
迅速にロツクされて、その到来データに対し正しい位相
関係を有するようにクロツク信号CLKを同期化する。
第３図 次に第３図を見ると、この図はジツタの問題を減少させ
る第１図のデコーダの変形例を示す。この回路は第１図
の回路に類似していて、第１図の要素10、11、12に対応
する双安定回路30、遅延回路31、及び排他的論理和ゲー
ト32を含んでいる。この場合に、第１図の遅延回路13は
同調回路33により置換えられている。この同調回路33は
到来するデータの期待されるクロツク周波数に同調され
ていて、全遅延量はP/2である。
る第１図のデコーダの変形例を示す。この回路は第１図
の回路に類似していて、第１図の要素10、11、12に対応
する双安定回路30、遅延回路31、及び排他的論理和ゲー
ト32を含んでいる。この場合に、第１図の遅延回路13は
同調回路33により置換えられている。この同調回路33は
到来するデータの期待されるクロツク周波数に同調され
ていて、全遅延量はP/2である。
論理的には、第３図の回路は第１図のそれと同じ仕方で
動作するので、第２図の波形図も第３図の回路にあては
まる。同調回路33は、信号RCLKをフイルタしてその基本
周波数のみを通す非常に選択的なフイルタとして動作す
る。これにより到来信号の中のジツタに対するデコーダ
の許容度が大いに改善され、そしてまた、得られるクロ
ツク信号CLK内のジツタの量が減少される。これは、ク
ロツク信号CLKがさらに別の伝送に使用される場合に重
要である。
動作するので、第２図の波形図も第３図の回路にあては
まる。同調回路33は、信号RCLKをフイルタしてその基本
周波数のみを通す非常に選択的なフイルタとして動作す
る。これにより到来信号の中のジツタに対するデコーダ
の許容度が大いに改善され、そしてまた、得られるクロ
ツク信号CLK内のジツタの量が減少される。これは、ク
ロツク信号CLKがさらに別の伝送に使用される場合に重
要である。
第４図 次に第４図をみると、この図は同調回路33を詳細に示
す。
す。
同調回路33はその入力信号RCLKをエミツターホロア出力
から受信するよう設計されている。したがつて、この例
では、信号RCLKを発生する排他的論理和ゲート32がエミ
ツターホロア出力段を有しているということを仮定す
る。排他的論理羽ゲート32は、例えば、モトローラ（Mo
torola）のMC10107型回路を含むことができる。
から受信するよう設計されている。したがつて、この例
では、信号RCLKを発生する排他的論理和ゲート32がエミ
ツターホロア出力段を有しているということを仮定す
る。排他的論理羽ゲート32は、例えば、モトローラ（Mo
torola）のMC10107型回路を含むことができる。
RCLKを受信する入力端子40は、並列接続の330PFのコン
デンサ41と180オームの抵抗42を介して−5.2ボルトの電
源に接続されている。入力端子40は、また、33PFのコン
デンサ43を介して300mHのインダクタ44の一端に接続さ
れている。コンデンサ43は同調の目的で、自体と並列接
続の２〜20PFの可変コンデンサ45を有している。インダ
クタ44の他端は零電圧レベルに接続されている。同調回
路の出力は演算増幅器46から得られ、この演算増幅器の
負の入力端子は零電圧レベルに接続され、そして、この
正の入力端子はインダクタ44を３対１の巻線比に分割す
る、インダクタ44のタツプ点に接続されている。インダ
クタ44は、便宜上、他の構成要素を担持するプリント回
路板上のトラツクにより形成されている。演算増幅器46
はSP9680型の回路にすることができる。
デンサ41と180オームの抵抗42を介して−5.2ボルトの電
源に接続されている。入力端子40は、また、33PFのコン
デンサ43を介して300mHのインダクタ44の一端に接続さ
れている。コンデンサ43は同調の目的で、自体と並列接
続の２〜20PFの可変コンデンサ45を有している。インダ
クタ44の他端は零電圧レベルに接続されている。同調回
路の出力は演算増幅器46から得られ、この演算増幅器の
負の入力端子は零電圧レベルに接続され、そして、この
正の入力端子はインダクタ44を３対１の巻線比に分割す
る、インダクタ44のタツプ点に接続されている。インダ
クタ44は、便宜上、他の構成要素を担持するプリント回
路板上のトラツクにより形成されている。演算増幅器46
はSP9680型の回路にすることができる。
動作において、可変コンデンサ45は、到来信号のクロツ
ク周波数に対応する、最適動作点に同調回路の共振周波
数を同調するように調節される。
ク周波数に対応する、最適動作点に同調回路の共振周波
数を同調するように調節される。
この例では、同調回路の構成要素の値は、この同調回路
により導入される遅延全体が必要の値P/2を有するよう
に選ばれた。しかしながら、本発明の他の実施例では、
正しい遅延を提供するために同調回路と直列に別の遅延
回路を設けることが必要となるかも知れない。
により導入される遅延全体が必要の値P/2を有するよう
に選ばれた。しかしながら、本発明の他の実施例では、
正しい遅延を提供するために同調回路と直列に別の遅延
回路を設けることが必要となるかも知れない。
マンチエスタ符号化データの１つの特定用途は、２つま
たはより多くのプロセツサ間でデータを伝送するための
データ伝送方式にある。この１つの方式においては、こ
の方式が最初オンに切換えられると、この方式は、１つ
の１を伴う７つの０からなる零パターンを繰返し伝送す
るようにされる。
たはより多くのプロセツサ間でデータを伝送するための
データ伝送方式にある。この１つの方式においては、こ
の方式が最初オンに切換えられると、この方式は、１つ
の１を伴う７つの０からなる零パターンを繰返し伝送す
るようにされる。
したがつて、最初は、デコーダは、周期Ｐの矩形液によ
り、即ち、期間P/2の一連のパルスにより表わされる一
連の０を受ける。このようなパターンは、到来データに
対するクロツク信号CLKの位相に依存して、０の流れま
たは１の流れのいずれかとして解釈することができる。
したがつて、デコーダがオンに切換えられるとデコーダ
は到来データの正しくない位相に最初はロツクされるか
も知れない。
り、即ち、期間P/2の一連のパルスにより表わされる一
連の０を受ける。このようなパターンは、到来データに
対するクロツク信号CLKの位相に依存して、０の流れま
たは１の流れのいずれかとして解釈することができる。
したがつて、デコーダがオンに切換えられるとデコーダ
は到来データの正しくない位相に最初はロツクされるか
も知れない。
第１図に示したデコーダは、第１のデータ「１」が到着
するや否や前記の２つの可能性のいずれかであるかを決
定することができる。これにより、明瞭でクロツク信号
CLKの位相を補正するに充分な期間Ｐの長いパルスが発
生される。次に、デコーダは到来データの正しい位相に
ロツクされ、そして、その後は正しく動作することがで
きる。
するや否や前記の２つの可能性のいずれかであるかを決
定することができる。これにより、明瞭でクロツク信号
CLKの位相を補正するに充分な期間Ｐの長いパルスが発
生される。次に、デコーダは到来データの正しい位相に
ロツクされ、そして、その後は正しく動作することがで
きる。
しかしながら、第３図の場合には、デコーダがデータの
正しくない位相に最初ロツクされると、１つの「１」は
それを補正するには充分でないということがわかつた。
これは、同調回路33の慣性または、はずみ車効果のため
である。即ち、同調回路33は、RCLKが位相を変えても同
じ位相でクロツク信号CLKを発生し続ける傾向があるか
らである。
正しくない位相に最初ロツクされると、１つの「１」は
それを補正するには充分でないということがわかつた。
これは、同調回路33の慣性または、はずみ車効果のため
である。即ち、同調回路33は、RCLKが位相を変えても同
じ位相でクロツク信号CLKを発生し続ける傾向があるか
らである。
この問題の１つの解決方法は、別の零パターン、例え
ば、一連の交互に変る１と０を含むものを使用すること
であろう。これにより一連のデータ変移が生じて同調回
路の慣性が克服される。しかしながら、このような零パ
ターンは望ましくないか、または、不便であるかもしれ
ない。したがつて、最初に記載した零パターンに正しく
ロツクするデコーダ回路を提供することが望ましい。
ば、一連の交互に変る１と０を含むものを使用すること
であろう。これにより一連のデータ変移が生じて同調回
路の慣性が克服される。しかしながら、このような零パ
ターンは望ましくないか、または、不便であるかもしれ
ない。したがつて、最初に記載した零パターンに正しく
ロツクするデコーダ回路を提供することが望ましい。
第５図及び第６図 第５図はこの問題を克服する本発明の他の実施例を示
し、そして、第６図は第５図の種種の信号の波形を示
す。
し、そして、第６図は第５図の種種の信号の波形を示
す。
この回路には、第３図の要素30〜33に似た双安定回路5
0、遅延回路51、排他的論理和ゲート52及び同調回路53
が含まれている。この場合に、同調回路53は一対の相補
的なクロツク信号CLK（Ｈ）とCLK（Ｌ）を提供する。CL
K（Ｈ）は第３図信号CLKに対応していて、双安定回路50
のクロツク入力端子に供給される。CLK（Ｌ）はCLK
（Ｈ）の反転であり、そして、別の双安定回路54のクロ
ツク入力端子に供給される。到来する符号化データ信号
MCINは両方の双安定回路50と54のデータ入力端子に供給
される。
0、遅延回路51、排他的論理和ゲート52及び同調回路53
が含まれている。この場合に、同調回路53は一対の相補
的なクロツク信号CLK（Ｈ）とCLK（Ｌ）を提供する。CL
K（Ｈ）は第３図信号CLKに対応していて、双安定回路50
のクロツク入力端子に供給される。CLK（Ｌ）はCLK
（Ｈ）の反転であり、そして、別の双安定回路54のクロ
ツク入力端子に供給される。到来する符号化データ信号
MCINは両方の双安定回路50と54のデータ入力端子に供給
される。
双安定回路50の出力NRZDと双安定回路54の出力D2は反転
形の排他的論理和ゲート55の入力点に供給され、この排
他点論理和ゲート55は、NRZDとD2が等しい場合に真とな
る出力信号EQを発生する。EQはCLK（Ｈ）によりクロツ
ク制御される、別の双安定回路56のデータ入力点に供給
される。双安定回路56の出力は信号RESであつて双安定
回路50のリセツト入力点に供給される。
形の排他的論理和ゲート55の入力点に供給され、この排
他点論理和ゲート55は、NRZDとD2が等しい場合に真とな
る出力信号EQを発生する。EQはCLK（Ｈ）によりクロツ
ク制御される、別の双安定回路56のデータ入力点に供給
される。双安定回路56の出力は信号RESであつて双安定
回路50のリセツト入力点に供給される。
クロツク信号CLK（Ｈ）がデータに対し正しい位相にあ
る場合、クロツク信号CLK（Ｈ）により双安定回路50
は、第２図のCLKの場合のように、各ビツト周期の第１
の半分の期間にMCINをサンプリングする。したがつて、
CLK（Ｌ）により双安定回路54は同一のビツト周期の第
２の半分の期間にMCINをサンプリングする。ビツト周期
の中点には常に変移が存在するから、このビツト周期の
それぞれの半分のレベルは常に逆である。したがつて、
この場合には、信号NRZDとD2は等しくない。したがつ
て、EQは低いままであるので、双安定回路56はその未設
定状態に留まる。
る場合、クロツク信号CLK（Ｈ）により双安定回路50
は、第２図のCLKの場合のように、各ビツト周期の第１
の半分の期間にMCINをサンプリングする。したがつて、
CLK（Ｌ）により双安定回路54は同一のビツト周期の第
２の半分の期間にMCINをサンプリングする。ビツト周期
の中点には常に変移が存在するから、このビツト周期の
それぞれの半分のレベルは常に逆である。したがつて、
この場合には、信号NRZDとD2は等しくない。したがつ
て、EQは低いままであるので、双安定回路56はその未設
定状態に留まる。
第６図は、データの正しくない位相にクロツク信号CLK
（Ｈ）がロツクする場合に生ずるものを示す。この場合
には、双安定回路50は各ビツト周期の第２の半分の期間
にMCINをサンプリングし、そして、双安定回路54は次の
ビツト周期の第１の半分の期間にMCINをサンプリングす
る。したがつて、０から１への第１のゲート変移におい
ては、信号NRZDとD2は同一の値を持つ。これによりEQは
高となり、これにより、双安定回路56はセツトされて信
号RESを発生する。これにより双安定回路50はリセツト
されて、クロツク信号CLK（Ｈ）が正しくない位相に止
まる限りリセツト状態に留まる。
（Ｈ）がロツクする場合に生ずるものを示す。この場合
には、双安定回路50は各ビツト周期の第２の半分の期間
にMCINをサンプリングし、そして、双安定回路54は次の
ビツト周期の第１の半分の期間にMCINをサンプリングす
る。したがつて、０から１への第１のゲート変移におい
ては、信号NRZDとD2は同一の値を持つ。これによりEQは
高となり、これにより、双安定回路56はセツトされて信
号RESを発生する。これにより双安定回路50はリセツト
されて、クロツク信号CLK（Ｈ）が正しくない位相に止
まる限りリセツト状態に留まる。
これにより、同調回路の慣性が除去されるまで数ビツト
周期の間RCLKを反転する効果が与えられる。第６図の波
形の破断は、これが生ずる時間期間を表わす。結局、同
調回路がRCLKと同位相に同期化されると、EQは再び低と
なり、それにより、正常な動作を続けることができる。
周期の間RCLKを反転する効果が与えられる。第６図の波
形の破断は、これが生ずる時間期間を表わす。結局、同
調回路がRCLKと同位相に同期化されると、EQは再び低と
なり、それにより、正常な動作を続けることができる。
信号RESは、また、反転ゲート57に供給され、この反転
ゲート57は、クロツク信号が正しく同期化された時にDA
TA・VALID信号を発生する。
ゲート57は、クロツク信号が正しく同期化された時にDA
TA・VALID信号を発生する。
第７図及び第８図 第７図は、同期化のために何ら特別の零パターンを必要
としない、本発明の他の実施例を示す。即ち、この実施
例は、受信された第１の長いパルスで、即ち、上述の符
号の０と１との間の最初の変移で自体を正しく同期化さ
せるものである。
としない、本発明の他の実施例を示す。即ち、この実施
例は、受信された第１の長いパルスで、即ち、上述の符
号の０と１との間の最初の変移で自体を正しく同期化さ
せるものである。
第７図では、デコーダは第５図の要素51、52、53に機能
が類似した遅延回路71、排他的論理和ゲート72、及び同
調回路73を有している。到来する符号化データ信号MCIN
は、それぞれ、信号CLK（Ｈ）とCLK（Ｌ）によりクロツ
ク制御される２つの双安定回路74、75のデータ入力点に
供給される。マルチプレクサ76は双安定回路74の出力D1
または双安定回路75の出力D2（Ｈ）のいずれかを選択し
て復号化されたデータ信号NRZDを発生する。さらに別の
マルチプレクサ77は出力D1または双安定回路75の反転出
力D2（Ｌ）のいずれかを選択して信号DSELを発生する。
この信号は排他的論理和ゲート72で遅延された入力デー
タMCDLELと組合され、排他的論理和ゲート72は同調回路
73を駆動する信号RCLKを発生する。マルチプレクサ76、
77は両方とも、信号SELにより制御される。即ち、この
信号SELにより、マルチプレクサ76、77の上側の入力は
信号SELが低い時に選択され、そして、下側の入力は信
号SELが高い時に選択される。
が類似した遅延回路71、排他的論理和ゲート72、及び同
調回路73を有している。到来する符号化データ信号MCIN
は、それぞれ、信号CLK（Ｈ）とCLK（Ｌ）によりクロツ
ク制御される２つの双安定回路74、75のデータ入力点に
供給される。マルチプレクサ76は双安定回路74の出力D1
または双安定回路75の出力D2（Ｈ）のいずれかを選択し
て復号化されたデータ信号NRZDを発生する。さらに別の
マルチプレクサ77は出力D1または双安定回路75の反転出
力D2（Ｌ）のいずれかを選択して信号DSELを発生する。
この信号は排他的論理和ゲート72で遅延された入力デー
タMCDLELと組合され、排他的論理和ゲート72は同調回路
73を駆動する信号RCLKを発生する。マルチプレクサ76、
77は両方とも、信号SELにより制御される。即ち、この
信号SELにより、マルチプレクサ76、77の上側の入力は
信号SELが低い時に選択され、そして、下側の入力は信
号SELが高い時に選択される。
双安定回路74、75の出力は反転形の排他的論理和ゲート
78で比較され、この排他的論理和ゲート78はそれらの出
力が等しい時に信号EQを発生する。第８図から分るよう
に、このことは、長いパルスがデータMCINにおいて発生
する時はいつも生じる。
78で比較され、この排他的論理和ゲート78はそれらの出
力が等しい時に信号EQを発生する。第８図から分るよう
に、このことは、長いパルスがデータMCINにおいて発生
する時はいつも生じる。
信号EQは、それぞれ信号CLK（Ｈ）とCLK（Ｌ）とにより
クロツク制御される２つの双安定回路79、80のエネイブ
ル入力点に供給される。双安定回路79の為の出力Ｑは双
安定回路80のデータ入力点に接続され、そして、双安定
回路80の真の出力Ｑは双安定回路79のデータ入力点に接
続されている。２つの双安定回路79、80の真の出力Ｑ
は、制御信号SELを発生するための反転性の排他的論理
和ゲート81で比較される。したがつて、SLEは双安定回
路79、80が同じ状態にある時に高であり、そして、それ
らが互いに逆の状態にある時に低である。
クロツク制御される２つの双安定回路79、80のエネイブ
ル入力点に供給される。双安定回路79の為の出力Ｑは双
安定回路80のデータ入力点に接続され、そして、双安定
回路80の真の出力Ｑは双安定回路79のデータ入力点に接
続されている。２つの双安定回路79、80の真の出力Ｑ
は、制御信号SELを発生するための反転性の排他的論理
和ゲート81で比較される。したがつて、SLEは双安定回
路79、80が同じ状態にある時に高であり、そして、それ
らが互いに逆の状態にある時に低である。
双安定回路79、80が最初両方共未設定の状態にあり、し
たがつて、それらの出力は両方共低であると仮定する。
それらは、CLK（Ｌ）の立上り縁が双安定回路80をセツ
トさせるEQと一致するまで、その状態に留まる。次に、
両双安定回路79、80は、CLK（Ｈ）の立上り縁がEQに一
致する（この時点で双安定回路79もセツトされる）ま
で、その状態に留まる。そして、それらの両双安定回路
は、CLK（Ｌ）の立上り縁がEQに一致する（その時点で
双安定回路80はリセツトされる）まで、その状態に留ま
る。そして、双安定回路は、CLK（Ｈ）の立上り縁がEQ
に一致するまで、その状態に留まる。その一致の場合、
EQにより双安定回路79はリセツトされ、この回路はその
初期状態に復帰される。
たがつて、それらの出力は両方共低であると仮定する。
それらは、CLK（Ｌ）の立上り縁が双安定回路80をセツ
トさせるEQと一致するまで、その状態に留まる。次に、
両双安定回路79、80は、CLK（Ｈ）の立上り縁がEQに一
致する（この時点で双安定回路79もセツトされる）ま
で、その状態に留まる。そして、それらの両双安定回路
は、CLK（Ｌ）の立上り縁がEQに一致する（その時点で
双安定回路80はリセツトされる）まで、その状態に留ま
る。そして、双安定回路は、CLK（Ｈ）の立上り縁がEQ
に一致するまで、その状態に留まる。その一致の場合、
EQにより双安定回路79はリセツトされ、この回路はその
初期状態に復帰される。
デコーダ回路が切換えられてオンになる時、双安定回路
79、80はいずれの状態をもとり得る。したがつて、SEL
は、これらの双安定回路が同一の状態かまたは互いに逆
の状態にあるかに依存して高または低のいずれにもなり
得る。したがつて、出力データNRZDを得る共に同調回路
73を駆動するためのクロツク信号としてはCLK（Ｈ）ま
たはCLK（Ｌ）のいずれも選択できる。明らかに、これ
らのクロツク信号の１つはデータMCINに対し正しい位相
関係を有しているが、他方は正しくない位相関係を有し
ている。もしも正しくないクロツク信号が選ばれると、
この状態はデータMCINの最初の長いパルスの時に検出さ
れる。即ち、EQは高となり、これにより、双安定回路79
または80のいずれかが状態を変化し、したがつて、SEL
が反転され、そして、正しいクロツク信号が選択され
る。
79、80はいずれの状態をもとり得る。したがつて、SEL
は、これらの双安定回路が同一の状態かまたは互いに逆
の状態にあるかに依存して高または低のいずれにもなり
得る。したがつて、出力データNRZDを得る共に同調回路
73を駆動するためのクロツク信号としてはCLK（Ｈ）ま
たはCLK（Ｌ）のいずれも選択できる。明らかに、これ
らのクロツク信号の１つはデータMCINに対し正しい位相
関係を有しているが、他方は正しくない位相関係を有し
ている。もしも正しくないクロツク信号が選ばれると、
この状態はデータMCINの最初の長いパルスの時に検出さ
れる。即ち、EQは高となり、これにより、双安定回路79
または80のいずれかが状態を変化し、したがつて、SEL
が反転され、そして、正しいクロツク信号が選択され
る。
一例として、第８図は、双安定回路79、80が両方共最初
未設定の状態にあり、したがつて、それらのＱ出力は両
方とも低であり、そしてSELは高である状態を示す。し
たがつて、最初は、マルチプレクサ76、77はそれらの低
入力を選択するので、信号DSELとNRZDは両方とも、クロ
ツク信号としてCLK（Ｌ）を用いて、双安定回路75から
得られる。この例では、これが正しくなく、そして、ク
ロツク信号CLK（Ｈ）がデータMCINに対し正しい位相関
係にあるものであるということを仮定している。
未設定の状態にあり、したがつて、それらのＱ出力は両
方とも低であり、そしてSELは高である状態を示す。し
たがつて、最初は、マルチプレクサ76、77はそれらの低
入力を選択するので、信号DSELとNRZDは両方とも、クロ
ツク信号としてCLK（Ｌ）を用いて、双安定回路75から
得られる。この例では、これが正しくなく、そして、ク
ロツク信号CLK（Ｈ）がデータMCINに対し正しい位相関
係にあるものであるということを仮定している。
第８図に示すように、長いパルスが発生するとEQは高と
なる。このEQはCLK（Ｌ）の立上り縁の時に依然として
高であるので双安定回路80は状態を変化する。したがつ
て、双安定回路79、80は今度は互いに逆の状態になるの
でSELは低となる。したがつて、次に、マルチプレクサ7
6、77はそれらの上方入力を選択するので、DSELとNRZD
は、次に、クロツク信号CLK（Ｈ）を用いて、双安定回
路74から得られる。デコーダ回路は次に到来データの正
しい位相にロツクされてデータを正しく復号化し続け
る。
なる。このEQはCLK（Ｌ）の立上り縁の時に依然として
高であるので双安定回路80は状態を変化する。したがつ
て、双安定回路79、80は今度は互いに逆の状態になるの
でSELは低となる。したがつて、次に、マルチプレクサ7
6、77はそれらの上方入力を選択するので、DSELとNRZD
は、次に、クロツク信号CLK（Ｈ）を用いて、双安定回
路74から得られる。デコーダ回路は次に到来データの正
しい位相にロツクされてデータを正しく復号化し続け
る。
なお第８図から、デコーダ回路が一度正しく同期化され
ると、到来データMCINの中の次の長いパルスによつても
双安定回路79、80の状態変化はもはや生じない。これ
は、EQの高レベルが依然としてCLK（Ｌ）の立上り縁と
一致するので、双安定回路79または80のいずれに対して
も影響を与えないからである。
ると、到来データMCINの中の次の長いパルスによつても
双安定回路79、80の状態変化はもはや生じない。これ
は、EQの高レベルが依然としてCLK（Ｌ）の立上り縁と
一致するので、双安定回路79または80のいずれに対して
も影響を与えないからである。
第９図及び第10図 上の記載では、０を上方への変移により表わし、そし
て、１をビツト周期の中央での下方への変移により表わ
す特定のマンチエスタ符号化案が使用されるということ
を仮定した。しかしながら、本発明は他のマンチエスタ
符号化案にも同様に適用可能であるということがわか
る。簡単な例としては、０を上方への変移により表わ
し、１を下方への変移により表わすことができる。
て、１をビツト周期の中央での下方への変移により表わ
す特定のマンチエスタ符号化案が使用されるということ
を仮定した。しかしながら、本発明は他のマンチエスタ
符号化案にも同様に適用可能であるということがわか
る。簡単な例としては、０を上方への変移により表わ
し、１を下方への変移により表わすことができる。
他の可能なマンチエスタ符号化案は第10図に示してあ
る。この案では、全てのビツト期間の中点に変移が存在
する。即ち、１はビツト境界での変移により表わされ、
そして、０はビツト境界における変移の不存在により表
わされる。この案はマンチエスタ作動符号と呼ばれる。
る。この案では、全てのビツト期間の中点に変移が存在
する。即ち、１はビツト境界での変移により表わされ、
そして、０はビツト境界における変移の不存在により表
わされる。この案はマンチエスタ作動符号と呼ばれる。
この符号化案では、１の場合、ビツト周期の最初の半分
のレベルがその前のビツト周期の最初の半分のレベルに
等しく、０の場合、これらのレベルが等しくないという
ことが理解できる。
のレベルがその前のビツト周期の最初の半分のレベルに
等しく、０の場合、これらのレベルが等しくないという
ことが理解できる。
次に第９図をみると、この図はこの符号化案に使用され
るデコーダを示す。このデコーダは第３図の要素30〜33
に機能が類似の双安定回路90、遅延回路91、排他的論理
和ゲート92、及び同調回路93を有している。双安定回路
90の出力D1は他の双安定回路94のデータ入力点に接続さ
れており、これら両双安定回路はCLKによりクロツク制
御される。双安定回路94の出力D2は、出力の復号化デー
タ信号NRZDを発生するために、反転性の排他的論理和ゲ
ート95でD1と比較される。
るデコーダを示す。このデコーダは第３図の要素30〜33
に機能が類似の双安定回路90、遅延回路91、排他的論理
和ゲート92、及び同調回路93を有している。双安定回路
90の出力D1は他の双安定回路94のデータ入力点に接続さ
れており、これら両双安定回路はCLKによりクロツク制
御される。双安定回路94の出力D2は、出力の復号化デー
タ信号NRZDを発生するために、反転性の排他的論理和ゲ
ート95でD1と比較される。
信号D1は、第３図の場合のように、ビツト周期の最初の
半分内の入力信号MCINのレベルを表わすことがわかる。
信号D2は前のビツト周期のD1の値を表わす。したがつ
て、出力信号NRZDは非零復帰形で真の復号化データを表
わす。
半分内の入力信号MCINのレベルを表わすことがわかる。
信号D2は前のビツト周期のD1の値を表わす。したがつ
て、出力信号NRZDは非零復帰形で真の復号化データを表
わす。
第９図に示したデコーダ回路は上記の標準的な零パター
ン（１を伴う７つの０）により正しく同期化される。連
続する０は、この符号化案では、同調回路93の慣性を除
去してこの同調回路93をデータの正しい位相にロツクで
きるように充分な一連の長さのパルスにより表わされて
いる。
ン（１を伴う７つの０）により正しく同期化される。連
続する０は、この符号化案では、同調回路93の慣性を除
去してこの同調回路93をデータの正しい位相にロツクで
きるように充分な一連の長さのパルスにより表わされて
いる。
第10図に示した差動符号化案は、また、データを正しい
形に変換するための第９図の双安定回路94と排他的論理
和ゲート95に似た適当な回路を付加することによつて第
７図の回路と共に使用することができるということが理
解されよう。
形に変換するための第９図の双安定回路94と排他的論理
和ゲート95に似た適当な回路を付加することによつて第
７図の回路と共に使用することができるということが理
解されよう。
第１図、第３図、第５図、第７図、及び第９図は本発明
による５つのマンチエスタ・デコーダの回路図であり、 第２図、第６図、及び第８図は、それぞれ、第１図、第
５図、及び第７図に示したデコーダの動作を示す波形図
であり、 第４図は第３図のデコーダの一部を形成する同調回路の
詳細な回路図であり、 第10図は第９図のデコーダが復号化するに適している他
のマンチエスタ符号化形状を示す波形図である。 〔主要部分の符号の説明〕 ・符号化データと復号化データ信号とを組合せるための
手段……11、12、13;31、32、33;51、52、53;71、72、7
3;91、92、93 ・同調回路……33;53;73;93 ・Ｄ形双安定回路……30;50;90 ・遅延線……31;51;71;91 ・排他的論理和ゲート……32;52;72;92 ・復号化データ信号をそれを遅延したものと組合せるた
めの手段……94、95 ・ロツクされたことを検出するための手段……55 ・正しい位相にデコーダをロツクするための手段……56 ・リセツト信号を発生するための手段……55 ・同調回路……73 ・正しい位相を有しているかを決定するための手段……
78〜81 ・利用するための手段……76、77 ・パルスを検出するための手段……78 ・選択信号を発生するための手段……81 ・切換えるための手段……79、80
による５つのマンチエスタ・デコーダの回路図であり、 第２図、第６図、及び第８図は、それぞれ、第１図、第
５図、及び第７図に示したデコーダの動作を示す波形図
であり、 第４図は第３図のデコーダの一部を形成する同調回路の
詳細な回路図であり、 第10図は第９図のデコーダが復号化するに適している他
のマンチエスタ符号化形状を示す波形図である。 〔主要部分の符号の説明〕 ・符号化データと復号化データ信号とを組合せるための
手段……11、12、13;31、32、33;51、52、53;71、72、7
3;91、92、93 ・同調回路……33;53;73;93 ・Ｄ形双安定回路……30;50;90 ・遅延線……31;51;71;91 ・排他的論理和ゲート……32;52;72;92 ・復号化データ信号をそれを遅延したものと組合せるた
めの手段……94、95 ・ロツクされたことを検出するための手段……55 ・正しい位相にデコーダをロツクするための手段……56 ・リセツト信号を発生するための手段……55 ・同調回路……73 ・正しい位相を有しているかを決定するための手段……
78〜81 ・利用するための手段……76、77 ・パルスを検出するための手段……78 ・選択信号を発生するための手段……81 ・切換えるための手段……79、80
Claims (9)
- 【請求項１】複合化されたデータ信号を発生するために
マンチェスタ符号化データとクロック信号を組合せるた
めの手段を有するマンチェスタ符号化データのためのデ
コーダであって、前記クロック信号は、前記マンチェス
タ符号化データの期待されたクロック周波数に同調され
た同調回路によって発生され、そして、前記同調回路を
駆動するための符号を発生するために前記マンチェスタ
符号化データと前記復号化されたデータ信号を組合せる
ための手段を有することを特徴とするマンチェスタ符号
化データのためのデコーダ。 - 【請求項２】特許請求の範囲第１項によるデコーダであ
って、前記マンチェスタ符号化データと前記クロック符
号とを組合せるための前記手段が、前記マンチェスタ符
号化データを受信するように接続されたデータ入力部と
前記クロック信号を受信するように接続されたクロック
入力部と、前記復合化されたデータ信号を提供するデー
タ出力部とを有するＤ形双安定回路を有することを特徴
とするマンチェスタ符号化データのためのデコーダ。 - 【請求項３】特許請求の範囲第１項又は第２項によるデ
コーダであって、前記マンチェスタ符号化データと前記
復合化されたデータ信号を組合せるための前記手段が、
遅延された符号化データ信号を発生させるために、前記
マンチェスタ符号化データを前記期待されたクロック周
波数の周期1/4だけ遅延させるための遅延線及び、前記
の遅延された符号化データ信号を受信するよう接続され
た第１の入力端子、前記復合化されたデータ信号を受信
するように接続された第２の入力端子、及び、前記同調
回路を駆動するための前記信号を提供する出力端子とを
有する排他的論理和ゲートを有することを特徴とするマ
ンチェスタ符号化データのためのデコーダ。 - 【請求項４】特許請求の範囲第１項〜第３項のいずれか
１項によるデコーダであって、前記同調回路が、この同
調回路を駆動するための前記信号と前記クロック信号と
の間に前記期待されたクロック周波数の周期の1/2に等
しい遅延を導入することを特徴とするマンチエスタ符号
化データのためのデコーダ。 - 【請求項５】特許請求の範囲第１項〜第４項のいずれか
１項によるデコーダであって、前記マンチエスタ符号化
データがマンチエスタ作動符号により符号化され、そし
て、出力非零復帰信号を発生するために前記復合化され
たデータ信号を、このデータ信号を遅延したものと組合
せるための手段がさらに設けられていることを特徴とす
るマンチエスタ符号化データのためのデコーダ。 - 【請求項６】特許請求の範囲第１項によるデコーダであ
って、このデコーダが前記マンチエスタ符号化データの
正しくない位相にロックされたことを検出するための手
段、及び、この検出するための手段に応答して、前記同
調回路を再び同期化し、それによって、前記マンチエス
タ符号化データの正しい位相に前記デコーダをロックす
るための手段をさらに有することを特徴とするマンチエ
スタ符号化データのためのデコーダ。 - 【請求項７】特許請求の範囲第６項によるデコーダであ
って、前記検出するための手段が、前記クロック信号の
各サイクルの第１の第２の半分において、前記マンチエ
スタ符号化データの値（複数）を比較すると共に、これ
らの値が等しい時はいつもリセット信号を発生するため
の手段を有することを特徴とするマンチエスタ符号化デ
ータのためのデコーダ。 - 【請求項８】マンチエスタ符号化データの期待されたク
ロック周波数に同調されていて、互いに逆位相の第１と
第２のクロック信号を発生するための同調回路、前記第
１と第２のクラック信号のいずれが前記マンチエスタ符
号化データに対し正しい位相を有しているかを決定する
ための手段、及び、復合化されたデータ信号を発生する
と共に、前記同調回路を駆動するための信号を発生する
ために、前記正しい位相を持つクロック信号を利用する
ための手段を有することを特徴とするマンチエスタ符号
化データのためのデコーダ。 - 【請求項９】特許請求の範囲第８項によるデコーダであ
って、どのクロック信号が正しい位相を有しているかを
決定するための前記手段が、前記クロック周波数の周期
全体に等しい期間を持つ前記マンチエスタ符号化データ
のパルスを検出するための手段、前記の２つのクロック
信号のどれが正しい位相を有しているかを示す２つの値
を持つ選択信号を発生させるための手段、及び前記パル
スの検出及び前記クロック信号に応答して、前記パルス
が前記クロック信号と間違って整列された場合に前記選
択信号をその逆の値に切り換えるための手段を有するこ
とを特徴とするマンチエスタ符号化データのためのデコ
ーダ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8506100 | 1985-03-08 | ||
| GB858506100A GB8506100D0 (en) | 1985-03-08 | 1985-03-08 | Decoder |
Publications (2)
| Publication Number | Publication Date |
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