JP2006237337A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 上面に複数の外部接続用電極を有する半導体構成体と、前記半導体構成体の側方に設けられた絶縁基材と、前記半導体構成体の外部接続用電極を除く上面及び前記絶縁基材の上面に設けられた絶縁層と、前記絶縁層上に前記半導体構成体の外部接続用電極に接続されて設けられ、且つ接続パッドを有する少なくとも一層以上の上層再配線層とを備えた半導体装置であって、当該上層再配線層の非貫通孔が、半導体構成体の外部接続用電極の一部をアライメントマークとして上層の絶縁層に形成されたものであることを特徴とする半導体装置。
【選択図】 図5
Description
図1は、本発明半導体装置の概略断面説明図で、まずこの図1を用いて本発明半導体装置について説明する。
図2(b):次いで、支持体21に、半導体構成体22に対応する部分に開口部を有す絶縁基材25を配置し、加熱加圧して積層する。ここに絶縁基材25としては、例えばガラス繊維にエポキシ樹脂を含浸させたプリプレグなどのシートが好適に使用される。
図3(f):次いで、第一再配線28を含む第一絶縁層26の上面に、第二絶縁層29を積層した後、該第二絶縁層29に非貫通孔27を形成する。
図4(g):次いで、非貫通孔27を含む第二絶縁層29に無電解・電解金属めっきを析出させた後、写真法にて第二接続パッド30aと第二再配線層30の回路形成を行う。
図4(h):次いで、はんだボールによる突起電極形成部以外にソルダーレジスト31を形成する。
図4(i):次いで、半導体構成体22間を絶縁基材25部でダイシング加工により切断個片化し、複数個の半導体装置32を得る。
図5は、図3(d)のA−Aで示す領域の概略平面説明図である。
該図5において、円形状の外部接続用電極bと菱形の外部接続用電極aが混在しているが、当該菱形の外部接続用電極aが、前述の上層の絶縁層26に非貫通孔27を形成する際のアライメントマークとして使用される電極である。
図6(b):次いで、支持体41に、半導体積層体42に対応する部分に開口部を有する絶縁基材45を配置し、加熱加圧して積層する。ここに絶縁基材45としては、前記と同様なものが用いられる。
図7(f):次いで、第一配線48を含む第一絶縁層46の上面に、第二絶縁層49を積層した後、該第二絶縁層49に非貫通孔47を形成する。
図8(g):次いで、非貫通孔47を含む第二絶縁層49に無電解・電解金属めっきを析出させた後、写真法にて第二接続パッド50aと第二再配線50の回路形成を行う。
図8(h):次いで、はんだボールによる突起電極形成部以外にソルダーレジスト51を形成する。
図8(i):次いで、半導体構成体42間を絶縁基材45部でダイシング加工により切断個片化し、複数個の半導体装置52を得る。
図9は、図7(d)のA−Aで示す領域の概略平面説明図である。
該図9において、円形状に形成された金属箔eの開口部dと三角形状に形成された金属箔eの開口部cが混在しているが、当該三角形状の開口部cが、前述の上層の絶縁層46に非貫通孔47を形成する際のアライメントマークとして使用される開口部である。アライメントマークとして使用する金属箔eの開口部cの形状とアライメントマークとして使用しない金属箔eの開口部dの形状を変えることによって、誤認識を防止することができ、より精度よく非貫通孔を形成することが可能となる。
2,22,42:半導体構成体
3,23,43:接着層
4,24,44:外部接続用電極
5,25,45:絶縁基材
6,26,46:第一絶縁層
7,27,47:非貫通孔
8,28,48:第一再配線
8a,28a,48a:第一接続パッド
9,29,49:第二絶縁層
10,30,50:第二再配線
10a,30a,50a:第二接続パッド
11,31,51:ソルダーレジスト
12:突起電極
32,52:半導体装置
46a:金属箔
a:アライメントマークとして使用する外部接続用電極
b:アライメントマークとして使用しない外部接続用電極
c:アライメントマークとして使用する金属箔の開口部
d:アライメントマークとして使用しない金属箔の開口部
e:金属箔
Claims (8)
- 上面に複数の外部接続用電極を有する半導体構成体と、前記半導体構成体の側方に設けられた絶縁基材と、前記半導体構成体の外部接続用電極を除く上面及び前記絶縁基材の上面に設けられた絶縁層と、前記絶縁層上に前記半導体構成体の外部接続用電極に接続されて設けられ、且つ接続パッドを有する少なくとも一層以上の上層再配線層とを備えた半導体装置であって、当該上層再配線層の非貫通孔が、半導体構成体の外部接続用電極の一部をアライメントマークとして上層の絶縁層に形成されたものであることを特徴とする半導体装置。
- アライメントマークとして用いた外部接続用電極の端面部形状と、アライメントマークとして用いなかった外部接続用電極の端面部形状とが異なっていることを特徴とする請求項1記載の半導体装置。
- 上面に複数の外部接続用電極を有する半導体構成体と、前記半導体構成体の側方に設けられた絶縁基材と、前記半導体構成体の外部接続用電極を除く上面及び前記絶縁基材の上面に設けられた絶縁層及び金属箔と、前記絶縁層と金属箔上に前記半導体構成体の外部接続用電極に接続されて設けられ、且つ接続パッドを有する少なくとも一層以上の上層再配線層とを備えた半導体装置であって、当該上層再配線層の非貫通孔が、絶縁層上の金属箔の外部接続用電極の真上部に対応する部位に予め設けられた開口部の一部をアライメントマークとして上層の絶縁層に形成されたものであることを特徴とする半導体装置。
- アライメントマークとして用いた金属箔の開口部の形状と、アライメントマークとして用いなかった金属箔の開口部の形状とが異なっていることを特徴とする請求項3記載の半導体装置。
- 支持体に、各々が半導体基板上に設けられた複数の外部接続用電極を有する複数の半導体構成体を相互に離間させて配置する工程と、前記各半導体構成体に対応する部分に開口部を有する少なくとも1枚の絶縁基材を支持体に配置する工程と、前記絶縁基材を加熱加圧し、積層する工程と、前記半導体構成体及び絶縁基材の上面に上層の再配線のための絶縁層を配置し、積層する工程と、半導体構成体の外部接続用電極の一部をアライメントマークとして、前記絶縁層に非貫通孔を形成する工程と、前記絶縁層に設けられた非貫通孔及び絶縁層の表面に金属めっきを施す工程と、前記絶縁層上に再配線を形成する工程と、前記半導体構成体間を前記絶縁基材部で切断して前記最上層の上層配線接続パッドが前記絶縁基材の上方に配置された半導体装置を複数個得る工程とを有することを特徴とする半導体装置の製造方法。
- アライメントマークとしての外部接続用電極をCCDカメラで認識し、前記外部接続用電極の中央部に対応する位置の絶縁層に非貫通孔を形成することを特徴とする請求項5記載の半導体装置の製造方法。
- 支持体に、各々が半導体基板上に設けられた複数の外部接続用電極を有する複数の半導体構成体を相互に離間させて配置する工程と、前記各半導体構成体に対応する部分に開口部を有する少なくとも1枚の絶縁基材を支持体に配置する工程と、前記絶縁基材を加熱加圧し、積層する工程と、前記半導体構成体及び絶縁基材の上面に上層の再配線のための絶縁層及び金属箔を配置し、積層する工程と、前記金属箔の外部接続用電極の真上部に対応する部位に予め開口部を設ける工程と、前記金属箔の開口部の一部をアライメントマークとして、前記絶縁層に非貫通孔を形成する工程と、前記絶縁層に設けられた非貫通孔及び絶縁層の表面に金属めっきを施す工程と、前記絶縁層上に再配線を形成する工程と、前記半導体構成体間を前記絶縁基材部で切断して前記最上層の上層配線接続パッドが前記絶縁基材の上方に配置された半導体装置を複数個得る工程とを有することを特徴とする半導体装置の製造方法。
- アライメントマークとしての金属箔の開口部をCCDカメラで認識し、前記外部接続用電極の中央部に対応する位置の絶縁層に非貫通孔を形成することを特徴とする請求項7記載の半導体装置の製造方法。
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JP2010021516A (ja) * | 2008-07-10 | 2010-01-28 | Samsung Electro-Mechanics Co Ltd | 電子素子内蔵型印刷回路基板の製造方法 |
JP2011187473A (ja) * | 2010-03-04 | 2011-09-22 | Nec Corp | 半導体素子内蔵配線基板 |
JP2011253879A (ja) * | 2010-06-01 | 2011-12-15 | Nec Corp | 半導体素子及び半導体内蔵基板 |
JP2011258847A (ja) * | 2010-06-11 | 2011-12-22 | Fujitsu Ltd | 部品内蔵基板の製造方法及び部品内蔵基板 |
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JP2010021516A (ja) * | 2008-07-10 | 2010-01-28 | Samsung Electro-Mechanics Co Ltd | 電子素子内蔵型印刷回路基板の製造方法 |
JP2011187473A (ja) * | 2010-03-04 | 2011-09-22 | Nec Corp | 半導体素子内蔵配線基板 |
JP2011253879A (ja) * | 2010-06-01 | 2011-12-15 | Nec Corp | 半導体素子及び半導体内蔵基板 |
JP2011258847A (ja) * | 2010-06-11 | 2011-12-22 | Fujitsu Ltd | 部品内蔵基板の製造方法及び部品内蔵基板 |
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