JP2008243925A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2008243925A JP2008243925A JP2007078970A JP2007078970A JP2008243925A JP 2008243925 A JP2008243925 A JP 2008243925A JP 2007078970 A JP2007078970 A JP 2007078970A JP 2007078970 A JP2007078970 A JP 2007078970A JP 2008243925 A JP2008243925 A JP 2008243925A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor structure
- semiconductor device
- layer
- insulating layer
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
【課題】薄型の、しかも内蔵された半導体構成体と側方回路との位置合わせ精度が向上した半導体装置及びその製造方法を提供する。
【解決手段】半導体装置P1は少なくとも絶縁層2中に内蔵された半導体構成体4と、半導体構成体4の上方及び側方の絶縁層2上に設けられた再配線層11とを有しており、半導体構成体4の側方の絶縁層2に回路基板3が内蔵されていると共に、回路基板3は少なくとも再配線層14が設けられた側の面に導体層9aを備えている。
【選択図】図1
【解決手段】半導体装置P1は少なくとも絶縁層2中に内蔵された半導体構成体4と、半導体構成体4の上方及び側方の絶縁層2上に設けられた再配線層11とを有しており、半導体構成体4の側方の絶縁層2に回路基板3が内蔵されていると共に、回路基板3は少なくとも再配線層14が設けられた側の面に導体層9aを備えている。
【選択図】図1
Description
本発明は半導体装置及びその製造方法に関する。
現在、電子機器に搭載される半導体装置として、ウエハーレベルCSP(wafer−level chip size package)と呼ばれる半導体装置が使用され、近年の機器の軽薄短小化に対応している。
ウエハーレベルCSPは、複数の外部接続用の接続パッドが形成されたベアチップの上面にパッシベーション膜(中間絶縁膜)を設け、当該パッシベーション膜の各接続パッドの対応部に開口部を形成し、当該開口部を介して各接続パッドに接続される再配線を形成し、各再配線の他端部側に柱状の外部接続用電極を形成すると共に、各外部接続用電極間に封止材を充填したものである。
前記ウエハーレベルCSPは、各柱状の外部接続用電極上に半田ボールを形成することにより接続端子を有する回路基板にフェイスダウン方式でボンディングすることができ、実装面積を略ベアチップと同一のサイズとすることが可能となるため、従来のワイヤーボンディング等を用いたフェイスアップ方式に比して電子機器を大幅に小型化することが可能となる。
前記ウエハーレベルCSPの生産性を高めるために、ウエハ状態の半導体基板にパッシベーション膜、再配線、外部接続用電極、及び封止材を形成し、更に、封止材で覆われずに露出した外部接続用電極の上面に半田ボールを設けた後、ダイシングラインで切断する方法が報告されている(例えば特許文献1参照)。
ところが、前記従来の半導体装置では、集積化が進み外部接続用電極の数が増加すると、当該外部接続用電極のサイズ及びピッチが極端に小さくなり、回路基板との位置合わせ難易度の上昇、接合強度の低下、電極間の短絡等の問題発生に加え、通常はシリコン基板からなる半導体基板と通常は有機基板からなる回路基板の線膨張係数の差に起因して発生する応力による外部接続用電極の破壊等の致命的な問題が発生する場合もある。
そこで、ウエハーレベルCSPをフェイスアップ方式としながらもワイヤーボンディングを用いずに回路基板と接続する方法も報告されている(例えば特許文献2参照)。
前記ウエハーレベルCSPをフェイスアップ方式としながらもワイヤーボンディングを用いずに回路基板と接続する方法を用いて製造された半導体装置とは、例えば図6に示す半導体装置P9のように、支持体115上に半導体構成体4を実装し、当該半導体構成体4の側方に回路基板103が設けられるように絶縁層102と共に埋め込み層を形成した後、マザーボードに対応した位置の再配線パッド113に再配線がなされるようにした再配線層111を備えたものである。
ここで、半導体構成体4は、シリコン基板7の上面に複数の外部接続用電極5が設けられていると共に、前記外部接続用電極5の側面に封止材6が形成されているものであり、以降本明細書で用いる半導体構成体とは、基本的に当該構成の半導体構成体を示すものとする。
また、半導体構成体の側方の絶縁層内部に回路基板を設け、昨今の半導体装置への要求である高密度、高速動作等に対応しようとする方法も報告されている(例えば特許文献3参照)。
ところが、前記ウエハーレベルCSPをフェイスアップ方式としながらもワイヤーボンディングを用いずに回路基板と接続する方法を用いて製造された半導体装置は、半導体構成体をプレイスメント(配置)する支持体となる層が、通常、製造工程中の搬送性を得るためのある程度の剛性を持った厚みが必要であり、昨今の要求が高まる薄型化に対応しきれないという場合がある。
ここで、図6に示す半導体装置P9の従来の製造方法を図7〜図8を用いて説明する。
先ず、図7(a)に示すように、支持体115に接着剤8を介して半導体構成体4を実装する。
次に、図7(b)に示すように、ピンガイド116に、先の半導体構成体4を実装した支持体115と、予めピンガイド挿入用穴が開けられた絶縁層102aと、予めピンガイド挿入用穴が開けられた回路基板103がレイアップされ積層されることで、図7(c)に示した構造体P10を得る。
次に、図8(d)に示すように、当該構造体P10の両面に、絶縁層102bと導体層109aを積層し、次いで、回路形成工程、めっき工程を経て、図8(e)に示すように、半導体構成体4の外部接続用電極5に再配線を施し、再配線層111を備えた構造体P11を得る。次いで、図8(f)に示すように、ソルダーレジスト形成工程を経て、再配線用パッド113並びにソルダーレジスト114を備えた半導体装置P12(即ち図6に示す半導体装置P9)を得る。
しかし、上記従来の製造方法では、内蔵される半導体構成体4と側方の回路基板103上の回路との積層時の位置合わせ方法としてピンガイド116を用いていたため、精度としては数十μmのズレがあり、良好とは言い難いものであった。
特開2001−168128号公報
特開2004−221417号公報
特開2005−159199号公報
本発明は、上記の問題と実状に鑑みてなされたもので、半導体構成体を絶縁層中に内蔵した構造の半導体装置において、半導体装置を薄型化し、しかも内蔵された半導体構成体と側方回路との位置合わせ精度が向上した、すなわち回路位置精度の高い半導体装置及びその製造方法を提供することを課題とする。
すなわち、請求項1に係る本発明は、少なくとも絶縁層中に内蔵された半導体構成体と、当該半導体構成体の上方及び側方の絶縁層上に設けられた再配線層とを有する半導体装置であって、当該半導体構成体の側方の絶縁層に回路基板が内蔵されていると共に、当該回路基板が少なくとも再配線層が設けられた側の面に導体層を備えていることを特徴とする半導体装置により上記課題を解決したものである。
この半導体装置によれば、回路位置精度が高く、しかもより薄型化が可能となる。
また、請求項2に係る本発明は、前記半導体構成体の外部接続用電極と、前記絶縁層に内蔵された回路基板の導体層の少なくとも一部が、前記再配線層を介して接続されていることを特徴としている。
これにより、内蔵された半導体構成体と側方の回路とが内層の最短ルートで精度良く接続され、最適な回路配線が成された薄型の半導体装置を得ることができる。
また、請求項3に係る本発明は、少なくとも絶縁層中に内蔵された半導体構成体と、当該半導体構成体の上方及び側方の絶縁層上に設けられた再配線層とを有する半導体装置の製造方法であって、凸部を備えている金属板と、予め当該凸部に対応した穴が開けられている第一の絶縁層と、予め当該凸部に対応した穴が開けられている少なくとも上面に導体層を備えた回路基板と、第二の絶縁層と、導体層とを積層する工程と、当該積層工程後に当該金属板を除去して半導体構成体埋め込み用凹部を形成する工程と、当該形成された凹部に当該半導体構成体を実装する工程と、当該実装された半導体構成体を樹脂によって埋め込む工程と、当該埋め込まれた半導体構成体に対して再配線を施す工程とを有することを特徴とする半導体装置の製造方法により上記課題を解決したものである。
これにより、比較的簡単な工程により、半導体装置の厚みを増すことなく、しかも半導体構成体を内蔵した半導体装置を得ることができる。
また、請求項4に係る本発明は、前記半導体構成体の実装工程において、前記回路基板の導体層の少なくとも一部を半導体構成体の実装位置決め用合わせマークとして用いることを特徴としている。
これにより、内蔵された半導体構成体と側方回路との位置合わせ精度が向上した薄型の半導体装置を得ることができる。
また、請求項5に係る本発明は、前記金属板除去をエッチングにより行なうことを特徴としている。
これにより、ザグリ加工等の切削工程を用いることなく、比較的簡単な工程で平坦な内底面を有する凹部が得られるので、より安定した半導体構成体の実装が可能となる。
本発明により、半導体構成体を絶縁層中に内蔵した構造の半導体装置において、半導体装置を薄型化し、しかも内蔵された半導体構成体と側方回路との位置合わせ精度が向上した、すなわち回路位置精度の高い半導体装置及びその製造方法を提供することができる。
本発明半導体装置の実施の形態を図1を用いて説明する。
図1(a)において、P1は半導体装置で、絶縁層2に接着層8を介して実装され内蔵された半導体構成体4と、当該半導体構成体4の側方の絶縁層2に内蔵された回路基板3と、当該半導体構成体4の外部接続用電極5から再配線層11を介すると共に、当該半導体構成体4よりも外側且つ絶縁層2の上方にビルドアップ材12を介して接続された再配線用パッド13と、ソルダーレジスト14と、から構成され、前記回路基板3は、その再配線層11が設けられた側の面に導体層9aを備えている。
因に、この半導体装置P1は、当該半導体装置P1の断面を観察した場合、後述するように、凹部の上部開口部が前記半導体構成体4よりも僅かに大きく、当該凹部の側方内部に回路基板3が内蔵され、当該凹部の内側側方表面及び内側底部表面が樹脂で覆われた凹型構造体の当該凹部内側底部に、当該半導体構成体4をプレイスメントし、その後、樹脂層で凹部に蓋をするが如く積層した場合には、当該半導体構成体4と当該開口部との僅かな隙間にも樹脂が埋まり凹部内側側方表面の樹脂層と密着するが、元々凹部の側方として形成された樹脂層は当該積層の前に硬化されており、プレイスメント後に埋め込まれた樹脂との間には境界線Lが存在する。
ここに、半導体構成体4は従来と同様、シリコン基板(半導体基板)7を備え、当該シリコン基板7は接着層8を介して絶縁層2に接着され、当該シリコン基板7の上面には所定の機能の集積回路が設けられ、当該上面周辺部にはアルミニウム系金属等からなる複数の接続パッドが集積回路に接続されて設けられ、当該接続パッドの中央部を除くシリコン基板7の上面には酸化シリコン等からなる絶縁膜が設けられ、接続パッドの中央部は絶縁膜に設けられた第一の開口部を介して露出され、当該絶縁膜の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる保護膜(絶縁膜)が設けられ、当該絶縁膜の第一の開口部に対応する部分における保護膜には第二の開口部が設けられ、当該第一の開口部と第二の開口部を介して露出された接続パッドの上面から保護膜の上面の所定の箇所にかけて、銅等からなる下地金属層が設けられ、当該下地金属層の上面全体には銅から成る再配線が設けられ、当該再配線の接続パッド部上面には銅から成る柱状の外部接続用電極5が設けられ、当該再配線を含む保護膜の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止材(絶縁膜)6が、その上面が外部接続用電極5の上面と面一となるように設けられ構成されている。
このように、ウェハーレベルCSPと呼ばれる半導体構成体4は、シリコン基板7、外部接続用電極5、封止材6を含んで構成されている。
前記半導体装置P1は、半導体構成体4を絶縁層2中に接着剤8を介して直接実装した構造となっているため、半導体構成体4の支持体として新たに別層を設ける必要がないので、薄型化された半導体装置となる。
また、当該半導体構成体4の側方の絶縁層2の内部に回路基板3が内蔵された構造となっているため、当該回路基板3上の導体層9aを実装位置決め用合わせマークとして当該半導体構成体4を実装する際に用いることが可能となるので、当該半導体構成体4の回路(外部接続用電極5)と当該半導体構成体4の側方回路が精度良く位置合わせされた半導体装置を得ることができる。
また、図1(b)に示した半導体装置P13のように、半導体構成体4の外部接続用電極5と側方の回路基板3上の回路とを再配線層11によって接続する回路配線の半導体装置とした場合には、当該半導体構成体4の回路(外部接続用電極5)と側方の回路とが内層の最短ルートで精度良く接続され、昨今市場で求められている高周波回路や高速伝送回路により適した構造の薄型半導体装置となる。
次に、本発明半導体装置の製造方法の実施の形態を図2〜図5を用いて説明する。
まず、図2(a)に示すように、金属板1を用意する。
尚、当該金属板1は、エッチングが可能な金属であればその材質は問わないが、一般的な回路形成工程において多用されている銅又は銅に準ずる合金であることが望ましい。
次に、図2(b)に示すように、金属除去手段により、前記金属板1を凸部1aを備えた形状とする。
前記金属除去手段は、目的とする形状に成型できればその手法を問わないが、例えば切削による機械加工、或いは薬液によるエッチング等が挙げられる。
次に、図2(c)に示すように、前記凸部1aを備えた形状となった金属板1と、予め半導体構成体を埋め込む凹部の大きさよりも僅かに大きい穴、つまり前記形成された金属板の凸部1aの大きさよりも僅かに大きい穴を開けた第一の絶縁層2aと、導体層9aを備えた回路基板3と、第二の絶縁層2bと、導体層9bを重ね、真空積層プレス機等を用いて積層プレスを行い、絶縁層2に回路基板3が内蔵された図3(d)に示す状態の構造体P2を得る。
尚、絶縁層2aは必ずしも1枚である必要はなく、1枚で凸部1aの高さを考慮した適当な厚みにならない場合は、複数枚重ねて絶縁層が適切な厚みとなるようにすることが望ましい。
次に、図3(e)に示すように、前記構造体P2の金属板1を除去することで、絶縁層2に半導体構成体埋め込み用凹部Qが形成された構造体P3を得る。
尚、ここでの金属板1除去手段は、後に半導体構成体4をプレイスメントする場所となる凹部Qを形成するものであるため、凹部Qの内底部に切削痕や切削屑が残る可能性がある切削加工ではなく、エッチングを用いることが望ましい。
次に、前記金属板1除去により形成された凹部Qに、半導体構成体4を実装し、図3(f)に示す構造体P4を得る。
尚、半導体構成体4は、前記と同様シリコン基板7の上面に複数の外部接続用電極5を備えていると共に、前記外部接続用電極5間に封止材6を備えている。
また、部品実装の際には、接着剤8を用いることが望ましい。
また、接着剤8として、DAF(Die Attach Film)等の接着シートを用いても良い。
次に、図4(g)に示すように、半導体構成体4を実装した前記構造体P4に絶縁層2cと銅箔9cをレイアップし、真空積層プレス機等を用いて積層プレスを行い、図4(h)に示すように、絶縁層2中に半導体構成体4が内蔵された構造体P5を得る。
次に、通常の基板と同様に、層間接続ビア穴10を形成するための各工程を行い、図4(k)に示す構造体P6を得る。
次に、図5(m)に示すように、通常の基板と同様に、めっき加工、回路形成の各工程を行い、再配線層11を備えた構造体P7を得る。
次に、図5(n)に示すように、通常の基板と同様に、ビルドアップ材12の積層、めっき加工、回路形成、ソルダーレジスト形成の各工程を経て、再配線用パッド13並びにソルダーレジスト14を備えた半導体装置P8を得る。
尚、本発明を説明するに当たって、上記実施の形態を例として説明したが、本発明の構成はこれらの限りでなく、また、これらの例により何ら制限されるものではなく、本発明の範囲内で種々の変更が可能である。
上記の実施の形態により説明した本発明の特徴として下記の4つが挙げられる。
先ず、本発明1つ目の特徴は、絶縁層2に半導体構成体埋め込み用凹部Qを形成し、当該凹部Qの内底面に半導体構成体4を実装し埋め込みすることにある。
これにより、半導体構成体4が絶縁層2に内蔵された構造となり、半導体構成体4の支持体として新たに別層を設ける必要がないので、半導体装置全体が薄型化された構成となる。
本発明2つ目の特徴は、絶縁層2aと、導体層9aを備えた回路基板3と、絶縁層2bの積層により、半導体構成体4の支持体部(第二の絶縁層2b)と側方の回路基板3を一体化することにある。
これにより、半導体構成体4を実装する絶縁層2の側方内部に回路基板3が内蔵された構造となり、当該回路基板3上の導体層9aを実装位置決め用合わせマークとして使用することが可能となるので、当該半導体構成体4の回路(外部接続用電極5)と当該半導体構成体4の側方回路を精度良く位置合わせすることができる。
実装位置合わせ精度に関して具体的には、従来のピンガイドによる位置合わせでは基板に開けた穴にピンを挿入し位置合わせしていたため、位置合わせの精度として、支持体の回路の位置合わせマークに基づきピンガイド挿入用の穴あけをする「穴あけ精度」、穴にピンを入れて側方回路基板と合わせる「穴ピン間精度」、支持体の回路を位置合わせマークとして内蔵する部品を実装する「実装精度」の3つの精度を加算したマージンが必要となっていた。
これに対し、本発明方法においては、側方の回路基板3を位置合わせマークとして実装する「実装精度」のみが必要となるため、従来のピンガイドによる位置合わせと比較して、非常に高い精度が保たれる。
また、支持体部(第二の絶縁層2b)と側方の回路基板3を一体化することで、内蔵された半導体装置4側方にも回路を備えることとなるため、高密度配線に対応し、且つ薄型化された半導体装置を得ることができる。
更に、半導体構成体4の回路(外部接続用電極5)と側方の回路とを再配線層11によって接続する場合には、当該半導体構成体4の回路(外部接続用電極5)と側方の回路とが内層の最短ルートで精度良く接続することが可能となり、昨今市場で求められている高周波回路や高速伝送回路により適した構造の薄型半導体装置とすることができる。
本発明3つ目の特徴は、半導体構成体埋め込み用凹部Qを、当該凹部Qに対応した凸部1aを備えた金属板1を絶縁層2に積層し、その後当該金属板1を除去することにより形成することにある。
これにより、比較的簡単な工程により凹部Qを備えた半導体装置を得ることができる。
また、凹部Qを形成する際に別層としての支持体を必要としないため半導体装置の厚みを薄くできる。
また、積層プレス時に凹部Qが形成されるため、基板プレス後に切削等の機械加工を用いた凹部形成をする工程に比べ、工程の短縮が可能となる。
本発明4つ目の特徴は、前記金属板1の除去手段としてエッチングを用いることにある。
これにより、半導体構成体4の実装場所である凹部Qの内底面が平坦な形状となり、実装時により安定した実装が行えると共に、より回路精度の高い半導体装置を得ることができる。
1:金属板
1a:凸部
2,2a,2b,2c,102,102a,102b:絶縁層
3,103:回路基板
4:半導体構成体
5:外部接続用電極
6:封止材
7:シリコン基板
8:接着層
9a,9b,9c,109a:導体層
10:層間接続ビア用穴
11,111:再配線層
12:ビルドアップ材
13:再配線用パッド
14,114:ソルダーレジスト
115:支持体
116:ピンガイド
P2,P3,P4,P5,P6,P7,P10,P11:構造体
P1,P8,P9,P12,P13:半導体装置
Q:凹部
1a:凸部
2,2a,2b,2c,102,102a,102b:絶縁層
3,103:回路基板
4:半導体構成体
5:外部接続用電極
6:封止材
7:シリコン基板
8:接着層
9a,9b,9c,109a:導体層
10:層間接続ビア用穴
11,111:再配線層
12:ビルドアップ材
13:再配線用パッド
14,114:ソルダーレジスト
115:支持体
116:ピンガイド
P2,P3,P4,P5,P6,P7,P10,P11:構造体
P1,P8,P9,P12,P13:半導体装置
Q:凹部
Claims (5)
- 少なくとも絶縁層中に内蔵された半導体構成体と、当該半導体構成体の上方及び側方の絶縁層上に設けられた再配線層とを有する半導体装置であって、当該半導体構成体の側方の絶縁層に回路基板が内蔵されていると共に、当該回路基板が少なくとも再配線層が設けられた側の面に導体層を備えていることを特徴とする半導体装置。
- 前記半導体構成体の外部接続用電極と、前記絶縁層に内蔵された回路基板の導体層の少なくとも一部が、前記再配線層を介して接続されていることを特徴とする請求項1記載の半導体装置。
- 少なくとも絶縁層中に内蔵された半導体構成体と、当該半導体構成体の上方及び側方の絶縁層上に設けられた再配線層とを有する半導体装置の製造方法であって、凸部を備えている金属板と、予め当該凸部に対応した穴が開けられている第一の絶縁層と、予め当該凸部に対応した穴が開けられている少なくとも上面に導体層を備えた回路基板と、第二の絶縁層と、導体層とを積層する工程と、当該積層工程後に当該金属板を除去して半導体構成体埋め込み用凹部を形成する工程と、当該形成された凹部に当該半導体構成体を実装する工程と、当該実装された半導体構成体を樹脂によって埋め込む工程と、当該埋め込まれた半導体構成体に対して再配線を施す工程とを有することを特徴とする半導体装置の製造方法。
- 前記半導体構成体の実装工程において、前記回路基板の導体層の少なくとも一部を半導体構成体の実装位置決め用合わせマークとして用いることを特徴とする請求項3記載の半導体装置の製造方法。
- 前記金属板の除去をエッチングにより行なうことを特徴とする請求項3又は4記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007078970A JP2008243925A (ja) | 2007-03-26 | 2007-03-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007078970A JP2008243925A (ja) | 2007-03-26 | 2007-03-26 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008243925A true JP2008243925A (ja) | 2008-10-09 |
Family
ID=39914943
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007078970A Pending JP2008243925A (ja) | 2007-03-26 | 2007-03-26 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008243925A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010137420A1 (ja) * | 2009-05-29 | 2010-12-02 | イビデン株式会社 | 配線板及びその製造方法 |
JP2012015521A (ja) * | 2010-07-05 | 2012-01-19 | Samsung Electro-Mechanics Co Ltd | Icモジュール及びその製造方法、並びにicモジュールを用いる埋め込み印刷回路基板及びその製造方法 |
JP2016134624A (ja) * | 2015-01-22 | 2016-07-25 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | 電子素子内蔵型印刷回路基板及びその製造方法 |
JP2017220659A (ja) * | 2016-06-08 | 2017-12-14 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | ファン−アウト半導体パッケージ |
JP2018060996A (ja) * | 2016-09-30 | 2018-04-12 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | ファン−アウト半導体パッケージ |
-
2007
- 2007-03-26 JP JP2007078970A patent/JP2008243925A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010137420A1 (ja) * | 2009-05-29 | 2010-12-02 | イビデン株式会社 | 配線板及びその製造方法 |
CN102293072A (zh) * | 2009-05-29 | 2011-12-21 | 揖斐电株式会社 | 线路板及其制造方法 |
JPWO2010137420A1 (ja) * | 2009-05-29 | 2012-11-12 | イビデン株式会社 | 配線板及びその製造方法 |
US8373073B2 (en) | 2009-05-29 | 2013-02-12 | Ibiden Co., Ltd. | Wiring board and method for manufacturing the same |
CN102293072B (zh) * | 2009-05-29 | 2014-07-02 | 揖斐电株式会社 | 线路板及其制造方法 |
JP2012015521A (ja) * | 2010-07-05 | 2012-01-19 | Samsung Electro-Mechanics Co Ltd | Icモジュール及びその製造方法、並びにicモジュールを用いる埋め込み印刷回路基板及びその製造方法 |
JP2016134624A (ja) * | 2015-01-22 | 2016-07-25 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | 電子素子内蔵型印刷回路基板及びその製造方法 |
JP2017220659A (ja) * | 2016-06-08 | 2017-12-14 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | ファン−アウト半導体パッケージ |
JP2018060996A (ja) * | 2016-09-30 | 2018-04-12 | サムソン エレクトロ−メカニックス カンパニーリミテッド. | ファン−アウト半導体パッケージ |
US10886230B2 (en) | 2016-09-30 | 2021-01-05 | Samsung Electronics Co., Ltd. | Fan-out semiconductor package |
US10892227B2 (en) | 2016-09-30 | 2021-01-12 | Samsung Electronics Co., Ltd. | Fan-out semiconductor package |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4298559B2 (ja) | 電子部品実装構造及びその製造方法 | |
US8575763B2 (en) | Semiconductor device and method of manufacturing the same | |
JP6342120B2 (ja) | 超薄埋設ダイモジュール及びその製造方法 | |
JP4937842B2 (ja) | 半導体装置およびその製造方法 | |
JP3904541B2 (ja) | 半導体装置内蔵基板の製造方法 | |
US7829987B2 (en) | Carrier structure embedded with semiconductor chips and method for manufacturing the same | |
JP4379102B2 (ja) | 半導体装置の製造方法 | |
JP2006173232A (ja) | 半導体装置およびその製造方法 | |
US20040183192A1 (en) | Semiconductor device assembled into a chip size package | |
JP2009071095A (ja) | 半導体装置の製造方法 | |
JP2013243345A5 (ja) | ||
JP2010251395A (ja) | 電子装置及びその製造方法 | |
CN105702648B (zh) | 芯片封装结构及其制造方法 | |
JP2016529734A (ja) | 超微細ピッチのPoPコアレスパッケージ | |
JP2009246367A (ja) | ウェーハ・スケール・パッケージを形成するシステム及び方法 | |
JP2008210912A (ja) | 半導体装置及びその製造方法 | |
TW201325343A (zh) | 用於嵌入式晶粒封裝的高精密度自我對準晶粒 | |
JP2008243925A (ja) | 半導体装置及びその製造方法 | |
JP4413798B2 (ja) | 半導体装置の製造方法 | |
JP2005353837A (ja) | 半導体装置及びその製造方法 | |
JP2008135553A (ja) | 基板積層方法及び基板が積層された半導体装置 | |
US7963031B2 (en) | Package for semiconductor device and method of manufacturing the same | |
TWI381500B (zh) | 嵌埋半導體晶片之封裝基板及其製法 | |
JP2007059950A (ja) | 半導体装置内蔵基板及びその製造方法 | |
JP2019176063A (ja) | 半導体装置及び配線構造体の製造方法 |