JP2006229197A - ガラス上の歪シリコン上のｃｍｏｓデバイスの製造方法 - Google Patents

ガラス上の歪シリコン上のｃｍｏｓデバイスの製造方法 Download PDF

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Abstract

【課題】ガラス基板上の歪シリコン上にＣＭＯＳデバイスを製造する方法を提供する。
【解決手段】本発明の方法は、ガラス基板上に歪シリコン層を形成することを含むガラス基板を準備すること（１２）、歪シリコン層のプラズマ酸化によってシリコン酸化物層を形成すること（１４）、シリコン酸化物層の上にドープドポリシリコン層を堆積すること（１６）、ポリシリコンゲートを形成し、ＬＤＤ構造を形成するためにイオン注入をすること（１８）、ゲート構造上にスペーサ誘電体を堆積し形成すること（２０）、ソースおよびドレイン構造を形成するためにイオン注入し活性化すること（２２）、金属膜の層を堆積すること、ソース、ドレインおよびゲート構造上にサリサイドを形成するために金属膜の層をアニールすること、未反応の金属膜をすべて除去すること、層間誘電体層を堆積すること、およびコンタクトホールを形成しメタライズすること（２４）、を含む。
【選択図】図１

Description

本発明はディスプレイおよびセンサに使用するガラス上のシリコンに関する。より詳細には、ガラス上のＴＦＴの製造に関する。
より高性能な薄膜トランジスタ（ＴＦＴ）が、次世代の携帯用および高解像度ディスプレイに組み込まれるために必要とされている。なぜならば、コントローラ、ドライバ、などの機能回路がピクセルアレイと同じ基板上に集積されるからである。ディスプレイは、低電力消費、低しきい電圧、急峻なサブスレショールドスロープ、および高いキャリア移動度を有するＴＦＴを必要とする。多数の研究者達がこれらの目標を達成するために、ポリシリコンＴＦＴの研究に取り組んできた。Ｔａｉほか「Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ Ｐｏｌｙ−Ｓｉ ＴＦＴｓ ｆａｂｒｉｃａｔｅｄ ｂｙ ＳＥＬＡＸ」ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．５１，Ｎｏ．６，９３４〜９３９頁（２００４年）、およびＭｉｚｕｋｉほか「Ｌａｒｇｅ Ｄｏｍａｉｎｓ ｏｆ Ｃｏｎｔｉｎｕｏｕｓ Ｇｒａｉｎ Ｓｉｌｉｃｏｎ ｏｎ Ｇｌａｓｓ Ｓｕｂｓｔｒａｔｅ ｆｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ ＴＦＴｓ」ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．５１，Ｎｏ．２，２０４〜２１１頁（２００４年）が参照される。しかしながら、共通の目的は結晶粒界を減らすことによってＴＦＴの性能を改善することである。Ｗａｌｋｅｒほか「Ｉｍｐｒｏｖｅｄ Ｏｆｆ−Ｃｕｒｒｅｎｔ ａｎｄ Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｌｏｐｅ ｉｎ Ａｇｇｒｅｓｉｖｅｌｙ Ｓｃａｌｅｄ Ｐｏｌｙ−Ｓｉ ＴＦＴｓ Ｗｉｔｈ ａ Ｓｉｎｇｌｅ Ｇｒａｉｎ Ｂｏｕｎｄａｒｙ ｉｎ ｔｈｅ Ｃｈａｎｎｅｌ」ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．５１，Ｎｏ．２，２１２〜２１９頁（２００４年）が参照される。
結晶粒界の問題を一挙に軽減するために、単結晶シリコンＴＦＴが実証されてきた。Ｓｈｉほか「Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ Ｐｒｏｃｅｓｓｅｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ Ｔｈｉｎ−Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｏｎ Ｇｌａｓｓ」ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．２４，Ｎｏ．９，５７４〜５７６頁（２００３年）が参照される。ガラス上の単結晶シリコンの層は、「イオン切断（ｉｏｎ−ｃｕｔｔｉｎｇ）」に基づく層移転手法を使用して得られた。水素を注入されたシリコンウェーハが、最初にガラスウェーハに接着される。次にシリコンの薄膜がシリコンウェーハから剥離され、ガラスウェーハに移転される。単結晶シリコンＴＦＴは、著しく高い電子移動度（〜４３０ｃｍ２/Ｖ−ｓｅｃ）、より急峻なサブスレショールドスロープ、およびゲートバイアスに対して相対的に感知されない、より低いリーク電流を示した。
ＴＦＴの性能をさらに改善するために、ガラス上歪シリコン（ＳＳＯＧ）ウェーハの上に製造されたＴＦＴが、Ｍａａほか「Ｍｅｔｈｏｄ ｏｆ Ｍａｋｉｎｇ Ｓｉｌｉｃｏｎ−ｏｎ−Ｇｌａｓｓ ｖｉａ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ」、米国特許出願シリアル番号第１０/８９４，６８５号、２００４年７月２０日出願（ＳＬＡ．０８６４）、およびＭａａほか「Ｓｔｒａｉｎｅｄ Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ ｆｒｏｍ Ｆｉｌｍ Ｔｒａｎｓｆｅｒ ａｎｄ Ｒｅｌａｘａｔｉｏｎ ｂｙ Ｈｙｄｒｏｇｅｎ Ｉｍｐｌａｎｔａｔｉｏｎ」、米国特許出願シリアル番号第１０/７５５，６１５号、２００４年１月１２日出願（ＳＬＡ，０８２２）に記載されている。ガラス上の歪シリコンＴＦＴは８５０ｃｍ２/Ｖ−ｓｅｃに達する有効な電子移動度を実証した。ＳＳＯＧウェーハの製造は、シリコンウェーハの上に、圧縮歪を与えられた薄いＳｉＧｅの層の堆積から始まる。ＳｉＧｅの厚さは約２００ｎｍから４００ｎｍまでの間であり、一定のまたは傾斜した組成を有する。ＳｉＧｅの緩和は水素注入およびその後の加熱アニールによって達成される。緩和されたＳｉＧｅの表面のＣＭＰの後に、歪シリコンが堆積される。水素分離（ｓｐｌｉｔｔｉｎｇ）イオン注入が、歪シリコンの層から離れた、シリコン領域の深さを目標に行われる。これに加えて、Ｓｉ/ＳｉＧｅの界面は、シリコン領域の深くに発生した欠陥および転移の進展を妨げる助けをする。薄いＳｉＧｅ上の歪シリコンの仮想基板は、ガラスウェーハと接着される。分離の後に、ＳｉＧｅは選択的に除去され、ガラス上にじかに、滑らかな表面を有する歪シリコンの膜が得られる。
ＳＳＯＧウェーハ上に製造されるデバイスは、プロセス温度がガラス転移温度よりも低い温度に制限されることを除いては、シリコンウェーハ上に製造されるデバイスと類似している。米国特許番号第６，６８９，６４６Ｂ１号（２００４年２月１０日、Ｊｏｓｈｉほかに対して査定）「Ｐｌａｓｍａ Ｍｅｔｈｏｄ ｆｏｒ Ｆａｂｒｉｃａｔｉｎｇ Ｏｘｉｄｅ Ｔｈｉｎ Ｆｉｌｍｓ」に記載されているように、ゲート酸化物がプラズマ酸化によって作られ、ポリシリコンの消耗問題を避けるためにドープドポリシリコンの堆積が実施され、トランジスタ直列抵抗を低減するためにソース、ドレインおよびゲート上にＮｉＳｉが形成される。
本発明の目的は、ガラス基板上の歪シリコン上にＣＭＯＳデバイスを製造することである。
（発明の要約）
ガラス上の歪シリコンの上にＣＭＯＳデバイスを製造する方法は、ガラス基板上に歪シリコン層を形成することを含むガラス基板を準備することと、歪シリコン層のプラズマ酸化によってシリコン酸化物層を形成することと、シリコン酸化物層の上にドープドポリシリコン層を堆積することと、ポリシリコンゲートを形成することと、ＬＤＤ構造を形成するためにイオン注入をすることと、ゲート構造上にスペーサ誘電体を堆積し形成することと、ソースおよびドレイン構造を形成するためにイオンの注入および活性化をすることと、金属膜の層を堆積することと、ソース、ドレインおよびゲート構造上にサリサイドを形成するために金属膜の層をアニールすることと、未反応の金属膜をすべて除去することと、層間誘電体層を堆積すること、およびコンタクトホールを形成することおよびメタライズすること、を含む。
この要約および発明の目的は、本発明の本質の迅速な理解を可能にするために提供される。本発明のより完全な理解は、発明の好適な実施形態に関する下記の詳細な記述を、図面と共に参照することによって得られる。
本発明は、さらに以下の手段を提供する。
（項目１）
ガラス上の歪シリコンの上にＣＭＯＳデバイスを製造する方法であって、
ガラス基板上に歪シリコン層を形成することを含む、該ガラス基板を準備することと、
該歪シリコン層のプラズマ酸化によってシリコン酸化物層を形成することと、
該シリコン酸化物層の上にドープドポリシリコン層を堆積することと、
ポリシリコンゲートを形成することと、
ＬＤＤ構造を形成するためにイオンを注入することと、
ゲート構造の上にスペーサ誘電体を堆積し、形成することと、
ソースおよびドレイン構造を形成するためにイオンを注入し、活性化することと、
金属膜の層を堆積することと、
該ソース、ドレインおよびゲート構造上にサリサイドを形成するために該金属膜の層をアニールすることと、
未反応の金属膜を全て除去することと、
層間誘電体層を堆積することと、
コンタクトホールを形成し、メタライズすることと
を包含する、方法。
（項目２）
上記ガラス基板を準備することは、シリコンウェーハ上に歪シリコン層を形成することと、該歪シリコン層を上記ガラス基板に移転することとを含む、項目１に記載の方法。
（項目３）
上記ガラス基板を準備することは、上記ガラス基板および上記歪シリコン層を、約５５０℃から６５０℃までの間の温度で約１時間から１０時間までの間、アニールすることを含む、項目１に記載の方法。
（項目４）
上記歪シリコン層のプラズマ酸化によってシリコン酸化物層を形成することは、約２０Åから５００Åまでの間の厚さを有する酸化物層を形成するために、約３００℃から６００℃までの間の温度でヘリウムおよび酸素の混合ガス中で上記歪シリコン層をプラズマ酸化することを含む、項目１に記載の方法。
（項目５）
上記ドープドポリシリコン層を堆積することは、約４５０℃から６５０℃までの間の温度で、約５００Åから４０００Åまでの間の厚さにポリシリコン層を堆積することを含み、かつドーピング不純物はリンである、項目１に記載の方法。
（項目６）
上記ゲート構造上にスペーサ誘電体を堆積することは、ＳｉＯ２、Ｓｉ３Ｎ４およびこれらの組み合わせから成る材料群から採られる材料の層を堆積することを含む、項目１に記載の方法。
（項目７）
ソースおよびドレイン構造を形成するために上記イオンを注入し、活性化することは、リンイオンを約１０ｋｅＶから１００ｋｅＶまでの間のエネルギーで約２×１０１５ｃｍ−２から８×１０１５ｃｍ−２までの間のドーズ量で注入することによってＮ＋領域を形成することと、ホウ素イオンを約１０ｋｅＶから１００ｋｅＶまでの間のエネルギーで約２×１０１５ｃｍ−２から８×１０１５ｃｍ−２までの間のドーズ量で注入することによってＰ＋領域を形成することとを含み、窒素雰囲気中で約５００℃から６５０℃までの間の温度で約１時間から２４時間までの間、イオンを活性化することをさらに含む、項目１に記載の方法。
（項目８）
上記ソース、ドレインおよびゲート構造上に金属の層を堆積することは、約５０Åから２００Åまでの間の厚さを有するニッケルの層を堆積することを含み，また、上記金属層をアニールすることは、約４００℃から５５０℃までの間で約３０秒から３０分までの間で不活性ガスの雰囲気中でアニールすることと、Ｈ２ＳＯ４/Ｈ２Ｏ２/Ｈ２ＯおよびＮＨ４ＯＨ/Ｈ２Ｏ２/Ｈ２Ｏを含む混合液群から採られた混合液中に浸漬することによって、全ての未反応ニッケルを除去することとを含む、項目１に記載の方法。
（項目９）
ガラス上の歪シリコンの上にＣＭＯＳデバイスを製造する方法であって、
シリコンウェーハ上に歪シリコンの層を形成することおよび該歪シリコン層をガラス基板上に移転することによって、該ガラス基板上に該歪シリコン層を形成することを含む、該ガラス基板を準備することと、
プラズマ酸化によって該歪シリコン層からシリコン酸化物層を形成することと、
該シリコン酸化物層の上にドープドポリシリコンの層を堆積することと、
ポリシリコンゲートを形成することと、
ＬＤＤ構造を形成するためにイオンを注入することと、
ゲート構造の上にスペーサ誘電体を堆積し、形成することと、
ソースおよびドレイン構造を形成するためにイオンを注入し、活性化することと、
金属膜の層を堆積することと、
該ソース、ドレインおよびゲート構造上にサリサイドを形成するために該金属膜の層をアニールすることと、
未反応の金属膜を全て除去することと、
層間誘電体層を堆積することと、
コンタクトホールを形成し、メタライズすることと
を包含する、方法。
（項目１０）
上記ガラス基板を準備することは、上記ガラス基板および上記歪シリコン層を、約５５０℃から６５０℃までの間の温度で約１時間から１０時間までの間、アニールすることを含む、項目９に記載の方法。
（項目１１）
上記歪シリコン層をプラズマ酸化することは、約２０Åから５００Åまでの間の厚さを有するシリコン酸化物層を形成するために、約３００℃から６００℃までの間の温度でヘリウムおよび酸素の混合ガス中でのプラズマ酸化を含む、項目９に記載の方法。
（項目１２）
上記ドープドポリシリコン層を堆積することは、約４５０℃から６５０℃までの間の温度で、約５００Åから４０００Åまでの間の厚さにポリシリコン層を堆積することを含み、かつドーピング不純物はリンである、項目９に記載の方法。
（項目１３）
上記ゲート構造上にスペーサ誘電体を堆積することは、ＳｉＯ２、Ｓｉ３Ｎ４およびこれらの組み合わせから成る材料群から採られる材料の層を堆積することを含む、項目９に記載の方法。
（項目１４）
ソースおよびドレイン構造を形成するために上記イオンを注入し、活性化することは、リンイオンを約１０ｋｅＶから１００ｋｅＶまでの間のエネルギーで約２×１０１５ｃｍ−２から８×１０１５ｃｍ−２までの間のドーズ量で注入することによってＮ＋領域を形成することと、ホウ素イオンを約１０ｋｅＶから１００ｋｅＶまでの間のエネルギーで約２×１０１５ｃｍ−２から８×１０１５ｃｍ−２までの間のドーズ量で注入することによってＰ＋領域を形成することとを含み、窒素雰囲気中で約５００℃から６５０℃までの間の温度で約１時間から２４時間までの間、イオンを活性化することをさらに含む、項目９に記載の方法。
（項目１５）
上記金属膜の層を堆積することは、約５０Åから２００Åまでの間の厚さを有するニッケルの層を堆積することを含み，また、上記金属層をアニールすることは、約４００℃から５５０℃までの間で約３０秒から３０分までの間で不活性ガスの雰囲気中でアニールすることと、Ｈ２ＳＯ４/Ｈ２Ｏ２/Ｈ２ＯおよびＮＨ４ＯＨ/Ｈ２Ｏ２/Ｈ２Ｏを含む混合液群から採られた混合液中に浸漬することによって、全ての未反応ニッケルを除去することとを含む、項目９に記載の方法。
（摘要）
本発明の方法は、ガラス基板上に歪シリコン層を形成することを含むガラス基板を準備することと、歪シリコン層のプラズマ酸化によってシリコン酸化物層を形成することと、シリコン酸化物層の上にドープドポリシリコン層を堆積することと、ポリシリコンゲートを形成することと、ＬＤＤ構造を形成するためにイオン注入をすることと、ゲート構造上にスペーサ誘電体を堆積し形成することと、ソースおよびドレイン構造を形成するためにイオン注入し活性化することと、金属膜の層を堆積することと、ソース、ドレインおよびゲート構造上にサリサイドを形成するために金属膜の層をアニールすることと、未反応の金属膜をすべて除去することと、層間誘電体層を堆積すること、およびコンタクトホールを形成することおよびメタライズすること、を含む。
本発明の目的は、ガラス基板上の歪シリコン上にＣＭＯＳデバイスを製造することである。歪シリコンは最初に、水素注入誘起緩和によって緩和されたＳｉＧｅ層の上に形成される。この膜は次に、ウェーハの直接接着および水素誘起剥離によって、ガラス基板に移転される。緩和されたＳｉＧｅ層の部分もまたガラス基板に移転されるが、ＳｉＧｅおよびシリコンとの間の高いエッチング選択性の故に、５０ｎｍよりも少ない厚さを有する非常に滑らかなシリコン層が、容易に得られる。プラズマ酸化が、低温でのゲート酸化物の生成を提供し、ポリシリコンの消耗問題を避けるために、ドープドポリシリコンの堆積が提供され、トランジスタ直列抵抗を低減するために、ソースおよびドレイン領域上およびゲート領域上にＮｉＳｉが形成され、これらは統合されたプロセスとして実施される。本発明の方法は、ガラス基板上のさらに進歩したデバイスを開発することを可能にする。
既存技術におけるように、酸化されたウェーハを使用する代わりに、緩和されたＳｉＧｅ上の歪シリコンはＣｏｒｎｉｎｇ１７３７ガラスウェーハに接着される。このプロセスは、前述の米国特許出願シリアル番号第１０/７５５，６１５号の主題である、ＳＳＯＩプロセスと類似であるが、より効率的な製造方法を提供する。緩和されたＳｉＧｅはＣＭＰの後、約２００ｎｍから４００ｎｍまでの間の厚さである。エピタキシャルシリコンの厚さは約１０ｎｍから５０ｎｍまでの間で変化する。水素イオン分離注入は、約２Ｅ１６から６Ｅ１６までの間のドーズ量を用いて、約１００ｋｅＶから２５０ｋｅＶの間のエネルギーで実施される。接着に先立つ表面処理は、上記に示された特許出願に記載の方法と同様であり、同特許出願は本明細書中で参考として援用される。分離は約３００℃から５００℃までの間の温度で、約３０分から５時間までの間で実施される。ウェーハが分離した後、シリコン基板からの最上部のシリコンの部分、およびＳｉＧｅの部分は、ドライエッチングのステップによって除去される。接着強度を高めるために、ドライエッチング後のアニールが約５５０℃で実施される。分離による粗さを除去するために、最終のＣＭＰが実施される。残存するＳｉＧｅ層を除去するために、最終の選択的エッチングステップが使用される。
本発明の方法は図１に、全体としては１０に示されており、歪シリコン層のガラス上への移転、約５５０℃から６５０℃までの間で約１時間から１０時間までの間でのウェーハのアニールを含む、ガラス基板ウェーハの準備（１２）を含む。ウェーハはヘリウム/酸素混合ガス中で、約３００℃から６００℃までの間でプラズマ酸化され（１４）、厚さ約２０Åから５００Åまでの間のシリコン酸化物層を形成する。リンまたはホウ素のいづれかのドーピングを有するドープドシリコンの層が、約５００Åから４０００Åの間の厚さに堆積される（１６）。ゲートが形成され（１８）、引き続きＬＤＤイオン注入がなされる。スペーサ誘電体の堆積およびスペーサの形成（２０）が、次いで実施され、引き続きソース/ドレインのイオン注入および活性化がなされる（２２）。ニッケル−サリサイドの形成、ＩＬＤ、コンタクトホールの形成、およびメタライゼーション（２４）が、発明の方法のこの段階を完了させる。
ここで図１および図２を参照し、ガラス上の歪シリコン（ＳＳＯＧ）ウェーハ２６が準備され（１２）、これはガラス基板２８およびその上の約１０ｎｍから５０ｎｍまでの間の厚さの歪シリコン層３０を有する。ガラス中のあらゆる望ましくない成分が歪シリコンの内部に拡散することを防止するために、誘電体層、例えばＳｉＯ２、Ｓｉ３Ｎ４、またはその混合物が、歪シリコン層およびガラスの間に堆積され得る。歪シリコン層を生成するために、ガラス基板上に移転される前に実施された水素イオン注入による結晶欠陥を除去し、また接着強度を改善するために、ＳＳＯＧウェーハは約５００℃から６５０℃までの間で、約１時間から１０時間までの間でアニールされる。
メサ分離ステップが実施され、図３、歪シリコン層３０の１部が除去される。
図１および図４に移り、約３００℃から６００℃までの間の基板温度において、Ｈｅ/Ｏ２雰囲気中で、プラズマ酸化プロセスによってゲート酸化が実施され、その結果として約３０Åから５００Åまでの間の厚さを有するシリコン酸化物層３２が得られる。
図５に示されるように、ドープドポリシリコンの層３４が堆積される（１６）。これはリンでドープされた、またはホウ素でドープされたいずれかのポリシリコンであり得るが、リンでドープされたポリシリコンの使用が望ましく、また約５００Åから４０００Åまでの間の厚さに、約４５０℃から６５０℃までの間の温度で、堆積される。
図６に示されるように、ポリシリコンのゲート３６が形成され、引き続きＬＤＤイオン注入がなされる（１８）。次いでスペーサ３８が堆積および形成され、スペーサの材料はＳｉＯ２、Ｓｉ３Ｎ４、またはこの混合物であり得る。Ｓｉ３Ｎ４の堆積は、堆積温度を約３５０℃から４５０℃までの間に低下させるために、ＰＥＣＶＤプロセスによってなされる。
図７はソース４０およびドレイン４２を形成するための、それぞれＮ＋およびＰ＋イオン注入および活性化２２の後の構造を示す。Ｎ＋イオン注入は、約１０ｋｅＶから１００ｋｅＶまでの間のエネルギおよび約２×１０１５ｃｍ−２から８×１０１５ｃｍ−２までの間のドーズ量でのリンイオン注入を含み、Ｐ＋イオン注入は約１０ｋｅＶから１００ｋｅＶまでの間のエネルギおよび約２×１０１５ｃｍ−２から８×１０１５ｃｍ−２までの間のドーズ量でのホウ素イオン注入を含む。イオン活性化は窒素またはアルゴン雰囲気中で約５００℃から６５０℃の温度で約１時間から２４時間までの間の時間を要する。
ソース、ドレイン、およびゲートをサリサイドするための、ニッケルサリサイドプロセスが図８に示されており、約５０Åから２００Åまでの間の厚さを有するニッケルの層が堆積される。引き続いてなされる、急速加熱アニール（ＲＴＡ）システムまたは例えばＡｒまたはＮ２の不活性雰囲気を用いる通常の炉による、約４００℃から５５０℃までの間で約３０秒から３０分までの間のアニールが、ＮｉＳｉ層４４を提供する。Ｈ２ＳＯ４/Ｈ２Ｏ２/Ｈ２Ｏ混合液またはＮＨ４ＯＨ/Ｈ２Ｏ２/Ｈ２Ｏ混合液に浸漬することによって、全ての未反応ニッケルが除去される。
図９は層間誘電体（ＩＬＤ）４６の形成、コンタクトホールの形成、およびメタライゼーションを示し、これらは全て現状技術のＩＣプロセスによって実施され、デバイスの製造を終了する。
ＮＭＯＳデバイスは、ＳＳＯＧウェーハ上に、コントロールとしてのＳＯＩウェーハと共に製造される。ＳＳＯＧおよびＳＯＩ上のＷ/Ｌ＝１０μｍ/１０μｍのＮＭＯＳデバイスのＩ−Ｖ特性が、それぞれ図１０および図１１に示されており、ＳＳＯＧ上のデバイスは、ＳＯＩコントロール上に製造されたデバイスよりも高いドライブ電流（ＩＤ（Ａ））を有する。チャネル幅２μｍおよびチャネル長０．５μｍを有するＮＭＯＳデバイスのサブスレショールド特性が図１２に示されている。サブスレショールドのスイングは８１ｍＶ/ｄｅｃであり、これはガラス上のＴＦＴに関してこれまでに報告された最小値である。図１３に示すように、ＳＳＯＧおよびＳＯＩ上の有効な電子移動度のピーク値はそれぞれ８５０ｃｍ２/Ｖ−ｓｅｃおよび５６０ｃｍ２/Ｖ−ｓｅｃである。８５０ｃｍ２/Ｖ−ｓｅｃの有効な移動度は、ガラス上のＴＦＴに関してこれまで報告された最高の移動度である。これらの非常に優れた結果は、ガラス上のＣＭＯＳ ＴＦＴの形成に関する発明の方法に、直接的に貢献する。
図１４および図１５は、それぞれ分離の直後の、および最終の選択的エッチング後の、表面の外観を比較して示し、歪シリコンは約３５ｎｍの厚さを有する。シリコンは０．８０％の２軸方向歪状態であった。引張り歪はＳｉＧｅ基板と均等であり、それは２１％ゲルマニウムを含有して１００％緩和されている。
発明の方法は、ガラス上歪シリコン基板を製造するために使用され得、ＳｉＧｅの選択的除去が滑らかなガラス上歪シリコンの表面を提供する。発明の方法に従って、ガラス上歪シリコンのウェーハ上にＣＭＯＳデバイスが製造され得る。低温でゲート酸化物を生成するために、プラズマ酸化手法が使用され得る。ゲート形成のためにドープドポリシリコンが使用され得るが、ＮＭＯＳは表面チャネルデバイスでありＰＭＯＳは埋め込みチャネルデバイスであるので、好ましくはリンでドープされたポリシリコンが使用される。ソース/ドレイン直列抵抗を減らすためにＮｉＳｉが使用され得る。
このように、ガラス上歪シリコンの上にＣＭＯＳデバイスを製造する方法が開示された。これに関するさらなる変更および修正は、添付の請求項において明確にされる発明の範囲内においてなされ得ることが、認識される。
本発明の方法のブロック図である。 本発明の方法における一ステップを示す。 本発明の方法における一ステップを示す。 本発明の方法における一ステップを示す。 本発明の方法における一ステップを示す。 本発明の方法における一ステップを示す。 本発明の方法における一ステップを示す。 本発明の方法における一ステップを示す。 本発明の方法における一ステップを示す。 ＳＳＯＧウェーハ上に製造されたＷ/Ｌ＝１０μｍ/１０μｍ ＮＭＯＳのＩ−Ｖ特性を示す。 ＳＯＩウェーハ上に製造されたＷ/Ｌ＝１０μｍ/１０μｍ ＮＭＯＳのＩ−Ｖ性を示す。 ＳＳＯＧ上のＷ/Ｌ＝２μｍ/０．５μｍ ＮＭＯＳのサブスレショールド特性を示す。 ＳＳＯＧおよびコントロールＳＯＩ上に製造されたデバイス上の有効な電子移動度を示す。 分離後のガラス上の歪Ｓｉ/ＳｉＧｅ/Ｓｉを示す。 最終の選択的エッチングステップ後の、ガラス上の歪シリコンを示す。
符号の説明
２８ ガラス
３０ 歪シリコン
３２ シリコン酸化物
３４ ドープドポリシリコン
３６ ゲート
３８ スペーサ
４０ ソース
４２ ドレイン
４４ ＮｉＳｉ
４６ 層間誘電体

Claims (15)

  1. ガラス上の歪シリコンの上にＣＭＯＳデバイスを製造する方法であって、
    ガラス基板上に歪シリコン層を形成することを含む、該ガラス基板を準備することと、
    該歪シリコン層のプラズマ酸化によってシリコン酸化物層を形成することと、
    該シリコン酸化物層の上にドープドポリシリコン層を堆積することと、
    ポリシリコンゲートを形成することと、
    ＬＤＤ構造を形成するためにイオンを注入することと、
    ゲート構造の上にスペーサ誘電体を堆積し、形成することと、
    ソースおよびドレイン構造を形成するためにイオンを注入し、活性化することと、
    金属膜の層を堆積することと、
    該ソース、ドレインおよびゲート構造上にサリサイドを形成するために該金属膜の層をアニールすることと、
    未反応の金属膜を全て除去することと、
    層間誘電体層を堆積することと、
    コンタクトホールを形成し、メタライズすることと
    を包含する、方法。
  2. 前記ガラス基板を準備することは、シリコンウェーハ上に歪シリコン層を形成することと、該歪シリコン層を前記ガラス基板に移転することとを含む、請求項１に記載の方法。
  3. 前記ガラス基板を準備することは、前記ガラス基板および前記歪シリコン層を、約５５０℃から６５０℃までの間の温度で約１時間から１０時間までの間、アニールすることを含む、請求項１に記載の方法。
  4. 前記歪シリコン層のプラズマ酸化によってシリコン酸化物層を形成することは、約２０Åから５００Åまでの間の厚さを有する酸化物層を形成するために、約３００℃から６００℃までの間の温度でヘリウムおよび酸素の混合ガス中で前記歪シリコン層をプラズマ酸化することを含む、請求項１に記載の方法。
  5. 前記ドープドポリシリコン層を堆積することは、約４５０℃から６５０℃までの間の温度で、約５００Åから４０００Åまでの間の厚さにポリシリコン層を堆積することを含み、かつドーピング不純物はリンである、請求項１に記載の方法。
  6. 前記ゲート構造上にスペーサ誘電体を堆積することは、ＳｉＯ２、Ｓｉ３Ｎ４およびこれらの組み合わせから成る材料群から採られる材料の層を堆積することを含む、請求項１に記載の方法。
  7. ソースおよびドレイン構造を形成するために前記イオンを注入し、活性化することは、リンイオンを約１０ｋｅＶから１００ｋｅＶまでの間のエネルギーで約２×１０１５ｃｍ−２から８×１０１５ｃｍ−２までの間のドーズ量で注入することによってＮ＋領域を形成することと、ホウ素イオンを約１０ｋｅＶから１００ｋｅＶまでの間のエネルギーで約２×１０１５ｃｍ−２から８×１０１５ｃｍ−２までの間のドーズ量で注入することによってＰ＋領域を形成することとを含み、窒素雰囲気中で約５００℃から６５０℃までの間の温度で約１時間から２４時間までの間、イオンを活性化することをさらに含む、請求項１に記載の方法。
  8. 前記ソース、ドレインおよびゲート構造上に金属の層を堆積することは、約５０Åから２００Åまでの間の厚さを有するニッケルの層を堆積することを含み，また、前記金属層をアニールすることは、約４００℃から５５０℃までの間で約３０秒から３０分までの間で不活性ガスの雰囲気中でアニールすることと、Ｈ２ＳＯ４/Ｈ２Ｏ２/Ｈ２ＯおよびＮＨ４ＯＨ/Ｈ２Ｏ２/Ｈ２Ｏを含む混合液群から採られた混合液中に浸漬することによって、全ての未反応ニッケルを除去することとを含む、請求項１に記載の方法。
  9. ガラス上の歪シリコンの上にＣＭＯＳデバイスを製造する方法であって、
    シリコンウェーハ上に歪シリコンの層を形成することおよび該歪シリコン層をガラス基板上に移転することによって、該ガラス基板上に該歪シリコン層を形成することを含む、該ガラス基板を準備することと、
    プラズマ酸化によって該歪シリコン層からシリコン酸化物層を形成することと、
    該シリコン酸化物層の上にドープドポリシリコンの層を堆積することと、
    ポリシリコンゲートを形成することと、
    ＬＤＤ構造を形成するためにイオンを注入することと、
    ゲート構造の上にスペーサ誘電体を堆積し、形成することと、
    ソースおよびドレイン構造を形成するためにイオンを注入し、活性化することと、
    金属膜の層を堆積することと、
    該ソース、ドレインおよびゲート構造上にサリサイドを形成するために該金属膜の層をアニールすることと、
    未反応の金属膜を全て除去することと、
    層間誘電体層を堆積することと、
    コンタクトホールを形成し、メタライズすることと
    を包含する、方法。
  10. 前記ガラス基板を準備することは、前記ガラス基板および前記歪シリコン層を、約５５０℃から６５０℃までの間の温度で約１時間から１０時間までの間、アニールすることを含む、請求項９に記載の方法。
  11. 前記歪シリコン層をプラズマ酸化することは、約２０Åから５００Åまでの間の厚さを有するシリコン酸化物層を形成するために、約３００℃から６００℃までの間の温度でヘリウムおよび酸素の混合ガス中でのプラズマ酸化を含む、請求項９に記載の方法。
  12. 前記ドープドポリシリコン層を堆積することは、約４５０℃から６５０℃までの間の温度で、約５００Åから４０００Åまでの間の厚さにポリシリコン層を堆積することを含み、かつドーピング不純物はリンである、請求項９に記載の方法。
  13. 前記ゲート構造上にスペーサ誘電体を堆積することは、ＳｉＯ２、Ｓｉ３Ｎ４およびこれらの組み合わせから成る材料群から採られる材料の層を堆積することを含む、請求項９に記載の方法。
  14. ソースおよびドレイン構造を形成するために前記イオンを注入し、活性化することは、リンイオンを約１０ｋｅＶから１００ｋｅＶまでの間のエネルギーで約２×１０１５ｃｍ−２から８×１０１５ｃｍ−２までの間のドーズ量で注入することによってＮ＋領域を形成することと、ホウ素イオンを約１０ｋｅＶから１００ｋｅＶまでの間のエネルギーで約２×１０１５ｃｍ−２から８×１０１５ｃｍ−２までの間のドーズ量で注入することによってＰ＋領域を形成することとを含み、窒素雰囲気中で約５００℃から６５０℃までの間の温度で約１時間から２４時間までの間、イオンを活性化することをさらに含む、請求項９に記載の方法。
  15. 前記金属膜の層を堆積することは、約５０Åから２００Åまでの間の厚さを有するニッケルの層を堆積することを含み，また、前記金属層をアニールすることは、約４００℃から５５０℃までの間で約３０秒から３０分までの間で不活性ガスの雰囲気中でアニールすることと、Ｈ２ＳＯ４/Ｈ２Ｏ２/Ｈ２ＯおよびＮＨ４ＯＨ/Ｈ２Ｏ２/Ｈ２Ｏを含む混合液群から採られた混合液中に浸漬することによって、全ての未反応ニッケルを除去することとを含む、請求項９に記載の方法。
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