JP2006215534A - 画像表示装置 - Google Patents

Abstract

【課題】１フレーム内のサブフレーム数を増加させることなく、表現可能な階調数を増加させることができる画像表示装置を提供する。
【解決手段】ディザ信号生成回路３は２行×１列のディザ信号を生成する。加算器４はディザ信号を加算する。サブフレーム信号生成回路６は映像信号の１フレームを複数のサブフレームに分割する。列信号電極駆動回路７はシフトレジスタ７０を備え、行走査信号電極駆動回路８はシフトレジスタ８１，８２を備える。表示パネル１０の画素Ｐｘは２行×１列のグループにグループ分けされている。列信号電極駆動回路７と行走査信号電極駆動回路８は、グループ内でそれぞれの画素データを、１サブフレーム期間内に２つ設けた表示期間のそれぞれに対応させて表示させる。
【選択図】図４

Description

本発明は、液晶表示装置（ＬＣＤ），プラズマディスプレイパネル表示装置（ＰＤＰ），デジタルライトプロセッシング表示装置（ＤＬＰ），フィールドエミッションディスプレイ装置（ＦＥＤ），エレクトロルミネセンス表示装置（ＥＬ）等の画像表示装置に係り、特に、デジタル化した映像信号を入力信号として、１フレームを複数のサブフレームに分割して画像表示する画像表示装置に関する。

近年のＬＣＤ,ＰＤＰ，ＤＬＰ，ＦＥＤ，ＥＬのようなパネル型画像表示装置においては、陰極線管（ＣＲＴ）を用いた従来の画像表示装置とは全く異なる、デジタル化した映像信号を入力信号とした駆動方式を採用している。即ち、映像信号の１フレームを複数のサブフレームに分割して画像表示することによって複数の階調を表現している（例えば特許文献１参照）。また、上記のパネル型画像表示装置は、入力信号に対する出力信号（発光輝度）の特性が直線的に変化するので、予めガンマ特性が施されている入力映像信号に対して装置内に設けた逆ガンマ補正回路によって逆ガンマ特性を施すようにしている。

上記のようなパネル型画像表示装置においては、デジタル駆動によって画像表示を行うので階調表現が段階的であり、入力映像信号に対して逆ガンマ特性を施すので、特に映像信号の低階調部分で正しい階調特性を得ることが難しい。そこで、特許文献１にも記載のように、ディザ法や誤差拡散法を用いた擬似中間調信号発生回路を設けて、隣接する階調間に擬似的な中間調を表現するように構成するのが一般的である。
特許第３４９３８６４号公報

ところで、画像表示装置における多階調化の要求は益々高まっており、従来の擬似中間調信号発生回路を用いた擬似的な多階調化のみではさらなる多階調化を実現することは困難である。表現可能な階調数を増加させるために、１フレーム内のサブフレーム数を増加させることが考えられるが、サブフレーム数を増加させるには画像表示装置の動作周波数を高くしなければならない。動作周波数を高くするには、画像表示装置の基本的設計を変更する必要が生じる。画像表示装置を駆動するための集積回路の動作周波数を高くすることには限界があり、また、動作周波数を高くすると発熱量も増大するため、動作周波数を高くすることは好ましくない。特にＰＤＰではサブフレーム数を増加させると輝度が下がるという不具合が発生するので、サブフレーム数を増加させて多階調化を図ることは現実的ではない。

本発明はこのような問題点に鑑みなされたものであり、１フレーム内のサブフレーム数を増加させることなく、表現可能な階調数を増加させることができる画像表示装置を提供することを目的とする。

本発明は、上述した従来の技術の課題を解決するため、マトリクス状に配置された第１の複数の画素を有する表示部（１０）を備えた画像表示装置において、第１の映像信号の階調数を増加させるため、前記表示部の前記第１の複数の画素における一部である第２の複数の画素に対応したＰ行×Ｑ列（Ｐ，Ｑは少なくとも一方が２以上である正の整数）のマトリクス状のディザ信号を順次生成して出力するディザ信号生成回路（３）と、前記第１の映像信号の画素データに前記ディザ信号を順次加算して階調数が増加した第２の映像信号を出力する加算器（４）と、前記第２の映像信号の１フレームを複数のサブフレームに分割することによりサブフレーム信号を生成して出力するサブフレーム信号生成回路（６）と、水平転送用のシフトレジスタを有し、前記サブフレーム信号のライン毎のデータを前記表示部の画素に接続された列信号電極に順次供給する列信号電極駆動回路（７）と、垂直転送用のシフトレジスタを有し、前記サブフレーム信号のライン毎のデータをそれぞれのラインに対応した行の画素へと供給するための行走査信号電極駆動回路（８）とを備え、前記列信号電極駆動回路と前記行走査信号電極駆動回路との少なくとも一方は複数のシフトレジスタ（７１，７２，８１，８２，８３，８４）を有し、前記表示部の前記第１の複数の画素は、前記列信号電極駆動回路における１または複数のシフトレジスタと前記行走査信号電極駆動回路における１または複数のシフトレジスタとによって、前記第２の複数の画素と同じ単位のグループにグループ分けされており、前記列信号電極駆動回路と前記行走査信号電極駆動回路は、それぞれの前記グループ内で、前記第２の複数の画素それぞれの画素データを、１サブフレーム期間内に前記第２の複数と同数だけ設けた表示期間のそれぞれに対応させて表示させるよう前記表示部を駆動することを特徴とする画像表示装置を提供する。
ここで、Ｐ行×Ｑ列の前記ディザ信号におけるＰとＱは同数であり、前記列信号電極駆動回路と前記行走査信号電極駆動回路は互いに同数のシフトレジスタを有し、前記表示部の前記第１の複数の画素は、Ｐ行×Ｑ列の画素のグループにグループ分けされていることが好ましい。
また、前記表示部のそれぞれの画素にそれぞれの画素をオンさせるための電圧を供給する電圧供給部（９）を備え、前記電圧供給部は、それぞれの前記グループ内の前記第２の複数の画素に対して電圧値が互いに異なる電圧を供給することが好ましい。

本発明の画像表示装置によれば、１フレーム内のサブフレーム数を増加させることなく、表現可能な階調数を増加させることができる。

以下、本発明の画像表示装置について、添付図面を参照して説明する。図１は表示パネルの画素の配列と画素データに対するディザ信号の加算との関係を説明するための図、図２はディザ信号による擬似中間調表示を説明するための図、図３は画像表示装置の一例としての投射型表示装置の概略構成を示す図、図４は本発明の第１実施形態を示すブロック図、図５はサブフレーム分割の一例を示す図、図６はそれぞれの画素に設けられている駆動回路の概略構成を示すブロック図、図７は液晶層に印加する駆動電圧と出射光強度との関係を示す特性図、図８は第１実施形態による駆動方法を説明するための図、図９は第１実施形態による駆動方法による効果を説明するための図、図１０は本発明の第２実施形態を示すブロック図、図１１は第２実施形態による駆動方法を説明するための図、図１２及び図１３は第２実施形態による駆動方法による効果を説明するための図、図１４は本発明の第３実施形態を示すブロック図、図１５は第３実施形態による駆動方法を説明するための図、図１６は第３実施形態による駆動方法による効果を説明するための図、図１７は本発明の第４実施形態を示すブロック図、図１８は第４実施形態による駆動方法を説明するための図である。

本発明の各実施形態を説明する前に、本発明の各実施形態で用いるディザ法による擬似的な中間調表現について説明する。図１に示すように、パネル型画像表示装置における表示パネル１０は、複数の画素Ｐｘを複数行及び複数列からなるマトリクス状に配列させたものである。厳密には画素Ｐｘは３原色Ｒ，Ｇ，Ｂそれぞれのドットよりなるが、ここでは簡略化のため色を考慮せず画素Ｐｘと称することとする。図１における最上位行には画素Ｐｘを構成する画素Ｐ11，Ｐ12，Ｐ13,Ｐ14…が配列されており、２番目の行には画素Ｐ21，Ｐ22，Ｐ23,Ｐ24…が配列されている。

このように構成される表示パネル１０において、ディザ法を用いた擬似的な多階調化を行う場合には、一例としてａ，ｂ，ｃ，ｄよりなる２行×２列のディザ信号Ｓｄを２行×２列の画素Ｐｘに印加する画素データ（ドットデータ）に対して加算する。ディザ信号ＳｄはＰ行×Ｑ列（Ｐ，Ｑは少なくとも一方が２以上である正の整数）のマトリクス状であり、後述する各実施形態のように、Ｐ，Ｑの数は適宜設定する。ディザ信号Ｓｄにおけるａ，ｂ，ｃ，ｄの値のビット数は例えば２ビットのように適宜設定される。図１に示すように、表示パネル１０における２行×２列の画素Ｐｘを１つのグループとし、それぞれのグループの画素データに対してディザ信号Ｓｄを加算する。なお、便宜上、ディザ信号Ｓｄを全てａ，ｂ，ｃ，ｄと記載しているが、これは全て同じ値ということではなく、ａ，ｂ，ｃ，ｄの値が画素データの階調レベルに応じて可変されたり、フレーム単位で可変されたりする。

ここで、画素Ｐ11，Ｐ12，Ｐ21，Ｐ22のグループについて着目すると、図２（Ａ）に示すように画素Ｐ11，Ｐ12，Ｐ21，Ｐ22の全てがオフ（非表示）のとき、このグループの４画素における平均輝度は０である。図２（Ｅ）に示すように画素Ｐ11，Ｐ12，Ｐ21，Ｐ22の全てがオン（表示）のとき、このグループの４画素における平均輝度は１である。このグループの画素データに対してディザ信号Ｓｄを加算することによって、図２（Ｂ）に示すように画素Ｐ11，Ｐ12，Ｐ22がオフ、画素Ｐ21がオンとなった場合、このグループの４画素における平均輝度は０．２５となる。このグループの画素データに対してディザ信号Ｓｄを加算することによって、図２（Ｃ）に示すように画素Ｐ11，Ｐ22がオフ、画素Ｐ12，Ｐ21がオンとなった場合には平均輝度は０．５となり、図２（Ｄ）に示すように画素Ｐ11がオフ、画素Ｐ12，Ｐ21，Ｐ22がオンとなった場合には平均輝度は０．７５となる。

このように、それぞれのグループの画素データに対してディザ信号Ｓｄを加算するディザ法によれば、グループ内での画素のオン・オフを組み合わせることによって平均輝度０と１との間に面積階調法によって中間輝度（中間調）を表現することができる。なお、例えば図２（Ｂ）において、平均輝度は０．２５とするには画素Ｐ21オンさせる代わりに画素Ｐ11，Ｐ12，Ｐ22のいずれかをオンさせてもよく、図２（Ｂ）〜（Ｄ）においてそれぞれの平均輝度を表すための画素のオン・オフの組み合わせは適宜に設定すればよい。

本発明は、複数の画素Ｐｘがマトリクス状に配列された表示パネル１０を備えるＬＣＤ,ＰＤＰ，ＤＬＰ，ＦＥＤ，ＥＬの如くのパネル型画像表示装置に適用できるものである。本実施形態では表示パネル１０としてアクティブマトリクス型の液晶素子を備えた投射型表示装置を例にし、投射型表示装置の概略構成について説明する。
図３において、図示しない光源から発生られた入射光Ｌinは、偏光ビームスプリッタ１１に入射される。入射光Ｌinは“●”にて示すＳ偏光成分と“−”にて示すＰ偏光成分とを含む。偏光ビームスプリッタ１１の接合面１１１はＳ偏光成分を反射し、Ｐ偏光成分を透過させるよう構成されている。従って、偏光ビームスプリッタ１１の接合面１１１で反射した入射光ＬinはＳ偏光成分のみとなり、表示パネル１０に入射される。表示パネル１０は、それぞれの画素Ｐｘに対応して設けられた反射画素電極１０３が形成された半導体基板１０１と透明な対向電極１０４が形成された透明基板１０２とを反射画素電極１０３と対向電極１０４とが互いに内側に向くように対向させ、半導体基板１０１と透明基板１０２との間に液晶層１０５を設けた構成である。

表示パネル１０に入射したＳ偏光成分のみとなった光はそれぞれの反射画素電極１０３で反射し、液晶層１０５の液晶によって映像信号に応じて変調される。液晶層１０５による変調の結果、表示パネル１０より出射する光はＳ偏光成分の一部がＰ偏光成分となり、Ｓ偏光成分とＰ偏光成分とを含む光として偏光ビームスプリッタ１１の接合面１１１に入射する。偏光ビームスプリッタ１１の接合面１１１に入射した光はＰ偏光成分のみとなり、このＰ偏光成分のみの光が投射レンズ１２を介してスクリーン１３に投射される。このようにして映像信号に応じた画像がスクリーン１３上に表示されることとなる。

本発明は、前述のディザ法による多階調化に対して新たにサブフレーム期間の時分割駆動による多階調化を加えることによって、ディザ法のみを行う従来技術よりも表現可能な階調数を格段に増加させるものである。以下、本発明の実施形態について順次説明する。

＜第１実施形態＞
第１実施形態は、表示パネル１０の複数の画素Ｐｘを２行×１列の２画素ずつにグループ化すると共に図１で説明したディザ信号Ｓｄを２行×１列として、それぞれのグループの画素データに２行×１列のディザ信号Ｓｄを加算する構成である。
図４において、端子１には図示していない映像信号供給部からｍビット（ｍは２以上の整数）のデジタル映像信号Ｖinが入力される。映像信号Ｖinは上位ビット分離回路２とディザ信号生成回路３とに入力される。上位ビット分離回路２はｍビットの映像信号Ｖinの上位のｎビット（ｎはｍより小さい正の整数）を分離して出力する。上位ビット分離回路２よって下位の（ｍ−ｎ）ビットを削減するのは、映像信号Ｖinがｍビットであるにもかかわらず、表示パネル１０がｎビットの表示能力しか有していないためである。ここでは簡略化のため、ｍを７、ｎを５として説明する。

ディザ信号生成回路３は入力された７ビットの映像信号Ｖinにおける下位の２ビットのデータを用いてディザ信号Ｓｄを生成する。第１実施形態では、ディザ信号Ｓｄは２行×１列のデータである。なお、ディザ信号Ｓｄを映像信号Ｖinの一部のデータを用いて生成するのではなく、映像信号Ｖinとは無関係に予め設定したパターンとする場合もある。加算器４は、上位ビット分離回路２より出力された５ビットの映像信号とディザ信号生成回路３より出力された２ビットのディザ信号Ｓｄとを加算する。リミッタ５は、加算器４の出力における５ビットで表現できるデータ部分を超えた分（いわゆるアンダーフロー）を制限して出力する。このように、７ビットの映像信号Ｖinを上位の５ビットに制限しても下位２ビットに基づくディザ信号Ｓｄを加算することにより、データとしては５ビットであるが、見かけ上、７ビットと同等の階調数に増加された多階調化信号となる。

リミッタ５より出力された５ビットの映像信号はサブフレーム信号生成回路６に入力される。サブフレーム信号生成回路６は、入力された映像信号のフレームを複数のサブフレームに分割したサブフレーム信号を生成する。なお、本実施形態では映像信号がノンインターレース信号（プログレッシブ信号）であることを前提としているためフレーム及びサブフレームと称しているが、映像信号がインターレース信号である場合もあり得る。この場合、フィールド及びサブフィールドとなるが、フレーム及びサブフレームとはフィールド及びサブフィールドとを含む総称であると定義する。

サブフレーム信号は一例として次のように生成する。５ビットの映像信号における最下位ビットのデータをサブフレームＳＦ１のデータとし、最下位から２ビット目から最上位ビットまでのデータそれぞれを順にサブフレームＳＦ２〜ＳＦ５のデータとして割り当てる。図５に示すように、それぞれのサブフレームＳＦ１〜ＳＦ５は１サブフレーム内で表示パネル１０の各画素Ｐｘにデータを転送する期間であるアドレス期間とサブフレームのデータを表示する表示期間とよりなる。そして、サブフレームＳＦ１〜ＳＦ５において、輝度の相対値が例えば１，２，４，８，１６のように設定されて重み付けられる。なお、１フレームを複数のサブフレームに分割する仕方や１フレーム期間内でサブフレームを配置する仕方は種々あり、図５に限定されるものではない。

サブフレーム信号生成回路６で生成されたサブフレーム信号は列信号電極駆動回路７に順次供給される。列信号電極駆動回路７は水平転送用のシフトレジスタ７０を備えている。シフトレジスタ７０はｉ個（ｉは２以上の整数）の転送段を備えており、それらの転送段は表示パネル１０の列信号電極Ｄ１〜Ｄｉに接続されている。シフトレジスタ７０には、図示していない駆動タイミングパルス発生回路より水平スタート信号ＨＳＴ及び水平シフトクロックＨＣＫが供給される。シフトレジスタ７０は、水平スタート信号ＨＳＴ及び水平シフトクロックＨＣＫに基づいて、入力されたサブフレーム信号のライン毎のデータを水平方向に順次転送して列信号電極Ｄ１〜Ｄｉに供給する。なお、表示パネル１０におけるデータの表示をリセットする場合は、駆動タイミングパルス発生回路よりリセット信号ＲＳＴをシフトレジスタ７０に供給する。

一方、表示パネル１０の行走査信号電極Ｗ１〜Ｗｋ（ｋは２以上の整数）には、行走査信号電極駆動回路８が接続されており、行走査信号電極Ｗ１〜Ｗｋは行走査信号電極駆動回路８によって駆動される。第１実施形態においては、行走査信号電極駆動回路８は、奇数行の行走査信号電極Ｗ１，Ｗ３，Ｗ５…に接続された垂直転送用のシフトレジスタ８１と偶数行の行走査信号電極Ｗ２，Ｗ４，Ｗ６…に接続された垂直転送用のシフトレジスタ８２とを備えている。

表示パネル１０の列信号電極Ｄ１〜Ｄｉと行走査信号電極Ｗ１〜Ｗｋとが交差する部分には、画素Ｐｘが配置されている。シフトレジスタ８１には、図示していない駆動タイミングパルス発生回路よりそれぞれのサブフレーム信号の開始タイミングに同期した奇数行の垂直スタート信号o-ＶＳＴ及びサブフレームの水平期間に同期した奇数行の垂直シフトクロックo-ＶＣＫが供給される。シフトレジスタ８２には、図示していない駆動タイミングパルス発生回路よりそれぞれのサブフレーム信号の開始タイミングに同期した偶数行の垂直スタート信号e-ＶＳＴ及びサブフレームの水平期間に同期した偶数行の垂直シフトクロックe-ＶＣＫが供給される。これによって、列信号電極Ｄ１〜Ｄｉに供給されたライン毎のデータは、シフトレジスタ８１，８２によってそれぞれのラインに対応した行の画素Ｐｘへと供給される。

ここで、図６及び図７を用いてそれぞれの画素Ｐｘに設けられている駆動回路について説明する。図６は１つの画素Ｐｘの駆動回路を示している。図６において、Ｄとは列信号電極Ｄ１〜Ｄｉの総称であり、Ｗとは行走査信号電極Ｗ１〜Ｗｋの総称である。それぞれの画素Ｐｘには、列信号電極Ｄと行走査信号電極Ｗとに接続されたサンプルホールド部１０６が設けられている。サンプルホールド部１０６は例えばＤＲＡＭ構造またはＳＲＡＭ構造のフリップフロップよりなる。サンプルホールド部１０６は電圧選択回路１０７へと接続され、電圧選択回路１０７は画素電極１０３へと接続されている。画素電極１０３は図示していないトランジスタよりなる画素駆動回路によって駆動される。

電圧選択回路１０７に接続されている一方の電極Ｅdaにはアドレス期間及び表示期間の双方で図４に示す電圧供給部９より閾値電圧Ｖthが印加され、他方の電極Ｅdbには図４に示す電圧供給部９よりアドレス期間においては閾値電圧Ｖthが、表示期間においては飽和電圧Ｖsatが印加される。図４に示すように、奇数行の行走査信号電極Ｗ１，Ｗ３，Ｗ５…に接続された画素Ｐｘにおける電極Ｅda，Ｅdbを電極Ｅda1，Ｅdb1とし、偶数行の行走査信号電極Ｗ２，Ｗ４，Ｗ６…に接続された画素Ｐｘにおける電極Ｅda，Ｅdbを電極Ｅda2，Ｅdb2とする。奇数行の画素Ｐｘは全て共通に電極Ｅda1，Ｅdb1に接続され、偶数行の画素Ｐｘは全て共通に電極Ｅda2，Ｅdb2に接続されている。

図７は、表示パネル１０における液晶層１０５に印加する駆動電圧と出射光強度との関係を示している。電圧選択回路１０７の電極Ｅda及びアドレス期間に電極Ｅdbに印加する閾値電圧Ｖthは図７に示すように出射光強度が立ち上がる直前の電圧値であり、表示期間に電極Ｅdbに印加する飽和電圧Ｖsatは出射光強度が飽和する電圧値である。電極Ｅda，Ｅdb双方に閾値電圧Ｖthを供給するアドレス期間においては黒表示状態となる。電極Ｅdaに閾値電圧Ｖthを供給し、電極Ｅdbに飽和電圧Ｖsatを供給する表示期間においては飽和電圧Ｖsatに応じた表示状態となる。出射光強度は駆動電圧によって異なるから、電極Ｅdbに印加する飽和電圧Ｖsatを可変させれば出射光強度が可変される。図４のように、奇数行の画素Ｐｘと偶数行の画素Ｐｘとで接続する電極を異ならせると、後述のように奇数行の画素Ｐｘと偶数行の画素Ｐｘとで印加電圧値を互いに異ならせることができる。

列信号電極Ｄに供給されたサブフレーム信号のライン毎のデータは、行走査信号電極Ｗがオンとなると、列信号電極Ｄと行走査信号電極Ｗが直交する部分に位置する画素Ｐｘに転送される。画素Ｐｘに転送されたデータは図５で説明したアドレス期間にサンプルホールド部１０６に保持される。サンプルホールド部１０６に保持されたデータに応じて電圧選択回路１０７から画素電極１０３へと閾値電圧Ｖthと飽和電圧Ｖsatとが選択的に供給される。これにより、それぞれの画素Ｐｘがオンまたはオフとなる。
このようにして、表示パネル１０における奇数行の画素Ｐｘはシフトレジスタ８１によってオン・オフが制御され、偶数行の画素Ｐｘはシフトレジスタ８２によってオン・オフが制御されることとなる。

以上のように構成される第１実施形態の画像表示装置において、ディザ信号生成回路３は、２行×１列のディザ信号Ｓｄを発生し、表示パネル１０における２行×１列の画素Ｐｘを１つのグループとし、それぞれのグループの画素データに対してディザ信号Ｓｄを順次加算する。図４に示すように、第１実施形態においては、行走査信号電極駆動回路８は、奇数行の行走査信号電極Ｗ１，Ｗ３，Ｗ５…に接続されたシフトレジスタ８１と偶数行の行走査信号電極Ｗ２，Ｗ４，Ｗ６…に接続されたシフトレジスタ８２とを備えているから、表示パネル１０の画素Ｐｘは、画素Ｐ11，Ｐ21を破線にて囲んで示しているように、ディザ信号Ｓｄを加算する単位と同じ単位のグループにグループ分けされている。

そして、第１実施形態では、表示パネル１０の画素Ｐｘを２行×１列のグループにグループ分けした状態で、複数のサブフレームの内の少なくとも１つのサブフレームにおいて表示パネル１０を図８に示すように駆動する。図８は１つのグループにおけるサブフレームＳＦ１の駆動の状態を示している。図８では画素Ｐ11，Ｐ21からなるグループについて示しているが、他のグループについても同様である。図８に示すように、サブフレームＳＦ１の全期間は、前半アドレス期間と前半表示期間とよりなる前半期間と後半アドレス期間と後半表示期間とよりなる後半期間との大きく分けて２つに分割されている。前半表示期間と後半表示期間は一例としてそれぞれ１４０μ秒と６０μ秒に設定されている。前半表示期間と後半表示期間のそれぞれの長さは、電圧供給部９から電極Ｅdb1，Ｅdb2への飽和電圧Ｖsatの印加時間によって設定することができる。

画素Ｐ11においては、列信号電極駆動回路７及び行走査信号電極駆動回路８のシフトレジスタ８１の駆動により、前半表示期間でサブフレームＳＦ１のデータが表示され、後半表示期間でリセットされる。画素Ｐ21においては、列信号電極駆動回路７及び行走査信号電極駆動回路８のシフトレジスタ８２の駆動により、前半表示期間でリセットされ、後半表示期間でサブフレームＳＦ１のデータが表示される。リセットの期間では常にオフ（黒表示）となり、データの表示期間ではサブフレームＳＦ１のデータに応じてオン（表示）またはオフ（黒表示）となる。なお、前半アドレス期間と後半アドレス期間において、期間の経過を示す斜めの線は、データの表示には所定の時間がかかり、リセットは即座に行われることから、データの表示期間に対しては傾斜が緩やかであり、リセットの期間に対しては傾斜が急峻となっている。

図９を用いて図８に示す駆動方法によって表現可能な階調について説明する。図９においては、前半表示期間と後半表示期間のみを示している。図９（Ａ）に示すように、画素Ｐ11における前半表示期間も画素Ｐ21における後半表示期間もオフの場合、Ｐ11，Ｐ21からなるグループにおける平均輝度は０となる。図９（Ｂ）に示すように、画素Ｐ11における前半表示期間がオフ、画素Ｐ21における後半表示期間がオンの場合、Ｐ11，Ｐ21からなるグループにおける平均輝度は０．３となる。図９（Ｃ）に示すように、画素Ｐ11における前半表示期間がオン、画素Ｐ21における後半表示期間がオフの場合、Ｐ11，Ｐ21からなるグループにおける平均輝度は０．７となる。図９（Ｄ）に示すように、画素Ｐ11における前半表示期間も画素Ｐ21における後半表示期間もオンの場合、Ｐ11，Ｐ21からなるグループにおける平均輝度は１となる。

前半表示期間と後半表示期間との期間の長さの比は、サブフレームの期間内でアドレス期間に必要な時間を除く時間の範囲内で任意に設定することができるので、１つのグループにおける平均輝度０と１との間の中間輝度は任意に設定することが可能である。ところで、シフトレジスタ８１，８２による表示パネル１０の行の分割駆動を行わず、２行×１列のディザ信号Ｓｄを加算する通常のディザ法を用いた擬似的な多階調化を行う場合には、１つのグループにおいて平均輝度０と１との間で表現できる中間輝度は０．５のみである。従って、第１実施形態によれば、通常のディザ法を用いた場合と比較して表現可能な中間調を増加させることができる。５ビットの映像信号に対して１ビットの擬似中間調を付加する従来例で表現可能な階調数は３２×２＝６４階調であるのに対し、第１実施形態では３２×３＝９６階調となる。

図８及び図９に示すディザ法とサブフレーム期間の時分割とを組み合わせた本実施形態による駆動方法は、上記のように少なくとも１つのサブフレームに対して実施すればよく、全てのサブフレームに対して実施してもよい。１つのサブフレームに対してのみ実施する場合は、最下位のサブフレームであるサブフレームＳＦ１に対してのみ実施するのが好ましい。

図７より分かるように、各画素Ｐｘの出射光強度は飽和電圧Ｖsatの電圧値に応じて異なる。電圧供給部９から奇数行の画素Ｐｘの電極Ｅdb1と偶数行の画素Ｐｘの電極Ｅdb2とに供給する飽和電圧Ｖsatの電圧値を異ならせると、図９（Ｂ），（Ｃ）における平均輝度を可変することができる。従って、上述の構成に加え、奇数行の画素Ｐｘの電極Ｅdb1と偶数行の画素Ｐｘの電極Ｅdb2とに供給する飽和電圧Ｖsatの電圧値を異ならせることにより、表現可能な中間調をさらに増加させることが可能となる。

＜第２実施形態＞
第２実施形態は、表示パネル１０の複数の画素Ｐｘを４行×１列の４画素ずつにグループ化すると共に図１で説明したディザ信号Ｓｄを４行×１列として、それぞれのグループの画素データに４行×１列のディザ信号Ｓｄを加算する構成である。図１０に示す第２実施形態において、図４に示す第１実施形態と実質的に同一機能を奏する部分には同一符号を付し、その説明を適宜省略する。

図１０に示すように、行走査信号電極駆動回路８は、第１の奇数行電極である行走査信号電極Ｗ１，Ｗ５，Ｗ９…に接続されたシフトレジスタ８１と、第１の偶数行電極である行走査信号電極Ｗ２，Ｗ６，Ｗ１０…に接続されたシフトレジスタ８２と、第２の奇数行電極である行走査信号電極Ｗ３，Ｗ７，Ｗ１１…に接続されたシフトレジスタ８３と、第２の偶数行電極である行走査信号電極Ｗ４，Ｗ８，Ｗ１２…に接続されたシフトレジスタ８４とを備えている。

シフトレジスタ８１には、それぞれのサブフレーム信号の開始タイミングに同期した１，５，９…行の垂直スタート信号o1-ＶＳＴ及びサブフレームの水平期間に同期した１，５，９…行の垂直シフトクロックo1-ＶＣＫが供給される。シフトレジスタ８２には、それぞれのサブフレーム信号の開始タイミングに同期した２，６，１０…行の垂直スタート信号e1-ＶＳＴ及びサブフレームの水平期間に同期した２，６，１０…行の垂直シフトクロックe1-ＶＣＫが供給される。シフトレジスタ８３には、それぞれのサブフレーム信号の開始タイミングに同期した３，７，１１…行の垂直スタート信号o2-ＶＳＴ及びサブフレームの水平期間に同期した３，７，１１…行の垂直シフトクロックo2-ＶＣＫが供給される。シフトレジスタ８４には、それぞれのサブフレーム信号の開始タイミングに同期した４，８，１２…行の垂直スタート信号e2-ＶＳＴ及びサブフレームの水平期間に同期した４，８，１２…行の垂直シフトクロックe2-ＶＣＫが供給される

これによって、列信号電極Ｄ１〜Ｄｉに供給されたライン毎のデータは、シフトレジスタ８１〜８４によってそれぞれのラインに対応した行の画素Ｐｘへと供給される。

行走査信号電極Ｗ１，Ｗ５，Ｗ９…に接続された画素Ｐｘにおける電極Ｅda，Ｅdbを電極Ｅda1，Ｅdb1とし、行走査信号電極Ｗ２，Ｗ６，Ｗ１０…に接続された画素Ｐｘにおける電極Ｅda，Ｅdbを電極Ｅda2，Ｅdb2とする。行走査信号電極Ｗ３，Ｗ７，Ｗ１１…に接続された画素Ｐｘにおける電極Ｅda，Ｅdbを電極Ｅda3，Ｅdb3とし、行走査信号電極Ｗ４，Ｗ８，Ｗ１２…に接続された画素Ｐｘにおける電極Ｅda，Ｅdbを電極Ｅda4，Ｅdb4とする。１，５，９…行の画素Ｐｘは全て共通に電極Ｅda1，Ｅdb1に接続され、２，６，１０…行の画素Ｐｘは全て共通に電極Ｅda2，Ｅdb2に接続され、３，７，１１…行の画素Ｐｘは全て共通に電極Ｅda3，Ｅdb3に接続され、４，８，１２…行の画素Ｐｘは全て共通に電極Ｅda4，Ｅdb4に接続されている。これらの電極Ｅda1〜Ｅda4，Ｅdb1〜Ｅdb4には電圧供給部９より閾値電圧Ｖth，飽和電圧Ｖsatが供給される。電圧供給部９は電極Ｅdb1〜Ｅdb4に印加するそれぞれの飽和電圧Ｖsatを互いに異ならせることができる。

以上のように構成される第２実施形態の画像表示装置において、ディザ信号生成回路３は、４行×１列のディザ信号Ｓｄを発生し、表示パネル１０における４行×１列の画素Ｐｘを１つのグループとし、それぞれのグループの画素データに対してディザ信号Ｓｄを順次加算する。第２実施形態においては、行走査信号電極駆動回路８は、シフトレジスタ８１〜８４を備えているから、表示パネル１０の画素Ｐｘは、画素Ｐ11，Ｐ21，Ｐ31，Ｐ41を破線にて囲んで示しているように、ディザ信号Ｓｄを加算する単位と同じ単位のグループにグループ分けされている。

そして、第２実施形態では、表示パネル１０の画素Ｐｘを４行×１列のグループにグループ分けした状態で、複数のサブフレームの内の少なくとも１つのサブフレームにおいて表示パネル１０を図１１に示すように駆動する。図１１は１つのグループにおけるサブフレームＳＦ１の駆動の状態を示している。図１１では画素Ｐ11，Ｐ21，Ｐ31，Ｐ41からなるグループについて示しているが、他のグループについても同様である。図１１に示すように、サブフレームＳＦ１の全期間は、第１アドレス期間と第１表示期間とよりなる第１期間と、第２アドレス期間と第２表示期間とよりなる第２期間と、第３アドレス期間と第３表示期間とよりなる第３期間と、第４アドレス期間と第４表示期間とよりなる第４期間との大きく分けて４つに分割されている。第１，第２，第３，第４表示期間は一例としてそれぞれ４０μ秒，８０μ秒，１２０μ秒，１６０μ秒に設定されている。第１〜第４表示期間は電圧供給部９によって設定される。

画素Ｐ11においては、列信号電極駆動回路７及び行走査信号電極駆動回路８のシフトレジスタ８１の駆動により、第１表示期間でサブフレームＳＦ１のデータが表示され、第２〜第４表示期間でリセットされる。画素Ｐ21においては、列信号電極駆動回路７及び行走査信号電極駆動回路８のシフトレジスタ８２の駆動により、第１表示期間でリセットされ、第２表示期間でサブフレームＳＦ１のデータが表示され、第３，第４表示期間でリセットされる。画素Ｐ31においては、列信号電極駆動回路７及び行走査信号電極駆動回路８のシフトレジスタ８３の駆動により、第１，第２表示期間でリセットされ、第３表示期間でサブフレームＳＦ１のデータが表示され、第４表示期間でリセットされる。画素Ｐ41においては、列信号電極駆動回路７及び行走査信号電極駆動回路８のシフトレジスタ８４の駆動により、第１〜第３表示期間でリセットされ、第４表示期間でサブフレームＳＦ１のデータが表示される。

図１２を用いて図１１に示す駆動方法によって表現可能な階調について説明する。図１２（Ａ）〜（Ｋ）に示すように、第１〜第４表示期間のオン・オフを適宜に設定することにより、画素Ｐ11，Ｐ21，Ｐ31，Ｐ41からなるグループにおける平均輝度を０から１．０の範囲で１１段階とすることができる。５ビットの映像信号に対して２ビットの擬似中間調を付加する従来例で表現可能な階調数は３２×４＝１２８階調であるのに対し、第２実施形態の図１２の場合では３２×１０＝３２０階調となる。
第１〜第４表示期間の長さの比は、サブフレームの期間内でアドレス期間に必要な時間を除く時間の範囲内で任意に設定することができるので、１つのグループにおける平均輝度０と１との間の中間輝度をさらに増やすことができる。例えば第１，第２，第３，第４表示期間をそれぞれ２７μ秒，５４μ秒，１０８μ秒，２１６μ秒に設定すれば、図１３（Ａ）〜（Ｐ）に示すように、画素Ｐ11，Ｐ21，Ｐ31，Ｐ41からなるグループにおける平均輝度を０から１．０の範囲で１６段階とすることができる。第２実施形態の図１３の場合では３２×１５＝４８０階調が表現可能である。

以上のように、第２実施形態によれば、通常のディザ法を用いた場合と比較して表現可能な中間調を増加させることができ、第１実施形態と比較して表現可能な中間調をさらに増加させることができる。第２実施形態においても、電極Ｅdb1〜Ｅdb4に供給する飽和電圧Ｖsatの電圧値を異ならせることにより、表現可能な中間調をさらに増加させることが可能となる。

＜第３実施形態＞
第３実施形態は、表示パネル１０の複数の画素Ｐｘを１行×２列の２画素ずつにグループ化すると共に図１で説明したディザ信号Ｓｄを１行×２列として、それぞれのグループの画素データに１行×２列のディザ信号Ｓｄを加算する構成である。図１４に示す第３実施形態において、図４に示す第１実施形態と実質的に同一機能を奏する部分には同一符号を付し、その説明を適宜省略する。

図１４において、サブフレーム信号生成回路６で生成されたサブフレーム信号はスイッチＳＷ１を介して列信号電極駆動回路７に順次供給される。列信号電極駆動回路７は、奇数列の列信号電極Ｄ１，Ｄ３，Ｄ５…に接続されたシフトレジスタ７１と、偶数列の列信号電極Ｄ２，Ｄ４，Ｄ６…に接続されたシフトレジスタ７２とを備えている。スイッチＳＷ１は、奇数列の列信号電極Ｄ１，Ｄ３，Ｄ５…にサブフレーム信号を供給するときは端子Ｔａに接続し、偶数列の列信号電極Ｄ２，Ｄ４，Ｄ６…にサブフレーム信号を供給するときは端子Ｔｂに接続する。スイッチＳＷ１は図示していない制御回路によって端子Ｔａ，Ｔｂの選択的な接続が制御される。制御回路は列番号情報に基づいてスイッチＳＷ１を切り換え制御することができる。

シフトレジスタ７１には、１，３，５…列の水平スタート信号o-ＨＳＴ及びo-水平シフトクロックＨＣＫとシフトレジスタ７１をリセットするためのリセット信号o-ＲＳＴが供給される。シフトレジスタ７２には、２，４，６…列の水平スタート信号e-ＨＳＴ及びe-水平シフトクロックＨＣＫとシフトレジスタ７２をリセットするためのリセット信号e-ＲＳＴが供給される。

第３実施形態においては、行走査信号電極駆動回路８は、行走査信号電極Ｗ１〜Ｗｋに接続されたシフトレジスタ８０を備えている。
奇数列の列信号電極Ｄ１，Ｄ３，Ｄ５……に接続された画素Ｐｘにおける電極Ｅda，Ｅdbを電極Ｅda1，Ｅdb1とし、偶数列の列信号電極Ｄ２，Ｄ４，Ｄ６…に接続された画素Ｐｘにおける電極Ｅda，Ｅdbを電極Ｅda2，Ｅdb2とする。なお、第３実施形態における電極Ｅda1，Ｅdb1及びＥda2，Ｅdb2は第１実施形態における電極Ｅda1，Ｅdb1及びＥda2，Ｅdｂ2とは同じではないが、便宜上同じ符号を用いている。奇数列の画素Ｐｘは全て共通に電極Ｅda1，Ｅdb1に接続され、偶数列の画素Ｐｘは全て共通に電極Ｅda2，Ｅdb2に接続されている。これらの電極Ｅda1，Ｅda2，Ｅdb1，Ｅdb2には電圧供給部９より閾値電圧Ｖth，飽和電圧Ｖsatが供給される。電圧供給部９は電極Ｅdb1，Ｅdb2に印加するそれぞれの飽和電圧Ｖsatを互いに異ならせることができる。

以上のように構成される第３実施形態の画像表示装置において、ディザ信号生成回路３は、１行×２列のディザ信号Ｓｄを発生し、表示パネル１０における１行×２列の画素Ｐｘを１つのグループとし、それぞれのグループの画素データに対してディザ信号Ｓｄを順次加算する。第３実施形態においては、列信号電極駆動回路７はシフトレジスタ７１，７２を備えているから、表示パネル１０の画素Ｐｘは、画素Ｐ11，Ｐ12を破線にて囲んで示しているように、ディザ信号Ｓｄを加算する単位と同じ単位のグループにグループ分けされている。

そして、第３実施形態では、表示パネル１０の画素Ｐｘを１行×２列のグループにグループ分けした状態で、複数のサブフレームの内の少なくとも１つのサブフレームにおいて表示パネル１０を図１５に示すように駆動する。図１５は１つのグループにおけるサブフレームＳＦ１の駆動の状態を示している。図１５では画素Ｐ11，Ｐ12からなるグループについて示しているが、他のグループについても同様である。なお、画素Ｐ11における駆動状態と画素Ｐ12における駆動状態とを左右に並べて記載すべきところであるが、便宜上上下に並べて記載している。図１５に示すように、サブフレームＳＦ１の全期間は、前半アドレス期間と前半表示期間とよりなる前半期間と、後半アドレス期間と後半表示期間とよりなる後半期間との大きく分けて２つに分割されている。前半表示期間と後半表示期間は一例としてそれぞれ１４０μ秒と６０μ秒に設定されている。

画素Ｐ11においては、列信号電極駆動回路７のシフトレジスタ７１及び行走査信号電極駆動回路８の駆動により、前半表示期間でサブフレームＳＦ１のデータが表示され、後半表示期間でリセットされる。画素Ｐ12においては、列信号電極駆動回路７のシフトレジスタ７２及び行走査信号電極駆動回路８の駆動により、前半表示期間でリセットされ、後半表示期間でサブフレームＳＦ１のデータが表示される。
図１６に示すように、第３実施形態においても、図９で説明した第１実施形態の場合と同様、平均輝度０と平均輝度１との間に平均輝度０．３と０．７とを表現することができる。第３実施形態における表現可能な階調数は第１実施形態と同じ９６階調である。

以上のように、第３実施形態によれば、通常のディザ法を用いた場合と比較して表現可能な中間調を増加させることができ、第３実施形態においても、電極Ｅdb1，Ｅdb2に供給する飽和電圧Ｖsatの電圧値を異ならせることにより、表現可能な中間調をさらに増加させることが可能となる。

＜第４実施形態＞
第４実施形態は、表示パネル１０の複数の画素Ｐｘを２行×２列の４画素ずつにグループ化すると共に図１で説明したのと同様、ディザ信号Ｓｄを２行×２列として、それぞれのグループの画素データに２行×２列のディザ信号Ｓｄを加算する構成である。図１７に示す第４実施形態において、図４に示す第１実施形態と実質的に同一機能を奏する部分には同一符号を付し、その説明を適宜省略する。

図１７に示すように、スイッチＳＷ１と、シフトレジスタ７１，７２を有する列信号電極駆動回路７を備える点は図１４の第３実施形態と同じであり、シフトレジスタ８１，８２を有する行走査信号電極駆動回路８を備える点は図４の第１実施形態と同じである。
第４実施形態の画像表示装置において、ディザ信号生成回路３は、２行×２列のディザ信号Ｓｄを発生し、表示パネル１０における２行×２列の画素Ｐｘを１つのグループとし、それぞれのグループの画素データに対してディザ信号Ｓｄを順次加算する。第４実施形態においては、列信号電極駆動回路７はシフトレジスタ７１，７２を備え、行走査信号電極駆動回路８はシフトレジスタ８１，８２を備えているから、表示パネル１０の画素Ｐｘは、画素Ｐ11，Ｐ12，Ｐ21，Ｐ22を破線にて囲んで示しているように、ディザ信号Ｓｄを加算する単位と同じ単位のグループにグループ分けされている。

それぞれのグループにおける左上の画素Ｐｘ（画素Ｐ11，Ｐ12，Ｐ21，Ｐ22のグループでは画素Ｐ11）全て共通に電極Ｅda1，Ｅdb1に接続され、右上の画素Ｐｘ（画素Ｐ11，Ｐ12，Ｐ21，Ｐ22のグループでは画素Ｐ12）全て共通に電極Ｅda2，Ｅdb2に接続されている。左下の画素Ｐｘ（画素Ｐ11，Ｐ12，Ｐ21，Ｐ22のグループでは画素Ｐ21）全て共通に電極Ｅda3，Ｅdb3に接続され、右下の画素Ｐｘ（画素Ｐ11，Ｐ12，Ｐ21，Ｐ22のグループでは画素Ｐ22）全て共通に電極Ｅda4，Ｅdb4に接続されている。なお、第４実施形態における電極Ｅda1〜Ｅda4，Ｅdb1〜Ｅdb4は第２実施形態における電極Ｅda1〜Ｅda4，Ｅdb1〜Ｅdb4とは同じではないが、便宜上同じ符号を用いている。

これらの電極Ｅda1〜Ｅda4，Ｅdb1〜Ｅdb4には電圧供給部９より閾値電圧Ｖth，飽和電圧Ｖsatが供給される。電圧供給部９は電極Ｅdb1〜Ｅdb4に印加するそれぞれの飽和電圧Ｖsatを互いに異ならせることができる。

そして、第４実施形態では、表示パネル１０の画素Ｐｘを２行×２列のグループにグループ分けした状態で、複数のサブフレームの内の少なくとも１つのサブフレームにおいて表示パネル１０を図１８に示すように駆動する。図１８は１つのグループにおけるサブフレームＳＦ１の駆動の状態を示している。図１８では画素Ｐ11，Ｐ12，Ｐ21，Ｐ22からなるグループについて示しているが、他のグループについても同様である。サブフレームＳＦ１の全期間は、図１８（Ａ）に示す第１アドレス期間と第１表示期間とよりなる第１期間と、図１８（Ｂ）に示す第２アドレス期間と第２表示期間とよりなる第２期間と、図１８（Ｃ）に示す第３アドレス期間と第３表示期間とよりなる第３期間と、図１８（Ｄ）に示す第４アドレス期間と第４表示期間とよりなる第４期間との大きく分けて４つに分割されている。第１，第２，第３，第４表示期間は一例としてそれぞれ４０μ秒，８０μ秒，１２０μ秒，１６０μ秒に設定されている。

画素Ｐ11においては、列信号電極駆動回路７のシフトレジスタ７１及び行走査信号電極駆動回路８のシフトレジスタ８１の駆動により、第１表示期間でサブフレームＳＦ１のデータが表示され、第２〜第４表示期間でリセットされる。画素Ｐ12においては、列信号電極駆動回路７のシフトレジスタ７２及び行走査信号電極駆動回路８のシフトレジスタ８１の駆動により、第１表示期間でリセットされ、第２表示期間でサブフレームＳＦ１のデータが表示され、第３，第４表示期間でリセットされる。
画素Ｐ21においては、列信号電極駆動回路７のシフトレジスタ７１及び行走査信号電極駆動回路８のシフトレジスタ８２の駆動により、第１，第２表示期間でリセットされ、第３表示期間でサブフレームＳＦ１のデータが表示され、第４表示期間でリセットされる。画素Ｐ22においては、列信号電極駆動回路７のシフトレジスタ７２及び行走査信号電極駆動回路８のシフトレジスタ８２の駆動により、第１〜第３表示期間でリセットされ、第４表示期間でサブフレームＳＦ１のデータが表示される。

第４実施形態においても、第２実施形態と同様、第１〜第４表示期間のオン・オフを適宜に設定することにより、画素Ｐ11，Ｐ12，Ｐ21，Ｐ22からなるグループにおける平均輝度を０から１．０の範囲で１１段階とすることができる。この場合の表現可能な階調数は図１２と同様、３２０階調である。
第１〜第４表示期間の長さの比は、サブフレームの期間内でアドレス期間に必要な時間を除く時間の範囲内で任意に設定することができるので、１つのグループにおける平均輝度０と１との間の中間輝度をさらに増やすことができる。例えば第１，第２，第３，第４表示期間をそれぞれ２７μ秒，５４μ秒，１０８μ秒，２１６μ秒に設定すれば、画素Ｐ11，Ｐ12，Ｐ21，Ｐ22からなるグループにおける平均輝度を０から１．０の範囲で１６段階とすることができる。この場合の表現可能な階調数は図１３と同様、４８０階調である。

以上のように、第４実施形態によれば、通常のディザ法を用いた場合と比較して表現可能な中間調を増加させることができ、第１，第３実施形態と比較して表現可能な中間調をさらに増加させることができる。第４実施形態においても、電極Ｅdb1〜Ｅdb4に供給する飽和電圧Ｖsatの電圧値を異ならせることにより、表現可能な中間調をさらに増加させることが可能となる。

ところで、図１，図２で説明したように、ディザ信号Ｓｄは２行×２列の正方形のマトリクスとすることが一般的であるので、第１〜第４実施形態の中では第４実施形態が最も好ましい構成である。構成は複雑化するが、ディザ信号Ｓｄを３行×３列またはそれ以上とし、列信号電極駆動回路７，８のシフトレジスタを３つずつまたはそれ以上として、表示パネル１０の画素Ｐｘをディザ信号Ｓｄの加算単位と同じ単位のグループにグループ分けしてもよい。
本発明は以上説明した第１〜第４実施形態に限定されることはなく、本発明の要旨を逸脱しない範囲において種々変更可能である。

表示パネルの画素の配列と画素データに対するディザ信号の加算との関係を説明するための図である。 ディザ信号による擬似中間調表示を説明するための図である。 画像表示装置の一例としての投射型表示装置の概略構成を示す図である。 本発明の第１実施形態を示すブロック図である。 サブフレーム分割の一例を示す図である。 それぞれの画素に設けられている駆動回路の概略構成を示すブロック図である。 液晶層に印加する駆動電圧と出射光強度との関係を示す特性図である。 第１実施形態による駆動方法を説明するための図である。 第１実施形態による駆動方法による効果を説明するための図である。 本発明の第２実施形態を示すブロック図である。 第２実施形態による駆動方法を説明するための図である。 第２実施形態による駆動方法による効果を説明するための図である。 第２実施形態による駆動方法による効果を説明するための図である。 本発明の第３実施形態を示すブロック図である。 第３実施形態による駆動方法を説明するための図である。 第３実施形態による駆動方法による効果を説明するための図である。 本発明の第４実施形態を示すブロック図である。 第４実施形態による駆動方法を説明するための図である。

符号の説明

２ 上位ビット分離回路
３ ディザ信号生成回路
４ 加算器
５ リミッタ
６ サブフレーム信号生成回路
７ 列信号電極駆動回路
８ 行走査信号電極駆動回路
９ 電圧供給部
１０ 表示パネル
７０，７１，７２，８０，８１〜８４ シフトレジスタ

Claims (3)

1. マトリクス状に配置された第１の複数の画素を有する表示部を備えた画像表示装置において、
   第１の映像信号の階調数を増加させるため、前記表示部の前記第１の複数の画素における一部である第２の複数の画素に対応したＰ行×Ｑ列（Ｐ，Ｑは少なくとも一方が２以上である正の整数）のマトリクス状のディザ信号を順次生成して出力するディザ信号生成回路と、
   前記第１の映像信号の画素データに前記ディザ信号を順次加算して階調数が増加した第２の映像信号を出力する加算器と、
   前記第２の映像信号の１フレームを複数のサブフレームに分割することによりサブフレーム信号を生成して出力するサブフレーム信号生成回路と、
   水平転送用のシフトレジスタを有し、前記サブフレーム信号のライン毎のデータを前記表示部の画素に接続された列信号電極に順次供給する列信号電極駆動回路と、
   垂直転送用のシフトレジスタを有し、前記サブフレーム信号のライン毎のデータをそれぞれのラインに対応した行の画素へと供給するための行走査信号電極駆動回路とを備え、
   前記列信号電極駆動回路と前記行走査信号電極駆動回路との少なくとも一方は複数のシフトレジスタを有し、
   前記表示部の前記第１の複数の画素は、前記列信号電極駆動回路における１または複数のシフトレジスタと前記行走査信号電極駆動回路における１または複数のシフトレジスタとによって、前記第２の複数の画素と同じ単位のグループにグループ分けされており、
   前記列信号電極駆動回路と前記行走査信号電極駆動回路は、それぞれの前記グループ内で、前記第２の複数の画素それぞれの画素データを、１サブフレーム期間内に前記第２の複数と同数だけ設けた表示期間のそれぞれに対応させて表示させるよう前記表示部を駆動することを特徴とする画像表示装置。
2. Ｐ行×Ｑ列の前記ディザ信号におけるＰとＱは同数であり、前記列信号電極駆動回路と前記行走査信号電極駆動回路は互いに同数のシフトレジスタを有し、
   前記表示部の前記第１の複数の画素は、Ｐ行×Ｑ列の画素のグループにグループ分けされていることを特徴とする請求項１記載の画像表示装置。
3. 前記表示部のそれぞれの画素にそれぞれの画素をオンさせるための電圧を供給する電圧供給部を備え、
   前記電圧供給部は、それぞれの前記グループ内の前記第２の複数の画素に対して電圧値が互いに異なる電圧を供給することを特徴とする請求項１または２に記載の画像表示装置。
   
   

Images