JP2006203096A - Package and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a package using new fine pitch connection technology. <P>SOLUTION: The package 100 includes a semiconductor element 10 having a surface 10a on which an element electrode 12 is formed, and a rear face 10b opposed to the surface 10a; and a packaging substrate 30 on which a wiring pattern 35 having an electrode terminal 32 is formed. The rear face 10b of the semiconductor element 10 comes into contact with the packaging substrate 30, and the element electrode 12 on the semiconductor element 10 and the electrode terminal 32 of the wiring pattern 35 formed on the packaging substrate 30 are electrically connected to each other by a soldering member 20 which is self-integrally formed. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、実装体およびその製造方法に関し、特に、半導体素子が実装基板に実装された実装体およびその製造方法に関するものである。   The present invention relates to a mounting body and a manufacturing method thereof, and more particularly to a mounting body in which a semiconductor element is mounted on a mounting substrate and a manufacturing method thereof.

近年の電子機器の小型化、高機能化に伴って、電子機器を構成する半導体素子の多ピン化および各種部品の小型化が進み、それらを搭載するプリント基板の配線数と密度は飛躍的に増加している。特に、半導体素子（半導体チップ）から引き出されるリード数・端子数が急速に増加したことによって、プリント基板（配線基板）の微細化が進んでおり、その結果、微細ピッチ接続技術が重要になっている。   As electronic devices have become smaller and more sophisticated in recent years, the number of semiconductor elements that make up electronic devices has increased in number and the size of various components has been reduced. The number and density of printed circuit boards on which these devices are mounted have dramatically increased. It has increased. In particular, the rapid increase in the number of leads and terminals drawn from semiconductor elements (semiconductor chips) has led to the miniaturization of printed circuit boards (wiring boards). As a result, fine pitch connection technology has become important. Yes.

微細ピッチ接続技術を大別すると、（ｉ）ワイヤーボンディング法、（ｉｉ）フリップチップボンディング法、（ｉｉｉ）ＴＡＢ（ｔａｐｅ ａｕｔｏｍａｔｅｄ ｂｏｎｄｉｎｇ）法があり、以下、簡単に説明する。   The fine pitch connection technology is roughly classified into (i) wire bonding method, (ii) flip chip bonding method, and (iii) TAB (tape automated bonding) method, which will be briefly described below.

ワイヤーボンディング（ＷＢ）法では、主として金ワイヤ（直径２０〜２５μｍ）を用いて、半導体チップの電極とリードフレームの電極とを繋ぎ、熱や超音波を与えて金ワイヤと両者の電極と固相拡散によって接続を行う。ＷＢ法は、例えば、特許文献１に開示されている。フリップチップボンディング（ＦＣ）法では、半導体チップにバンプ（突起電極）を形成し、このバンプを配線基板の電極に接続する。半導体チップの電極形成面と配線基板の電極形成面とが対向した形態になるのが特徴である。ＦＣ法は、例えば、特許文献２に開示されている。ＴＡＢ法では、半導体チップをリード配線付きの長尺テープにいったん接続し、その後、リード付きチップ状態でテープから打ち抜き、基板にそのリードを接続する。ＴＡＢ法においては、そのプロセスをリール・ツー・リールで自動的に行うことを基本とする。ＴＡＢ法は、例えば、特許文献３に開示されている。
特開平４−２８６１３４号公報 特開２０００−３６５０４号公報 特開平８−８８２４５号公報 In the wire bonding (WB) method, a gold wire (diameter 20 to 25 μm) is mainly used to connect an electrode of a semiconductor chip and an electrode of a lead frame, and heat and ultrasonic waves are applied to the gold wire, both electrodes and a solid phase. Connect by diffusion. The WB method is disclosed in Patent Document 1, for example. In the flip chip bonding (FC) method, a bump (projection electrode) is formed on a semiconductor chip, and this bump is connected to an electrode of a wiring board. The feature is that the electrode forming surface of the semiconductor chip and the electrode forming surface of the wiring substrate are opposed to each other. The FC method is disclosed in Patent Document 2, for example. In the TAB method, a semiconductor chip is once connected to a long tape with lead wiring, and thereafter, the chip is punched out of the tape in a leaded chip state, and the lead is connected to the substrate. In the TAB method, the process is basically performed automatically on a reel-to-reel basis. The TAB method is disclosed in Patent Document 3, for example.
JP-A-4-286134 JP 2000-36504 A JP-A-8-88245

特許文献１に開示されたＷＢ法を、図２３（ａ）および（ｂ）を参照しながら説明する。なお、図２３（ａ）は、ワイヤーボンディング状態を示す上面図であり、図２３（ｂ）は、図２３（ａ）中の線Ａ−Ａに沿った断面図である。   The WB method disclosed in Patent Document 1 will be described with reference to FIGS. 23 (a) and (b). 23A is a top view showing a wire bonding state, and FIG. 23B is a cross-sectional view taken along line AA in FIG. 23A.

ＷＢ法においては、半導体チップ５０１をリードフレーム５０４の一部（ダイパッド）にダイボンディングした後、ボンディングワイヤ５０３を用いて半導体チップ５０１のワイヤボンディングパッド５０２と、リードフレーム５０４の外部端子５０５（インナーリード部）とをワイヤーボンディングすることによって実行される。その後、半導体チップ５０１および外部端子５０５のインナーリード部を含む領域が封止樹脂５０６によって樹脂封止され、例えば図２４に示したような樹脂封止体（半導体モジュール）５００が作製される。封止樹脂５０６から露出した外部端子５０５は、配線基板（不図示）に接続され、これによって、半導体チップ５０１と配線基板とは電気的に接続される。   In the WB method, a semiconductor chip 501 is die-bonded to a part (die pad) of a lead frame 504, and then a wire bonding pad 502 of the semiconductor chip 501 and an external terminal 505 (inner lead) of the lead frame 504 using bonding wires 503. Part) and wire bonding. Thereafter, the region including the inner lead portion of the semiconductor chip 501 and the external terminal 505 is resin-sealed with a sealing resin 506, and for example, a resin sealing body (semiconductor module) 500 as shown in FIG. 24 is manufactured. The external terminals 505 exposed from the sealing resin 506 are connected to a wiring board (not shown), whereby the semiconductor chip 501 and the wiring board are electrically connected.

しかしながら、ＷＢ法には、以下のような問題がある。   However, the WB method has the following problems.

まず、半導体素子部品（ここでは、半導体チップ５０１を含むモジュール５００）の実装面積が大きくなるという問題がある。つまり、ＷＢ法においては、半導体チップ５０１を配線基板に直接実装するのではなく、ボンディングワイヤ５０３を介してリードフレーム５０４の外部端子５０５に半導体チップ５０１を接続するので、半導体モジュール５００のサイズ（素子サイズ又は部品サイズ）がどうしても半導体チップ５０１よりも大きくなるため、それゆえ、半導体モジュール５００の実装面積が大きくなってしまう。   First, there is a problem that the mounting area of the semiconductor element component (here, the module 500 including the semiconductor chip 501) becomes large. That is, in the WB method, the semiconductor chip 501 is connected directly to the external terminal 505 of the lead frame 504 via the bonding wire 503 rather than directly mounted on the wiring board. (Size or component size) is inevitably larger than that of the semiconductor chip 501, and therefore, the mounting area of the semiconductor module 500 is increased.

また、半導体チップ５０１のワイヤボンディングパッド５０２と、リードフレーム５０４の外部端子５０５とを一つずつボンディングワイヤ５０３で接続するので、端子の数が多くなればなるほど作業の手間が多くなるという問題もある。さらに、リードフレーム５０４に配列された外部端子５０５のピッチによって、半導体素子５００のピッチが規定されてしまうので、狭ピッチ化への限界もある。   Further, since the wire bonding pads 502 of the semiconductor chip 501 and the external terminals 505 of the lead frame 504 are connected one by one with the bonding wires 503, there is also a problem that the work is increased as the number of terminals increases. . Furthermore, since the pitch of the semiconductor elements 500 is defined by the pitch of the external terminals 505 arranged on the lead frame 504, there is a limit to narrowing the pitch.

次に、特許文献２に開示されたＦＣ法を、図２５を参照しながら説明する。図２５は、ＦＣ法を用いて実装された半導体デバイス６００の断面構成を示している。   Next, the FC method disclosed in Patent Document 2 will be described with reference to FIG. FIG. 25 shows a cross-sectional configuration of a semiconductor device 600 mounted using the FC method.

ＦＣ法は、基板６０１に設けられた配線パターン６０２に、バンプ６０３を介在させて半導体チップ６０５の電極６０４を接続する方法である。詳細に述べると、基板６０１に設けられた所定の配線パターン６０２に対して、トランジスタ等が形成されたセンシティブエリア６０６を有する半導体チップ６０５の電極６０４を、バンプ６０３を介在させて接続することによって、基板６０１と半導体チップ６０５との間に隙間を有するように実装を行い、その後、基板６０１と半導体チップ６０５との間の隙間に配線パターン６０２、バンプ６０３、電極６０４が埋設されるように樹脂を流し込んで樹脂封止を行うことによって封止樹脂６０７を形成する。このようにして、ＦＣ法による半導体デバイス６００は構成されている。   The FC method is a method in which the electrode 604 of the semiconductor chip 605 is connected to the wiring pattern 602 provided on the substrate 601 with the bumps 603 interposed therebetween. More specifically, an electrode 604 of a semiconductor chip 605 having a sensitive area 606 in which a transistor or the like is formed is connected to a predetermined wiring pattern 602 provided on the substrate 601 with bumps 603 interposed therebetween. Mounting is performed so that there is a gap between the substrate 601 and the semiconductor chip 605, and then a resin is embedded so that the wiring pattern 602, the bump 603, and the electrode 604 are embedded in the gap between the substrate 601 and the semiconductor chip 605. The sealing resin 607 is formed by pouring and resin sealing. In this way, the semiconductor device 600 based on the FC method is configured.

しかしながら、ＦＣ法には、次のような問題がある。   However, the FC method has the following problems.

まず、半導体チップ６０５の位置合わせが困難という問題がある。これは、ＦＣ法では、半導体チップ６０５の電極形成面を下向きにして、半導体チップ６０５を基板６０１に実装するので、半導体チップ６０５のバンプ６０３を直接外から見ることができず、それゆえ、位置合わせが非常にシビアになるからである。さらに、ＦＣ法における半導体チップ６０５の電極６０４のピッチは、ＷＢ法における外部端子５０５のピッチよりも狭いので、そのことも位置合わせを困難にする要因の一つである。   First, there is a problem that it is difficult to align the semiconductor chip 605. In the FC method, since the semiconductor chip 605 is mounted on the substrate 601 with the electrode formation surface of the semiconductor chip 605 facing downward, the bumps 603 of the semiconductor chip 605 cannot be directly seen from the outside. This is because the alignment becomes very severe. Furthermore, the pitch of the electrodes 604 of the semiconductor chip 605 in the FC method is narrower than the pitch of the external terminals 505 in the WB method, which is one of the factors that make alignment difficult.

また、基板６０１が高価になりやすいという問題もある。なぜならば、ＦＣ法では、半導体チップ６０５の電極６０４のピッチに対応したファインパターンの配線パターン６０２が形成された基板６０１が必要となるからであり、加えて、半導体チップ６０５の電極６０４がエリアアレイ型に配列されている場合、基板６０１が多層化しやすいからである。さらに、ＦＣ法では、半導体チップ６０５と基板６０１とがバンプ６０３を介して接続された構造となっているので、半導体チップ６０５と基板６０１の線膨張係数をできるだけ一致させないとバンプ６０３等に応力が加わってしまう。したがって、両者の線膨張係数をあわせる必要があり、かつ、その線膨張係数のマッチングがシビアであるので、そういう観点からも基板６０１のコストはあがってしまう。   There is also a problem that the substrate 601 tends to be expensive. This is because the FC method requires the substrate 601 on which the fine pattern wiring pattern 602 corresponding to the pitch of the electrodes 604 of the semiconductor chip 605 is formed. In addition, the electrodes 604 of the semiconductor chip 605 are formed in the area array. This is because the substrate 601 is easily multi-layered when arranged in a mold. Further, in the FC method, since the semiconductor chip 605 and the substrate 601 are connected via the bumps 603, stress is applied to the bumps 603 and the like unless the linear expansion coefficients of the semiconductor chip 605 and the substrate 601 are matched as much as possible. I will join. Therefore, it is necessary to match the linear expansion coefficients of the two, and the matching of the linear expansion coefficients is severe, so that the cost of the substrate 601 is also increased from this point of view.

さらには、半導体チップ６０５はバンプ６０３を介して基板６０１に接続されているので、放熱性が悪くなる。すなわち、半導体チップ６０５は、ＷＢ法のときのような面でなく、点によって基板６０１上に配置されているので、放熱性が悪い。また、そもそもバンプ６０３を形成しなければならないという手間も必要である。   Furthermore, since the semiconductor chip 605 is connected to the substrate 601 via the bumps 603, the heat dissipation is deteriorated. That is, since the semiconductor chip 605 is arranged on the substrate 601 not by a surface as in the WB method but by a point, heat dissipation is poor. Also, it is necessary to form the bump 603 in the first place.

次に、特許文献３に開示されたＴＡＢ法を、図２６および図２７を参照しながら説明する。図２６は、ＴＡＢ法を用いた半導体装置７００の断面構成を示しており、図２７は、その半導体装置７００を実装基板７０９に実装した構成を示している。   Next, the TAB method disclosed in Patent Document 3 will be described with reference to FIGS. FIG. 26 shows a cross-sectional configuration of a semiconductor device 700 using the TAB method, and FIG. 27 shows a configuration in which the semiconductor device 700 is mounted on a mounting substrate 709.

図２６に示した半導体装置７００では、フィルムキャリアテープのベースフィルム７０２と、ベースフィルム７０２に開孔されたデバイスホール７０２ｂに配置された半導体ＩＣチップ７０１とから構成されている。ベースフィルム７０２上には銅箔配線７０３が形成されており、そして、半導体ＩＣチップ７０１の電極７０１ａは、銅箔配線７０３の内側先端部に設けられたインナーリード７０３ａに接続されている。銅箔配線７０３のうちインナーリード７０３ａの外側の部分には外部接続用のランド７０３ｂが設けられており、ランド７０３ｂ上には半田バンプ７０６が形成されている。ベースフィルム７０２にはスルーホール７０２ａが開孔されており、ランド７０３ｂの中央部には透孔７０３ｃが開設されている。ランド７０３ｂを除くフィルムキャリアテープ上にはカバーレジスト７０４が形成されており、デバイスホール７０２ｂには、半導体ＩＣチップ７０１を保護する封止樹脂７０５が形成されている。   The semiconductor device 700 shown in FIG. 26 includes a base film 702 of a film carrier tape and a semiconductor IC chip 701 disposed in a device hole 702b opened in the base film 702. A copper foil wiring 703 is formed on the base film 702, and an electrode 701a of the semiconductor IC chip 701 is connected to an inner lead 703a provided at an inner front end portion of the copper foil wiring 703. A land 703b for external connection is provided on the outer side of the inner lead 703a in the copper foil wiring 703, and a solder bump 706 is formed on the land 703b. A through hole 702a is formed in the base film 702, and a through hole 703c is formed at the center of the land 703b. A cover resist 704 is formed on the film carrier tape excluding the land 703b, and a sealing resin 705 for protecting the semiconductor IC chip 701 is formed in the device hole 702b.

この半導体装置７００では、半田バンプ７０６がアウターリードの役割を果たしており、図２７に示すように、半田バンプ７０６が実装基板７０９上のパッド７０９ａに接続され、一括リフロー方式によって、ＴＡＢ法による半導体装置７００は実装基板７０９に実装される。   In this semiconductor device 700, the solder bump 706 serves as an outer lead, and as shown in FIG. 27, the solder bump 706 is connected to a pad 709a on the mounting substrate 709, and the semiconductor device using the TAB method by a batch reflow method. 700 is mounted on a mounting substrate 709.

しかしながら、ＴＡＢ法には、次のような問題がある。まず、インナーリードボンディング（ＩＬＢ）工程と、アウターリードボンディング（ＯＬＢ）工程が別工程であるので、ＴＡＢ法を実行するのは手間がかかる。つまり、図２６に示した例では、半導体ＩＣチップ７０１の電極７０１ａにインナーリード７０３ａを接続する工程と、ランド７０３ｂに半田バンプ７０６を形成する工程とが別なタイプの工程であり、煩雑である。また、デバイスホール７０２ｂに配置された半導体ＩＣチップ７０１を封止樹脂７０５で封止する必要もあり、これも手間となる。さらには、半導体ＩＣチップ７０１の面積よりも大きいベースフィルム７０２を用いるので、実装面積が拡大してしまうという別の側面の問題もある。   However, the TAB method has the following problems. First, since the inner lead bonding (ILB) process and the outer lead bonding (OLB) process are separate processes, it takes time to execute the TAB method. That is, in the example shown in FIG. 26, the process of connecting the inner lead 703a to the electrode 701a of the semiconductor IC chip 701 and the process of forming the solder bump 706 on the land 703b are different types of processes and are complicated. . Further, it is necessary to seal the semiconductor IC chip 701 disposed in the device hole 702b with the sealing resin 705, which also takes time. Furthermore, since the base film 702 larger than the area of the semiconductor IC chip 701 is used, there is another problem that the mounting area is enlarged.

本発明はかかる諸点に鑑みてなされたものであり、その主な目的は、ＷＢ法、ＦＣ法、ＴＡＢ法とは異なる新規な微細ピッチ接続技術を用いた実装体およびその製造方法を提供することにある。   The present invention has been made in view of such various points, and its main object is to provide a mounting body using a novel fine pitch connection technique different from the WB method, FC method, and TAB method, and a method for manufacturing the same. It is in.

本発明の実装体は、素子電極が形成された表面と、前記表面に対向する裏面とを有する半導体素子と、電極端子を有する配線パターンが形成された実装基板とを備え、前記半導体素子の裏面は、前記実装基板に接しており、前記半導体素子の前記素子電極と、前記実装基板に形成された前記配線パターンの前記電極端子とは、自己集合的に形成された半田部材によって電気的に接続されている。   The mounting body of the present invention includes a semiconductor element having a surface on which an element electrode is formed, a back surface facing the surface, and a mounting substrate on which a wiring pattern having electrode terminals is formed, and the back surface of the semiconductor element Is in contact with the mounting substrate, and the element electrode of the semiconductor element and the electrode terminal of the wiring pattern formed on the mounting substrate are electrically connected by a self-assembled solder member Has been.

ある好適な実施形態では、さらに、電極パターンが形成された第１面と、前記第１面に対向する第２面とを有する基板を備え、前記基板の前記第１面が前記半導体素子の前記表面と対向するように、前記基板は、樹脂を挟んで前記半導体素子の上に配置されており、前記半田部材は、前記基板の第１面に形成された前記電極パターンに接触しながら、前記樹脂中に形成されている。   In a preferred embodiment, the semiconductor device further includes a substrate having a first surface on which an electrode pattern is formed, and a second surface opposite to the first surface, wherein the first surface of the substrate is the semiconductor device. The substrate is disposed on the semiconductor element so as to face the surface, and the solder member is in contact with the electrode pattern formed on the first surface of the substrate, It is formed in the resin.

前記基板は、透光性基板であることが好ましい。   The substrate is preferably a translucent substrate.

前記基板は、フレキシブル基板であることが好ましい。   The substrate is preferably a flexible substrate.

ある好適な実施形態では、前記基板の前記第２面にも、電極パターンが形成されている。   In a preferred embodiment, an electrode pattern is also formed on the second surface of the substrate.

ある好適な実施形態において、前記基板の前記第２面には、シールド層が形成されている。   In a preferred embodiment, a shield layer is formed on the second surface of the substrate.

ある好適な実施形態において、前記半田部材は、当該半田部材の上面に位置する電極パターンに接触して形成されている。   In a preferred embodiment, the solder member is formed in contact with an electrode pattern located on the upper surface of the solder member.

ある好適な実施形態では、前記実装基板の一部には、凹部が形成されており、前記凹部の底面に、前記半導体素子の前記裏面が接している。   In a preferred embodiment, a recess is formed in a part of the mounting substrate, and the bottom surface of the recess is in contact with the back surface of the semiconductor element.

前記実装基板の上面と、前記半導体素子の前記表面とは、略同一面上に位置することが好ましい。   It is preferable that the upper surface of the mounting substrate and the surface of the semiconductor element are located on substantially the same plane.

ある好適な実施形態において、前記半田部材は、前記素子電極および前記電極端子を含む領域に設けられた樹脂の中に形成されており、前記樹脂の上面は、略平面となっている。   In a preferred embodiment, the solder member is formed in a resin provided in a region including the element electrode and the electrode terminal, and the upper surface of the resin is substantially flat.

ある好適な実施形態において、前記素子電極と前記電極端子とは、前記半田部材によって直接接続されている。   In a preferred embodiment, the element electrode and the electrode terminal are directly connected by the solder member.

前記素子電極と前記電極端子とは、前記電極パターンを介して、電気的に接続されていてもよい。   The element electrode and the electrode terminal may be electrically connected via the electrode pattern.

本発明の実装体の製造方法は、素子電極が形成された表面と、前記表面に対向する裏面とを有する半導体素子の当該裏面を、電極端子を有する配線パターンが形成された実装基板上に配置する工程（ａ）と；樹脂中に、半田粉と、当該樹脂が加熱されたときに沸騰する対流添加剤とが含有された半田樹脂ペーストを、前記素子電極および前記電極端子を含む領域に付与する工程（ｂ）と；電極パターンが形成された第１面と、前記第１面に対向する第２面とを有する基板を用意し、前記基板の前記電極パターンが前記素子電極および前記電極端子を覆うように、前記基板の第１面を、前記半田樹脂ペーストを挟んで、前記半導体素子の前記表面および前記実装基板と対向させる工程（ｃ）と；前記半田樹脂ペーストを加熱することにより、前記対流添加剤を沸騰させて前記樹脂に対流を発生させ、そして、前記半田樹脂ペースト中の前記半田粉を自己集合させて、少なくとも、前記素子電極と前記電極パターンとの間と、前記電極端子と電極パターンとの間とを連結する半田部材を形成する工程（ｄ）とを包含する。   In the method for manufacturing a mounting body according to the present invention, the back surface of a semiconductor element having a surface on which an element electrode is formed and a back surface facing the surface is disposed on a mounting substrate on which a wiring pattern having electrode terminals is formed. And applying a solder resin paste containing solder powder and a convection additive that boils when the resin is heated to a region including the element electrode and the electrode terminal. Preparing a substrate having a first surface on which an electrode pattern is formed and a second surface opposite to the first surface, wherein the electrode pattern on the substrate is the element electrode and the electrode terminal A step (c) of facing the surface of the semiconductor element and the mounting substrate with the solder resin paste sandwiched between the first surface of the substrate so as to cover the surface; and heating the solder resin paste, in front Boiling a convection additive to generate convection in the resin, and self-assembling the solder powder in the solder resin paste, at least between the element electrode and the electrode pattern, and the electrode terminal And (d) forming a solder member that connects the electrode pattern to the electrode pattern.

ある好適な実施形態では、前記工程（ｄ）において、前記半田部材は、前記電極パターンに沿って延びる部位を有している。   In a preferred embodiment, in the step (d), the solder member has a portion extending along the electrode pattern.

前記基板は透光性基板で、そして、前記半田樹脂ペーストを構成する前記樹脂は透光性樹脂であり、前記工程（ｄ）の後、前記半田部材の接続確認を実行することが好ましい。   Preferably, the substrate is a translucent substrate, and the resin constituting the solder resin paste is a translucent resin, and the connection confirmation of the solder member is performed after the step (d).

前記工程（ｄ）の後、前記基板の除去を実行してもよい。   After the step (d), the substrate may be removed.

ある好適な実施形態では、前記基板の除去の後、前記電極パターンを通して電気的検査を実行する。   In a preferred embodiment, after removing the substrate, an electrical inspection is performed through the electrode pattern.

ある好適な実施形態において、前記工程（ｃ）で用意する前記基板の前記電極パターンの表面には、半田濡れ性を向上させるコーティング処理が施されている。   In a preferred embodiment, the surface of the electrode pattern of the substrate prepared in the step (c) is subjected to a coating process for improving solder wettability.

ある好適な実施形態において、前記実装基板はフレキシブル基板であり、そして、前記基板もフレキシブル基板であり、前記半導体素子は、厚さ１００μｍ以下の薄型半導体チップである。   In a preferred embodiment, the mounting substrate is a flexible substrate, the substrate is also a flexible substrate, and the semiconductor element is a thin semiconductor chip having a thickness of 100 μm or less.

本発明によると、半導体素子の素子電極と実装基板の電極端子とが自己集合的に形成された半田部材によって電気的に接続されているので、ワイヤーボンディング法、フリップチップボンディング法、ＴＡＢ法と異なる新規な微細ピッチ接続技術を提供することができる。   According to the present invention, the element electrode of the semiconductor element and the electrode terminal of the mounting substrate are electrically connected by the self-assembled solder member, which is different from the wire bonding method, the flip chip bonding method, and the TAB method. A novel fine pitch connection technology can be provided.

本願出願人は、ワイヤーボンディング（ＷＢ）法、フリップチップボンディング（ＦＣ）法、ＴＡＢ法の欠点を考慮した上で種々の検討を行い、それらとは異なる新規な微細ピッチ接続技術を開発し、特願２００４−１５６６３１号明細書に開示した。図１（ａ）および（ｂ）を参照しながら、同明細書に開示した技術を説明する。   The applicant of the present application has conducted various studies in consideration of the drawbacks of the wire bonding (WB) method, flip chip bonding (FC) method, and TAB method, and has developed a new fine pitch connection technology different from these, This is disclosed in Japanese Patent Application No. 2004-156631. The technique disclosed in this specification will be described with reference to FIGS. 1 (a) and 1 (b).

図１に示した半導体装置（実装体）１０００は、半導体素子（例えば、ベアチップ）１１０と、複数の配線１２２を含む配線パターン１２５が形成されたフィルム１２０と、配線パターン１３２が形成された基板（例えば、リジッド基板）１３０とから構成されている。半導体素子１１０の表面には、素子電極１１２が形成されており、半導体素子１１０の裏面は、基板１３０に接している。   A semiconductor device (mounting body) 1000 shown in FIG. 1 includes a semiconductor element (for example, a bare chip) 110, a film 120 on which a wiring pattern 125 including a plurality of wirings 122 is formed, and a substrate on which a wiring pattern 132 is formed ( For example, it is composed of a rigid substrate 130. An element electrode 112 is formed on the surface of the semiconductor element 110, and the back surface of the semiconductor element 110 is in contact with the substrate 130.

フィルム１２０の第１面１２０ａには、配線パターン１２５が形成されている。配線パターン１２５における各配線１２２の一端は、半導体素子１１０の素子電極１１２に接触しており、そして、その他端は、基板１３０の配線パターン１３２の一部に接触している。したがって、フィルム１２０に形成された配線パターン１２５によって、半導体素子１１０と、基板（配線基板）１３０とは電気的に接続されている。   A wiring pattern 125 is formed on the first surface 120 a of the film 120. One end of each wiring 122 in the wiring pattern 125 is in contact with the element electrode 112 of the semiconductor element 110, and the other end is in contact with a part of the wiring pattern 132 of the substrate 130. Therefore, the semiconductor element 110 and the substrate (wiring substrate) 130 are electrically connected by the wiring pattern 125 formed on the film 120.

この配線パターン１２５が形成されたフィルム１２０による接続方法は、上述したワイヤーボンディング法、フリップチップボンディング法、ＴＡＢ法とは異なる新たな接続方法であり、以下のような特徴および利点を有する。   The connection method using the film 120 on which the wiring pattern 125 is formed is a new connection method different from the above-described wire bonding method, flip chip bonding method, and TAB method, and has the following features and advantages.

まず、半導体素子１１０の裏面を基板１３０上に配置することができるので、ＷＢ法と同様にダイボンドを利用して、半導体素子１１０のセットすることができる。また、半導体素子１１０の裏面が基板１３０と接触しているので、放熱性を良好にすることができる。   First, since the back surface of the semiconductor element 110 can be disposed on the substrate 130, the semiconductor element 110 can be set using die bonding as in the WB method. Moreover, since the back surface of the semiconductor element 110 is in contact with the substrate 130, heat dissipation can be improved.

さらに、フィルム１２０に形成された複数の配線１２２を含む配線パターン１２５によって、半導体素子１１０と基板１３０とを電気的に接続するので、ＷＢ法のように一つずつ結線しなくても、複数の配線１２２を含む配線パターン１２５によって一括して素子電極１１２と配線パターン１３２とを結線することが可能である。したがって、ＷＢ法と比べて作業の手間を軽減させることができる。   Furthermore, since the semiconductor element 110 and the substrate 130 are electrically connected by the wiring pattern 125 including the plurality of wirings 122 formed on the film 120, a plurality of wiring patterns 125 can be formed without connecting one by one as in the WB method. The element electrode 112 and the wiring pattern 132 can be connected together by the wiring pattern 125 including the wiring 122. Therefore, the labor of work can be reduced compared with the WB method.

加えて、配線パターン１２５によってピッチを規定できるので、ＷＢ法と比べて、より微細ピッチの接続に向いている。そして、半導体素子（例えば、ベアチップ）１１０の周囲の適切な範囲にフィルム１２０を配置すればよいので、実装面積も小さくすることができる。また、フィルム１２０によって接続を行うので、ＷＢ法と比べて、高さを低くすることができる。したがって、半導体装置１０００の薄型化に寄与することができる。   In addition, since the pitch can be defined by the wiring pattern 125, it is suitable for connection with a finer pitch than the WB method. And since the film 120 should just be arrange | positioned in the suitable range around the semiconductor element (for example, bare chip) 110, a mounting area can also be made small. Moreover, since it connects by the film 120, compared with the WB method, height can be made low. Therefore, the semiconductor device 1000 can be reduced in thickness.

また、フィルム１２０を通して半導体素子１１０の素子電極１１２の位置を確認することができるので、ＦＣ法と比較して、位置合わせが容易である。同様に、基板１３０上の配線パターン１３２の位置合わせも容易である。ＦＣ法の場合、半導体素子１１０の電極形成面が基板１３０の方を向いてしまうので、半導体素子１１０と基板１３０との接続状況を見て確認することが困難であるが、この構成の場合、位置合わせだけでなく、接続確認も容易に行うことができる。   Further, since the position of the element electrode 112 of the semiconductor element 110 can be confirmed through the film 120, alignment is easier than in the FC method. Similarly, the alignment of the wiring pattern 132 on the substrate 130 is easy. In the case of the FC method, since the electrode formation surface of the semiconductor element 110 faces the substrate 130, it is difficult to check the connection state between the semiconductor element 110 and the substrate 130. In addition to alignment, connection confirmation can be easily performed.

さらに、ファインパターンは、フィルム１２０の配線パターン１２５に形成すればよいので、ＦＣ法と比べて、基板１３０のコストアップを抑制することができる。また、半導体素子がエリアアレイ型の場合、ＦＣ法では特定の領域（すなわち、半導体素子が面する基板の領域）に数多くの端子が集中することに伴って、配線基板の層数を多くすることが必要となる場合が多かったが、本構成の場合、フィルム１２０の配線パターン１２５によって配線の引き回しを行うことができるので、ＦＣ法の場合と比べて、基板１３０の層数を少なくすることができる。したがって、それによっても基板１３０のコストアップを抑制することができる。   Furthermore, since the fine pattern may be formed on the wiring pattern 125 of the film 120, an increase in cost of the substrate 130 can be suppressed as compared with the FC method. In addition, when the semiconductor element is an area array type, the number of layers of the wiring board is increased as a large number of terminals are concentrated in a specific area (that is, the area of the substrate facing the semiconductor element) in the FC method. However, in the case of this configuration, since the wiring can be routed by the wiring pattern 125 of the film 120, the number of layers of the substrate 130 can be reduced as compared with the case of the FC method. it can. Therefore, the cost increase of the substrate 130 can be suppressed also by this.

また、ＴＡＢ法の場合には、インナーリード工程とアウターリード工程とを別々に実行する必要があったが、この構成には、各配線１２２の一端と他端とによって半導体素子１１０と基板１３０との電気的接続を行うことができるので簡便である。さらに、ＴＡＢ法のように封止樹脂を用いなくてもよく、加えて、実装面積も小さくすることができる。   In the case of the TAB method, the inner lead process and the outer lead process need to be performed separately. In this configuration, the semiconductor element 110 and the substrate 130 are connected by one end and the other end of each wiring 122. This is convenient because it can be electrically connected. Further, it is not necessary to use a sealing resin as in the TAB method, and in addition, the mounting area can be reduced.

この半導体装置１０００を製造するには、基板１３０上に配置した半導体素子１１０を覆うように、配線１２２が形成された面を半導体素子１１０側に向けてフィルム１２０を配置した後、半導体素子１１０の表面上および基板１３０上にフィルム１２０を密着させて、各配線１２２の一端を素子電極１１２に接触させ、かつ、各配線１２２の他端を基板１３０の配線パターン１３２の一部（基板端子）に接触させるようにして行う。フィルム１２０上の各配線１２２の一端と素子電極１２、および、各配線１２２の他端と基板１３０の配線パターン１３２の一部との位置合わせは、透明なフィルム１２０を通して行うことができるので、容易に実行することができる。   In order to manufacture the semiconductor device 1000, the film 120 is disposed with the surface on which the wiring 122 is formed facing the semiconductor element 110 so as to cover the semiconductor element 110 disposed on the substrate 130, and then the semiconductor element 110. The film 120 is brought into close contact with the surface and the substrate 130, one end of each wiring 122 is in contact with the element electrode 112, and the other end of each wiring 122 is part of the wiring pattern 132 of the substrate 130 (substrate terminal). Make contact. Since the alignment of one end of each wiring 122 on the film 120 and the element electrode 12 and the other end of each wiring 122 and a part of the wiring pattern 132 of the substrate 130 can be performed through the transparent film 120, it is easy. Can be executed.

以上のような種々の特徴および利点を有する技術であるが、配線１２２の一端と素子電極１１２、配線１２２の他端と配線パターン１３２の一部との位置合わせおよび接合を、自己整合的に実行することが可能となれば、当該新たな接続方法の利便性はさらに飛躍的に向上することが予想される。   Although the technique has various features and advantages as described above, alignment and bonding of one end of the wiring 122 and the element electrode 112, and the other end of the wiring 122 and a part of the wiring pattern 132 are performed in a self-aligning manner. If it becomes possible, it is expected that the convenience of the new connection method will be further improved dramatically.

上記技術とは別に、本願出願人は、所定条件下で半田を自己集合させて、フリップチップ実装を可能にする独自の技術を開発し、特願２００４−２５７２０６号明細書および特願２００４−２６７９１９号に開示した。ここで、図２（ａ）から（ｃ）を参照しながら、当該技術について簡単に説明する。   Apart from the above technology, the applicant of the present application has developed a unique technology that enables flip chip mounting by self-assembling the solder under predetermined conditions, and Japanese Patent Application Nos. 2004-257206 and 2004-267919. Disclosed in the issue. Here, the technology will be briefly described with reference to FIGS.

まず、図２（ａ）に示すように、複数の接続端子２１１が形成された回路基板２１０上に、不図示の金属粒子（例えば、はんだ粉）及び対流添加剤２１２を含有する樹脂２１３を供給する。対流添加剤２１２は、樹脂２１３が加熱されたときに沸騰して対流を発生させる添加剤である。   First, as shown in FIG. 2A, a resin 213 containing unillustrated metal particles (for example, solder powder) and a convection additive 212 is supplied onto a circuit board 210 on which a plurality of connection terminals 211 are formed. To do. The convection additive 212 is an additive that boils and generates convection when the resin 213 is heated.

次に、図２（ｂ）に示すように、樹脂２１３の表面に、複数の電極端子２２１を有する半導体チップ２２０を当接させる。このとき、半導体チップ２２０の電極端子２２１は、回路基板２１０の接続端子２１１と対向するように配置される。そして、この状態で、樹脂２１３を加熱する。ここで、樹脂２１３の加熱温度は、金属粒子の融点、及び対流添加剤２１２の沸点よりも高い温度で行なわれる。   Next, as shown in FIG. 2B, a semiconductor chip 220 having a plurality of electrode terminals 221 is brought into contact with the surface of the resin 213. At this time, the electrode terminal 221 of the semiconductor chip 220 is disposed so as to face the connection terminal 211 of the circuit board 210. In this state, the resin 213 is heated. Here, the heating temperature of the resin 213 is higher than the melting point of the metal particles and the boiling point of the convection additive 212.

加熱により溶融した金属粒子は、樹脂２１３中で互いに結合し、図２（ｃ）に示すように、濡れ性の高い接続端子２１１と電極端子２２１との間に自己集合する。これにより、半導体チップ２２０の電極端子２２１と、回路基板２１０の接続端子２１１との間を電気的に接続する接続体２２２が形成される。その後、樹脂２１３を硬化させて、半導体チップ２２０回路基板２１０に固定させる。   The metal particles melted by heating are bonded to each other in the resin 213 and self-assemble between the connection terminal 211 and the electrode terminal 221 having high wettability as shown in FIG. Thereby, a connection body 222 that electrically connects the electrode terminal 221 of the semiconductor chip 220 and the connection terminal 211 of the circuit board 210 is formed. Thereafter, the resin 213 is cured and fixed to the semiconductor chip 220 circuit board 210.

この技術の特徴は、樹脂２１３が加熱されたときに、樹脂２１３中に含有する対流添加剤２１２が沸騰し、沸騰した対流添加剤２１２が樹脂２１３中に対流を発生させることによって、樹脂２１３中に分散している金属粒子の移動を促進させることにある。これにより、金属粒子の結合が均一に進行して、接続体（半田バンプ）２２２を自己集合的に形成することができる。ここで、樹脂２１３は、金属粒子が自由に浮遊、移動できる“海”の役目をもつと考えられるが、金属粒子同士の結合過程は、極めて短時間に終了するため、いくら金属粒子が自由に移動できる“海”を設けても、局所的な結合しか進行しないので、当該“海”となる樹脂２１３と対流添加剤２１２による対流との組合せにより、半田バンプ２２２が自己集合的に形成する。なお、半田バンプ２２２は、自己集合的に形成されると同時に、半田バンプの性質として、自己整合的に形成される。   A feature of this technique is that when the resin 213 is heated, the convective additive 212 contained in the resin 213 boils, and the boiled convective additive 212 generates convection in the resin 213, thereby causing It is to promote the movement of the metal particles dispersed in. As a result, the bonding of the metal particles proceeds uniformly, and the connection body (solder bump) 222 can be formed in a self-assembled manner. Here, the resin 213 is considered to have a role of “sea” in which the metal particles can freely float and move. However, since the bonding process between the metal particles is completed in a very short time, how much the metal particles are free to move. Even if the “sea” that can move is provided, only local bonding proceeds. Therefore, the solder bump 222 is formed in a self-assembled manner by the combination of the resin 213 that becomes the “sea” and the convection by the convection additive 212. Note that the solder bumps 222 are formed in a self-assembled manner, and at the same time, are formed in a self-aligned manner as a property of the solder bumps.

この本願出願人が開発した自己集合的な半田バンプ形成技術をさらに展開して適用すれば、図１を参照しながら説明した新たな接続方法に、自己整合的な接合の特徴を導入することができると考え、それについて鋭意検討し、本発明に至った。   If this self-assembled solder bump forming technology developed by the applicant of the present application is further developed and applied, the feature of self-aligned bonding can be introduced into the new connection method described with reference to FIG. It was thought that it was possible, and it earnestly examined about it, and came to this invention.

以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, components having substantially the same function are denoted by the same reference numerals for the sake of brevity. In addition, this invention is not limited to the following embodiment.

まず、図３を参照しながら、本発明の実施形態に係る実装体について説明する。図３は、本実施形態の実装体１００の断面構成を模式的に示している。   First, a mounting body according to an embodiment of the present invention will be described with reference to FIG. FIG. 3 schematically shows a cross-sectional configuration of the mounting body 100 of the present embodiment.

本実施形態の実装体１００は、素子電極１２を有する半導体素子１０と、電極端子３２を有する配線パターン３５が形成された実装基板３０とから構成されている。半導体素子１０は、素子電極１２が形成された表面１０ａと、表面１０ａに対向する裏面１０ｂとを有しており、半導体素子１０の裏面１０ｂは、実装基板３０に接している。そして、半導体素子１０の素子電極１２と、配線パターン３５の電極端子３２とは、自己集合的に形成された半田部材２０によって電気的に接続されている。ここで、自己集合的に形成された半田部材２０は、図３に示したような半田製の部材を予め作製しておいてそれを素子電極１２・電極端子３２上に配置したのではなく、所定のプロセスを経て、素子電極１２・電極端子３２上に成長させて形成したものである。そのプロセスの内容は後述する。   The mounting body 100 according to this embodiment includes a semiconductor element 10 having element electrodes 12 and a mounting substrate 30 on which a wiring pattern 35 having electrode terminals 32 is formed. The semiconductor element 10 has a front surface 10 a on which the device electrode 12 is formed and a back surface 10 b facing the front surface 10 a, and the back surface 10 b of the semiconductor element 10 is in contact with the mounting substrate 30. The element electrode 12 of the semiconductor element 10 and the electrode terminal 32 of the wiring pattern 35 are electrically connected by the solder member 20 formed in a self-assembled manner. Here, the solder member 20 formed in a self-assembled manner is not prepared by previously producing a solder member as shown in FIG. 3 and placing it on the element electrode 12 and the electrode terminal 32. It is formed by growing on the device electrode 12 and the electrode terminal 32 through a predetermined process. Details of the process will be described later.

本実施形態の構成では、電極パターン４２が形成された基板４０を備えており、基板４０は、電極パターン４２が形成された面４０ａが半導体素子１０の表面１０ａと対向するように、樹脂２５を挟んで半導体素子１０の上に配置されている。そして、半田部材２０は、基板４０の電極パターン４２に接触しながら、樹脂２５中に形成されている。基板４０は、透光性基板であることが好ましく、例えば、ガラス基板、透光性樹脂基板を用いることができる。本実施形態では、ガラス基板を用いている。   In the configuration of the present embodiment, the substrate 40 having the electrode pattern 42 is provided, and the substrate 40 is made of the resin 25 so that the surface 40a on which the electrode pattern 42 is formed faces the surface 10a of the semiconductor element 10. It is arrange | positioned on the semiconductor element 10 on both sides. The solder member 20 is formed in the resin 25 while being in contact with the electrode pattern 42 of the substrate 40. The substrate 40 is preferably a light-transmitting substrate. For example, a glass substrate or a light-transmitting resin substrate can be used. In this embodiment, a glass substrate is used.

図３に示した実装基板３０は、リジッド基板（典型的なプリント基板）であり、実装基板３０の一部には、凹部３７が形成されている。そして、凹部３７の底面に、半導体素子１０の裏面１０ｂが接している。この例では、実装基板３０の上面３０ａと、半導体素子１０の表面１０ａとは、略同一面（典型的には、±５０μｍ）上に位置しており、したがって、素子電極１２の上面と電極端子３２の上面もほぼ同じ高さに位置している。   The mounting board 30 shown in FIG. 3 is a rigid board (typical printed board), and a recess 37 is formed in a part of the mounting board 30. The back surface 10 b of the semiconductor element 10 is in contact with the bottom surface of the recess 37. In this example, the upper surface 30a of the mounting substrate 30 and the surface 10a of the semiconductor element 10 are located on substantially the same plane (typically ± 50 μm). Therefore, the upper surface of the element electrode 12 and the electrode terminal The upper surface of 32 is also located at substantially the same height.

半導体素子１０は、例えば、ベアチップである。なお、半導体素子（ベアチップ）１０の厚さは、例えば、５０〜５００μｍである。図３に示した例では、素子電極１２は、チップ表面１０ａの周縁領域に配列（ペリフェラル配列）されている。ペリフェラル配列の素子電極１２を有する半導体素子１０が、本実施形態の半田部材２０によって実装基板３０に接続された平面構成例を図４に示す。   The semiconductor element 10 is, for example, a bare chip. In addition, the thickness of the semiconductor element (bare chip) 10 is, for example, 50 to 500 μm. In the example shown in FIG. 3, the element electrodes 12 are arranged (peripheral arrangement) in the peripheral region of the chip surface 10a. FIG. 4 shows a planar configuration example in which the semiconductor element 10 having the peripheral arrangement element electrodes 12 is connected to the mounting substrate 30 by the solder member 20 of the present embodiment.

図３および図４に示すように、半導体素子１０の素子電極１２は、半田部材２０を介して電極端子３２に電気的に接続される。電極端子３２は、配線パターン３５の一端に形成されており、典型的にはランド形状をしている。半田部材２０は、素子電極１２から上方に延びて、基板４０の電極パターン４２に沿って形成され、電極端子３２に達する。半田部材２０の周囲には樹脂２５が位置しており、隣接する半田部材２０同士は樹脂２５によって絶縁されている。   As shown in FIGS. 3 and 4, the element electrode 12 of the semiconductor element 10 is electrically connected to the electrode terminal 32 via the solder member 20. The electrode terminal 32 is formed at one end of the wiring pattern 35 and typically has a land shape. The solder member 20 extends upward from the element electrode 12, is formed along the electrode pattern 42 of the substrate 40, and reaches the electrode terminal 32. A resin 25 is located around the solder member 20, and adjacent solder members 20 are insulated from each other by the resin 25.

半田部材２０は、自己集合的に形成されるとともに、素子電極１２および電極端子３２に対して自己整合的に形成されている。したがって、素子電極１２および電極端子３２と、半田部材２０との間の位置ズレは実質的になく、素子電極１２および電極端子３２のパターンに自動的に対応して半田部材２０は形成されている。   The solder member 20 is formed in a self-assembled manner and is formed in a self-aligned manner with respect to the element electrode 12 and the electrode terminal 32. Accordingly, there is substantially no positional deviation between the element electrode 12 and the electrode terminal 32 and the solder member 20, and the solder member 20 is formed automatically corresponding to the pattern of the element electrode 12 and the electrode terminal 32. .

本実施形態において半田部材２０を構成する金属（半田）は、低融点金属であり、例えば、Ｓｎ−Ａｇ系はんだ（Ｃｕ等を添加したものも含む）を用いている。なお、Ｓｎ−Ａｇ系はんだ（Ｃｕ等を添加したものも含む）に限らず、１００〜３００℃の範囲に融点をもつ低融点金属であれば、利用することができ、例えば、他のはんだ粉として、Ｓｎ−Ｚｎ系、Ｓｎ−Ｂｉ系はんだ等のＰｂフリーはんだ、Ｐｂ−Ｓｎ共晶はんだ、あるいは、Ｃｕ−Ａｇ合金等の低融点金属などを用いることが可能である。   In the present embodiment, the metal (solder) constituting the solder member 20 is a low melting point metal, and for example, Sn—Ag solder (including those added with Cu or the like) is used. In addition, it is not limited to Sn—Ag solder (including those to which Cu or the like is added), and any low melting point metal having a melting point in the range of 100 to 300 ° C. can be used. For example, other solder powders As such, it is possible to use a Pb-free solder such as Sn—Zn series or Sn—Bi series solder, a Pb—Sn eutectic solder, or a low melting point metal such as a Cu—Ag alloy.

本実施形態では、樹脂２５として、エポキシ樹脂等の熱硬化性樹脂を用いている。本実施形態の構成では、樹脂２５に透光性の樹脂（例えば、エポキシ樹脂）を用いることが好ましい。樹脂２５の厚さ（すなわち、チップ表面１０ａから基板４０の下面４０ａとの距離）は、例えば５００μｍ以下であり、典型的には１０μｍ〜１００μｍ以下である。樹脂２５は、少なくとも、素子電極１２の周囲および電極端子３２の周囲を覆っている。実装基板３０上に形成された配線パターン３５および基板４０上に形成された電極パターン４２は、例えば、銅から構成されており、その厚さは、例えば、５μｍ〜３５μｍである。   In the present embodiment, a thermosetting resin such as an epoxy resin is used as the resin 25. In the configuration of the present embodiment, it is preferable to use a translucent resin (for example, epoxy resin) for the resin 25. The thickness of the resin 25 (that is, the distance from the chip surface 10a to the lower surface 40a of the substrate 40) is, for example, 500 μm or less, and typically 10 μm to 100 μm. The resin 25 covers at least the periphery of the element electrode 12 and the periphery of the electrode terminal 32. The wiring pattern 35 formed on the mounting substrate 30 and the electrode pattern 42 formed on the substrate 40 are made of, for example, copper, and the thickness thereof is, for example, 5 μm to 35 μm.

本実施形態の構成による接続方法は、上述したワイヤーボンディング法、フリップチップボンディング法、ＴＡＢ法とは異なる新たな接続方法であり、以下のように、種々の特徴および利点を有する。   The connection method according to the configuration of the present embodiment is a new connection method different from the above-described wire bonding method, flip chip bonding method, and TAB method, and has various features and advantages as follows.

まず、本実施形態の構成によれば、半導体素子１０の裏面を基板３０上に配置することができるので、ＷＢ法と同様にダイボンドを利用して、半導体素子１０のセットすることができる。また、半導体素子１０の裏面１０ｂが実装基板３０と接触しているので、放熱性を良好にすることができる。   First, according to the configuration of the present embodiment, since the back surface of the semiconductor element 10 can be disposed on the substrate 30, the semiconductor element 10 can be set using die bonding in the same manner as in the WB method. Moreover, since the back surface 10b of the semiconductor element 10 is in contact with the mounting substrate 30, heat dissipation can be improved.

さらに、基板４０の電極パターン４２に沿って形成された半田部材２０よって、半導体素子１０と基板３０とを電気的に接続するので、ＷＢ法のように一つずつ結線しなくても、半田部材２０によって一括して素子電極１２と電極端子３２とを電気的に接続することが可能である。したがって、ＷＢ法と比べて作業の手間を軽減させることができる。また、この半田部材２０による電気的接続は、自己集合的に行うことができるので、条件の設定をきちんとすれば、ＷＢ法と比較して非常に簡便に行うことができるとともに、設備投資も少なくてすむ。さらには、半田部材２０は自己整合的に形成されるものなので、電気的接続に伴う高精度のアライメント調整や、公差に基づく位置ズレの問題を回避することができ、それゆえ、非常に技術的意義が大きい。   Furthermore, since the semiconductor element 10 and the substrate 30 are electrically connected by the solder member 20 formed along the electrode pattern 42 of the substrate 40, the solder member can be connected without connecting one by one as in the WB method. The element electrode 12 and the electrode terminal 32 can be electrically connected together by 20. Therefore, the labor of work can be reduced compared with the WB method. In addition, since the electrical connection by the solder member 20 can be performed in a self-assembled manner, if the conditions are set properly, it can be performed very easily as compared with the WB method, and the capital investment is small. Tesumu. Furthermore, since the solder member 20 is formed in a self-aligned manner, it is possible to avoid the problem of high-precision alignment adjustment due to electrical connection and positional deviation based on tolerances. Significant.

加えて、電極パターン４２および電極端子３２によってピッチを規定できるので、ＷＢ法と比べて、より微細ピッチの接続に向いている。そして、上述したように、この半田部材２０は自己集合的かつ自己整合的に形成されるので、そのような微細ピッチであればさらにその利点が増大する。また、ＷＢ法と比較して、実装面積も小さくすることができる。   In addition, since the pitch can be defined by the electrode pattern 42 and the electrode terminal 32, it is suitable for connection with a finer pitch than the WB method. As described above, since the solder member 20 is formed in a self-assembled and self-aligned manner, such a fine pitch further increases its advantages. Further, the mounting area can be reduced as compared with the WB method.

また、本実施形態の構成の場合、基板４０を通して半導体素子１０の素子電極１２の位置を確認することができるので、ＦＣ法と比較して、位置合わせが容易である。また、樹脂２５が透明樹脂の場合、透明樹脂からなるペースト塗布後であっても、位置合わせを容易に行うことができる。同様に、実装基板３０上の電極端子３２の位置合わせも容易である。ＦＣ法の場合、半導体素子１０の電極形成面１０ａが実装基板３０の方を向いてしまうので、半導体素子１０と基板３０との接続状況を見て確認することが困難であるが、本実施形態の構成の場合、位置合わせだけでなく、接続確認も容易に行うことができる。加えて、本実施形態の構成の場合、半田部材２０が自己整合的に形成されることにより、本来的に、多くの位置合わせに伴う問題が回避されている。   Further, in the case of the configuration of the present embodiment, the position of the element electrode 12 of the semiconductor element 10 can be confirmed through the substrate 40, so that alignment is easier than in the FC method. Further, when the resin 25 is a transparent resin, alignment can be easily performed even after applying a paste made of the transparent resin. Similarly, alignment of the electrode terminals 32 on the mounting substrate 30 is easy. In the case of the FC method, since the electrode formation surface 10a of the semiconductor element 10 faces the mounting substrate 30, it is difficult to check the connection state between the semiconductor element 10 and the substrate 30, but this embodiment In the case of this configuration, not only alignment but also connection confirmation can be easily performed. In addition, in the case of the configuration of this embodiment, since the solder member 20 is formed in a self-aligning manner, problems associated with many alignments are inherently avoided.

さらに、ファインパターンは、基板４０の電極パターン４２に形成すればよいので、ＦＣ法と比べて、実装基板３０のコストアップを抑制することができる。また、半導体素子がエリアアレイ型の場合、ＦＣ法では特定の領域（すなわち、半導体素子が面する基板の領域）に数多くの端子が集中することに伴って、配線基板の層数を多くすることが必要となる場合が多かったが、本実施形態の構成の場合、基板４０の電極パターン４２によって配線の引き回しを行うことができるので、ＦＣ法の場合と比べて、実装基板３０の層数を少なくすることができる。したがって、それによっても実装基板３０のコストアップを抑制することができる。   Furthermore, since the fine pattern may be formed on the electrode pattern 42 of the substrate 40, the cost of the mounting substrate 30 can be suppressed compared to the FC method. In addition, when the semiconductor element is an area array type, the number of layers of the wiring board is increased as a large number of terminals are concentrated in a specific area (that is, the area of the substrate facing the semiconductor element) in the FC method. However, in the case of the configuration of the present embodiment, wiring can be routed by the electrode pattern 42 of the substrate 40, so that the number of layers of the mounting substrate 30 can be reduced as compared with the case of the FC method. Can be reduced. Therefore, the cost increase of the mounting substrate 30 can be suppressed also by this.

そして、本実施形態の構成では、基板４０および樹脂２５によって半導体素子１０の表面を保護することができるともに、半導体素子１０の接続部および／または実装基板３０の接続部が保護されているので、接続信頼性にも優れている。そして、半田部材２０も樹脂２５および基板４０によって保護されている。   In the configuration of the present embodiment, the surface of the semiconductor element 10 can be protected by the substrate 40 and the resin 25, and the connection portion of the semiconductor element 10 and / or the connection portion of the mounting substrate 30 is protected. Excellent connection reliability. The solder member 20 is also protected by the resin 25 and the substrate 40.

本実施形態の実装体１００の場合、半導体素子１０の素子電極１２には、半田バンプが形成されていないものを用いることができるので、その分、コストアップを抑制することができる。特に、多ピン・狭ピッチの素子電極１２上にバンプを形成するのは高度な技術が要求されるとともに、コストアップにつながるので、その部分を省略できる利点も大きい。すなわち、ＦＣ法の場合と異なって、事前に素子電極１２上にバンプを形成せずに、半導体素子１０と実装基板３０とを電気的に接続することができるメリットもある。   In the case of the mounting body 100 of this embodiment, since the element electrode 12 of the semiconductor element 10 can be used without the solder bumps, the cost increase can be suppressed accordingly. In particular, forming bumps on the multi-pin, narrow-pitch element electrodes 12 requires a high level of technology and leads to an increase in cost. That is, unlike the FC method, there is an advantage that the semiconductor element 10 and the mounting substrate 30 can be electrically connected without forming bumps on the element electrode 12 in advance.

また、ＴＡＢ法の場合には、インナーリード工程とアウターリード工程とを別々に実行する必要があったが、本実施形態の構成では、半田部材２０の一端と他端とによって半導体素子１０と基板３０との電気的接続を行うことができるので簡便である。さらに、ＴＡＢ法と比較して、実装面積も小さくすることができる。   In the case of the TAB method, the inner lead process and the outer lead process need to be performed separately. However, in the configuration of the present embodiment, the semiconductor element 10 and the substrate are formed by one end and the other end of the solder member 20. Since the electrical connection with 30 can be performed, it is convenient. Furthermore, the mounting area can be reduced as compared with the TAB method.

さらに、図３に示した構成１００の場合、半導体素子１０の裏面１０ｂが実装基板３０に形成された凹部３７の底面に接しているので、外見上の半導体素子１０の厚さを無くしたり薄くしたりすることができるので、実装体１００の薄型化を図ることができる。また、この例では、半導体素子１０の表面１０ａと実装基板３０の上面３０ａとが略同一面上に位置しているので、半田部材２０の形成が比較的容易になる。しかし、後述するが、半導体素子１０の表面１０ａと実装基板３０の上面３０ａとが異なる面にあっても、半田部材２０を自己集合的かつ自己整合的に形成することができる。   Further, in the case of the configuration 100 shown in FIG. 3, since the back surface 10b of the semiconductor element 10 is in contact with the bottom surface of the recess 37 formed on the mounting substrate 30, the apparent thickness of the semiconductor element 10 can be eliminated or reduced. Therefore, the mounting body 100 can be thinned. In this example, since the surface 10a of the semiconductor element 10 and the upper surface 30a of the mounting substrate 30 are located on substantially the same plane, the formation of the solder member 20 is relatively easy. However, as will be described later, even when the surface 10a of the semiconductor element 10 and the upper surface 30a of the mounting substrate 30 are on different surfaces, the solder member 20 can be formed in a self-assembled and self-aligned manner.

また、基板４０の上面４０ｂは平担となっているので、この上に電子部品（例えば、チップ部品）を実装することもできる。また、基板４０の上面４０ｂに配線パターンを形成してもよいし、あるいは、シールド層を形成してもよい。シールド層は、例えば、導電材料からなるベタ層から形成することができる。なお、上述したように、基板４０は、ガラス基板に限らず、他の基板（樹脂基板）を用いることもできる。また、透光性基板に限らず、それ以外の基板（例えば、半導体基板など）を用いることもできる。   Moreover, since the upper surface 40b of the board | substrate 40 is flat, an electronic component (for example, chip component) can also be mounted on this. Further, a wiring pattern may be formed on the upper surface 40b of the substrate 40, or a shield layer may be formed. The shield layer can be formed from, for example, a solid layer made of a conductive material. In addition, as above-mentioned, the board | substrate 40 can also use not only a glass substrate but another board | substrate (resin board | substrate). Further, the substrate is not limited to a light-transmitting substrate, and other substrates (for example, a semiconductor substrate) can be used.

次に、図５（ａ）から（ｅ）を参照しながら、本実施形態の実装体１００の製造方法について説明する。図５（ａ）から（ｅ）は、本実施形態の製造方法を説明するための工程断面図である。   Next, a method for manufacturing the mounting body 100 of this embodiment will be described with reference to FIGS. FIGS. 5A to 5E are process cross-sectional views for explaining the manufacturing method of the present embodiment.

まず、図５（ａ）に示すように、半導体素子（例えば、ベアチップ）１０を実装基板（例えば、リジッドプリント基板）３０上に載置する。この例では、実装基板３０の凹部３７を形成して、その凹部３７の底面に半導体素子１０の底面１０ｂが位置するように半導体素子１０を配置している。半導体素子１０の上面１０ａには素子電極１２が形成されている。一方、実装基板３０の上面３０ａには、電極端子（ランド）３２を含む配線パターン３５が形成されている。   First, as shown in FIG. 5A, the semiconductor element (for example, a bare chip) 10 is placed on a mounting substrate (for example, a rigid printed circuit board) 30. In this example, the recess 37 of the mounting substrate 30 is formed, and the semiconductor element 10 is arranged so that the bottom surface 10 b of the semiconductor element 10 is positioned on the bottom surface of the recess 37. An element electrode 12 is formed on the upper surface 10 a of the semiconductor element 10. On the other hand, a wiring pattern 35 including electrode terminals (lands) 32 is formed on the upper surface 30 a of the mounting substrate 30.

次に、図５（ｂ）に示すように、素子電極１２および電極端子３２を含む領域に半田樹脂ペースト２１を塗布する。本実施形態では、半導体素子１０の電極形成面（上面）１０ａの全面と、実装基板３０の一部（電極端子３２を含む部位）を覆うように、半田樹脂ペースト２１は付与される。   Next, as shown in FIG. 5B, a solder resin paste 21 is applied to a region including the element electrode 12 and the electrode terminal 32. In the present embodiment, the solder resin paste 21 is applied so as to cover the entire surface of the electrode formation surface (upper surface) 10a of the semiconductor element 10 and a part of the mounting substrate 30 (a portion including the electrode terminals 32).

半田樹脂ペースト２１は、樹脂と、樹脂中に分散された半田粉（不図示）と、当該樹脂が加熱されたときに沸騰する対流添加剤（不図示）とから構成されている。本実施形態では、樹脂として、熱硬化性樹脂（例えば、エポキシ樹脂）を用い、半田粉としてＰｂフリー半田粉を用いている。対流添加剤としては、溶剤（例えば、有機溶剤）を用いることができ、一例を挙げると、イソプロピルアルコール、酢酸ブチル、ブチルカルビトール、エチレングリコール等を用いることができる。対流添加剤の樹脂中での含有量に特に制限はないが、０．１〜２０重量％の割合で樹脂中に含有していることが好ましい。   The solder resin paste 21 is composed of a resin, solder powder (not shown) dispersed in the resin, and a convection additive (not shown) that boils when the resin is heated. In this embodiment, thermosetting resin (for example, epoxy resin) is used as the resin, and Pb-free solder powder is used as the solder powder. As the convection additive, a solvent (for example, an organic solvent) can be used. For example, isopropyl alcohol, butyl acetate, butyl carbitol, ethylene glycol, or the like can be used. Although there is no restriction | limiting in particular in content in resin of a convection additive, It is preferable to contain in the resin in the ratio of 0.1 to 20 weight%.

また、対流添加剤の「対流」とは、運動の形態としての対流を意味し、樹脂中を沸騰した対流添加剤が運動することによって、樹脂中に分散する金属粒子（半田粉）に運動エネルギーを与え、金属粒子の移動を促進させる作用を与える運動であれば、どのような形態であっても構わない。なお、対流添加剤は、それ自身が沸騰して対流を発生させるものの他、樹脂の加熱により気体（Ｈ２Ｏ、ＣＯ２、Ｎ２等の気体）を発生する対流添加剤を用いることもでき、そのような例としては、結晶水を含む化合物、加熱により分解する化合物、または発泡剤を挙げることができる。 In addition, “convection” of the convection additive means convection as a form of motion, and the kinetic energy is transferred to the metal particles (solder powder) dispersed in the resin by the motion of the boiling convection additive in the resin. As long as the movement gives the action of promoting the movement of the metal particles, any form may be used. As the convective additive, a convective additive that generates a gas (a gas such as H 2 O, CO 2 , or N 2 ) by heating the resin can be used in addition to one that boils itself to generate convection. Examples thereof include a compound containing water of crystallization, a compound that decomposes by heating, or a foaming agent.

次に、図５（ｃ）に示すように、塗布した半田樹脂ペースト２１の上に、基板４０を載置する。基板４０は、透光性基板であることが好ましく、本実施形態では、基板４０として、ガラス基板を用いている。なお、樹脂基板や半導体基板を用いることも可能である。基板４０の下面４０ａには、電極パターン４２が形成されており、電極パターン４２の一部は、素子電極１２の少なくとも一部の上方に位置しており、また、電極パターン４２の他の部分は電極端子３２の少なくとも一部の上方に位置している。   Next, as shown in FIG. 5C, the substrate 40 is placed on the applied solder resin paste 21. The substrate 40 is preferably a translucent substrate. In the present embodiment, a glass substrate is used as the substrate 40. It is also possible to use a resin substrate or a semiconductor substrate. An electrode pattern 42 is formed on the lower surface 40 a of the substrate 40, a part of the electrode pattern 42 is located above at least a part of the element electrode 12, and the other part of the electrode pattern 42 is It is located above at least a part of the electrode terminal 32.

次に、図５（ｄ）に示すように、半田樹脂ペースト２１を加熱することにより、対流添加剤（不図示）を沸騰させて樹脂中に対流２７を発生させる。対流添加剤の沸騰により、基板４０と実装基板３０との間から蒸気が噴出することが多い。この加熱は、半田粉の融点以上で、対流添加剤の沸騰が生じる温度以上になるようなプロファイルで実行される。この対流添加剤による対流２７によって、半田樹脂ペースト中の半田粉が、素子電極１２、電極パターン４２及び電極端子３２の上に自己集合していく。なお、対流添加剤による対流２７（または沸騰）がなければ、半田粉の成長促進は達成されず、半田粉のダマが残ったままの状態になる。   Next, as shown in FIG. 5 (d), by heating the solder resin paste 21, the convection additive (not shown) is boiled to generate convection 27 in the resin. Vapor is often ejected from between the substrate 40 and the mounting substrate 30 due to boiling of the convective additive. This heating is performed with a profile that is above the melting point of the solder powder and above the temperature at which boiling of the convective additive occurs. Due to the convection 27 by the convection additive, the solder powder in the solder resin paste is self-assembled on the element electrode 12, the electrode pattern 42 and the electrode terminal 32. If there is no convection 27 (or boiling) due to the convection additive, the promotion of solder powder growth is not achieved, and the solder powder is left in a state where it remains.

半田粉の自己集合が進行すると、図５（ｅ）に示すように、素子電極１２と電極パターン４２との間と、電極端子３２と電極パターン４２との間とを連結する半田部材２０が形成される。本実施形態では、半田部材２０は、電極パターン４２に沿って延びる部位を有しており、また、素子電極１２と電極端子３２とは、半田部材２０によって直接接続されている。図５（ｄ）から（ｅ）における半田部材２０の形成時間は、条件によっても異なるが、例えば、５秒〜３０秒程度（典型的には、約５秒）である。なお、半田部材２０の形成においては、半田樹脂ペースト２１を事前に加熱するプリヒート工程を導入することができる。   When the self-assembly of the solder powder proceeds, as shown in FIG. 5E, the solder member 20 that connects between the element electrode 12 and the electrode pattern 42 and between the electrode terminal 32 and the electrode pattern 42 is formed. Is done. In the present embodiment, the solder member 20 has a portion extending along the electrode pattern 42, and the element electrode 12 and the electrode terminal 32 are directly connected by the solder member 20. Although the formation time of the solder member 20 in FIGS. 5D to 5E varies depending on conditions, it is, for example, about 5 seconds to 30 seconds (typically about 5 seconds). In the formation of the solder member 20, a preheating process for heating the solder resin paste 21 in advance can be introduced.

半田部材２０は、半田樹脂ペースト２１中の半田粉が自己集合して形成されているので、半田部材２０が形成された後、半田樹脂ペースト２１を構成していた樹脂中には導電粒子が実質的に含まれておらず、隣接する半田部材２０同士は樹脂２５により絶縁されている。なお、半田部材２０が形成された後、半田樹脂ペースト２１を洗い流した後、他の樹脂（同種の樹脂でも構わない）を充填することも可能である。   Since the solder powder in the solder resin paste 21 is formed by self-assembly of the solder member 20, the conductive particles are substantially contained in the resin constituting the solder resin paste 21 after the solder member 20 is formed. The adjacent solder members 20 are insulated from each other by the resin 25. Note that after the solder member 20 is formed, the solder resin paste 21 is washed away, and another resin (the same kind of resin may be used) can be filled.

半田樹脂ペースト２１を構成する樹脂（または他の樹脂）を硬化させると、本実施形態の実装体１００が得られる。当該他の樹脂を充填する場合には、半田樹脂ペースト２１を構成する樹脂として、熱硬化性樹脂以外の樹脂（熱可塑性樹脂、光硬化性樹脂など）を用いることもできる。   When the resin (or other resin) constituting the solder resin paste 21 is cured, the mounting body 100 of this embodiment is obtained. When the other resin is filled, a resin other than the thermosetting resin (thermoplastic resin, photocurable resin, etc.) can be used as the resin constituting the solder resin paste 21.

ここで、ＦＣ法の場合には、半導体素子と実装基板との隙間に樹脂（アンダーフィル材）を入れることが多く、工程数が増えてしまうが、本実施形態の製造方法の場合、硬化させた樹脂２５をアンダーフィル材のように使用することもできるので、当該工程数の増大の問題を回避することができる。   Here, in the case of the FC method, a resin (underfill material) is often put in the gap between the semiconductor element and the mounting substrate, which increases the number of processes. However, in the case of the manufacturing method of this embodiment, the resin is cured. Since the resin 25 can be used like an underfill material, the problem of an increase in the number of steps can be avoided.

本実施形態では、基板４０に透光性基板を用いているので、基板４０を通して、半田部材２０の接続確認を行うことができる。また、樹脂２５にも透光性樹脂を用いているので、さらに接続確認が容易となっている。   In this embodiment, since the light-transmitting substrate is used as the substrate 40, the connection confirmation of the solder member 20 can be performed through the substrate 40. Further, since a light-transmitting resin is used for the resin 25, the connection confirmation is further facilitated.

図５（ｅ）に示した状態の後、基板４０の除去を行ってよい。基板４０を除去して、電極パターン４２または半田部材２０を樹脂２５の上面に露出させると、その露出した導電部を利用して、電気的検査を実行することも可能である。例えば、基板４０を除去して、電極パターン４２を露出させ、その電極パターン４２に、テスターの端子（例えばプローブ）を接触させて、電気的検査を実行することができる。   After the state shown in FIG. 5E, the substrate 40 may be removed. When the substrate 40 is removed and the electrode pattern 42 or the solder member 20 is exposed on the upper surface of the resin 25, an electrical inspection can be performed using the exposed conductive portion. For example, the substrate 40 can be removed to expose the electrode pattern 42, and a tester terminal (for example, a probe) can be brought into contact with the electrode pattern 42 to perform electrical inspection.

次に、図６から図２０を参照しながら、本発明の実施形態に係る実装体１００の改変例について説明する。   Next, a modified example of the mounting body 100 according to the embodiment of the present invention will be described with reference to FIGS.

図６に示した実装体１００では、基板４０の電極パターン４２の表面に、半田濡れ性を向上させる層４３が形成されている。すなわち、この例では、電極パターン４２の表面に、半田濡れ性を向上させるコーティング処理が施されている。電極パターン４２の表面の半田濡れ性を向上させることにより、半田部材２０の自己集合的な形成をより容易に又はより安定して実行することができる。半田濡れ性を向上させるコーティングとしては、例えば、ＳｎＢｉ層の形成を挙げることができる。   In the mounting body 100 shown in FIG. 6, a layer 43 for improving solder wettability is formed on the surface of the electrode pattern 42 of the substrate 40. That is, in this example, the surface of the electrode pattern 42 is subjected to a coating process that improves solder wettability. By improving the solder wettability of the surface of the electrode pattern 42, the self-assembled formation of the solder member 20 can be executed more easily or more stably. An example of a coating that improves solder wettability is the formation of a SnBi layer.

図７に示した実装体１００では、電極パターン４２の表面の一部にマスク層４５が形成されており、半田部材２０は、素子電極１２と電極パターン４２との間を連結する半田バンプ部２０ａと、電極端子３２と電極パターン４２との間を連結する半田バンプ部２０ｂとから構成されている。半田部材２０が素子電極１２と電極端子３２とを直接接続しなくても、この例のように、電極パターン４２を介して、素子電極１２と電極端子３２とを電気的に接続することもできる。マスク層４５は、電極パターン４２よりも半田濡れ性が悪い材料からなり、例えばソルダーレジストから構成されている。電極パターン４２の表面のうち、素子電極１２に対応する部位と電極端子３２に対応する部位との間に、マスク層４５を形成することにより、図７に示すように、半田部材２０は２つの部位（２０ａ、２０ｂ）に分かれるが、これにより、半田部材２０の形状の予測性が上がり、その特性（抵抗、応力、強度など）の予測が楽になるというメリットを享受し得る。   In the mounting body 100 shown in FIG. 7, a mask layer 45 is formed on a part of the surface of the electrode pattern 42, and the solder member 20 is a solder bump portion 20 a that connects the element electrode 12 and the electrode pattern 42. And a solder bump portion 20b for connecting the electrode terminal 32 and the electrode pattern 42 to each other. Even if the solder member 20 does not directly connect the element electrode 12 and the electrode terminal 32, the element electrode 12 and the electrode terminal 32 can be electrically connected via the electrode pattern 42 as in this example. . The mask layer 45 is made of a material having poorer solder wettability than the electrode pattern 42, and is made of, for example, a solder resist. By forming the mask layer 45 between the portion corresponding to the element electrode 12 and the portion corresponding to the electrode terminal 32 in the surface of the electrode pattern 42, as shown in FIG. Although it is divided into the parts (20a, 20b), this can improve the predictability of the shape of the solder member 20, and can enjoy the merit that the prediction of the characteristics (resistance, stress, strength, etc.) becomes easy.

また、マスク層４５を形成しなくても、半田部材２０の形状を変化させることは可能である。図８（ａ）に示した実装体１００では、電極パターン４２の形状を工夫しており、例えば、図８（ｂ）に示すように、電極パターン４２のうち、素子電極１２に対応する部位４２ａと、電極端子３２に対応する部位４２ｂとに比べて、両者（４２ａ、４２ｂ）を連結する部位４２ｃの面積を小さくしている。このようにすることにより、自己集合により形成中の半田部材２０の最初のコンタクトが、部位４２ａ、４２ｂの方に起こりやすいようにしている。また、連結部４２ｃは、図８（ｃ）に示すように、傾斜を持たせて形成することも可能である。なお、素子電極１２に対応する部位４２ａの面積よりも、電極端子３２に対応する部位４２ｂの面積を大きくしたのは、素子電極１２の面積および電極端子３２の面積に対応させたものである。   Further, it is possible to change the shape of the solder member 20 without forming the mask layer 45. In the mounting body 100 shown in FIG. 8A, the shape of the electrode pattern 42 is devised. For example, as shown in FIG. 8B, a part 42a corresponding to the element electrode 12 in the electrode pattern 42. Compared with the part 42b corresponding to the electrode terminal 32, the area of the part 42c which connects both (42a, 42b) is made small. In this way, the first contact of the solder member 20 being formed by self-assembly is likely to occur toward the portions 42a and 42b. Further, the connecting portion 42c can be formed with an inclination as shown in FIG. The reason why the area of the part 42 b corresponding to the electrode terminal 32 is made larger than the area of the part 42 a corresponding to the element electrode 12 is to correspond to the area of the element electrode 12 and the area of the electrode terminal 32.

図９に示した実装体１００では、基板４０が除去されて、電極パターン４２が表面に露出している。基板４０の除去は、基板４０を剥離して実行してもよいし、基板４０を研磨して実行してもよい。電極パターン４２が露出していることにより、これを検査用端子として利用することが可能となる。また、図９に示した実装体１００の樹脂２５を取り除いて、図１０に示す構造にすることもできる。   In the mounting body 100 shown in FIG. 9, the substrate 40 is removed and the electrode pattern 42 is exposed on the surface. The removal of the substrate 40 may be performed by peeling the substrate 40 or may be performed by polishing the substrate 40. Since the electrode pattern 42 is exposed, it can be used as an inspection terminal. Alternatively, the structure shown in FIG. 10 can be obtained by removing the resin 25 of the mounting body 100 shown in FIG.

さらに、図１１に示すように、図９に示した実装体１００から電極パターン４２を除去して、半田部材２０を露出させることも可能である。加えて、そこから樹脂２５を取り除いて、図１２に示す構造にしてもよい。   Furthermore, as shown in FIG. 11, it is also possible to remove the electrode pattern 42 from the mounting body 100 shown in FIG. In addition, the structure shown in FIG. 12 may be obtained by removing the resin 25 therefrom.

図１０および図１２に示した実装体１００では、素子電極１２と電極端子３２との間を空気絶縁しているが、素子電極１２と電極端子３２との間に樹脂２５を存在させて絶縁性を高めてもよい。なお、図１３に示すように、半田部材２０の上面を、平面でなく、若干曲線を持たせてもよい。これは、図１０に示した構造に対し、短時間、熱処理（例えば、リフロー処理）を行い、半田部材２０を少しだけ溶融させて、より応力を緩和できる形状に変形させたものである。   In the mounting body 100 shown in FIGS. 10 and 12, the element electrode 12 and the electrode terminal 32 are air-insulated, but the resin 25 exists between the element electrode 12 and the electrode terminal 32 to provide insulation. May be increased. As shown in FIG. 13, the upper surface of the solder member 20 may be slightly curved instead of a flat surface. This is a structure in which the structure shown in FIG. 10 is subjected to a heat treatment (for example, a reflow process) for a short time, and the solder member 20 is slightly melted to be deformed into a shape that can relieve stress.

図１４に示した実装体１００では、実装基板３０の上面３０ａが平坦な典型的な基板上に半導体素子１０を載置した構成を示している。この場合、素子電極１２の上面と、電極端子３２の上面との段差を少なくして半田部材２０の自己集合形成がより容易に実行できるように、半導体素子１０として薄型の半導体チップを用いることが好ましい。その場合の半導体素子１０の厚さは、１５０μｍ以下であり、典型的には１００μｍ程度である。なお、半導体素子１０の厚さが１５０μｍを超えるもの（例えば２００〜４５０μｍ程度）であっても、問題なく半田部材２０の自己集合形成を行うことができる。   The mounting body 100 shown in FIG. 14 shows a configuration in which the semiconductor element 10 is mounted on a typical substrate having a flat upper surface 30a of the mounting substrate 30. In this case, a thin semiconductor chip is used as the semiconductor element 10 so that the step between the upper surface of the element electrode 12 and the upper surface of the electrode terminal 32 can be reduced and the self-assembly formation of the solder member 20 can be performed more easily. preferable. In this case, the thickness of the semiconductor element 10 is 150 μm or less, and typically about 100 μm. Even if the thickness of the semiconductor element 10 exceeds 150 μm (for example, about 200 to 450 μm), the solder member 20 can be self-assembled without problems.

図１４に示した構成から、基板４０を除去すると、図１５に示すような実装体１００となる。また、樹脂２５を取り除いて、リフロー処理等を行って、半田部材２０の応力緩和を抑制した形状にすると、図１６に示す実装体１００になる。なお、図１６に示す構造において、素子電極１２と電極端子３２との間に樹脂２５を形成することも可能である。   When the substrate 40 is removed from the configuration shown in FIG. 14, a mounting body 100 as shown in FIG. 15 is obtained. Further, when the resin 25 is removed and a reflow process or the like is performed to obtain a shape in which stress relaxation of the solder member 20 is suppressed, a mounting body 100 shown in FIG. 16 is obtained. In the structure shown in FIG. 16, the resin 25 can be formed between the element electrode 12 and the electrode terminal 32.

図１４に示した実装体１００は、図５（ａ）から（ｅ）と同様に、図１７（ａ）から（ｅ）に示すようにして製造することができる。すなわち、まず、図１７（ａ）に示すように、平坦な実装基板３０の上に半導体素子を載置した後、図１７（ｂ）に示すように、半田樹脂ペースト２１を塗布する。次に、図１７（ｃ）に示すように、半田樹脂ペースト２１の上に基板４０を載置し、次いで、図１７（ｄ）に示すように、半田樹脂ペースト２１を加熱する。すると、対流添加剤（不図示）が沸騰して樹脂中に対流２７を発生し、半田粉の自己集合が進行する。そして、図１７（ｅ）に示すように、半田部材２０が形成されて、実装体１００が得られる。   The mounting body 100 shown in FIG. 14 can be manufactured as shown in FIGS. 17A to 17E, similarly to FIGS. 5A to 5E. That is, first, as shown in FIG. 17A, after placing a semiconductor element on a flat mounting substrate 30, a solder resin paste 21 is applied as shown in FIG. 17B. Next, as shown in FIG. 17 (c), the substrate 40 is placed on the solder resin paste 21, and then the solder resin paste 21 is heated as shown in FIG. 17 (d). Then, the convection additive (not shown) boils and generates convection 27 in the resin, and the solder powder self-assembly proceeds. And as shown in FIG.17 (e), the solder member 20 is formed and the mounting body 100 is obtained.

実装基板３０は、リジッドプリント基板に限らず、図１８に示すようなダイパッド部３０ｂと、リード部３０ａとからなるリードフレーム３０を用いることも可能である。また、上述したように、実装基板３０として、フレキシブルプリント基板を用いることも可能である。なお、基板４０の上面は平担でなくてもよく、例えば、基板４０としてフレキシブル基板を用いて、図１９に示すように、基板４０の上面が湾曲するような構成にしてよい。   The mounting substrate 30 is not limited to a rigid printed circuit board, and a lead frame 30 including a die pad portion 30b and a lead portion 30a as shown in FIG. 18 can also be used. In addition, as described above, a flexible printed board can be used as the mounting board 30. The upper surface of the substrate 40 may not be flat. For example, a flexible substrate may be used as the substrate 40, and the upper surface of the substrate 40 may be curved as shown in FIG.

また、基板４０をフレキシブル基板のような柔軟な基板にすることで、半田部材２０にかかる応力を低減させることができ、その結果、接続部の安定化を図ることができる。加えて、半導体素子１０の厚さによって広がる電極端子３２と電極パターン４２とのギャップを小さくすることができるので、電極端子３２においても安定した接続を得ることができる。   Further, by making the substrate 40 a flexible substrate such as a flexible substrate, the stress applied to the solder member 20 can be reduced, and as a result, the connection portion can be stabilized. In addition, since the gap between the electrode terminal 32 and the electrode pattern 42 that expands depending on the thickness of the semiconductor element 10 can be reduced, a stable connection can be obtained also in the electrode terminal 32.

さらに、図４に示した構成例では、素子電極１２と電極端子３２との間隔（ピッチ）が同じなるように引き出したが、図２０に示すように、電極端子３２の方の間隔（ピッチ）が広がるように、ファンアウトした構成にしてもよい。   Further, in the configuration example shown in FIG. 4, the element electrode 12 and the electrode terminal 32 are drawn out so that the interval (pitch) is the same. However, as shown in FIG. It may be a fan-out configuration so that the

なお、上記構成例では、素子電極１２をペリフェラル状に配列した半導体素子１０を示したが、これに限定されず、アレイ状に配列した半導体素子１０を用いることも可能である。また、素子電極１２の端子数の限定は特になく、多ピンで狭ピッチであるほど、本発明の実施形態の技術のメリットは大きくなる。   In the above configuration example, the semiconductor element 10 in which the element electrodes 12 are arranged in a peripheral form is shown, but the present invention is not limited to this, and the semiconductor element 10 arranged in an array form can also be used. The number of terminals of the device electrode 12 is not particularly limited, and the merit of the technique of the embodiment of the present invention increases as the number of pins increases and the pitch decreases.

次に、図２１および図２２を参照しながら、本実施形態の実装体１００における半田部材２０の自己集合形成状態を説明する。   Next, the self-assembly formation state of the solder member 20 in the mounting body 100 of the present embodiment will be described with reference to FIGS. 21 and 22.

図２１に示した断面の顕微鏡写真は、図２２に示した構造を実際に研磨して断面を露出させ顕微鏡で観察した際の顕微鏡写真である。この構造は、銅製のベタ層３５’を有するフレキシブル基板３０の上に半導体素子１０を載せ、その後、図５（ｂ）から（ｅ）に示すように、素子電極１２と電極端子領域３２’とを接続する半田部材２０を樹脂２５中に自己集合的に形成させたものである。   The micrograph of the cross section shown in FIG. 21 is a micrograph when the structure shown in FIG. 22 is actually polished to expose the cross section and observed with a microscope. In this structure, the semiconductor element 10 is placed on the flexible substrate 30 having the copper solid layer 35 ', and then, as shown in FIGS. 5B to 5E, the element electrode 12 and the electrode terminal region 32' The solder member 20 for connecting the two is formed in the resin 25 in a self-assembled manner.

図２１に示すように、半田部材２０は、素子電極１２から上に、そして電極パターン４２’に沿って延び、下の電極端子領域３２’に達している。なお、図２１中の断面には、研磨剤が充填されている影響で、各要素の断面構成が一部見えにくくなっている。ここで、半導体素子１０の厚さは１００μｍ以下（この例では厚さ５０μｍ）である。また、基板３０および基板４０の厚さは３０μｍである。   As shown in FIG. 21, the solder member 20 extends upward from the element electrode 12 and along the electrode pattern 42 ', and reaches the lower electrode terminal region 32'. Note that, in the cross section in FIG. 21, part of the cross sectional configuration of each element is difficult to see due to the effect of being filled with the abrasive. Here, the thickness of the semiconductor element 10 is 100 μm or less (in this example, the thickness is 50 μm). The thickness of the substrate 30 and the substrate 40 is 30 μm.

以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。   As mentioned above, although this invention was demonstrated by suitable embodiment, such description is not a limitation matter and of course various modifications are possible.

上述した本発明の実施形態では、半導体素子１０がベアチップの場合について説明したが、ベアチップに限らず、例えば、チップ・サイズ・パッケージ（ＣＳＰ）のような半導体パッケージを半導体素子１０として使用することも可能である。また、半導体素子１０は、典型的には、メモリＩＣチップや、ロジックＩＣチップ、あるいは、システムＬＳＩチップであるが、その種類は特に問わない。   In the above-described embodiment of the present invention, the case where the semiconductor element 10 is a bare chip has been described. However, the semiconductor element 10 is not limited to the bare chip, and a semiconductor package such as a chip size package (CSP) may be used as the semiconductor element 10. Is possible. The semiconductor element 10 is typically a memory IC chip, a logic IC chip, or a system LSI chip, but the type thereof is not particularly limited.

本発明によれば、ＷＢ法、ＦＣ法、ＴＡＢ法とは異なる新規な微細ピッチ接続技術を用いた実装体およびその製造方法を提供することができる。   According to the present invention, it is possible to provide a mounting body using a novel fine pitch connection technique different from the WB method, FC method, and TAB method, and a manufacturing method thereof.

（ａ）は特願２００４−１５６６３１号明細書の図１に開示された半導体装置の断面図、（ｂ）はその上面図(A) is sectional drawing of the semiconductor device disclosed by FIG. 1 of Japanese Patent Application No. 2004-156631, (b) is the top view. （ａ）から（ｃ）は、特願２００４−２６７９１９号の図１に開示された微細バンプの形成工程を説明するための工程断面図(A)-(c) is process sectional drawing for demonstrating the formation process of the fine bump disclosed by FIG. 1 of Japanese Patent Application No. 2004-267919. 本発明の実施形態に係る実装体１００の構成を模式的に示す断面図Sectional drawing which shows typically the structure of the mounting body 100 which concerns on embodiment of this invention. 本発明の実施形態に係る実装体１００の構成を模式的に示す上面図The top view which shows typically the structure of the mounting body 100 which concerns on embodiment of this invention. （ａ）から（ｅ）は、本発明の実施形態に係る実装体１００の製造方法を説明するための工程断面図(A) to (e) are process cross-sectional views for explaining a method for manufacturing the mounting body 100 according to the embodiment of the present invention. 本発明の実施形態に係る実装体１００の改変例を模式的に示す断面図Sectional drawing which shows typically the modification of the mounting body 100 which concerns on embodiment of this invention. 本発明の実施形態に係る実装体１００の改変例を模式的に示す断面図Sectional drawing which shows typically the modification of the mounting body 100 which concerns on embodiment of this invention. （ａ）は本発明の実施形態に係る実装体１００の改変例を模式的に示す断面図、（ｂ）は電極パターン４２の平面構成図、（ｃ）は電極パターン４２の平面構成図(A) is sectional drawing which shows typically the modified example of the mounting body 100 which concerns on embodiment of this invention, (b) is the plane block diagram of the electrode pattern 42, (c) is the plane block diagram of the electrode pattern 42 本発明の実施形態に係る実装体１００の改変例を模式的に示す断面図Sectional drawing which shows typically the modification of the mounting body 100 which concerns on embodiment of this invention. 本発明の実施形態に係る実装体１００の改変例を模式的に示す断面図Sectional drawing which shows typically the modification of the mounting body 100 which concerns on embodiment of this invention. 本発明の実施形態に係る実装体１００の改変例を模式的に示す断面図Sectional drawing which shows typically the modification of the mounting body 100 which concerns on embodiment of this invention. 本発明の実施形態に係る実装体１００の改変例を模式的に示す断面図Sectional drawing which shows typically the modification of the mounting body 100 which concerns on embodiment of this invention. 本発明の実施形態に係る実装体１００の改変例を模式的に示す断面図Sectional drawing which shows typically the modification of the mounting body 100 which concerns on embodiment of this invention. 本発明の実施形態に係る実装体１００の改変例を模式的に示す断面図Sectional drawing which shows typically the modification of the mounting body 100 which concerns on embodiment of this invention. 本発明の実施形態に係る実装体１００の改変例を模式的に示す断面図Sectional drawing which shows typically the modification of the mounting body 100 which concerns on embodiment of this invention. 本発明の実施形態に係る実装体１００の改変例を模式的に示す断面図Sectional drawing which shows typically the modification of the mounting body 100 which concerns on embodiment of this invention. （ａ）から（ｅ）は、本発明の実施形態に係る実装体１００の改変例の製造方法を説明するための工程断面図(A) to (e) are process cross-sectional views for explaining a manufacturing method of a modified example of the mounting body 100 according to the embodiment of the present invention. 本発明の実施形態に係る実装体１００の改変例を模式的に示す断面図Sectional drawing which shows typically the modification of the mounting body 100 which concerns on embodiment of this invention. 本発明の実施形態に係る実装体１００の改変例を模式的に示す断面図Sectional drawing which shows typically the modification of the mounting body 100 which concerns on embodiment of this invention. 本発明の実施形態に係る実装体１００の改変例を模式的に示す平面図The top view which shows typically the modification of the mounting body 100 which concerns on embodiment of this invention 半田部材２０の自己集合形成状態を説明するための断面の顕微鏡写真Micrograph of a cross section for explaining the self-assembly formation state of the solder member 20 図２１に示した半田部材２０の自己集合形成状態の構成を説明するための断面図Sectional drawing for demonstrating the structure of the self-assembly formation state of the solder member 20 shown in FIG. （ａ）は、従来のワイヤーボンディング状態を示す上面図、（ｂ）は、（ａ）における線Ａ−Ａに沿った断面図(A) is a top view which shows the conventional wire bonding state, (b) is sectional drawing along line AA in (a). 従来の樹脂封止体（半導体モジュール）５００の断面図Sectional drawing of the conventional resin sealing body (semiconductor module) 500 従来のＦＣ法を用いて実装された半導体デバイス６００の断面図Sectional view of a semiconductor device 600 mounted using a conventional FC method 従来のＴＡＢ法を用いた半導体装置７００の断面図Sectional drawing of the semiconductor device 700 using the conventional TAB method 従来の半導体装置７００を実装基板７０９に実装した構成を示す断面図Sectional drawing which shows the structure which mounted the conventional semiconductor device 700 in the mounting substrate 709.

符号の説明Explanation of symbols

１０ 半導体素子（半導体チップ）
１２ 素子電極
２０ 半田部材
２０ａ，２０ｂ 半田バンプ部
２１ 半田樹脂ペースト
２５ 樹脂
２７ 対流
３０ 実装基板
３２ 電極端子
３５ 配線パターン
３７ 凹部
４０ 基板
４２ 電極パターン
４３ 半田濡れ性向上層
４５ マスク層
１００ 実装体
１１０ 半導体素子
１１２ 素子電極
１２０ フィルム
１２２ 配線
１２５ 配線パターン
１３０ 基板
１３２ 配線パターン
２１０ 回路基板
２１１ 接続端子
２１２ 対流添加剤
２１３ 樹脂
２２０ 半導体チップ
２２１ 電極端子
２２２ 半田バンプ
５００ 半導体モジュール
６００ 半導体デバイス
７００ 半導体装置
１０００ 半導体装置 10 Semiconductor elements (semiconductor chips)
DESCRIPTION OF SYMBOLS 12 Element electrode 20 Solder member 20a, 20b Solder bump part 21 Solder resin paste 25 Resin 27 Convection 30 Mounting board 32 Electrode terminal 35 Wiring pattern 37 Recess 40 Substrate 42 Electrode pattern 43 Solder wettability improvement layer 45 Mask layer 100 Mounting body 110 Semiconductor Element 112 Element electrode 120 Film 122 Wiring 125 Wiring pattern 130 Substrate 132 Wiring pattern 210 Circuit board 211 Connection terminal 212 Convection additive 213 Resin 220 Semiconductor chip 221 Electrode terminal 222 Solder bump 500 Semiconductor module 600 Semiconductor device 700 Semiconductor device 1000 Semiconductor device

Claims (19)

素子電極が形成された表面と、前記表面に対向する裏面とを有する半導体素子と、
電極端子を有する配線パターンが形成された実装基板と
を備え、
前記半導体素子の裏面は、前記実装基板に接しており、
前記半導体素子の前記素子電極と、前記実装基板に形成された前記配線パターンの前記電極端子とは、自己集合的に形成された半田部材によって電気的に接続されている、実装体。 A semiconductor element having a surface on which an element electrode is formed and a back surface facing the surface;
And a mounting board on which a wiring pattern having electrode terminals is formed,
The back surface of the semiconductor element is in contact with the mounting substrate,
The mounting body, wherein the element electrode of the semiconductor element and the electrode terminal of the wiring pattern formed on the mounting substrate are electrically connected by a self-assembled solder member. さらに、電極パターンが形成された第１面と、前記第１面に対向する第２面とを有する基板を備え、
前記基板の前記第１面が前記半導体素子の前記表面と対向するように、前記基板は、樹脂を挟んで前記半導体素子の上に配置されており、
前記半田部材は、前記基板の第１面に形成された前記電極パターンに接触しながら、前記樹脂中に形成されている、請求項１に記載の実装体。 And a substrate having a first surface on which an electrode pattern is formed and a second surface facing the first surface,
The substrate is disposed on the semiconductor element with a resin interposed therebetween so that the first surface of the substrate faces the surface of the semiconductor element.
The mounting body according to claim 1, wherein the solder member is formed in the resin while being in contact with the electrode pattern formed on the first surface of the substrate. 前記基板は、透光性基板である、請求項２に記載の実装体。 The mounting body according to claim 2, wherein the substrate is a translucent substrate. 前記基板は、フレキシブル基板である、請求項２に記載の実装体。 The mounting body according to claim 2, wherein the substrate is a flexible substrate. 前記基板の前記第２面にも、電極パターンが形成されている、請求項２に記載の実装体。 The mounting body according to claim 2, wherein an electrode pattern is also formed on the second surface of the substrate. 前記基板の前記第２面には、シールド層が形成されている、請求項２に記載の実装体。 The mounting body according to claim 2, wherein a shield layer is formed on the second surface of the substrate. 前記半田部材は、当該半田部材の上面に位置する電極パターンに接触して形成されている、請求項１に記載の実装体。 The mounting body according to claim 1, wherein the solder member is formed in contact with an electrode pattern located on an upper surface of the solder member. 前記実装基板の一部には、凹部が形成されており、
前記凹部の底面に、前記半導体素子の前記裏面が接している、請求項１から７の何れか一つに記載の実装体。 A recess is formed in a part of the mounting substrate,
The mounting body according to claim 1, wherein the back surface of the semiconductor element is in contact with a bottom surface of the recess. 前記実装基板の上面と、前記半導体素子の前記表面とは、略同一面上に位置する、請求項８に記載の実装体。 The mounting body according to claim 8, wherein an upper surface of the mounting substrate and the surface of the semiconductor element are located on substantially the same plane. 前記半田部材は、前記素子電極および前記電極端子を含む領域に設けられた樹脂の中に形成されており、
前記樹脂の上面は、略平面となっている、請求項１に記載の実装体。 The solder member is formed in a resin provided in a region including the element electrode and the electrode terminal,
The mounting body according to claim 1, wherein an upper surface of the resin is substantially flat. 前記素子電極と前記電極端子とは、前記半田部材によって直接接続されている、請求項１から７の何れか一つに記載の実装体。 The mounting body according to claim 1, wherein the element electrode and the electrode terminal are directly connected by the solder member. 前記素子電極と前記電極端子とは、前記電極パターンを介して、電気的に接続されている、請求項２に記載の実装体。 The mounting body according to claim 2, wherein the element electrode and the electrode terminal are electrically connected via the electrode pattern. 素子電極が形成された表面と、前記表面に対向する裏面とを有する半導体素子の当該裏面を、電極端子を有する配線パターンが形成された実装基板上に配置する工程（ａ）と、
樹脂中に、半田粉と、当該樹脂が加熱されたときに沸騰する対流添加剤とが含有された半田樹脂ペーストを、前記素子電極および前記電極端子を含む領域に付与する工程（ｂ）と、
電極パターンが形成された第１面と、前記第１面に対向する第２面とを有する基板を用意し、前記基板の前記電極パターンが前記素子電極および前記電極端子を覆うように、前記基板の第１面を、前記半田樹脂ペーストを挟んで、前記半導体素子の前記表面および前記実装基板と対向させる工程（ｃ）と、
前記半田樹脂ペーストを加熱することにより、前記対流添加剤を沸騰させて前記樹脂に対流を発生させ、そして、前記半田樹脂ペースト中の前記半田粉を自己集合させて、少なくとも、前記素子電極と前記電極パターンとの間と、前記電極端子と電極パターンとの間とを連結する半田部材を形成する工程（ｄ）と
を包含する、実装体の製造方法。 A step (a) of disposing the back surface of a semiconductor element having a surface on which an element electrode is formed and a back surface facing the surface on a mounting substrate on which a wiring pattern having electrode terminals is formed;
(B) applying a solder resin paste containing a solder powder and a convection additive that boils when the resin is heated to a region including the element electrode and the electrode terminal;
A substrate having a first surface on which an electrode pattern is formed and a second surface opposite to the first surface is prepared, and the substrate is configured so that the electrode pattern of the substrate covers the element electrode and the electrode terminal. A step (c) of facing the surface of the semiconductor element and the mounting substrate with the solder resin paste interposed therebetween,
By heating the solder resin paste, the convection additive is boiled to generate convection in the resin, and the solder powder in the solder resin paste is self-assembled to at least the device electrode and the And a step (d) of forming a solder member that connects between the electrode pattern and between the electrode terminal and the electrode pattern. 前記工程（ｄ）において、前記半田部材は、前記電極パターンに沿って延びる部位を有している、請求項１３に記載の実装体の製造方法。 The method for manufacturing a mounting body according to claim 13, wherein, in the step (d), the solder member has a portion extending along the electrode pattern. 前記基板は透光性基板で、そして、前記半田樹脂ペーストを構成する前記樹脂は透光性樹脂であり、
前記工程（ｄ）の後、前記半田部材の接続確認を実行する、請求項１３に記載の実装体の製造方法。 The substrate is a translucent substrate, and the resin constituting the solder resin paste is a translucent resin,
The manufacturing method of the mounting body according to claim 13, wherein connection confirmation of the solder member is executed after the step (d). 前記工程（ｄ）の後、前記基板の除去を実行する、請求項１３に記載の実装体の製造方法。 The manufacturing method of the mounting body according to claim 13, wherein the substrate is removed after the step (d). 前記基板の除去の後、前記電極パターンを通して電気的検査を実行する、請求項１６に記載の実装体の製造方法。 The method of manufacturing a mounting body according to claim 16, wherein an electrical inspection is performed through the electrode pattern after the substrate is removed. 前記工程（ｃ）で用意する前記基板の前記電極パターンの表面には、半田濡れ性を向上させるコーティング処理が施されている、請求項１３に記載の実装体の製造方法。 The manufacturing method of the mounting body of Claim 13 with which the coating process which improves solder wettability is given to the surface of the said electrode pattern of the said board | substrate prepared by the said process (c). 前記実装基板はフレキシブル基板であり、そして、前記基板もフレキシブル基板であり、
前記半導体素子は、厚さ１００μｍ以下の薄型半導体チップである、請求項１３から１５の何れか一つに記載の実装体の製造方法。 The mounting substrate is a flexible substrate, and the substrate is also a flexible substrate,
The method of manufacturing a mounting body according to claim 13, wherein the semiconductor element is a thin semiconductor chip having a thickness of 100 μm or less.
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