JP2006196705A - 回路素子の形成方法および多層回路素子 - Google Patents
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Abstract
【解決手段】 半導体ウェーハWの裏面にレジストを塗布し、露光・現像を施してパターンを形成する。次いで半導体ウェーハW(Si)を酸化膜が露出するまでエッチングし、更にボトム酸化膜もエッチングにて除いてA面側に形成されている回路を露出させ、前記レジストをアッシングにて除去し薬品洗浄することでコンタクトホールとする。次いで、コンタクトホール表面にデポジション法にて酸化膜を形成した後、A面側の回路にかかる部分の酸化膜をエッチングにて除去し、薬品洗浄した後にバリアシード(TiN/Cu)を形成する。次いで、Cuメッキを施しドライフィルム(レジストフィルム)を貼り付け、露光・現像にてパターンを形成し、エッチングした後にレジストフィルムを除去して裏面側の回路が形成される。
【選択図】 図2
Description
特許文献1に開示される方法は、先ず半導体ウェーハの回路(素子)形成面(A面)に保護テープを貼り付け、これを反転して半導体ウェーハの裏面(B面)をグラインダーで研削して薄板化し、この薄板化した半導体ウェーハの裏面をダイシングフレームに保持されているダイシングテープ上に固定し、この状態で半導体ウェーハの回路(素子)形成面(A面)を覆っている保護テープを剥離し、この後ダイシング装置によって各チップ毎に切り離すようにしている。
先ず押圧板28の平行度の調整を行う。平行度を出すには、ボールジョイント43のボルトを緩めボールジョイント43をフリーの状態にする。そして、この状態のまま押圧板28を自重で下降せしめ、押圧板28の下面を保持台27の上面に当接させる。この時点で保持台27と押圧板28とは平行になる。次いで、ボルトを締め付けボールジョイント43を固定した後、押圧板28を上昇せしめる。
尚、上記実施例ではチャンバー21内の減圧状態を大気圧に戻す前に押圧板28を上昇せしめるようにしたが、先にチャンバー2内を大気圧に戻し、この後押圧板28を上昇せしめにてもよい。
先ず、半導体ウェーハWの裏面にレジストを塗布し、露光・現像を施してパターンを形成する。次いで半導体ウェーハW(Si)を酸化膜が露出するまでエッチングし、更にボトム酸化膜もエッチングにて除いてA面側に形成されている回路を露出させ、前記レジストをアッシングにて除去し薬品洗浄することでコンタクトホールとする。
Claims (6)
- 回路を形成した基板の表面に剛性を有するサポートプレートを貼り付け、この状態で基板の裏面を研削して薄板化し、次いで基板の裏面に回路を形成し、この回路を形成した裏面にダイシングテープを貼り合わせ、この後、基板の表面からサポートプレートを剥離し、個々の素子に切断することを特徴とする回路素子の形成方法。
- 請求項1に記載の基板の回路素子の形成方法において、回路を形成した基板の表面に剛性を有するサポートプレートを貼り付ける手段が接着剤であることを特徴とする回路素子の形成方法。
- 請求項2に記載の基板の回路素子の形成方法において、前記サポートプレートには厚み方向に多数の貫通穴が形成され、この貫通穴を介して溶剤をサポートプレートと基板との間の接着剤に接触させてサポートプレートを基板から剥離することを特徴とする回路素子の形成方法。
- 請求項3に記載の回路素子の形成方法において、前記サポートプレートはガラス製であり、前記接着剤はノボラックタイプのフェノール樹脂系材料またはアクリル系樹脂材料とし、前記溶剤として少なくともアルコールまたはケトンを用いることを特徴とする回路素子の形成方法。
- 請求項1乃至請求項4に記載の基板の回路素子の形成方法において、前記裏面への回路の形成は貫通電極を形成する工程を含むことを特徴とする回路素子の形成方法。
- 請求項1乃至請求項5に記載の回路素子を積層して構成されることを特徴とする多層回路素子。
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---|---|---|---|
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Family
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