JP2006195463A - プラズマディスプレイ装置 - Google Patents

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Abstract

【課題】サステイン期間のサステインパルスを改善して明残像の発生を低減し得るプラズマディスプレイ装置を提供する。
【解決手段】スキャン電極に印加されるサステインパルスとサステイン電極に印加されるサステインパルスとは互いにオーバーラップされるようにして、スキャン電極及びサステイン電極に印加されるサステインパルスの中で少なくとも何れか一つのサステインパルスは、下降（ER-Down）期間と上昇（ER-Up）期間とが互いに異なるようにする。オーバーラップされる地点における下降（ER-Down）期間は、サステインパルスに下降する方向に発生するノイズの大きさによって調節されるようにする。
【選択図】図１２

Description

本発明は、プラズマディスプレイ装置に係るもので、詳しくは、電極を駆動するプラズマディスプレイ装置に関するものである。
一般に、ディスプレイ装置の中でプラズマディスプレイ装置においては、プラズマディスプレイパネルと該プラズマディスプレイパネルを駆動するための駆動部を含む。
プラズマディスプレイパネルは、前面基板と後面基板の間に形成された隔壁が一つの単位セルを成すもので、各セルの内部には、ネオン（Ne）、ヘリウム（He）またはネオン及びヘリウムの混合気体（Ne+He）のような主放電気体と少量のキセノンを含む不活性ガスが充填されている。高周波電圧によって放電される時、不活性ガスは、真空紫外線（Vacuum Ultraviolet rays）を発生して隔壁の間に形成された蛍光体を発光させて画像が具現される。このようなプラズマディスプレイパネルは、薄くて軽い構成が可能であるから、次世代の表示装置として脚光を浴びている。
このようなプラズマディスプレイパネルは、すべてのセルを初期化させるためのリセット期間、放電するセルを選択するためのアドレス期間、選択されたセルの放電を維持させるためのサステイン期間及び放電されたセル内の壁電荷を消去するための消去期間に分けられて駆動される。
このように駆動される従来のプラズマディスプレイパネルは、パネルの表示面に局部的に放電が起こるようになると、一般に、残像、例えば、明残像が発生するという問題点がある。
図１は、従来のプラズマディスプレイ装置から発生する明残像の発生を説明するための図面である。
所定のウィンドウパターンを画面の中央部分に表示する場合、図１に示したように、ウィンドウパターンは、パネル表示面４００の一部分４００aに集中的に放電を起こす。次いで、パネルの全体４００bに放電を起こすと、前記パネル表示面４００の一部分４００aに表示されたウィンドウパターンが残像４００cで現われる。このような残像４００cは、さまざまな原因によって現われるが、究極的には、パネルの表示面のセルの放電時に蛍光体の発光効率が不安定に現われるようになる。
特に、最近は、放電効率の特性の向上のために放電セル内のキセノン（Xe）の含量を増加させている。このような放電セル内のキセノン（Xe）の含量の増加は、前述したような明残像の現象をさらに発生させる。このような放電セル内のキセノン（Xe）の含量と放電セル内の放電形態の相関関係は、図２のようである。
図２は、従来のプラズマディスプレイ装置の内部に注入されたキセノンの量が増加することで、現われる放電現象を説明するための図である。
図２に示したように、キセノン（Xe）の含量が多い放電セル内における放電がさらにアドレス電極１１３の方に引かれる。
例えば、前記アドレス電極１１３とサステイン電極１０３にグラウンドレベルの電圧が印加される状態でスキャン電極１０２にサステイン電圧（Vs）が印加されると、スキャン電極１０２によるサステイン放電が発生する。
これとは反対に、前記アドレス電極１１３とスキャン電極１０２にグラウンドレベルの電圧が印加される状態で前記サステイン電極１０３にサステイン電圧（Vs）が印加されると、サステイン電極１０３によるサステイン放電が発生する。
このようなサステイン放電は、前記スキャン電極１０２とサステイン電極１０３の間から発生する面放電に依存するが、プラズマディスプレイパネルの内部のキセノン（Xe）の量が増加するとするほど前記スキャン電極１０２とサステイン電極１０３の間の面放電時に前記アドレス電極１１３との強い相互作用で前記スキャン電極１０２とサステイン電極１０３の間の電界を分散させて放電セル内における放電がさらに前記アドレス電極１１３のの方に引かれる。すなわち、放電セル内にキセノン（Xe）の含量が増加するほど放電セル内における放電は、前記アドレス電極１１３の方に引かれる。
このように、放電セル内の放電が前記アドレス電極１１３の方に引かれれば引かれるほどプラズマディスプレイパネルの蛍光体の中で下部の蛍光体を劣化させてプラズマディスプレイパネルの寿命を短縮させて、明残像をさらに発生させる。
ここで、前記蛍光体は、プラズマディスプレイパネルの製造初期に非常に不安定な状態で、これを安定させるためにプラズマディスプレイパネルの製造時にエイジング（Aging）を実施するようになるが、このような蛍光体エイジングは、図３のようである。
図３は、プラズマディスプレイ装置の蛍光体を安定させるために実施するエイジング（Aging）を説明するための図面である。
図３に示したように、プラズマディスプレイパネルの蛍光体を安定させるために実施するエイジング時にプラズマディスプレイパネルの蛍光体１１４の中で下部の蛍光体１１４bより隔壁１１２側に形成される側壁蛍光体１１４aが相対的にさらに劣化される。したがって、前記側壁蛍光体１１４aは、下部の蛍光体１１４bよりさらに安定する。
結局、プラズマディスプレイパネルのエイジング時に前記側壁蛍光体１１４aの絶対輝度を前記下部の蛍光体１１４bより顕著に落として前記側壁蛍光体１１４aの放電振動幅が前記下部の蛍光体１１４bの放電振動幅よりさらに小さくなる。このような放電震動は、図４のようである。
図４は、プラズマディスプレイ装置の蛍光体の放電震動を説明するための図面である。
図４に示したように、プラズマディスプレイパネルの蛍光体の中で下部の蛍光体は、側壁蛍光体に比べて放電振動幅が相対的にさらに大きい。すなわち、放電した以後に安定した状態に復帰するのにかかる時間が下部蛍光体が側壁蛍光体に比べて相対的にもっと長い。
これによって、前述したように、キセノン（Xe）の量が増加するか、またはサステイン期間にスキャン電極とサステイン電極間に強放電のみが反復的に発生する理由によって放電セル内でスキャン電極とサステイン電極の間に発生した面放電がアドレス電極の方に引かれると、プラズマディスプレイパネルのエイジング（Aging）時に相対的に劣化されなかった下部蛍光体が劣化されてプラズマディスプレイパネルの寿命が短縮される。
これと共に放電後に安定した状態に復帰する復帰時間が相対的に長い下部蛍光体が発光することで、プラズマディスプレイパネルの表示面上に明残像が発生する。
このような明残像の生成の問題点は、面放電時にスキャン電極及びサステイン電極に印加されるサステインパルスの上昇（ER-Up）期間を長くすると、解決可能である。このようなER_Up期間（Energy Recovery Time）とは、サステインパルスが０Vからサステイン電圧（Vs）まで上昇する時の時間を言う。このように上昇（ER-Up）Timeを長くすると、面放電時に放電がアドレス電極の方に引かれることを減少させる。これによって、明残像のが減少する。
しかし、このようなサステインパルスのER_Up期間が長くなると、画面に残像が現われることを改善することができるが、反面、ロードイフェクト（Load effect）と高温で誤放電の発生率が急激に増加し、マージン（Margin）が減少するという問題点があった。
本発明は、このような問題点に鑑みてなされたもので、サステイン期間のサステインパルスを改善して明残像の発生を低減させることを目的とする。
また、本発明は、サステイン期間のサステインパルスを改善してサステインマージンの低下を防止することを目的とする。
また、本発明は、サステイン期間のサステインパルスを改善してノイズによる電気的な損傷を防止することを目的とする。
本発明の第１実施形態に係るプラズマディスプレイ装置においては、スキャン電極及びサステイン電極を含むプラズマディスプレイパネルと、スキャン電極及びサステイン電極を駆動するための駆動部及び駆動部を制御し、スキャン電極に印加されるサステインパルスとサステイン電極に印加されるサステインパルスとは互いにオーバーラップ（Overlap）されるようにして、スキャン電極及びサステイン電極に印加されるサステインパルスの中で少なくとも何れか一つのサステインパルスは、下降（ER-Down）期間と上昇（ER-Up）期間とが互いに異なるようにして、オーバーラップされる地点における下降（ER-Down）期間は、サステインパルスに下降する方向に発生するノイズ（Noise）の大きさによって調節されるようにするサステインパルス制御部と、を含むことを特徴とする。
本発明の第１実施形態に係るプラズマディスプレイ装置においては、スキャン電極及びサステイン電極を含むプラズマディスプレイパネルと、スキャン電極及びサステイン電極を駆動するための駆動部及び駆動部を制御し、スキャン電極に印加されるサステインパルスとサステイン電極に印加されるサステインパルスとが互いにオーバーラップされるようにして、該オーバーラップされる地点におけるサステインパルスの下降（ER-Down）期間は、臨界時間以上になるように調節するサステインパルス制御部と、を含むことを特徴とする。
本発明の第１実施形態に係るプラズマディスプレイ装置においては、スキャン電極及びサステイン電極を含むプラズマディスプレイパネルと、スキャン電極及びサステイン電極を駆動するための駆動部及び駆動部を制御し、スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスとが互いにオーバーラップされるようにして、該オーバーラップされる地点における下降（ER-Down）期間は、オーバーラップされる地点からの下降（ER-Down）期間より大きいか、または同一になるように調節するサステインパルス制御部と、を含むことを特徴とする。
本発明は、サステイン期間のサステインパルスを改善して明残像を改善しながらもサステインマージンの低下を防止してノイズによる電気的損傷を防止するという効果がある。
本発明の第１実施形態に係るプラズマディスプレイ装置においては、スキャン電極及びサステイン電極を含むプラズマディスプレイパネルと、前記スキャン電極及びサステイン電極を駆動するための駆動部及び該駆動部を制御し、前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスとは互いにオーバーラップされるようにして、前記スキャン電極及び前記サステイン電極に印加されるサステインパルスの中で少なくとも何れか一つのサステインパルスは、下降（ER-Down）期間と上昇（ER-Up）期間とが互いに異なるようにして、前記オーバーラップされる地点における前記下降（ER-Down）期間は、前記サステインパルスに下降する方向に発生するノイズ の大きさによって調節されるようにするサステインパルス制御部と、を含む。
また、前記オーバーラップされる地点における前記下降（ER-Down）期間は、前記サステインパルスに下降する方向に発生するノイズの大きさが１０V以下の範囲内になるように調節されることが好ましい。
前記オーバーラップされる地点における前記下降（ER-Down）期間は、４００ns以上７００ns以下であることが好ましい。
前記オーバーラップされる地点は、サステイン電圧（Vs）の１/２（Vs/２）の地点から±５０ns（ナノ秒）の範囲内の地点であることが好ましい。
前記オーバーラップされる地点における前記下降（ER-Down）期間と前記上昇（ER-Up）期間とは、互いに相異であることが好ましい。
前記オーバーラップされる地点における前記下降（ER-Down）期間は、前記上昇（ER-Up）期間より小さいか、または同一であることが好ましい。
前記オーバーラップされる地点は、前記スキャン電極に印加されるサステインパルスが下降（ER-Down）し、前記サステイン電極に印加されるサステインパルスが上昇（ER-Up）する地点であることが好ましい。
前記下降（ER-Down）期間と前記上昇（ER-Up）期間とが互いに異なるサステインパルスは、前記下降（ER-Down）期間が増加するほど前記上昇（ER-Up）期間は減少し、前記下降（ER-Down）期間が減少するほど前記上昇（ER-Up）期間は増加することが好ましい。
前記下降（ER-Down）期間と前記上昇（ER-Up）期間とが互いに異なるサステインパルスは、前記上昇（ER-Up）期間が４００ns以上７００ns以下であることが好ましい。
本発明の他の実施形態に係るプラズマディスプレイ装置においては、スキャン電極及びサステイン電極を含むプラズマディスプレイパネルと、前記スキャン電極及びサステイン電極を駆動するための駆動部及び該駆動部を制御し、前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスとが互いにオーバーラップされるようにして、該オーバーラップされる地点における前記サステインパルスの下降（ER-Down）期間は、臨界時間以上になるように調節するサステインパルス制御部と、を含む。
前記臨界時間は、６００ns（ナノ秒）であることが好ましい。
前記オーバーラップされる地点は、前記スキャン電極に印加されるサステインパルスが下降（ER-Down）し、前記サステイン電極に印加されるサステインパルスが上昇（ER-Up）する地点であることが好ましい。
前記オーバーラップされる地点における前記下降（ER-Down）期間は、前記上昇（ER-Up）期間より小さいか、または同一であることが好ましい。
前記オーバーラップされる地点は、サステイン電圧（Vs）の１/２（Vs/２）の地点から±５０nsの範囲内の地点であることが好ましい。
本発明のまた他の実施形態に係るプラズマディスプレイ装置においては、スキャン電極及びサステイン電極を含むプラズマディスプレイパネルと、前記スキャン電極及びサステイン電極を駆動するための駆動部及び該駆動部を制御し、前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスとが互いにオーバーラップされるようにして、該オーバーラップされる地点における下降（ER-Down）期間は、前記オーバーラップされる地点からの下降（ER-Down）期間より大きいか、または同一になるように調節するサステインパルス制御部と、を含む。
前記オーバーラップされる地点は、サステイン電圧（Vs）の１/２（Vs/２）以下の地点であることが好ましい。
前記オーバーラップされる地点における前記下降（ER-Down）期間は、前記上昇（ER-Up）期間より小さいか、または同一であることが好ましい。
前記オーバーラップされる地点における前記下降（ER-Down）期間は、３００ns（ナノ秒）以上４００ns（ナノ秒）以下であることが好ましい。
前記互いにオーバーラップされる地点は、サステイン電圧（Vs）の１/４（Vs/４）の地点から±５０ns（ナノ秒）の範囲内の地点であることが好ましい。
以下、本発明に係る具体的な実施形態について図面を用いて説明する。
図５は、本発明の第１実施形態に係るプラズマディスプレイ装置の構造を説明するための図である。
本発明の第１実施形態に係るプラズマディスプレイ装置においては、図５に示したように、リセット期間、アドレス期間及びサステイン期間にアドレス電極（X１乃至Xm）、スキャン電極（Y１乃至Yn）及びサステイン電極（Z）に駆動パルスが印加されて少なくとも何れか一つ以上のサブフィールドの組み合わせによってフレームから成る画像を表現するプラズマディスプレイパネル５００と、該プラズマディスプレイパネル５００に形成された各アドレス電極（X１乃至Xm）にデータを供給するためのデータ駆動部５０２と、各スキャン電極（Y１乃至Yn）を駆動するためのスキャン駆動部５０３と、共通電極である各サステイン電極（Z）を駆動するためのサステイン駆動部５０４と、前記プラズマディスプレイパネル５００の駆動時に前記スキャン駆動部５０３及びサステイン駆動部５０４を制御してリセット期間におけるリセットパルスの供給を調節し、アドレス期間におけるスキャンパルスの供給を調節して、サステイン期間におけるサステインパルスの電圧または幅を調節するパルス制御部５０１と、前記各駆動部５０２、５０３、５０４に必要な駆動電圧を供給するための駆動電圧発生部５０５と、を含んで構成される。
また、前記データ駆動部５０２には、図示しなかった逆ガンマ補正回路、誤差拡散回路などによって逆ガンマ補正及び誤差拡散された後、サブフィールドマッピング回路によって各サブフィールドにマッピングされたデータが供給される。このようなデータ駆動部５０２は、タイミングコントロール部（図示せず）からのデータタイミング制御信号（CTRX）に応答してデータをサンプリングしてラッチ（latch）した後、そのデータを各アドレス電極（X１乃至Xm）に供給するようになる。また、消去期間の間に消去パルスを各アドレス電極（X１乃至Xm）に供給する。
前記スキャン駆動部５０３は、前記パルス制御部５０１の制御下にリセット期間の間にリセットパルスを各スキャン電極（Y１乃至Yn）に供給し、アドレス期間の間にスキャンパルスを各スキャン電極（Y１乃至Yn）に供給して、サステインパルス制御部の制御下にサステイン期間の間サステインパルスを各スキャン電極（Y１乃至Yn）に供給し、消去期間の間に消去パルスを各スキャン電極（Y１乃至Yn）に供給する。
前記サステイン駆動部５０４は、前記パルス制御部５０１の制御下にアドレス期間の間に所定大きさのバイアス電圧を各サステイン電極（Z）に供給し、サステイン期間の間に前記スキャン駆動部５０３と交替に動作してサステインパルス（Vs）を各サステイン電極（Z）に供給し、消去期間の間に消去パルスをサステイン電極（Z）に供給する。
前記パルス制御部５０１は、リセット期間と、アドレス期間と、サステイン期間及び消去期間に前記スキャン駆動部５０３と、前記サステイン駆動部５０４及びデータ駆動部５０２の動作タイミングと同期化を制御するための所定の制御信号を前記各駆動部５０２、５０３、５０４に供給する。
特に、従来技術と差別的に本発明の第１実施形態に係る前記パルス制御部５０１は、前記スキャン駆動部５０３とサステイン駆動部５０４を制御し、前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスとは互いにオーバーラップされるようにして、前記スキャン電極及び前記サステイン電極に印加されるサステインパルスの中で少なくとも何れか一つのサステインパルスは、下降（ER-Down）期間と上昇（ER-Up）期間とが互いに異なるようにして、前記オーバーラップされる地点における前記下降（ER-Down）期間は、前記サステインパルスに下降する方向に発生するノイズの大きさによって調節されるようにする。これに対する詳しい内容は、後述する。
一方、前記データ制御信号（CTRX）には、データをサンプリングするためのサンプリングクロック、ラッチ制御信号、エネルギー回収回路と駆動スィッチ素子のオン/オフ期間を制御するためのスィッチ制御信号が含まれる。スキャン制御信号（CTRY）には、前記スキャン駆動部５０３内のエネルギー回収回路（図示せず）と駆動スィッチ素子（図示せず）のオン/オフ期間を制御するためのスィッチ制御信号が含まれて、サステイン制御信号（CTRZ）には、前記サステイン駆動部５０４内のエネルギー回収回路と駆動スィッチ素子のオン/オフ期間を制御するためのスィッチ制御信号が含まれる。
前記駆動電圧発生部５０５は、セットアップ電圧（Vsetup）、スキャン共通電圧（Vscan-com）、スキャン電圧（-Vy）、サステイン電圧（Vs）、データ電圧（Vd）などを発生する。このような各駆動電圧は、放電ガスの組成や放電セルの構造によって変わることができる。
図６は、本発明の第１実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形の第１実施形態を示した図である。
本発明の第１実施形態に係るプラズマディスプレイ装置は、図６に示したように、すべてのセルを初期化させるためのリセット期間、放電するセルを選択するためのアドレス期間、選択されたセルの放電を維持させるためのサステイン期間及び放電されたセル内の壁電荷を消去するための消去期間に分けられて駆動される。
リセット期間において、セットアップ期間には、すべてのスキャン電極に上昇ランプ波形（Ramp-up）が同時に印加される。該上昇ランプ波形によって全画面の各放電セルの内部には、弱い暗放電（Dark Discharge）が起こる。このセットアップ放電によってアドレス電極とサステイン電極上には、正極性壁電荷が積もるようになり、スキャン電極上には、負極性の壁電荷が積もるようになる。
セットダウン期間には、上昇ランプ波形が供給された後、上昇ランプ波形のピーク電圧より低い正極性電圧から落ち始めてグラウンド（GND）レベル電圧以下の特定電圧レベルまで落ちる下降ランプ波形（Ramp-down）が各セルの内部に微弱な消去放電を起こすことで、スキャン電極に過度に形成された壁電荷を充分に消去させるようになる。このセットダウン放電によってアドレス放電が安定的に起こり得るほどの壁電荷が各セルの内部に均一に残留する。
アドレス期間には、負極性スキャンパルスが各スキャン電極に順次に印加されると同時に、スキャンパルスに同期されてアドレス電極に正極性のデータパルスが印加される。このスキャンパルスとデータパルスとの電圧差とリセット期間に生成された壁電圧が加わりながらデータパルスが印加される放電セルの内部にはアドレス放電が発生する。該アドレス放電によって選択された各セルの内部には、サステイン電圧（Vs）の印加時に放電が起こり得るほどの壁電荷が形成される。サステイン電極には、セットダウン期間またはアドレス期間の間の何れか一つ以上の期間でスキャン電極との電圧差を減らしてスキャン電極との誤放電が起こらないように正極性電圧（Vz）が供給される。
サステイン期間には、各スキャン電極とサステイン電極に交番的にサステインパルス（Vs）が印加される。アドレス放電によって選択されたセルは、セル内の壁電圧とサステインパルスが加わりながら毎サステインパルスが印加される度にスキャン電極とサステイン電極の間にサステイン放電、すなわち、表示放電が起こるようになる。
特に、従来技術と差別的に本発明の第１実施形態に係るプラズマディスプレイ装置の駆動方法は、サステイン期間に特徴があるが、サステイン期間に印加されるサステインパルスは、図７のようである。
図７は、本発明の第１実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形の中でサステイン期間のサステインパルスを示した図である。
本発明のプラズマディスプレイパネルの駆動方法による駆動波形は、図７に示したように、サステイン期間でスキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとは、互いにオーバーラップされる。
この時、前記スキャン電極（Y）に印加されるサステインパルスまたはサステイン電極（Z）に印加されるサステインパルスの中で何れか一つのサステインパルスは、勾配（Slope）が０超過（０>）である上昇（ER-Up）期間の長さと、勾配が０未満（０<）である下降（ER-Down）期間の長さとが、互いに異なる。ここで、前記スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる時には、スキャン電極に印加されるサステインパルスの勾配が０未満、すなわち、下降（ER-Down）してサステイン電極（Z）に印加されるサステインパルスの勾配が０超過、すなわち、上昇（ER-Up）する地点で互いにオーバーラップされることが好ましい。
図７においては、スキャン電極（Y）に印加されるサステインパルスが下降（ER-Down）してサステイン電極（Z）に印加されるサステインパルスは上昇（ER-Up）する期間で各サステインパルスがオーバーラップされることのみを図示したが、本発明は、スキャン電極（Y）に印加されるサステインパルスが上昇（ER-Up）してサステイン電極（Z）に印加されるサステインパルスが下降（ER-Down）する期間で各サステインパルスがオーバーラップされることもでき、または、スキャン電極（Y）に印加されるサステインパルスが上昇（ER-Up）または下降（ER-Down）し、これに対応するサステイン電極（Z）に印加されるサステインパルスが下降（ER-Down）または上昇（ER-Up）する期間にそれぞれオーバーラップされることもできる
ここで、スキャン電極（Y）に印加されるサステインパルスは、上昇または下降時に所定の勾配を持って漸進的に上昇または下降する。また、サステイン電極（Z）に印加されるサステインパルスも上昇または下降時に所定の勾配を持って漸進的に上昇または下降する。すなわち、図７に示したように、所定長さの上昇（ER-Up）期間または下降（ER-Down）期間を持つ。
これは、サステイン放電時に瞬間的なポテンシャル（Potential）電位差を減らしてアドレス電極との相互作用を最小化するためのものである。したがって、サステイン放電時に放電がアドレス電極の方に引かれる現象が低減して各蛍光体の放電効率を安定的に維持し、残像、すなわち、明残像の生成を低減させることができる。
また、このようにスキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされることで、スキャン電極（Y）またはサステイン電極（Z）に印加されるサステインパルスの下降（ER-Down）期間または上昇（ER-Up）期間が長くなりながら発生するサステインマージンの低下を防止する。
例えば、前述したように、スキャン電極（Y）に印加されるサステインパルスまたはサステイン電極（Z）に印加されるサステインパルスが、上昇または下降時に所定の勾配を持って漸進的に上昇または下降するようになると、明残像の生成は抑制されるが、一つのサステインパルスが印加される時間が長くなってサステインマージンが悪化するが、前述したように、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされることで、このようなサステインマージンが悪化することを防止する。
また、ここでスキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとを互いにオーバーラップさせる他の理由は、スキャン電極（Y）に印加されたサステインパルスの下降（ER-Down）時に誘発される自己放電のプライミング（Priming）粒子を利用して以後に低い電圧でサステイン電極（Z）にサステインパルスを許可するためであることを明らかにしておく。
また、前述したように、スキャン電極（Y）に印加されるサステインパルスは、下降時にサステイン電極（Z）に印加されるサステインパルスと互いにオーバーラップされて、スキャン電極（Y）に印加されるサステインパルスの上昇（ER-Up）期間と下降（ER-Down）期間とが互いに異なるが、このような形態を図８を用いてさらに詳しく説明すると、次のようである。
図８は、スキャン電極とサステイン電極のサステインパルスとがオーバーラップされる部分をさらに詳しく説明するための図である。
図８に示したように、前記サステイン期間でスキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点は、サステイン電圧（Vs）の１/２（Vs/２）の地点から±５０ns（ナノ秒）以内範囲の地点であることが好ましい。
例えば、スキャン電極（Y）またはサステイン電極（Z）に印加されるサステインパルスがサステイン電圧（Vs）の１/２（Vs/２）になる時点が２００ns（ナノ秒）と仮定すると、前記サステイン期間でスキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点は、サステイン電圧（Vs）の１/２（Vs/２）の地点の５０ns（ナノ秒）以前、すなわち、１５０ns（ナノ秒）の時点から、サステイン電圧（Vs）の１/２（Vs/２）の地点の５０ns（ナノ秒）以後、すなわち、２５０ns（ナノ秒）の時点までの範囲内の地点である。
これによって、サステイン放電がさらに安定する。また、スキャン電極（Y）でサステインパルスの上昇（ER-Up）期間が長くなりながら発生する放電電圧の上昇は、以後、サステイン電極に低い電圧でもサステイン放電が起こるから、全体的には、放電電圧の上昇が起こらなくなる。勿論、スキャン電極（Y）とサステイン電極（Z）の上昇（ER-Up）期間が変わりながらオーバーラップされても放電電圧の上昇が起こらなくなる。
本発明の第１実施形態による駆動波形は、前述したように、スキャン電極（Y）に印加されるサステインパルスまたはサステイン電極（Z）に印加されるサステインパルスの中で少なくとも何れか一つのサステインパルスは、勾配が０超過（０>）である上昇（ER-Up）期間と、勾配が０未満（０<）である下降（ER-Down）期間とが互いに異なる。
すなわち、スキャン電極（Y）に印加されるサステインパルスまたはサステイン電極（Z）に印加されるサステインパルスの中で少なくとも何れか一つのサステインパルスが上昇し始めてからサステイン電圧（Vs）に到逹する期間と、下降し始めてから、例えば、グラウンドレベル（GND）に到逹する期間とは互いに異なる。
例えば、図８に示したように、サステインパルスの一周期（１ Period）内でスキャン電極（Y）に印加されるサステインパルスまたはサステイン電極（Z）に印加されるサステインパルスの中で下降（ER-Down）期間と上昇（ER-Up）期間とが互いに異なるサステインパルスがスキャン電極（Y）に印加されるサステインパルスと仮定すると、前述したスキャン電極（Y）に印加されるサステインパルスの勾配が０超過（０>）である期間、すなわち、スキャン電極（Y）に印加されるサステインパルスが上昇しながらサステイン電圧（Vs）に到逹する期間が上昇（ER-Up）期間で、スキャン電極（Y）に印加されるサステインパルスの勾配が０未満（０<）である期間が下降（ER-Down）期間とする時、<1>上昇（ER-Up）期間が下降（ER-Down）期間以上または<2>下降（ER-Down）期間が上昇（ER-Up）期間以上の関係が成立する。すなわち、スキャン電極（Y）に印加されるサステインパルスの下降期間が増加するほど上昇期間は減少する。これと反対に、スキャン電極（Y）に印加されるサステインパルスの下降期間が減少するほど上昇期間は増加する。
この時、<1>上昇（ER-Up）期間が下降（ER-Down）期間以上の場合をよく見ると、スキャン電極（Y）に印加されるサステインパルスの上昇期間が長くなることで、明残像を改善する。この時、このように明残像を改善するために長くなったサステインパルスの上昇時間によって減少するサステイン期間のマージンは、スキャン電極（Y）に印加されるサステインパルスの下降期間が相対的に短くなる理由によって補償される。これによって、サステイン期間のマージンの低下を防止するようになる。前述した<2>下降（ER-Down）期間が上昇（ER-Up）以上の場合は、<1>上昇（ER-Up）が下降（ER-Down）以上の場合と同一の理由によって明残像を改善してサステイン期間でマージンの低下を防止する。
ここで、前記スキャン電極（Y）に印加されるサステインパルスの上昇（ER-Up）期間は、サステイン期間のマージンを考慮する時、４００ns以上７００ns以下であることが好ましい。
また、本発明の第１実施形態による駆動波形は、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点で下降（ER-Down）するサステインパルスの下降（ER-Down）期間と上昇（ER-Up）するサステインパルスの上昇（ER-Up）期間とは、互いに異なるが、このような駆動パルスについて図９を用いて説明すると、次のようである。
本発明の第１実施形態による駆動波形は、図９に示したように、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとがオーバーラップされる地点で下降するサステインパルスの下降（ER-Down）期間と上昇するサステインパルスの上昇（ER-Up）期間とは、互いに異なるように設定される。ここで、好ましくは、前記スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとがオーバーラップされる地点で下降するサステインパルスの下降（ER-Down）期間は、上昇するサステインパルスの上昇（ER-Up）期間より小さいか、または同一である。すなわち、オーバーラップされる地点で下降（ER-Down）期間≦上昇（ER-Up）期間である関係が成立する。
ここで、オーバーラップされる地点で下降（ER-Down）するサステインパルスの下降（ER-Down）期間は、下降（ER-Down）するサステインパルスに発生するノイズの大きさによって調節される。
前記オーバーラップされる地点で下降（ER-Down）するサステインパルスに発生するノイズは、プラズマディスプレイパネル用素子に電気的な損傷をもたらす可能性がある。したがって、このようなノイズを考慮してオーバーラップされる地点でサステインパルスの下降（ER-Down）期間を調節する。このようなノイズは、図１０のようである。
図１０は、サステインパルスがオーバーラップされる地点でスキャン電極またはサステイン電極に発生するノイズを説明するための図である。
図１０に示したように、サステインパルスがオーバーラップされる地点でスキャン電極（Y）またはサステイン電極（Z）に所定大きさのノイズが発生するが、このようなノイズが発生する期間をリップル期間（Wr）と仮定すると、該リップル期間（Wr）で下降するサステインパルスの下降（ER-Down）の最後の端でサステインパルスが下降する方向に所定大きさのノイズが発生し、また、上昇するサステインパルスの上昇（ER-Up）期間の最後の端でサステインパルスが上昇する方向に所定大きさのノイズが発生する。
このようなノイズは、下降するサステインパルスの下降（ER-Down）期間が短いほど、または、上昇するサステインパルスの上昇（ER-Up）期間が短いほどもっと増加するが、ここで、前記下降（ER-Down）するサステインパルスの下降（ER-Down）期間が短いほど増加するノイズについて説明すると、図１１のようである。
図１１は、オーバーラップされる地点で下降（ER-Down）するサステインパルスの下降（ER-Down）期間が短いほど増加するノイズを説明するための図である。
図１１に示したように、スキャン電極（Y）に印加されるサステインパルスの下降（ER-Down）期間、すなわち、サステイン電圧（Vs）からグラウンドレベル（GND）まで落ちる期間が短くなるほど、サステインパルスが下降する方向に発生するノイズの大きさが増加する。また、サステインパルスの下降方向と反対方向に発生するノイズも共に増加する。ここで、前記サステインパルスの下降方向に発生するノイズの大きさをVrとすると、このようなVrが所定電圧値以上に大きくなった場合にプラズマディスプレイパネル用素子に電気的な損傷を与えるようになる。ここで、好ましくは、前記ノイズの大きさVrが１０Vを超えない範囲内になるようにスキャン電極に印加されるサステインパルスの下降（ER-Down）期間を調節する。
このように、前記ノイズの大きさVrが１０Vを超えない範囲内になるようにスキャン電極に印加されるサステインパルスの下降（ER-Down）期間を調節する時は、４００ns以上７００ns以下範囲内で前記下降（ER-Down）期間を調節することが好ましい。
すなわち、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点で下降するサステインパルスの下降（ER-Down）期間は、４００ns以上７００ns以下である。また、前述したように、スキャン電極（Y）に印加されるサステインパルスまたはサステイン電極（Z）に印加されるサステインパルスの中で下降（ER-Down）期間と上昇（ER-Up）期間とが互いに異なるサステインパルスは、上昇（ER-Up）期間が４００ns以上７００ns以下である。
また、前述したように、スキャン電極（Y）に印加されるサステインパルスまたはサステイン電極（Z）に印加されるサステインパルスの中で下降（ER-Down）期間と上昇（ER-Up）期間とが互いに異なるサステインパルスは、上昇（ER-Up）期間が４００ns以上７００ns以下である。
ここで、図９の説明で前述したように、オーバーラップされる地点で下降するサステインパルスの下降（ER-Down）期間は、上昇するサステインパルスの上昇（ER-Up）期間より小さいか、または同一である。したがって、オーバーラップされる地点で下降するサステインパルスの下降（ER-Down）期間が４００ns以上７００ns以下に調節されるという意味は、オーバーラップされる地点で下降するサステインパルスの下降（ER-Down）期間が上昇（ER-Up）期間と同一であるという意味ではなく、オーバーラップされる地点で下降するサステインパルスの下降（ER-Down）期間は、上昇（ER-Up）期間より小さい状態で４００ns以上７００ns以下に調節されるという意味である。
前述したようなプラズマディスプレイパネル用素子に加えられる電気的な損傷を防止するために、スキャン電極（Y）またはサステイン電極（Z）に印加されるサステインパルスの下降（ER-Down）期間と上昇（ER-Up）期間が全て調節されなければならない。このようなスキャン電極（Y）またはサステイン電極（Z）に印加されるサステインパルスの下降（ER-Down）期間と上昇（ER-Up）期間は、図１２のようである。
図１２は、スキャン電極またはサステイン電極に印加されるサステインパルスの下降（ER-Down）期間または上昇（ER-Up）期間を決定する一例を説明するための図である。
図１２に示したように、スキャン電極（Y）に印加されるサステインパルスの下降（ER-Down）期間または上昇（ER-Up）期間を決定する場合には、サステイン期間でスキャン電極（Y）に印加されるサステインパルスの下降期間の最後の端でサステインパルスが下降する方向に発生するノイズの大きさを考慮してスキャン電極（Y）に印加されるサステインパルスの上昇（ER-Up）期間または下降（ER-Down）期間を決定する。
ここで、前述したように、スキャン電極（Y）に印加されるサステインパルスの下降（ER-Down）期間は、下降（ER-Down）期間にスキャン電極（Y）に印加されるサステインパルスに発生するノイズの大きさが１０V未満の範囲内になるように調節されることが好ましい。
また、スキャン電極（Y）に印加されるサステインパルスの下降（ER-Down）期間が増加するほどスキャン電極（Y）に印加されるサステインパルスの上昇（ER-Up）期間は減少する。例えば、図１４の<1>サステインパルスの場合を見ると、<1>サステインパルスは、図面に表示された他のサステインパルスに比べて上昇（ER-Up）期間が長い。したがって、下降（ER-Down）期間には、他のサステインパルスよりもっと速く下降する。
これとは反対に、<3>サステインパルスは、図面に表示された他のサステインパルスに比べて上昇（ER-Up）期間が短い。したがって、下降（ER-Down）期間には、他のサステインパルスより相対的に遅く下降する。
ここで、<1>サステインパルスの場合を見ると、下降（ER-Down）期間でサステインパルスが下降する方向に発生するノイズが図面に表示された他のサステインパルスに比べて相対的に大きい。ここで、<1>サステインパルスは、上昇（ER-Up）期間がさらに増加すると、下降（ER-Down）期間がさらに減少するようになるが、このような場合には、サステインパルスが下降する方向に発生するノイズも共に増加する。
以下、本発明の他の実施形態に係るプラズマディスプレイについて説明する。
先ず、図５を参照して前記本発明の第１実施形態に係るプラズマディスプレイ装置とパルス制御部５０１を除いては同一であるから、該パルス制御部５０１を除いた残りの構成要素に対する詳しい説明は、前述した内容に代替するものとする。
ここで、本発明の他の実施形態に係るパルス制御部５０１は、スキャン駆動部５０３とサステイン駆動部５０４を制御し、前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスとが互いにオーバーラップされるようにして、該オーバーラップされる地点における下降（ER-Down）期間は、前記オーバーラップされる地点からの下降（ER-Down）期間より大きいか、または同一に調節されるようにする。以下、図１３を用いて詳しく説明する。
図１３は、本発明の他の実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形の中でサステイン期間のサステインパルスを示した図である。
本発明の他の実施形態に係るプラズマディスプレイ装置においては、図１３に示したように、サステイン期間でスキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる。
この時、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点におけるサステインパルスの下降（ER-Down）期間は、臨界時間以上を持つ。
ここで、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点における下降するサステインパルスの下降（ER-Down）期間の所定臨界時間は、６００ns（ナノ秒）であることが好ましい。すなわち、前記オーバーラップされる地点における所定のサステインパルスの下降（ER-Down）期間は、６００ns（ナノ秒）以上の長さを持つ。ここで、前記オーバーラップされる地点における下降（ER-Down）期間が６００ns（ナノ秒）以上であるサステインパルスは、スキャン電極（Y）に印加されるサステインパルスであるか、またはサステイン電極（Z）に印加されるサステインパルスである。すなわち、オーバーラップされる地点で下降（ER-Down）するサステインパルスは、スキャン電極（Y）に印加されるサステインパルスであることもできて、サステイン電極（Z）に印加されるサステインパルスであることもできる。
このように、各サステインパルスが互いにオーバーラップされる地点で所定のサステインパルスの下降（ER-Down）期間を６００ns（ナノ秒）以上に設定する理由は、充分なサステイン放電のマージンを確保すると共に、ノイズの発生を低減させるためである。このようなノイズについては、以後、図１５を用いてさらに詳しく説明する。
ここで、前記スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる時には、スキャン電極に印加されるサステインパルスの勾配が０未満、すなわち、下降（ER-Down）期間にサステイン電極（Z）に印加されるサステインパルスの勾配が０超過、すなわち、上昇（ER-Up）期間である地点で互いにオーバーラップされることが好ましい。これによって、オーバーラップされる地点でスキャン電極（Y）に印加されるサステインパルスの下降（ER-Down）期間が前述したように、６００ns（ナノ秒）以上の値を持つ。
また、スキャン電極（Y）に印加されるサステインパルスは、上昇または下降時に所定の勾配を持つ。また、サステイン電極（Z）に印加されるサステインパルスも上昇時に所定の勾配を持つ状態で上昇する。これは、サステイン放電時に瞬間的なポテンシャル電位差を減らしてアドレス電極との相互作用を最小化するためである。
したがって、サステイン放電時に放電がアドレス電極の方に引かれる現象が低減して各蛍光体の放電効率を安定的に維持し、残像、すなわち、明残像の生成を低減させることができる。
また、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点における下降するサステインパルスの下降（ER-Down）期間は、上昇するサステインパルスの上昇（ER-Up）期間より小さいか、または同一であることが好ましい。
例えば、前述したように、サステインパルスが互いにオーバーラップされる地点がスキャン電極（Y）に印加されるサステインパルスの勾配が０未満、すなわち、下降（ER-Down）する期間で、サステイン電極（Z）に印加されるサステインパルスの勾配が０超過、すなわち、上昇（ER-Up）する期間の地点である場合にスキャン電極（Y）に印加されるサステインパルスは、下降時にサステイン電極（Z）に印加されるサステインパルスと互いにオーバーラップされる地点でスキャン電極（Y）に印加されるサステインパルスの下降（ER-Down）期間がサステイン電極（Z）に印加されるサステインパルスの上昇（ER-Up）期間よりもっと小さいか、または同一であるが、このような形態について図１４を用いて詳しく説明する。
図１４は、スキャン電極とサステイン電極のサステインパルスとがオーバーラップされる部分をさらに詳しく説明するための図である。
図１４に示したように、サステイン期間でスキャン電極（Y）に印加されるサステインパルスの勾配が０未満、すなわち、スキャン電極（Y）に印加されるサステインパルスが下降しながら同時にサステイン電極（Z）に印加されるサステインパルスの勾配が０超過、すなわち、サステイン電極（Z）に印加されるサステインパルスが上昇する地点でスキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる。
ここで、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとを互いにオーバーラップさせる理由は、スキャン電極（Y）に印加されたサステインパルスの下降（ER-Down）期間時に誘発される自己放電のプライミング（Priming）粒子を利用して以後に低い電圧でサステイン電極（Z）にサステインパルスを許可するためであることを明らかにしておく。
このようにスキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされることで、スキャン電極（Y）でサステインパルスの上昇（ER-Up）期間が長くなりながら発生する放電電圧の上昇は、以後にサステイン電極に低い電圧でもサステイン放電が起こるから、全体的には、放電電圧の上昇が起こらなくなる。勿論、スキャン電極（Y）とサステイン電極（Z）の上昇（ER-Up）期間が変わりながらオーバーラップされても放電電圧の上昇が起こらなくなる。
本発明の第１実施形態による駆動波形は、前述したように、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点におけるスキャン電極（Z）に印加されるサステインパルスの下降（ER-Down）期間がサステイン電極（Z）に印加されるサステインパルスの上昇（ER-Up）期間より小さいか、またはもっと大きい。
すなわち、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点でスキャン電極（Y）に印加されるサステインパルスが下降し始めてからグラウンドレベル（GND）に到逹するまでにかかる時間が、サステイン電極（Z）に印加されるサステインパルスが上昇し始めてからサステイン電圧（Vs）に到逹するまでにかかる時間と同一であるか、またはもっと小さい。
例えば、サステインパルスの一周期（１ Period）内のスキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点でスキャン電極（Y）に印加されるサステインパルスの勾配が０未満である期間、すなわち、スキャン電極（Y）に印加されるサステインパルスが下降し始めてからグラウンドレベル（GND）に到逹するまでにかかる時間がY下降（ER-Down）で、サステイン電極（Y）に印加されるサステインパルスの勾配が０超過である期間がZ上昇（ER-Up）と仮定すると、Y下降（ER-Down）≦Z上昇（ER-Up）の関係が成立する。
ここで、前述したように、オーバーラップされる地点における所定のサステインパルスの下降（ER-Down）期間は、６００ns（ナノ秒）以上で、また、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点は、スキャン電極（Y）に印加されるサステインパルスが下降（ER-Down）し、サステイン電極（Z）に印加されるサステインパルスが上昇（ER-Up）する地点であると設定した。
これによって、各サステインパルスが互いにオーバーラップされる地点でスキャン電極（Y）に印加されるサステインパルスの下降（ER-Down）期間が６００ns（ナノ秒）以上であることができる。また、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点におけるサステイン電極（Z）に印加されるサステインパルスの上昇（ER-Up）期間は、前記スキャン電極（Y）に印加されるサステインパルスの下降（ER-Down）期間より大きい状態で６００ns（ナノ秒）以上であることが好ましい。
前述したように、各サステインパルスが互いにオーバーラップされる地点でスキャン電極（Y）に印加されるサステインパルスの下降（ER-Down）期間が６００ns（ナノ秒）以上に設定する理由は、充分なサステイン放電のマージンを確保すると共に、ノイズの発生を低減させるためである。
一方、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点は、サステイン電圧（Vs）の１/２（Vs/２）の地点から±５０nsの範囲内の地点である。
このように、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点がサステイン電圧（Vs）の１/２（Vs/２）の地点から±５０nsの範囲内の地点に設定すると、オーバーラップされる地点で下降（ER-Down）するサステインパルスの下降（ER-Down）期間の１/２の地点から±５０nsの範囲内である期間のみにサステイン放電が安定的に発生し、残りの期間にはサステイン放電が不安定か、またはサステイン放電が発生しなくなる。結局、充分なサステイン放電が発生しなくなるのである。
このようなサステイン放電の問題を防止するために、オーバーラップされる地点における下降（ER-Down）するサステインパルスのオーバーラップされる地点における下降（ER-Down）期間は、３００ns（ナノ秒）以上であることが好ましい。すなわち、各サステインパルスがオーバーラップされる地点で前記下降（ER-Down）するサステインパルスが下降し始めてからオーバーラップされる前までの時間、例えば、図１４に示したように、Ypreは、３００ns（ナノ秒）以上である。
以上、説明したように、各サステインパルスが互いにオーバーラップされる地点で所定のサステインパルス、すなわち、下降（ER-Down）するサステインパルスの下降（ER-Down）期間を６００ns（ナノ秒）以上に設定して、また、各サステインパルスがオーバーラップされる地点がサステイン電圧（Vs）の１/２の地点から±５０nsの範囲内である地点、すなわち、Vs/２の地点から±５０nsの範囲内である地点の場合に下降（ER-Down）するサステインパルスが下降し始めてからオーバーラップされる前までの時間を３００ns（ナノ秒）以上に設定した根本的な理由は、ノイズの発生を低減させるためである。
このようなサステインパルスに発生するノイズは、プラズマディスプレイパネル用素子に電気的な損傷を与える可能性がある。このようなノイズは、図１５のようである。
図１５は、サステイン期間にスキャン電極またはサステイン電極に印加される波形に発生するノイズを説明するための図である。ここでは、スキャン電極（Y）に印加されるサステインパルスが下降（ER-Down）してサステイン電極（Z）に印加されるサステインパルスが上昇（ER-Up）する地点でサステインパルスがオーバーラップされる場合のみの例を挙げて説明する。
図１５に示したように、サステイン期間の各サステインパルスが互いにオーバーラップされる地点でスキャン電極（Y）またはサステイン電極（Z）に所定大きさのノイズが発生するが、このようなノイズの大きさをVshoutingと仮定すると、該Vshoutingは、スキャン電極（Y）またはサステイン電極（Y）に印加されるサステインパルスが下降する方向に発生する。
このようなノイズの大きさ（Vshouting）は、スキャン電極（Y）またはサステイン電極（Z）に印加されるサステインパルスの下降（ER-Down）期間が小さいほどもっと増加する。このようなVshoutingが所定電圧値以上に大きくなった場合に、プラズマディスプレイパネル用素子に電気的な損傷を与えるようになるのである。
このような理由によって各サステインパルスが互いにオーバーラップされる地点で下降するサステインパルスの下降（ER-Down）期間を６００ns（ナノ秒）以上に設定して、また、各サステインパルスがオーバーラップされる地点がサステイン電圧（Vs）の１/２の地点から±５０nsの範囲内にある地点、すなわち、Vs/２の地点から±５０nsの範囲内にある地点の場合に下降するサステインパルスが下降し始めてからオーバーラップされる前までの時間を３００ns（ナノ秒）以上に設定するのである。
一方、以上、説明した本発明の他の実施形態に係るプラズマディスプレイ装置の駆動方法は、サステイン期間で各サステインパルスがオーバーラップされる地点における下降するサステインパルスの下降（ER-Down）期間の大きさを調節することで、ノイズの発生を低減させたが、これとは異なってオーバーラップされる時点を調節することで、ノイズの発生を低減させることもできる。このような駆動方法は、図１６のようである。
図１６（a）及び図１６（b）は、本発明のまた他の実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形の中でサステイン期間のサステインパルスを示した図である。
先ず、本発明のまた他の実施形態に係るプラズマディスプレイ装置においては、図１６（a）に示したように、サステイン期間でスキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされて、該サステインパルスのオーバーラップされる地点までの下降（ER-Down）期間は、サステインパルスのオーバーラップされる地点からの下降（ER-Down）期間より大きいか、または同一である。
この時、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点は、前記図１１に示したように、各サステインパルスが互いにオーバーラップされる地点でスキャン電極（Y）またはサステイン電極（Y）に印加されるサステインパルスが下降する方向に発生するノイズ（Vshouting）の発生を低減させるために調節される。
さらに好ましくは、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点は、サステイン電圧（Vs）の１/２（Vs/２）以下の地点に調節される。
このように、各サステインパルスが互いにオーバーラップされる地点をサステイン電圧（Vs）の１/２（Vs/２）以下の地点に設定する理由は、充分なサステイン放電のマージンを確保すると共に、ノイズの発生を低減させるためである。
ここで、前記スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる時には、スキャン電極（Y）に印加されるサステインパルスの勾配が０未満、すなわち、下降（ER-Down）期間でサステイン電極（Z）に印加されるサステインパルスの勾配が０超過、すなわち、上昇（ER-Up）期間の地点で互いにオーバーラップされることが好ましい。
これによって、図１６（a）に示したように、スキャン電極（Y）に印加されるサステインパルスの下降（ER-Down）期間時にスキャン電極（Y）に印加されるサステインパルスが下降し始めてからサステイン電極（Z）に印加されるサステインパルスとオーバーラップされるまでの時間をYpreとし、オーバーラップされた以後からグラウンドレベルの電圧（GND）に到逹するまでの時間をYpostとすると、（Ypost≦Ypre）である関係が成立する。
一方、パネルの無効エネルギーを回収するためのエネルギー回収回路、すなわち、ER回路は、スキャン電極（Y）とサステイン電極（Z）にそれぞれ連結されている。ここで、ER時に、例えば、スキャン電極（Y）端のER時に、例えば、下降（ER-Down）時にサステイン電極（Z）端が上昇（ER-Up）を始めると、スキャン電極（Y）にはエネルギーを回収しながら同時に反対側であるサステイン電極（Z）ではエネルギーを供給する形態になる。
これによって、サステイン電極（Z）へのエネルギーの供給がスキャン電極（Y）方向へのエネルギーの回収を切ってしまう結果をもたらすことで、前述したように、サステインパルスのオーバーラップ時にERをじゃま（妨害）するのである。このようなERのじゃまを低減させるため、Ypreの長さをYpostよりもっと大きいか、または同一に設定することで、ER（エネルギー回収）時にER（エネルギー回収）のじゃま（妨害）を低減させてER（エネルギー回収）の効率を増加させるのである。
また、図１４を用いて説明した本発明の他の実施形態に係るプラズマディスプレイ装置のようにスキャン電極（Y）に印加されるサステインパルスは、上昇または下降時に所定の勾配を持つ。また、サステイン電極（Z）に印加されるサステインパルスも上昇時に所定の勾配を持つ状態で上昇する。
これは、サステイン放電時に瞬間的なポテンシャル電位差を減らしてアドレス電極Xとの相互作用を最小化するためのものである。したがって、サステイン放電時に放電がアドレス電極の方に引かれる現象が低減して各蛍光体の放電効率を安定的に維持し、残像、すなわち、明残像の生成を低減し得るようになる。
また、前述したように、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとは、互いにオーバーラップされるが、例えば、サステイン期間でスキャン電極（Y）に印加されるサステインパルスの勾配が０未満、すなわち、スキャン電極（Y）に印加されるサステインパルスが下降しながら同時にサステイン電極（Z）に印加されるサステインパルスの勾配が０超過、すなわち、サステイン電極（Z）に印加されるサステインパルスが上昇する地点でスキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる。
ここで、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとを互いにオーバーラップさせる理由は、図１４を用いて説明した本発明の他の実施形態のように、スキャン電極（Y）に印加されたサステインパルスの下降（ER-Down）時に誘発される自己放電のプライミング粒子を利用して、以後に低い電圧でサステイン電極（Z）にサステインパルスを許可するためである。
このように、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされることで、スキャン電極（Y）でサステインパルスの上昇（ER-Up）期間が長くなりながら発生する放電電圧の上昇は、以後にサステイン電極に低い電圧でもサステイン放電が起こるから、全体的には放電電圧の上昇が起こらなくなる。勿論、スキャン電極（Y）とサステイン電極（Z）の上昇（ER-Up）タイムが変わりながらオーバーラップされても放電電圧の上昇が起こらなくなる。
また、本発明のまた他の実施形態に係るプラズマディスプレイ装置においては、 図１６（b）に示したように、オーバーラップされる地点で下降するサステインパルスの下降（ER-Down）期間は、上昇するサステインパルスの上昇（ER-Up）期間より小さいか、または同一である。
例えば、スキャン電極（Y）に印加されるサステインパルスは、下降時にサステイン電極（Z）に印加されるサステインパルスと互いにオーバーラップされる地点でスキャン電極（Y）に印加されるサステインパルスの下降（ER-Down）期間は、サステイン電極（Z）に印加されるサステインパルスの上昇（ER-Up）期間より小さいか、または同一である。
すなわち、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点でスキャン電極（Y）に印加されるサステインパルスが下降し始めてからグラウンドレベル（GND）に到逹するまでにかかる時間がサステイン電極（Z）に印加されるサステインパルスが上昇し始めてからサステイン電圧（Vs）に到逹するまでにかかる時間より小さいか、または同一である。
例えば、サステインパルスの一周期(１ Period)内のスキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点でスキャン電極（Y）に印加されるサステインパルスの勾配が０未満である期間、すなわち、スキャン電極（Y）に印加されるサステインパルスが下降し始めてからグラウンドレベル（GND）に到逹するまでにかかる時間がY下降（ER-Down）で、サステイン電極（Y）に印加されるサステインパルスの勾配が０超過である期間がZ上昇（ER-Up）と仮定すると、Y下降（ER-Down）≦Z上昇（ER-Up）の関係が成立する。
前述したような条件下でスキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点におけるサステインパルスの下降（ER-Down）期間、例えば、図１６（b）に示したように、Y下降（ER-Down）期間は、３００ns（ナノ秒）以上４００ns（ナノ秒）以下の範囲内で調節されることが好ましい。
このような範囲内でサステインパルスの下降（ER-Down）期間を調節する理由は、前述したように、各サステインパルスが互いにオーバーラップされる地点をサステイン電圧（Vs）の１/２（Vs/２）以下の地点に設定したから、オーバーラップされる地点におけるサステインパルスの下降（ER-Down）期間を３００ns（ナノ秒）以上４００ns（ナノ秒）以下の範囲内で調節してもサステインパルスの下降（ER-Down）時にサステインパルスが下降する方向に発生するノイズ、すなわち、図１５のVshoutingノイズの発生が低減されるからである。
また、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点におけるサステインパルスの下降（ER-Down）期間が３００ns（ナノ秒）以上４００ns（ナノ秒）以下の範囲内で調節される場合に、スキャン電極（Y）に印加されるサステインパルスとサステイン電極（Z）に印加されるサステインパルスとが互いにオーバーラップされる地点は、サステイン電圧（Vs）の１/４（Vs/４）の地点から±５０ns（ナノ秒）の範囲内の地点であることが好ましい。
このような本発明のまた他の実施形態においては、オーバーラップされる地点で下降（ER-Down）するサステインパルス、例えば、下降（ER-Down）するスキャン電極（Y）に印加されるサステインパルスがサステイン電極（Z）に印加されるサステインパルスとオーバーラップされた以後にグラウンドレベル（GND）に到逹するまでの時間が長くなると、スキャン電極（Y）に印加されるサステインパルスに下降する方向に発生するノイズ、すなわち、図１５のようなVshoutingノイズがもっと大きくなる。
したがって、オーバーラップされる地点でサステインパルスのオーバーラップされた以後にグラウンドレベル（GND）に到逹するまでの時間が調節されなければならない。
ここで、前述したようなオーバーラップされる地点で下降するサステインパルス、例えば、下降するスキャン電極（Y）に印加されるサステインパルスがサステイン電極（Z）に印加されるサステインパルスとオーバーラップされた以後にグラウンドレベル（GND）に到逹するまでの時間をYpostとすると、このようなYpostは、２００ns（ナノ秒）以下に調節されることが好ましい。
これによって、本発明は、サステイン期間のサステインパルスを改善して明残像を改善しながらもサステインマージンの低下を防止してノイズによる電気的損傷を防止するという効果がある。
従来のプラズマディスプレイ装置から発生する明残像の発生を説明するための図面である。 従来のプラズマディスプレイ装置の内部に注入されたキセノンの量が増加することで、現われる放電現象を説明するための図である。 プラズマディスプレイ装置の蛍光体を安定させるために実施するエイジングを説明するための図面である。 プラズマディスプレイ装置の蛍光体の放電震動を説明するための図面である。 本発明の第１実施形態に係るプラズマディスプレイ装置の構造を説明するための図である。 本発明の第１実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形の第１実施形態を示した図である。 本発明の第１実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形の中でサステイン期間のサステインパルスを示した図である。 スキャン電極とサステイン電極のサステインパルスとがオーバーラップされる部分をさらに詳しく説明するための図である。 スキャン電極とサステイン電極のサステインパルスとがオーバーラップされる部分をさらに詳しく説明するための図である。 サステインパルスがオーバーラップされる地点におけるスキャン電極またはサステイン電極に発生するノイズを説明するための図である。 オーバーラップされる地点で下降(ER-Down)するサステインパルスの下降(ER-Down)期間が短いほど増加するノイズを説明するための図である。 スキャン電極またはサステイン電極に印加されるサステインパルスの下降(ER-Down)期間または上昇(ER-Up)期間を決定する一例を説明するための図である。 本発明の他の実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形の中でサステイン期間のサステインパルスを示した図である。 スキャン電極とサステイン電極のサステインパルスとがオーバーラップされる部分をさらに詳しく説明するための図である。 サステイン期間でスキャン電極またはサステイン電極に印加される波形に発生するノイズを説明するための図である。 本発明のまた他の実施形態に係るプラズマディスプレイ装置の駆動方法による駆動波形の中でサステイン期間のサステインパルスを示した図である。
符号の説明
５００：プラズマディスプレイパネル
５０１：パルス制御部
５０２：データ駆動部
５０３：スキャン駆動部
５０４：サステイン駆動部
５０５：駆動電圧発生部

Claims (19)

  1. スキャン電極及びサステイン電極を含むプラズマディスプレイパネルと、
    前記スキャン電極及びサステイン電極を駆動するための駆動部と、
    該駆動部を制御し、前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスとは互いにオーバーラップされるようにして、
    前記スキャン電極及び前記サステイン電極に印加されるサステインパルスの中で少なくとも何れか一つのサステインパルスは、下降（ER-Down）期間と上昇（ER-Up）期間とが互いに異なるようにして、
    前記オーバーラップされる地点における前記下降（ER-Down）期間は、前記サステインパルスに下降する方向に発生するノイズの大きさによって調節されるようにするサステインパルス制御部と、
    を含むことを特徴とするプラズマディスプレイ装置。
  2. 前記オーバーラップされる地点における前記下降（ER-Down）期間は、前記サステインパルスに下降する方向に発生するノイズの大きさが１０V以下の範囲内になるように調節されることを特徴とする、請求項１記載のプラズマディスプレイ装置。
  3. 前記オーバーラップされる地点における前記下降（ER-Down）期間は、４００ns以上７００ns以下であることを特徴とする、請求項２記載のプラズマディスプレイ装置。
  4. 前記オーバーラップされる地点は、サステイン電圧（Vs）の１/２（Vs/２）の地点から±５０ns（ナノ秒）の範囲内の地点であることを特徴とする、請求項３記載のプラズマディスプレイ装置。
  5. 前記オーバーラップされる地点における前記下降（ER-Down）期間と前記上昇（ER-Up）期間は、互いに異なることを特徴とする、請求項４記載のプラズマディスプレイ装置。
  6. 前記オーバーラップされる地点における前記下降（ER-Down）期間は、前記上昇（ER-Up）期間より小さいか、または同一であることを特徴とする、請求項５記載のプラズマディスプレイ装置。
  7. 前記オーバーラップされる地点は、前記スキャン電極に印加されるサステインパルスが下降（ER-Down）し、前記サステイン電極に印加されるサステインパルスが上昇（ER-Up）する地点であることを特徴とする、請求項６記載のプラズマディスプレイ装置。
  8. 前記下降（ER-Down）期間と前記上昇（ER-Up）期間とが互いに異なるサステインパルスは、
    前記下降（ER-Down）期間が増加するほど前記上昇（ER-Up）期間は減少して、
    前記下降（ER-Down）期間が減少するほど前記上昇（ER-Up）期間は増加することを特徴とする、請求項３記載のプラズマディスプレイ装置。
  9. 前記下降（ER-Down）期間と前記上昇（ER-Up）期間とが互いに異なるサステインパルスは、
    前記上昇（ER-Up）期間が４００ns以上７００ns以下であることを特徴とする、請求項８記載のプラズマディスプレイ装置。
  10. スキャン電極及びサステイン電極を含むプラズマディスプレイパネルと、
    前記スキャン電極及びサステイン電極を駆動するための駆動部と、
    該駆動部を制御し、前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスとが互いにオーバーラップされるようにして、
    該オーバーラップされる地点における前記サステインパルスの下降（ER-Down）期間は、臨界時間以上になるように調節するサステインパルス制御部と、
    を含むことを特徴とするプラズマディスプレイ装置。
  11. 前記臨界時間は、６００ns（ナノ秒）であることを特徴とする、請求項１０記載のプラズマディスプレイ装置。
  12. 前記オーバーラップされる地点は、前記スキャン電極に印加されるサステインパルスが下降（ER-Down）し、前記サステイン電極に印加されるサステインパルスが上昇（ER-Up）する地点であることを特徴とする、請求項１１記載のプラズマディスプレイ装置。
  13. 前記オーバーラップされる地点における前記下降（ER-Down）期間は、前記上昇（ER-Up）期間より小さいか、または同一であることを特徴とする、請求項１２記載のプラズマディスプレイ装置。
  14. 前記オーバーラップされる地点は、サステイン電圧（Vs）の１/２（Vs/２）の地点から±５０nsの範囲内の地点であることを特徴とする、請求項１３記載のプラズマディスプレイ装置。
  15. スキャン電極及びサステイン電極を含むプラズマディスプレイパネルと、
    前記スキャン電極及びサステイン電極を駆動するための駆動部と、
    該駆動部を制御し、前記スキャン電極に印加されるサステインパルスと前記サステイン電極に印加されるサステインパルスとが互いにオーバーラップされるようにして、
    該オーバーラップされる地点における下降（ER-Down）期間は、前記オーバーラップされる地点からの下降（ER-Down）期間より大きいか、または同一に調節するサステインパルス制御部と、を含むことを特徴とするプラズマディスプレイ装置。
  16. 前記オーバーラップされる地点は、サステイン電圧（Vs）の１/２（Vs/２）以下の地点であることを特徴とする、請求項１５記載のプラズマディスプレイ装置。
  17. 前記オーバーラップされる地点における前記下降（ER-Down）期間は、前記上昇（ER-Up）期間より小さいか、または同一であることを特徴とする、請求項１６記載のプラズマディスプレイ装置。
  18. 前記オーバーラップされる地点における前記下降（ER-Down）期間は、３００ns（ナノ秒）以上４００ns（ナノ秒）以下であることを特徴とする、請求項１７記載のプラズマディスプレイ装置。
  19. 前記互いにオーバーラップされる地点は、サステイン電圧（Vs）の１/４（Vs/４）の地点から±５０ns（ナノ秒）の範囲内の地点であることを特徴とする、請求項１８記載のプラズマディスプレイ装置。
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