KR100706791B1 - 비휘발성 기억 장치, 그 형성 방법 및 동작 방법 - Google Patents
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Abstract
비휘발성 메모리 장치 및 그 형성 방법 그리고 동작 방법을 제공한다. 이 장치에서 하나의 기억 트랜지스터가, 부유 게이트와 제어 게이트가 스택을 이루는 상태에서, 상기 부유 게이트의 양측벽을 덮는 측벽 선택 게이트들을 구비하는 것을 특징으로 한다. 상기 측벽 선택 게이트들은 스페이서 형태를 갖는다. 상기 측벽 선택 게이트들이 상기 부유 게이트의 측벽에서 스페이서 형태를 가지므로 셀 집적도를 향상시킬 수 있다. 또한 상기 부유 게이트의 양측벽에 측벽 선택 게이트들이 위치하므로, 비트라인과 공통 소오스 라인으로부터 인가되는 전압을 제어할 수 있어 종래와 같은 기입/소거 오류를 방지할 수 있고 이로써 문턱 전압의 산포를 개선할 수 있다.
비휘발성 메모리 장치
Description
도 1a는 본 발명의 일 예에 따른 비휘발성 기억 장치의 사시도를 나타낸다.
도 1b는 도 1a를 I-I'선으로 자른 단면도를 나타낸다.
도 1c는 도 1a를 II-II'선으로 자른 단면도를 나타낸다.
도 1d는 도 1a를 III-III'선으로 자른 단면도를 나타낸다.
도 2는 본 발명의 일 예에 따른 비휘발성 기억 장치의 셀 어레이를 나타낸 등가 회로도를 나타낸다.
도 3 내지 도 9는 도 1a의 비휘발성 기억 장치를 형성하는 방법을 순차적으로 나타내는 공정 사시도들이다.
본 발명은 반도체 장치, 그 형성 방법 및 동작 방법에 관한 것으로 더욱 상세하게는 비휘발성 기억 장치, 그 형성 방법 및 동작 방법에 관한 것이다.
비휘발성 기억 장치 중에서 일반적으로 이이피롬(EEPROM) 셀의 구조는 공통 소오스 라인과 비트라인 사이에 위치하는 1개의 기억 트랜지스터와 1개의 선택 트 랜지스터를 구비한다. 상기 기억 트랜지스터는 전하를 저장하는 부유 게이트와 이를 제어하기 위하여 부유 게이트 상부에 형성되는 제어 게이트, 그리고 기입/소거시 F-N 터널링에 의하여 전하들이 이동하는 경로인 터널 절연막을 갖는다. 상기 선택 트랜지스터는 기입/소거시 비트라인으로부터 인가된 전압을 상기 선택 트랜지스터로 전달하는 역할을 수행한다. 상기 기억 트랜지스터와 상기 선택 트랜지스터는 1 조를 이루어 공통 소오스 라인을 기준으로 대칭적으로 배치된다. 즉, 이웃하는 두개의 기억 트랜지스터는 그 사이에 위치하는 공통 소오스 라인을 공유하도록 배치된다. 선택된 트랜지스터의 기입/소거시 공통 소오스 라인을 공유하는 선택되지 않은 기억 트랜지스터가 기입되거나 소거될 수 있는 오류(disturbance)가 발생할 수 있다. 이로써 문턱 전압의 산포가 불량해진다.
이를 방지하기 위하여, 기억 트랜지스터와 공통 소오스 라인 사이에 또 하나의 선택 트랜지스터를 배치하여 공통 소오스 라인으로부터 인가되는 전압을 제어하는 구조를 고려할 수 있다. 그러나, 이러한 구조는 3개의 트랜지스터가 1 조를 이루므로 셀 집적도를 저하시킨다.
따라서, 본 발명에 따른 기술적 과제는 셀 집적도를 향상시키는 동시에 문턱 전압의 산포를 개선할 수 있는 비휘발성 메모리 장치 및 그 형성 방법 그리고 동작 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치에 서 하나의 기억 트랜지스터가, 부유 게이트와 제어 게이트가 스택을 이루는 상태에서, 상기 부유 게이트의 양측벽을 덮는 측벽 선택 게이트들을 구비하는 것을 특징으로 한다. 상기 측벽 선택 게이트들은 스페이서 형태를 갖는다. 상기 측벽 선택 게이트들이 상기 부유 게이트의 측벽에서 스페이서 형태를 가지므로 셀 집적도를 향상시킬 수 있다. 또한 상기 부유 게이트의 양측벽에 측벽 선택 게이트들이 위치하므로, 비트라인과 공통 소오스 라인으로부터 인가되는 전압을 제어할 수 있어 종래와 같은 기입/소거 오류를 방지할 수 있고 이로써 문턱 전압의 산포를 개선할 수 있다.
좀 더 상세하게, 본 발명에 따른 비휘발성 메모리 장치에 구비된 기억 셀 트랜지스터는 반도체 기판; 상기 기판 상에 차례로 적층된 게이트 절연막, 부유 게이트, 게이트 층간절연막 및 제어 게이트; 및 상기 부유 게이트의 양측벽을 각각 덮으며 상기 반도체 기판과 상기 부유 게이트로부터 절연되는 제 1 및 제 2 측벽 선택 게이트를 구비하되, 상기 제 1 및 제 2 측벽 선택 게이트 중 적어도 하나는 소자 동작시 반도체 기판에 채널을 형성한다.
본 발명의 일 예에 따른 비휘발성 메모리 장치는 반도체 기판 상의 제 1 게이트 절연막; 상기 제 1 게이트 절연막 상의 부유 게이트; 상기 부유 게이트의 상부면과 양측면을 덮는 제 2 게이트 절연막; 상기 부유 게이트의 일 측벽 상의 상기 제 2 게이트 절연막을 덮는 제 1 측벽 선택 게이트; 상기 부유 게이트의 다른 측벽 상의 상기 제 2 게이트 절연막을 덮는 제 2 측벽 선택 게이트; 상기 제 1 측벽 선택 게이트의 측벽, 상기 제 2 게이트 절연막의 상부면 및 상기 제 2 측벽 선택 게 이트의 측벽을 콘포말하게 덮는 게이트 층간절연막; 및 상기 게이트 층간절연막 상에서 상기 부유 게이트와 중첩되되 상기 제 1 측벽 선택 게이트 및 상기 제 2 측벽 선택 게이트 상의 상기 게이트 층간절연막을 노출시키는 제어 게이트를 포함한다.
상기 제 1 및 제 2 측벽 선택 게이트들 하부의 상기 제 1 게이트 절연막은 상기 부유 게이트 하부의 상기 제 1 게이트 절연막 보다 두꺼울 수 있다. 상기 제 1 및 제 2 측벽 선택 게이트들 하부에 상기 제 2 게이트 절연막이 개재될 수 있다. 상기 제 1 및 제 2 측벽 선택 게이트들은 동일한 물질로 이루어지며 스페이서 형태를 갖을 수 있다.
상기 기억 셀 트랜지스터는 상기 제 1 측벽 선택 게이트에 인접하되 상기 부유 게이트와 이격되는 상기 반도체 기판에 형성된 소오스 영역; 및 상기 제 2 측벽 선택 게이트에 인접하되 상기 부유 게이트와 이격되는 상기 반도체 기판에 형성된 드레인 영역을 더 구비할 수 있다.
상기 기억 셀 트랜지스터의 동작 방법은 상기 제 1 게이트 절연막을 통하여 상기 부유 게이트에 전하를 주입하는 소거 단계; 상기 부유 게이트에 저장된 전하에 의한 상기 부유 게이트 하부의 채널 영역의 문턱 전압의 변화를 감지하는 독출 단계; 및 상기 제 2 게이트 절연막을 통하여 상기 부유 게이트에 저장된 전하의 터널링을 유도하는 기입 단계를 구비한다.
상기 소거 단계에서, 상기 소오스 영역에 접지 전압을, 상기 드레인 영역에 바이어스 전압을, 상기 제어 게이트에 소거 전압을, 상기 제 1 및 제 2 측벽 선택 게이트들에 턴온(turn-on) 전압을 인가하여 상기 제 1 게이트 절연막을 통해 열전 하(hot carrier)를 주입한다. 상기 턴온 전압이란, 해당 게이트 하부에 채널을 형성하는 전압을 의미한다.
상기 기입 단계에서, 상기 제 1 및 제 2 측벽 선택 게이트들 중 하나에는 접지 전압을, 다른 하나에는 소거 전압을, 상기 제어 게이트에 접지 전압을 인가하고, 상기 소오스 영역 및 드레인 영역은 부유(floating)시키어 상기 제 2 게이트 절연막을 통해 전하의 터널링을 유도한다.
상기 독출 단계에서, 상기 제 1 및 제 2 측벽 선택 게이트들에는 턴온 전압을, 상기 제어 게이트에는 기준 전압을, 상기 드레인 영역에는 읽기 전압을, 상기 소오스 영역에는 접지 전압을 인가하여 상기 부유 게이트에 저장된 정보를 감지(sensing)한다.
상기 비휘발성 메모리 장치에서 상기 기억 셀 트랜지스터는 복수개로 행 방향 및 열 방향으로 배열될 수 있으며, 이때 행 방향으로 배치된 기억 셀 트랜지스터들의 드레인 영역이 연결되어 비트라인을 구성하고, 열방향으로 배치된 기억 셀 트랜지스터들의 제 1 측벽 선택 게이트들이 제 1 측벽 선택 게이트 라인을 구성하고, 열방향으로 배치된 기억 셀 트랜지스터들의 제 2 측벽 선택 게이트들이 제 2 측벽 선택 게이트 라인을 구성하고, 열방향으로 배치된 기억 셀들의 제어 게이트들이 워드라인을 구성하고, 열 방향으로 배치된 소오스 영역들이 연결되어 공통 소오스 라인을 구성한다. 상기 제 1 측벽 선택 게이트 라인 또는 상기 제 2 측벽 선택 게이트 라인은 소정 개수의 기억 셀 단위로 분리될 수 있다.
상기 비휘발성 메모리 장치를 동작하는데 있어서, 상기 기입 단계, 상기 소 거 단계는 상기 소정 개수의 기억 셀 단위로 진행될 수 있다.
구체적으로 상기 소거 단계에서, 선택된 공통 소오스 라인, 비트 라인 및 워드라인에 각각 접지 전압, 바이어스 전압, 소거 전압을 인가하고, 선택된 제 1 및 제 2 측벽 선택 게이트 라인들에 턴온(turn-on) 전압을 인가하고, 비선택 공통 소오스 라인, 비트 라인, 워드라인 및 제 1 및 제 2 측벽 선택 게이트 라인들에 각각 접지 전압을 인가할 수 있다.
상기 기입 단계에서, 선택된 공통 소오스 라인과 비트 라인은 부유시키고, 선택된 워드라인과 선택된 제 1 및 제 2 측벽 선택 게이트 라인들 중 하나에는 접지 전압을 인가하고 다른 하나에는 소거 전압을 인가하고, 비선택 공통 소오스 라인, 비트 라인, 워드라인 및 제 1 및 제 2 측벽 선택 게이트 라인들에 각각 접지 전압을 인가할 수 있다.
상기 독출 단계에서, 선택된 제 1 및 제 2 측벽 선택 게이트 라인들에는 턴온 전압을 인가하고, 선택된 제어 게이트, 비트라인 및 공통 소오스 라인에는 각각 기준 전압, 읽기 전압, 및 접지 전압을 인가하고, 비선택 공통 소오스 라인, 비트 라인, 워드라인 및 제 1 및 제 2 측벽 선택 게이트 라인들에 각각 접지 전압을 인가할 수 있다.
상기 비휘발성 메모리 장치를 형성하는 방법은 반도체 기판 상에 소자분리막을 형성하여 활성영역을 한정하는 단계; 상기 활성 영역 상에 제 1 게이트 절연막을 형성하는 단계; 상기 제 1 게이트 절연막 상에서 상기 활성 영역과 상기 소자분리막을 가로지르는 부유 게이트 패턴을 형성하는 단계; 상기 부유 게이트 패턴의 상부면과 측벽을 덮는 제 2 게이트 절연막을 형성하는 단계; 상기 부유 게이트 패턴의 양 측벽 상의 상기 제 2 게이트 절연막의 측벽을 덮는 제 1 측벽 선택 게이트 라인 및 제 2 측벽 선택 게이트 라인을 형성하는 단계; 상기 소자분리막 상의 상기 제 2 게이트 절연막 및 상기 부유 게이트 패턴을 제거하는 동시에 상기 활성 영역 상에 부유 게이트를 형성하는 단계; 게이트 층간절연막을 콘포말하게 형성하는 단계; 및 상기 제 1 측벽 선택 게이트 라인 및 상기 제 2 측벽 선택 게이트 라인 사이에 위치하는 상기 게이트 층간절연막을 덮는 제어 게이트 라인을 형성하는 단계를 구비한다.
상기 제어 게이트 라인을 형성하는 단계는, 상기 제 1 측벽 선택 게이트 라인 및 상기 제 2 측벽 선택 게이트 라인 사이의 상기 게이트 층간절연막을 노출시키는 개구부를 구비하는 희생막을 상기 게이트 층간절연막 상에 형성하는 단계; 제어게이트막을 형성하여 상기 개구부를 채우는 단계; 평탄화 공정으로, 상기 희생막 상의 상기 제어 게이트막을 제거하고 상기 희생막을 노출시키는 동시에 상기 개구부 안에 제어 게이트 라인을 형성하는 단계; 및 상기 희생막을 제거하는 단계를 구비할 수 있다.
상기 제 1 측벽 선택 게이트 라인 및 상기 제 2 측벽 선택 게이트 라인을 형성하는 단계는, 측벽 선택 게이트막을 콘포말하게 형성하는 단계; 및 상기 측벽 선택 게이트막에 대해 이방성 식각 공정을 진행하는 단계를 구비할 수 있다.
상기 방법은 상기 제어 게이트 라인의 양측벽 및 상기 게이트 층간절연막의 측벽을 덮는 스페이서를 형성하는 단계; 및 상기 스페이서와 상기 제어 게이트 라 인을 이온주입 마스크로 이용하여 상기 활성 영역에 소오스 영역/드레인 영역을 형성하는 단계를 더 구비할 수 있다.
상기 제 1 및 제 2 게이트 절연막은 열산화막으로 형성될 수 있으며, 상기 게이트 층간절연막은 질화막과 산화막의 이중막으로 형성될 수 있다.
이하 본발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 막이 다른 막 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 막이 개재될 수도 있다.
도 1a는 본 발명의 일 예에 따른 비휘발성 기억 장치의 사시도를 나타낸다. 도 1b는 도 1a를 I-I'선으로 자른 단면도를 나타낸다. 도 1c는 도 1a를 II-II'선으로 자른 단면도를 나타낸다. 도 1d는 도 1a를 III-III'선으로 자른 단면도를 나타낸다.
도 1a 내지 1d를 참조하면, 웰(2)이 형성된 반도체 기판(1)에 소자분리막(3)이 위치하여 활성 영역을 정의한다. 상기 활성 영역의 반도체 기판(1) 상에 제 1 게이트 절연막(5)이 형성되고, 상기 제 1 게이트 절연막(5) 상에 서로 이격된 복수개의 부유 게이트(7a)들이 위치한다. 상기 부유 게이트(7a)는 상기 소자분리막(3) 상에 위치하지 않는다. 상기 부유 게이트(7a)의 상부면과 양 측벽은 제 2 게이트 절연막(9)으로 덮인다. 상기 제 2 게이트 절연막(9)은 연장되어 상기 부유 게이트(7a)에 인접한 상기 제 1 게이트 절연막(5)을 덮을 수 있다. 상기 제 1 게이트 절연막(5)과 상기 제 2 게이트 절연막(9)은 CVD와 같은 증착 공정에 의한 산화막 또는 열산화막으로 형성된다. 상기 제 1 및 제 2 게이트 절연막(5,9)들이 상기 열산화막으로 형성될 경우, 둘 사이의 경계가 불분명하여, 상기 부유 게이트(7a)에 인접한 상기 제 1 게이트 절연막(5)이 두꺼운 단일막으로 이루어진 것으로도 보일 수 있다.
계속해서, 도 1a 내지 1d를 참조하면, 상기 부유 게이트(7a)들의 양측에 위치하는 상기 제 2 게이트 절연막(9)의 측벽을 덮는 제 1 측벽 선택 게이트 라인(11a) 및 제 2 측벽 선택 게이트 라인(11b)은 상기 활성 영역과 상기 소자분리막들(3)을 II-II'선 방향으로 가로지른다. 실리콘 질화막(13)과 실리콘 산화막(15)의 이중막으로 이루어지는 게이트 층간절연막(16)은 상기 제 1 및 제 2 측벽 선택 게이트 라인들(11a, 11b)의 측벽들, 상기 소자분리막(3)을 사이에 두는 두 부유 게이트(7a)들의 마주보는 측벽들, 상기 두개의 부유 게이트(7a)들 사이에 위치하는 상기 소자분리막(3)의 상부면, 그리고 상기 제 1 및 제 2 측벽 선택 게이트 라인들(11a, 11b)에 인접하는 상기 제 2 게이트 절연막(9)을 덮는다. 그리고 상기 부유 게이트(7a)들의 상부면을 덮으며 상기 제 1 및 제 2 측벽 선택 게이트 라인들(11a, 11b)과 평행하게 달리도록 워드라인(19)이 배치된다. 상기 워드라인(19)은 상기 제 1 및 제 2 측벽 선택 게이트 라인들(11a, 11b)과 중첩되지 않는다. 상기 워드라인(19)의 측벽 및 상기 게이트 층간절연막(16)의 측벽은 스페이서(21)로 덮인다. 그리고 상기 제 1 및 제 2 측벽 선택 게이트 라인들(11a, 11b)에 인접하는 상기 반도체 기판(1)에 소오스 영역(23a)과 드레인 영역(23b)이 형성된다.
계속해서, 상기 하나의 부유 게이트(7a)와 이에 인접하는 소오스 영역(23a), 드레인 영역(23b), 제 1 및 제 2 측벽 선택 게이트 라인들(11a, 11b) 및 워드라인(19)은 본 발명에 따른 하나의 기억 셀 트랜지스터를 구성한다. 여기서, 상기 제 1 및 제 2 측벽 선택 게이트 라인들(11a, 11b)은 각각 제 1 측벽 선택 게이트와 제 2 측벽 선택 게이트로도 명명될 수 있다. 상기 워드라인(19)은 제어 게이트로도 명명될 수 있다. 도 1a 및 도 1c에서는 두개의 부유 게이트(7a)들이 도시되므로, 두개의 기억 셀 트랜지스터들을 개시하는 것과 같다. 도시하지는 않았지만, 상기 기억 셀 트랜지스터들은 상기 소오스 영역(23a)과 상기 드레인 영역(23b)에 대칭적으로 반복적으로 배치된다. 그리고 II-II' 선 방향으로는 소정 갯수의 동일한 기억 셀 트랜지스터들이 반복된다.
계속해서, 도 1a 내지 도 1d에 도시된 기억 셀 트랜지스터의 동작 방법을 도 1b를 참조하여 설명하기로 한다. 상기 동작 방법은 상기 제 1 게이트 절연막(5)을 통하여 상기 부유 게이트(7a)에 전하를 주입하는 소거 단계, 상기 부유 게이트(7a)에 저장된 전하에 의한 상기 부유 게이트(7a) 하부의 채널 영역의 문턱 전압의 변화를 감지하는 독출 단계, 및 상기 제 2 게이트 절연막(9)을 통하여 상기 부유 게이트(7a)에 저장된 전하의 터널링을 유도하는 기입 단계를 구비한다. 본 명세서에서 상기 소거 단계와 상기 기입 단계를 위와 같이 정의하나, 이에 대한 의미는 서 로 뒤바뀔 수 있다. 즉, 상기 제 1 게이트 절연막(5)을 통하여 상기 부유 게이트(7a)에 전하를 주입하는 것을 기입 단계로, 그리고 상기 제 2 게이트 절연막(9)을 통하여 상기 부유 게이트(7a)에 저장된 전하의 터널링을 유도하는 것을 소거 단계로 정할 수 있다. 이는 소거와 기입의 기준을 어떤 것으로 설정하느냐에 따른 단순한 차이에 불과하다.
구체적으로, 도 1b를 참조하면, 상기 기억 셀 트랜지스터를 소거, 기입 및 독출할 때, 상기 소오스 영역(23a), 상기 드레인 영역(23b), 상기 제 1 및 제 2 측벽 선택 게이트 라인들(11a, 11b), 그리고 상기 워드라인(19)에 각각 인가하는 소오스 전압(VS), 비트라인 전압(VBL), 제 1 선택 전압(VSL1), 제 2 선택 전압(VSL2), 그리고 워드라인 전압(VWL)은 예를 들면 아래의 표 1과 같은 값들을 갖을 수 있다.
| VSL1 | VSL2 | VWL | VBL | VS | |
| 소거 단계 | 2V | 2V | 16V | 0.4V | 0V |
| 기입 단계 | 0V | 16V | 0V | 부유(floating) | 부유(floating) |
| 독출 단계 | 2V | 2V | 기준전압(Vcc) | 0.6V | 0V |
표 1을 참조하면, 소거 단계에서는, 상기 소오스 영역(23a), 상기 드레인 영역(23b), 상기 제 1 및 제 2 측벽 선택 게이트 라인들(11a, 11b), 그리고 상기 워드라인(19)에 각각 접지전압인 OV, 바이어스 전압인 0.4V, 턴온 전압인 2V 그리고 소거 전압인 16V를 인가한다. 이로써, 열전자(hot carrier)가 상기 제 1 게이트 절연막(5)을 통해 화살표 ①의 방향을 따라 주입된다. 이러한 방식은 스택형 비휘발성 메모리 장치의 소거 방식과는 다르다.
기입 단계에서는, 상기 워드라인(19)에 접지 전압인 0V를 인가하고, 상기 소오스 영역(23a) 및 드레인 영역(23b)은 부유(floating)시킨다. 그리고 상기 제 1 및 제 2 측벽 선택 게이트 라인들(11a, 11b) 중 하나에는 접지 전압인 0V를, 그리고 다른 하나에는 기입 전압인 16V를 인가한다. 만약, 상기 제 1 측벽 선택 게이트라인(11a)에 기입 전압이 인가되고 상기 제 2 측벽 선택 게이트 라인(11b)에 접지 전압이 인가되면, 화살표 ②의 방향을 따라 상기 제 2 게이트 절연막(5)을 통해 전하가 터널링 된다. 반대로 상기 제 2 측벽 선택 게이트라인(11b)에 기입 전압이 인가되고 상기 제 1 측벽 선택 게이트 라인(11a)에 접지 전압이 인가되면, 화살표 ③의 방향을 따라 상기 제 2 게이트 절연막(5)을 통해 전하가 터널링 된다.
상기 기입 단계에서, 부유 게이트(7a)를 사이에 두고 기입이 이루어지는 측벽 선택 게이트 라인의 반대편에 접지 전압이 인가되는 다른 측벽 선택 게이트 라인이 위치하므로, 반대편에 접지 전압이 인가되는 다른 측벽 선택 게이트 라인이 없는 경우에 비하여, 상기 부유 게이트(7a) 내부의 부유 전압이 많이 상승되지 못한다. 이로써 기입 전압과 상기 부유 전압 사이의 차가 커지므로, 기입(program) 효율이 증가한다.
한편, 독출 단계에서는 상기 제 1 및 제 2 측벽 선택 게이트 라인들(11a, 11b)에는 턴온 전압인 2V를, 상기 워드라인(19)에는 기준 전압(Vcc)을, 상기 드레인 영역(23b)에는 읽기 전압(0.6V)을, 그리고 상기 소오스 영역(23a)에는 접지 전압인 0V를 인가하여 상기 부유 게이트(23a)에 전하의 저장 유무에 따른 데이타(정보)를 감지(sensing)한다.
도 2는 본 발명의 일 예에 따른 비휘발성 기억 장치의 셀 어레이를 나타낸 등가 회로도를 나타낸다.
도 1a 및 도 2를 참조하면, 상기 기억 장치의 어레이는 행방향 및 열방향으로 배열된 복수개의 단위 기억 셀들로 구성된다. 각각의 기억 셀들은 양방향에서 인접하는 다른 기억 셀들과 각각 소오스 영역(S, 23a)들과 드레인 영역(D, 23b)들을 공유한다. 따라서 이웃한 기억 셀들은 행방향으로 대칭적으로 배치된다. 상기 단위 기억 셀들은 소오스 영역 (S, 23a) 및 드레인 영역 (D, 23b) 사이에 정의되는 채널 영역 상의 부유 게이트(7a), 상기 부유 게이트(7a) 양측의 측벽 선택 게이트들(11a, 11b)인 측벽 선택 게이트 라인들(SL11, SL12, SL13, SL14, SL15, SL16, SL117, SL18, SL21, SL22, SL23, SL24), 및 상기 부유 게이트(7a) 상부의 제어 게이트인 워드라인(WL1, WL2, WL3, WL4)을 포함한다. 상기 단위 기억 셀들의 소오스 영역(S)이 열방향으로 연결되어 공통 소오스 라인(CSL1, CSL2)을 구성하고, 상기 드레인 영역들은 행방향으로 연결되어 복수개의 비트라인들(BL1~BL12)을 구성한다.
계속해서, 상기 단위 기억 셀들의 측벽 선택 게이트들 및 제어 게이트들은 열방향으로 연결되어 각각 제 1 측벽 선택 게이트 라인(SL11, SL12, SL13, SL14, SL15, SL16, SL117, SL18)과 제 2 측벽 선택 게이트 라인(SL21, SL22, SL23, SL24), 워드라인(WL1, WL2, WL3, WL4)을 구성한다. 본 실시예에서, 상기 제 1 측벽 선택 게이트 라인(SL11, SL12, SL13, SL14, SL15, SL16, SL117, SL18)은 소정 갯수, 예를 들면 1바이트(byte)인 8개의 기억 셀 트랜지스터들의 제 1 측벽 선택 게이트들을 연결하도록 분리된다.
상기 제 2 측벽 선택 게이트 라인들이 상기 제 1 측벽 선택 게이트 라인들처럼 소정 갯수의 기억 셀 단위로 분리될 수 있다. 그리고 이때 상기 제 1 측벽 선택 게이트 라인들은 기억 셀 단위로 분리되지 않고 연속적으로 연결될 수 있다.
이러한 셀 어레이 구조는 상기 제 1 측벽 선택 게이트 라인들을 공유하는 기억 셀들의 선택적인 기입을 가능하게 한다. 셀 어레이로 구성된 이 소자의 동작은 각 단위셀을 선택하여 소거 및 독출하고 소정 개수의 단위셀들을 선택적으로 기입한다.
소거 단계에서, 상기 선택된 기억 셀(A)에 연결되는 선택 공통 소오스 라인(CSL1), 선택 비트라인(BL1), 선택 제 1 측벽 선택 게이트 라인(SL11), 선택 제 2 측벽 선택 게이트 라인(SL21), 및 선택 워드라인(WL1)에 예를 들면 표 1에 개시된 각각 접지 전압, 바이어스 전압, 턴온 전압, 턴온 전압 및 소거 전압을 인가하고, 선택되지 않은 다른 공통 소오스 라인(CSL2), 비트라인(BL2~BL12), 제 1 및 제 2 측벽 선택 게이트 라인들(SL12, SL13, SL14, SL15, SL16, SL117, SL18, SL22, SL23, SL24)과 워드라인(WL2, WL3, WL4)에는 접지 전압인 0V를 인가하여 해당 기억 셀(A)의 부유 게이트(7a)에 열전하를 주입하여 소거한다.
상기 소거 단계에서, 열방향을 따라 상기 선택된 기억셀(A)의 하부에 위치하는 기억셀은 비트라인(BL2)와 워드라인(WL1), 측벽 선택 게이트 라인들(SL11, SL21) 및 공통 소오스 라인(CSL1)으로 이루어진다. 이 경우, 상기 워드라인(WL1), 측벽 선택 게이트 라인들(SL11, SL21) 및 공통 소오스 라인(CSL1)에는 위와 상기 선택된 기억셀(A)과 동일한 전압이 인가되지만, 상기 비트라인(BL2)에는 접지 전압이 인가되므로 열방향을 따라 상기 선택된 기억셀(A)의 하부에 위치하는 기억셀은 열전하가 주입되지 않아 소거되지 않는다.
상기 소거 단계에서, 행방향을 따라 상기 선택된 기억셀(A)에 대향되는 기억셀은 비트라인(BL1), 워드라인(WL2), 측벽 선택 게이트 라인들(SL22, SL12) 및 공통 소오스 라인(CSL1)으로 이루어진다. 이 경우, 상기 비트라인(BL1)에는 상기 선택된 기억셀(A)과 동일한 바이어스 전압이 인가되지만, 상기 워드라인(WL2), 측벽 선택 게이트 라인들(SL22, SL12) 및 공통 소오스 라인(CSL1)은 접지 전압인 0V가 인가되므로 행방향을 따라 상기 선택된 기억셀(A)에 대향되는 기억셀은 소거되지 않는다.
기입 단계에서, 예를 들면 선택된 1 바이트(byte)의 기억 셀들에 연결된 제 1 측벽 선택 게이트 라인(SL11)에 기입 전압인 16V가 인가된다. 그리고 공통 소오스 라인(CSL1, CSL2)들 및 상기 비트라인들(BL1~BL12)은 부유되고, 워드라인들(WL1~WL4), 선택되지 않은 제 1 및 제 2 측벽 선택 게이트 라인들 (SL12, SL13, SL14, SL15, SL16, SL117, SL18, SL21, SL22, SL23, SL24)에는 접지 전압인 0V가 인가된다. 이로써, 1바이트 단위의 기억셀들을 한꺼번에 기입할 수 있다.
상기 기입 단계에서, 열방향을 따라 상기 선택된 1 바이트(byte)의 기억 셀들의 하부에 위치하는 기억셀들은 비트라인(BL9~BL12)와 워드라인(WL1), 측벽 선택 게이트 라인들(SL15, SL21) 및 공통 소오스 라인(CSL1)으로 이루어진다. 이 경우, 상기 워드라인(WL1), 제 2 측벽 선택 게이트 라인(SL21) 및 공통 소오스 라인(CSL1)에는 위와 상기 선택된 1 바이트(byte)의 기억 셀들과 동일한 전압이 인가되지만, 상기 비트라인(BL9~12)과 제 1 측벽 선택 게이트 라인(SL15)에는 접지 전압이 인가되므로, 열방향을 따라 상기 선택된 1 바이트(byte)의 기억 셀들의 하부에 위치하는 기억셀들은 기입되지 않는다.
상기 기입 단계에서, 행방향을 따라 상기 선택된 1 바이트(byte)의 기억 셀들에 대향되는 기억셀들은 비트라인(BL1~BL8)와 워드라인(WL2), 측벽 선택 게이트 라인들(SL12, SL22) 및 공통 소오스 라인(CSL1)으로 이루어진다. 이 경우, 상기 공통 소오스 라인(CSL1)과 상기 비트라인들(BL1~BL8)에는 상기 선택된 1 바이트(byte)의 기억 셀들과 동일한 전압이 인가되지만, 상기 워드라인(WL2), 측벽 선택 게이트 라인들(SL22, SL12)은 접지 전압인 0V가 인가되므로 상기 선택된 1 바이트(byte)의 기억 셀들에 대향되는 기억셀들은 기입되지 않는다.
상기 기입 및 소거 단계에서, 측벽 선택 게이트 라인들에 의해 이웃하는 기억 셀이 기입 되거나 소거되는 것이 방지될 수 있다. 이로써 셀들의 문턱 전압 산포를 개선할 수 있다.
본 실시예에서는 8개인 1바이트 단위로 설명하였지만, 상기 제 1 측벽 선택 게이트 라인(SL11, SL12, SL13, SL14, SL15, SL16, SL117, SL18)들을 분류하기에 따라서 비트 단위 또는 1페이지 단위로 기입 단계를 동시에 수행할 수 있다. 이때, 상기 제 1 측벽 선택 게이트 라인에 의해 기입 단위를 분류하므로 종래의 N 타입의 웰을 필요로 하지 않을 수 있다.
도 3 내지 도 9는 도 1a의 비휘발성 기억 장치를 형성하는 방법을 순차적으로 나타내는 공정 사시도들이다.
도 3을 참조하면, 반도체 기판(1)에 웰(2)을 형성한다. 예를 들면, 상기 반도체 기판(1)은 저농도의 P타입의 불순물로 도핑될 수 있고, 상기 웰(2)은 고농도의 P 타입의 불순물로 도핑되어 형성될 수 있다. 상기 웰(2)이 형성된 상기 반도체 기판(1)에 소자분리막(3)을 형성하여 활성 영역을 한정한다. 상기 소자분리막(3)은 일반적인 얕은 트렌치 격리(Shallow trench isolation) 방법으로 형성될 수 있다.
도 4를 참조하면, 상기 활성 영역의 상기 반도체 기판(1) 상에 제 1 게이트 절연막(5)을 형성한다. 상기 제 1 게이트 절연막(5)은 화학기상증착(CVD)과 같은 증착 공정을 이용하여 CVD 산화막 또는 열산화 공정에 의한 열산화막으로 형성된다. 상기 제 1 게이트 절연막(5)이 형성된 상기 반도체 기판(1)의 전면 상에 부유 게이트막(미도시)을 형성한다. 상기 부유 게이트막은 예를 들면 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 제 1 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 상기 부유 게이트막(미도시)을 식각하여 상기 활성 영역과 상기 소자분리막(3)을 가로지르는 부유 게이트 패턴(7)을 형성한다.
도 5를 참조하면, 상기 부유 게이트 패턴(7)이 형성된 상기 반도체 기판(1) 상에 제 2 게이트 절연막(9)을 형성한다. 상기 제 2 게이트 절연막(9)은 화학기상증착(CVD)과 같은 증착 공정을 이용하여 CVD 산화막 또는 열산화 공정에 의한 열산화막으로 형성된다. 상기 부유 게이트 패턴(7)의 양측의 상기 제 1 및 제 2 게이트 절연막(5, 9)에 의해 후속으로 소거 동작시 전하가 상기 측벽 선택 게이트 라인들(11a, 11b) 쪽으로 이동되는 것을 막을 수 있다. 상기 반도체 기판(1) 상에 측벽 선택 게이트막(미도시)을 콘포말하게 형성하고 이방성으로 식각하여 상기 부유 게이트 패턴(7)의 양측에서 상기 제 2 게이트 절연막(9)의 측벽을 각각 덮는 제 1 측벽 선택 게이트 라인(11a) 및 제 2 측벽 선택 게이트 라인(11b)을 형성한다. 상기 측벽 선택 게이트막(미도시)은 예를 들면 불순물이 도핑된 폴리실리콘으로 형성할 수 있다. 상기 측벽 선택 게이트 라인들(11a, 11b)이 이방성 식각 공정에 의한 스페이서 형태로 형성되므로 형성 공정이 간단하며 셀 집적도를 향상시킬 수 있다.
도 6을 참조하면, 상기 소자 분리막(3) 상의 상기 제 2 게이트 절연막(9)을 노출시키는 개구부(미도시)를 갖는 제 2 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 상기 개구부(미도시)에 의해 노출된 상기 제 2 게이트 절연막(9)과 그 하부의 상기 부유 게이트 패턴(7)을 연속적으로 식각하여 상기 소자분리막(3)을 노출시키는 동시에 서로 이격된 복수개의 부유 게이트(7a)들을 형성한다. 이때 상기 제 1 및 제 2 측벽 선택 게이트 라인들(11a, 11b)은 식각되지 않는다. 상기 제 2 포토레지스트 패턴(미도시)을 제거한다.
도 7을 참조하면, 상기 복수개의 부유 게이트(7a)들이 형성된 상기 반도체 기판(1)의 전면 상에 게이트 층간절연막(16)을 콘포말하게 적층한다. 상기 게이트 층간절연막(16)은 실리콘질화막(13)과 실리콘산화막(15)을 차례로 적층함으로써 형성될 수 있다.
도 8을 참조하면, 상기 반도체 기판(1)의 전면 상에 희생막(17)을 형성한다. 상기 희생막(17)은 예를 들면 실리콘 산화 질화막 또는 실리콘 질화막으로 형성될 수 있다. 상기 희생막(17)을 패터닝하여 상기 측벽 선택 게이트 라인들(11a, 11b) 사이의 상기 게이트 층간절연막(16)을 노출시키는 그루브(groove, 18)를 형성한다. 상기 반도체 기판(1)의 전면 상에 제어 게이트막(미도시)을 적층하여 상기 그루브(18)를 채운다. 그리고 상기 제어 게이트막(미도시)에 대해 평탄화 공정을 진행하여 상기 희생막(17)의 상부를 노출시키는 동시에 상기 그루브(18) 안에 워드라인(19)을 형성한다. 상기 제어 게이트막은 예를 들면 불순물이 도핑된 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 텅스텐 질화막을 구비하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다.
도 9를 참조하면, 상기 희생막(17)을 선택적으로 제거하여 상기 게이트 층간절연막(16) 상에서 상기 워드라인(19)의 측벽을 노출시킨다. 상기 희생막(17)은 예를 들면 인산 또는 질산을 이용하는 습식 식각 공정으로 제거될 수 있다.
후속으로, 도 1a를 참조하면, 상기 반도체 기판(1)의 전면 상에 스페이서막(미도시)을 콘포말하게 형성하고 이방성 식각하여 상기 워드라인(19) 및 상기 게이트 층간절연막(16)의 측벽을 덮는 스페이서(21)를 형성한다. 그리고 상기 스페이서(21)와 상기 워드라인(19)을 이온주입 마스크로 이용하여 상기 반도체 기판(1)에 소오스 영역(23a) 및 드레인 영역(23b)을 형성한다.
따라서, 본 발명에 따른 비휘발성 메모리 장치, 그 형성 방법 및 동작 방법에 따르면, 하나의 기억 트랜지스터가, 부유 게이트와 제어 게이트가 스택을 이루는 상태에서, 상기 부유 게이트의 양측벽을 덮는 측벽 선택 게이트들을 구비하므 로, 셀의 집적도를 향상시키는 동시에 종래와 같은 기입/소거 오류를 방지할 수 있다. 이로써 문턱 전압의 산포를 개선할 수 있다.
Claims (20)
- 반도체 기판 상의 제 1 게이트 절연막;상기 제 1 게이트 절연막 상의 부유 게이트;상기 부유 게이트의 상부면과 양측면을 덮는 제 2 게이트 절연막;상기 부유 게이트의 일 측벽 상의 상기 제 2 게이트 절연막을 덮는 제 1 측벽 선택 게이트;상기 부유 게이트의 다른 측벽 상의 상기 제 2 게이트 절연막을 덮는 제 2 측벽 선택 게이트;상기 제 1 측벽 선택 게이트, 상기 제 2 게이트 절연막 및 상기 제 2 측벽 선택 게이트 상의 게이트 층간절연막;상기 게이트 층간절연막 상에서 상기 부유 게이트와 중첩되되 상기 제 1 측벽 선택 게이트 및 상기 제 2 측벽 선택 게이트 상의 상기 게이트 층간절연막을 노출시키는 제어 게이트;상기 제 1 측벽 선택 게이트에 인접하되 상기 부유 게이트와 이격되는 상기 반도체 기판에 형성된 소오스 영역; 및상기 제 2 측벽 선택 게이트에 인접하되 상기 부유 게이트와 이격되는 상기 반도체 기판에 형성된 드레인 영역을 포함하며,상기 부유 게이트의 상부면과 마주보는 상기 제어 게이트의 하부면은 상기 제 1 및 제 2 측벽 선택 게이트들의 상부면보다 높은 기억 셀 트랜지스터를 구비하는 비휘발성 기억 장치.
- 제 1 항에 있어서,상기 제 1 및 제 2 측벽 선택 게이트들 하부의 상기 제 1 게이트 절연막은 상기 부유 게이트 하부의 상기 제 1 게이트 절연막 보다 두꺼운 것을 특징으로 하는 비휘발성 기억 장치.
- 제 1 항에 있어서,상기 제 1 및 제 2 측벽 선택 게이트들 하부에 상기 제 2 게이트 절연막이 개재되는 것을 특징으로 하는 비휘발성 기억 장치.
- 제 1 항에 있어서,상기 제 1 및 제 2 측벽 선택 게이트들은 동일한 물질로 이루어지며 스페이서 형태를 갖는 것을 특징으로 하는 비휘발성 기억 장치.
- 제 4 항에 있어서,상기 기억 셀 트랜지스터는 복수개로 행 방향 및 열 방향으로 배열되고,행 방향으로 배치된 기억 셀 트랜지스터들의 드레인 영역이 연결되어 비트라인을 구성하고,열방향으로 배치된 기억 셀 트랜지스터들의 제 1 측벽 선택 게이트들이 제 1 측벽 선택 게이트 라인을 구성하고,열방향으로 배치된 기억 셀 트랜지스터들의 제 2 측벽 선택 게이트들이 제 2 측벽 선택 게이트 라인을 구성하고,열방향으로 배치된 기억 셀들의 제어 게이트들이 워드라인을 구성하고, 열 방향으로 배치된 소오스 영역들이 연결되어 공통 소오스 라인을 구성하는 것을 특징으로 하는 비휘발성 기억 장치.
- 제 5 항에 있어서,상기 제 1 측벽 선택 게이트 라인 또는 상기 제 2 측벽 선택 게이트 라인은 소정 개수의 기억 셀 단위로 분리되는 것을 특징으로 하는 비휘발성 메모리 기억 장치.
- 반도체 기판 상에 소자분리막을 형성하여 활성영역을 한정하는 단계;상기 활성 영역 상에 제 1 게이트 절연막을 형성하는 단계;상기 제 1 게이트 절연막 상에서 상기 활성 영역과 상기 소자분리막을 가로지르는 부유 게이트 패턴을 형성하는 단계;상기 부유 게이트 패턴의 상부면과 측벽을 덮는 제 2 게이트 절연막을 형성하는 단계;상기 부유 게이트 패턴의 양 측벽 상의 상기 제 2 게이트 절연막의 측벽을 덮는 제 1 측벽 선택 게이트 라인 및 제 2 측벽 선택 게이트 라인을 형성하는 단계;상기 소자분리막 상의 상기 제 2 게이트 절연막 및 상기 부유 게이트 패턴을 제거하여 상기 활성 영역 상에 부유 게이트를 형성하는 단계;게이트 층간절연막을 콘포말하게 형성하는 단계; 및상기 제 1 측벽 선택 게이트 라인 및 상기 제 2 측벽 선택 게이트 라인 사이에 위치하는 상기 게이트 층간절연막을 덮는 제어 게이트 라인을 형성하는 단계를 구비하는 비휘발성 기억 장치의 형성 방법.
- 제 7 항에 있어서,상기 제어 게이트 라인을 형성하는 단계는,상기 제 1 측벽 선택 게이트 라인 및 상기 제 2 측벽 선택 게이트 라인 사이의 상기 게이트 층간절연막을 노출시키는 개구부를 구비하는 희생막을 상기 게이트 층간절연막 상에 형성하는 단계;상기 개구부를 채우는 제어게이트막을 형성하는 단계;평탄화 공정으로, 상기 희생막 상의 상기 제어 게이트막을 제거하고 상기 희생막을 노출시키는 동시에 상기 개구부 안에 제어 게이트 라인을 형성하는 단계; 및상기 희생막을 제거하는 단계를 구비하는 것을 특징으로 하는 비휘발성 기억 장치의 형성 방법.
- 제 7 항에 있어서,상기 제 1 측벽 선택 게이트 라인 및 상기 제 2 측벽 선택 게이트 라인을 형 성하는 단계는,상기 제 2 게이트 절연막 상에 측벽 선택 게이트막을 콘포말하게 형성하는 단계; 및상기 측벽 선택 게이트막에 대해 이방성 식각 공정을 진행하는 단계를 구비하는 것을 특징으로 하는 비휘발성 기억 장치의 형성 방법.
- 제 7 항에 있어서,상기 제어 게이트 라인의 양측벽 및 상기 게이트 층간절연막의 측벽을 덮는 스페이서를 형성하는 단계;상기 스페이서와 상기 제어 게이트 라인을 이온주입 마스크로 이용하여 상기 활성 영역에 소오스 영역/드레인 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 기억 장치의 형성 방법.
- 제 7 항에 있어서,상기 제 1 및 제 2 게이트 절연막은 열산화막으로 형성되며,상기 게이트 층간절연막은 질화막과 산화막의 이중막으로 형성되는 것을 특징으로 하는 비휘발성 기억 장치의 형성 방법.
- 반도체 기판 상의 제 1 게이트 절연막, 상기 제 1 게이트 절연막 상의 부유 게이트, 상기 부유 게이트의 상부면과 양측면을 덮는 제 2 게이트 절연막, 상기 부유 게이트의 일 측벽 상의 상기 제 2 게이트 절연막을 덮는 제 1 측벽 선택 게이트, 상기 부유 게이트의 다른 측벽 상의 상기 제 2 게이트 절연막을 덮는 제 2 측벽 선택 게이트, 상기 제 1 측벽 선택 게이트의 측벽, 상기 제 2 게이트 절연막의 상부면 및 상기 제 2 측벽 선택 게이트의 측벽을 콘포말하게 덮는 게이트 층간절연막, 및 상기 게이트 층간절연막 상에서 상기 부유 게이트와 중첩되되 상기 제 1 측벽 선택 게이트 및 상기 제 2 측벽 선택 게이트 상의 상기 게이트 층간절연막을 노출시키는 제어 게이트를 구비하며, 상기 부유 게이트의 상부면과 마주보는 상기 제어 게이트의 하부면은 상기 제 1 및 제 2 측벽 선택 게이트들의 상부면보다 높은 기억 셀 트랜지스터를 구비하는 비휘발성 기억 장치의 동작 방법에 있어서,상기 제 1 게이트 절연막을 통하여 상기 부유 게이트에 전하를 주입하는 소거 단계;상기 부유 게이트에 저장된 전하에 의한 상기 부유 게이트 하부의 채널 영역의 문턱 전압의 변화를 감지하는 독출 단계; 및상기 제 2 게이트 절연막을 통하여 제 1 및 제 2 측벽 선택 게이트 라인들 중 하나로 상기 부유 게이트에 저장된 전하의 터널링을 유도하는 기입 단계를 구비하는 비휘발성 기억 장치의 동작 방법.
- 제 12 항에 있어서,상기 비휘발성 기억 셀 트랜지스터가 행 방향 및 열 방향으로 배열되고, 행 방향으로 배치된 기억 셀 트랜지스터들의 드레인 영역이 연결되어 비트라인을 구성하고, 열방향으로 배치된 기억 셀 트랜지스터들의 제 1 측벽 선택 게이트들이 제 1 측벽 선택 게이트 라인을 구성하고, 열방향으로 배치된 기억 셀 트랜지스터들의 제 2 측벽 선택 게이트들이 제 2 측벽 선택 게이트 라인을 구성하고, 열방향으로 배치된 기억 셀들의 제어 게이트들이 워드라인을 구성하고, 열 방향으로 배치된 소오스 영역들이 연결되어 공통 소오스 라인을 구성하며,상기 제 1 측벽 선택 게이트 라인 또는 상기 제 2 측벽 선택 게이트 라인은 소정 개수의 기억셀 트랜지스터 단위로 분리되고,상기 기입 단계, 상기 소거 단계는 상기 소정 개수의 기억 셀 트랜지스터 단위로 진행되는 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
- 제 12 항 또는 제 13 항에 있어서,상기 소거 단계에서,상기 소오스 영역에 접지 전압을, 상기 드레인 영역에 바이어스 전압을, 상기 제어 게이트에 소거 전압을, 상기 제 1 및 제 2 측벽 선택 게이트들에 턴온(turn-on) 전압을 인가하여 상기 제 1 게이트 절연막을 통해 열전하(hot carrier)를 주입하는 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
- 제 12 항 또는 제 13 항에 있어서,상기 기입 단계에서,상기 제 1 및 제 2 측벽 선택 게이트들 중 하나에는 접지 전압을, 다른 하나에는 소거 전압을, 상기 제어 게이트에 접지 전압을 인가하고, 상기 소오스 영역 및 드레인 영역은 부유(floating)시키어 상기 제 2 게이트 절연막을 통해 전하의 터널링을 유도하는 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
- 제 12 항 또는 제 13 항에 있어서,상기 독출 단계에서,상기 제 1 및 제 2 측벽 선택 게이트들에는 턴온 전압을, 상기 제어 게이트에는 기준 전압을, 상기 드레인 영역에는 읽기 전압을, 상기 소오스 영역에는 접지 전압을 인가하여 상기 부유 게이트에 저장된 정보를 감지(sensing)하는 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
- 제 13 항에 있어서,상기 소거 단계에서,선택된 공통 소오스 라인, 비트 라인 및 워드라인에 각각 접지 전압, 바이어스 전압, 소거 전압을 인가하고, 선택된 제 1 및 제 2 측벽 선택 게이트 라인들에 턴온(turn-on) 전압을 인가하고,비선택 공통 소오스 라인, 비트 라인, 워드라인 및 제 1 및 제 2 측벽 선택 게이트 라인들에 각각 접지 전압을 인가하는 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
- 제 13 항에 있어서,상기 기입 단계에서,선택된 공통 소오스 라인과 비트 라인은 부유시키고, 선택된 워드라인과 선택된 제 1 및 제 2 측벽 선택 게이트 라인들 중 하나에는 접지 전압을 인가하고 다른 하나에는 소거 전압을 인가하고,비선택 공통 소오스 라인, 비트 라인, 워드라인 및 제 1 및 제 2 측벽 선택 게이트 라인들에 각각 접지 전압을 인가하는 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
- 제 13 항에 있어서,상기 독출 단계에서,선택된 제 1 및 제 2 측벽 선택 게이트 라인들에는 턴온 전압을 인가하고, 선택된 제어 게이트, 비트라인 및 공통 소오스 라인에는 각각 기준 전압, 읽기 전압, 및 접지 전압을 인가하고,비선택 공통 소오스 라인, 비트 라인, 워드라인 및 제 1 및 제 2 측벽 선택 게이트 라인들에 각각 접지 전압을 인가하는 것을 특징으로 하는 비휘발성 기억 장치의 동작 방법.
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