JP2006179871A - Method of manufacturing semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having wiring of a preferred configuration. <P>SOLUTION: The method of manufacturing semiconductor device includes a method of producing wiring, which comprises steps of forming a first conductive layer to be connected to an element and a second conductive layer to be arranged over the first conductive layer, forming a resist mask over the second conductive layer, processing the second conductive layer by dry etching using the mask, and processing the first conductive layer by wet etching while leaving the mask unaltered. In the dry etching, the etching rate of the second conductive layer is higher than that of the first conductive layer, and in the wet etching, the etching rate of the second conductive layer is equal to or higher than that of the first conductive layer. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、複数の導電層を積層した構成の配線を有する半導体装置の作製方法に関する。複数の導電層が互いに異なる材料よりなる配線を有する半導体装置の作製方法に関する。特に、モリブデン（Ｍｏ）を主成分とする導電層の上にアルミニウム（Ａｌ）を主成分とする導電層を積層した配線を有する半導体装置の作製方法に関する。   The present invention relates to a method for manufacturing a semiconductor device having a wiring having a structure in which a plurality of conductive layers are stacked. The present invention relates to a method for manufacturing a semiconductor device in which a plurality of conductive layers have wirings made of different materials. In particular, the present invention relates to a method for manufacturing a semiconductor device including a wiring in which a conductive layer mainly containing aluminum (Al) is stacked over a conductive layer mainly containing molybdenum (Mo).

絶縁表面上に複数の導電層を積層し、当該積層された複数の層をエッチングして配線を作製する方法が提案されている。（特許文献１参照）   There has been proposed a method in which a plurality of conductive layers are stacked on an insulating surface, and a wiring is manufactured by etching the stacked layers. (See Patent Document 1)

特許文献１に記載の配線の作製方法について、図６を用いて説明する。絶縁表面６００上に、第１の導電層６０１と第１の導電層６０１上の第２の導電層６０２とを形成する。第２の導電層６０２上にレジストのマスク６０３を形成する（図６（ａ））。マスク６０３を用いて、第１の導電層６０１表面が露出するまで第２の導電層６０２をドライエッチングして、任意の形状に加工された第２の導電層６１２を形成する（図６（ｂ））。マスクを残したまま第１の導電層６０１をウエットエッチングし、第１の導電層６１１を形成する。こうして、第１の導電層６１１と第２の導電層６１２が積層された構成の配線を形成する（図６（ｃ））。   A method for manufacturing the wiring described in Patent Document 1 will be described with reference to FIGS. A first conductive layer 601 and a second conductive layer 602 over the first conductive layer 601 are formed over the insulating surface 600. A resist mask 603 is formed on the second conductive layer 602 (FIG. 6A). Using the mask 603, the second conductive layer 602 is dry-etched until the surface of the first conductive layer 601 is exposed, so that the second conductive layer 612 processed into an arbitrary shape is formed (FIG. 6B). )). The first conductive layer 601 is wet-etched while leaving the mask, so that the first conductive layer 611 is formed. Thus, a wiring having a structure in which the first conductive layer 611 and the second conductive layer 612 are stacked is formed (FIG. 6C).

特許文献１に記載の配線の作製方法では、第１の導電層６０１を加工するためのウエットエッチングにおいて、第２の導電層６１２のエッチングレートを第１の導電層６０１のエッチングレートより極めて小さく設定する。こうして、既に任意の形状に加工された第２の導電層６１２をウエットエッチングにおいてほとんどエッチングしないようにしている。
特開平７−１６９８３７号公報 In the wiring manufacturing method described in Patent Document 1, in the wet etching for processing the first conductive layer 601, the etching rate of the second conductive layer 612 is set to be extremely smaller than the etching rate of the first conductive layer 601. To do. In this way, the second conductive layer 612 that has already been processed into an arbitrary shape is hardly etched by wet etching.
JP-A-7-169837

特許文献１に記載の配線の作製方法では、ウエットエッチングにおいて、第２の導電層６１２のエッチングレートを第１の導電層６０１のエッチングレートより小さく設定している。そのため、ウエットエッチングにおいて、第１の導電層６１１が第２の導電層６１２の端部の内側までエッチングされて抉れる危険性や、第１の導電層６１１と第２の導電層６１２が積層された構成の配線が逆テーパ形状となる危険性がある（図６（ｃ）参照）。このように形成された配線上に膜を形成すると、当該膜が段切れを起こすなどの不良が生じる。   In the method for manufacturing a wiring described in Patent Document 1, the etching rate of the second conductive layer 612 is set lower than the etching rate of the first conductive layer 601 in wet etching. Therefore, in the wet etching, there is a risk that the first conductive layer 611 is etched to the inside of the end portion of the second conductive layer 612, and the first conductive layer 611 and the second conductive layer 612 are stacked. There is a risk that the wiring having the above-described configuration becomes an inversely tapered shape (see FIG. 6C). When a film is formed on the wiring formed in this way, a defect such as a step breakage of the film occurs.

本発明は、複数の導電層が積層された配線が抉れたり逆テーパ形状となるのを防ぎ、配線上に形成される膜の段切れ等の不良を低減することを課題とする。   An object of the present invention is to prevent a wiring in which a plurality of conductive layers are stacked from being bent or having an inversely tapered shape, and to reduce defects such as disconnection of a film formed over the wiring.

本発明は、絶縁表面上に第１の導電層を形成し、第１の導電層上に第２の導電層を形成し、第２の導電層上にレジストのマスクを形成し、前記マスクを用いた第１のエッチングをドライエッチングによって行い、前記第２の導電層を任意の形状に加工し、前記マスクを残したまま第２のエッチングをウエットエッチングによって行い、前記第１の導電層を加工し配線を形成する半導体装置の作製方法において、
ドライエッチングにおいて、第２の導電層のエッチングレートを第１の導電層のエッチングレートより大きくすること（構成１）
ウエットエッチングにおいて、第２の導電層のエッチングレートを第１の導電層のエッチングレート以上とすること（構成２）
を特徴とする。 In the present invention, a first conductive layer is formed on an insulating surface, a second conductive layer is formed on the first conductive layer, a resist mask is formed on the second conductive layer, and the mask is formed The first etching used is performed by dry etching, the second conductive layer is processed into an arbitrary shape, the second etching is performed by wet etching while leaving the mask, and the first conductive layer is processed. In a method for manufacturing a semiconductor device for forming a wiring,
In dry etching, the etching rate of the second conductive layer is made larger than the etching rate of the first conductive layer (Configuration 1).
In the wet etching, the etching rate of the second conductive layer is set to be equal to or higher than the etching rate of the first conductive layer (Configuration 2).
It is characterized by.

第１の導電層の材料としてモリブデンを用い、第２の導電層の材料としてアルミニウムを主成分とする材料を用いることができる。第１の導電層の材料としてモリブデンを用い、第２の導電層の材料としてアルミニウムを主成分とする材料を用いる場合には、以下の条件１により、「ウエットエッチングにおいて、第２の導電層のエッチングレートを第１の導電層のエッチングレート以上とすること」、即ち上記構成２を実現することができる。
ウエットエッチングは、燐酸と硝酸を含む混合溶液を用いて行い、前記硝酸に対する前記燐酸の濃度比は７０％以上であること（条件１）
なお、条件１において、前記混合溶液の温度は４０℃以上である。 Molybdenum can be used as the material of the first conductive layer, and a material containing aluminum as a main component can be used as the material of the second conductive layer. When molybdenum is used as the material of the first conductive layer and a material containing aluminum as a main component is used as the material of the second conductive layer, the following condition 1 indicates that “in the wet etching, the second conductive layer Making the etching rate equal to or higher than the etching rate of the first conductive layer ”, that is, the configuration 2 described above can be realized.
The wet etching is performed using a mixed solution containing phosphoric acid and nitric acid, and the concentration ratio of the phosphoric acid to the nitric acid is 70% or more (Condition 1).
In condition 1, the temperature of the mixed solution is 40 ° C. or higher.

また、前記第１の導電層が薄膜トランジスタ等の素子と接続されていても良い。   The first conductive layer may be connected to an element such as a thin film transistor.

ドライエッチングは、異方性のエッチングであり、マスクに対応して正確に加工することができることが知られている。ドライエッチングによって、第２の導電層を加工するので、第２の導電層の加工精度を向上させることができる。   It is known that dry etching is anisotropic etching and can be processed accurately in accordance with a mask. Since the second conductive layer is processed by dry etching, the processing accuracy of the second conductive layer can be improved.

構成１「ドライエッチングにおいて、第２の導電層のエッチングレートを第１の導電層のエッチングレートより大きくすること」を特徴とするので、ドライエッチングにおいて第２の導電層を加工する間、第１の導電層は絶縁表面上を覆って残存している。そのため、絶縁表面上に残存した第１の導電層を経路として、ドライエッチングにおいて発生した電荷を逃がすことができる。こうして、ドライエッチングにおいて発生した電荷が絶縁膜等に蓄積されることを防止し、蓄積された電荷によって起こる絶縁破壊等のダメージを低減することができる。   Since the configuration 1 is characterized in that, in the dry etching, the etching rate of the second conductive layer is made larger than the etching rate of the first conductive layer, the first conductive layer is processed while the second conductive layer is processed in the dry etching. The conductive layer remains on the insulating surface. Therefore, the charge generated in the dry etching can be released through the first conductive layer remaining on the insulating surface as a path. Thus, charges generated in dry etching can be prevented from accumulating in the insulating film or the like, and damage such as dielectric breakdown caused by the accumulated charges can be reduced.

ウエットエッチングは、ドライエッチングのようなプラズマは発生させないので、電荷が絶縁膜等に蓄積されることがなく、絶縁破壊等のダメージは問題とならない。第１の導電層の加工にウエットエッチングを用いるので、当該加工によって前述のドライエッチングの際に電荷を逃がしていた経路がなくなっても、絶縁破壊等のダメージは問題とならない。こうして、ウエットエッチングにより、絶縁表面の一部が露出するまで第１の導電層のエッチングを行うことができる。   Since wet etching does not generate plasma as in dry etching, charges are not accumulated in an insulating film or the like, and damage such as dielectric breakdown does not pose a problem. Since wet etching is used for processing the first conductive layer, damage such as dielectric breakdown does not pose a problem even if there is no path for releasing electric charge during the dry etching described above. Thus, the first conductive layer can be etched by wet etching until part of the insulating surface is exposed.

構成２「ウエットエッチングにおいて、第２の導電層のエッチングレートを第１の導電層のエッチングレート以上とすること」を特徴とするので、ウエットエッチングによって加工された第１の導電層の端部は、第２の導電層の端部と同じ位置または第２の導電層の端部の外側の位置となる。よって、第１の導電層と第２の導電層でなる積層の配線は、第１の導電層が第２の導電層の端部の内側までエッチングされて抉れる危険性も無く、逆テーパ形状とならない。こうして、当該積層の配線上に形成される膜の段切れ等の不良を低減することができる。   Since the structure 2 is characterized in that, in the wet etching, the etching rate of the second conductive layer is equal to or higher than the etching rate of the first conductive layer, the end portion of the first conductive layer processed by the wet etching is , The same position as the end of the second conductive layer or the position outside the end of the second conductive layer. Therefore, the laminated wiring composed of the first conductive layer and the second conductive layer has a reverse taper shape without the risk of the first conductive layer being etched to the inside of the end portion of the second conductive layer. Not. Thus, defects such as disconnection of a film formed over the stacked wiring can be reduced.

第１の導電層の材料としてモリブデンを用い、第２の導電層の材料としてアルミニウムを主成分とする材料を用いる場合に、条件１「ウエットエッチングは、燐酸と硝酸を含む混合溶液を用いて行い、前記硝酸に対する前記燐酸の濃度比は７０％以上であること」を満たすようにウエットエッチングを行うことによって、構成２を実現できることを見出した。   When molybdenum is used as the material of the first conductive layer and a material mainly containing aluminum is used as the material of the second conductive layer, Condition 1 “Wet etching is performed using a mixed solution containing phosphoric acid and nitric acid. It was found that the configuration 2 can be realized by performing wet etching so that the concentration ratio of the phosphoric acid to the nitric acid is 70% or more.

更に、ウエットエッチングは、ドライエッチングと比較して、エッチングする層の下地に与える物理的ダメージが少なく、また下地との選択比を高くとることができるので、露出した絶縁表面の凹凸を少なくすることができる。また、ウエットエッチングによって、前記ドライエッチングの際に発生したゴミや残渣、当該絶縁表面上に存在するゴミ等を洗い流すこともできる。   Furthermore, wet etching has less physical damage to the underlying layer of the layer to be etched and can have a higher selectivity with respect to the underlying layer than dry etching, so that the unevenness of the exposed insulating surface is reduced. Can do. In addition, by wet etching, dust and residues generated during the dry etching, dust existing on the insulating surface, and the like can be washed away.

以上のように、ドライエッチングとその後ウエットエッチングによって、積層の配線を形成することにより、ウエットエッチングのみを用いた場合よりも加工の精度を良くすることができる。また、ドライエッチングの際の絶縁破壊等のダメージを無くして、配線を形成することができる。積層の配線の形状を好適なものとし、積層の配線の側面と当該積層の配線上に形成される膜との間に隙間ができるのを防止できるので、当該膜の段切れ等の不良を低減することができる。更に、露出した絶縁表面の凹凸を少なくし、またゴミや残渣を低減することができるので、これらの凹凸やゴミ、残渣によって起こる欠陥を抑えることができる。   As described above, by forming the laminated wiring by dry etching and then wet etching, the processing accuracy can be improved as compared with the case where only wet etching is used. In addition, the wiring can be formed without damage such as dielectric breakdown during dry etching. The shape of the laminated wiring is made suitable, and it is possible to prevent a gap from being formed between the side surface of the laminated wiring and the film formed on the laminated wiring, thereby reducing defects such as disconnection of the film. can do. Furthermore, since the unevenness of the exposed insulating surface can be reduced and dust and residues can be reduced, defects caused by these unevenness, dust and residues can be suppressed.

特に、第１の導電層が素子と接続されている場合、ドライエッチングにおいて発生する電荷は、当該素子に甚大な悪影響を及ぼし、素子を破壊する危険性がある。本発明は、第１の導電層が素子と接続されている場合に、当該素子の破壊を防止することができるので有効である。   In particular, when the first conductive layer is connected to an element, the charge generated in the dry etching has a great adverse effect on the element, and there is a risk of destroying the element. The present invention is effective because the element can be prevented from being destroyed when the first conductive layer is connected to the element.

（第１の実施の形態）
第１の実施の形態について、図１を用いて説明する。 (First embodiment)
A first embodiment will be described with reference to FIG.

絶縁表面１００上に第１の導電層１０１を形成する。第１の導電層１０１は複数の層が積層された構成であっても良い。第１の導電層１０１上に第２の導電層１０２を形成する。第２の導電層１０２は複数の層が積層された構成であっても良い。第２の導電層１０２上にレジストのマスク１０３を形成する（図１（ａ））。   A first conductive layer 101 is formed over the insulating surface 100. The first conductive layer 101 may have a structure in which a plurality of layers are stacked. A second conductive layer 102 is formed over the first conductive layer 101. The second conductive layer 102 may have a structure in which a plurality of layers are stacked. A resist mask 103 is formed on the second conductive layer 102 (FIG. 1A).

マスク１０３を用いた第１のエッチングをドライエッチングによって行い、第２の導電層１０２を加工する。このドライエッチングにおいて、第２の導電層１０２のエッチングレートを第１の導電層１０１のエッチングレートより大きくする。こうして、第２の導電層１１２を形成する（図１（ｂ））。   The first etching using the mask 103 is performed by dry etching, and the second conductive layer 102 is processed. In this dry etching, the etching rate of the second conductive layer 102 is set higher than the etching rate of the first conductive layer 101. Thus, the second conductive layer 112 is formed (FIG. 1B).

マスク１０３を残したまま第２のエッチングをウエットエッチングによって行い、第１の導電層１０１を加工する。このウエットエッチングにおいて、第２の導電層１１２のエッチングレートを第１の導電層１０１のエッチングレート以上とする。こうして、第２の導電層１２２と第１の導電層１１１でなる積層の配線（図１（ｃ））、または第２の導電層１３２と第１の導電層１１１でなる積層の配線（図１（ｄ））を形成する。ウエットエッチングにおいて、第２の導電層１１２のエッチングレートと第１の導電層１０１のエッチングレートとが等しい場合、図１（ｃ）の構成となる。ウエットエッチングにおいて、第２の導電層１１２のエッチングレートが第１の導電層１０１のエッチングレートより大きい場合、図１（ｄ）の構成となる。   The second etching is performed by wet etching while leaving the mask 103, and the first conductive layer 101 is processed. In this wet etching, the etching rate of the second conductive layer 112 is set to be equal to or higher than the etching rate of the first conductive layer 101. In this manner, a stacked wiring including the second conductive layer 122 and the first conductive layer 111 (FIG. 1C), or a stacked wiring including the second conductive layer 132 and the first conductive layer 111 (FIG. 1). (D)) is formed. In the wet etching, when the etching rate of the second conductive layer 112 and the etching rate of the first conductive layer 101 are equal, the configuration shown in FIG. In the wet etching, when the etching rate of the second conductive layer 112 is higher than the etching rate of the first conductive layer 101, the configuration shown in FIG.

その後、マスク１０３を除去する。   Thereafter, the mask 103 is removed.

また、第１の導電層１０１の厚さを第２の導電層１０２の厚さより薄くすることによって、前記ウエットエッチングにおいて絶縁表面に平行な方向にエッチングされる量を少なくすることができる。図１において、第１の導電層１０１の厚さが第２の導電層１０２の厚さより薄い場合の例を図８に示す。図８中、図１と同じ部分は同じ符号を用いて示し説明は省略する。   In addition, by making the thickness of the first conductive layer 101 thinner than the thickness of the second conductive layer 102, the amount etched in the direction parallel to the insulating surface in the wet etching can be reduced. FIG. 8 shows an example in which the thickness of the first conductive layer 101 is thinner than the thickness of the second conductive layer 102 in FIG. In FIG. 8, the same parts as those of FIG.

図８に示すように、第１の導電層１０１の厚さを第２の導電層１０２の厚さより薄くすることによって、配線の加工の精度をより向上させることができる。   As shown in FIG. 8, by making the thickness of the first conductive layer 101 thinner than the thickness of the second conductive layer 102, the processing accuracy of the wiring can be further improved.

例えば第２の導電層１０２の厚さを、第１の導電層１０１の厚さの５倍以上、好ましくは１０倍以上とすることによって、配線の加工の精度をより向上させることができる。また、第２の導電層１０２の膜厚を３００ｎｍ〜７μｍとすることができる。   For example, when the thickness of the second conductive layer 102 is 5 times or more, preferably 10 times or more the thickness of the first conductive layer 101, the processing accuracy of the wiring can be further improved. The film thickness of the second conductive layer 102 can be 300 nm to 7 μm.

（第２の実施の形態）
第２の実施の形態について、図２を用いて説明する。 (Second Embodiment)
A second embodiment will be described with reference to FIG.

絶縁表面１００上に第１の導電層２０１を形成する。第１の導電層２０１は複数の層が積層された構成であってもよい。第１の導電層２０１上に第２の導電層２０２を形成する。第２の導電層２０２は複数の層が積層された構成であってもよい。第２の導電層２０２上に第３の導電層２０３を形成する。第３の導電層２０３は複数の層が積層された構成であってもよい。第３の導電層２０３上にレジストのマスク２０４を形成する（図２（ａ））。   A first conductive layer 201 is formed over the insulating surface 100. The first conductive layer 201 may have a structure in which a plurality of layers are stacked. A second conductive layer 202 is formed over the first conductive layer 201. The second conductive layer 202 may have a structure in which a plurality of layers are stacked. A third conductive layer 203 is formed over the second conductive layer 202. The third conductive layer 203 may have a structure in which a plurality of layers are stacked. A resist mask 204 is formed on the third conductive layer 203 (FIG. 2A).

マスク２０４を用いた第１のエッチングによって、第３の導電層２０３を加工する。このエッチングにおいて、第３の導電層２０３のエッチングレートを第２の導電層２０２のエッチングレートより大きくする。こうして、第３の導電層２１３を形成する（図２（ｂ））。第１のエッチングとしては、ドライエッチングを用いても良いし、ウエットエッチングを用いても良い。   The third conductive layer 203 is processed by first etching using the mask 204. In this etching, the etching rate of the third conductive layer 203 is set higher than the etching rate of the second conductive layer 202. Thus, the third conductive layer 213 is formed (FIG. 2B). As the first etching, dry etching may be used, or wet etching may be used.

マスク２０４を残したまま第２のエッチングをドライエッチングによって行い、第２の導電層２０２を加工する。このドライエッチングにおいて、第２の導電層２０２のエッチングレートを第１の導電層２０１のエッチングレートより大きくする。こうして、第２の導電層２１２を形成する（図２（ｃ））。   The second etching is performed by dry etching while leaving the mask 204, and the second conductive layer 202 is processed. In this dry etching, the etching rate of the second conductive layer 202 is set higher than the etching rate of the first conductive layer 201. Thus, the second conductive layer 212 is formed (FIG. 2C).

マスク２０４を残したまま第３のエッチングをウエットエッチングによって行い、第１の導電層２０１を加工する。このウエットエッチングにおいて、第２の導電層２１２のエッチングレートは、第１の導電層２０１のエッチングレート以上であり、第３の導電層２１３のエッチングレート以下とする。こうして、第３の導電層２２３と第２の導電層２２２と第１の導電層２１１とでなる積層の配線（図２（ｄ））、または第３の導電層２３３と第２の導電層２３２と第１の導電層２１１とでなる積層の配線（図２（ｅ））、または第３の導電層２４３と第２の導電層２４２と第１の導電層２１１とでなる積層の配線（図２（ｆ））を形成する。ウエットエッチングにおいて、第３の導電層２１３と第２の導電層２１２と第１の導電層２０１のエッチングレートが等しい場合、図２（ｄ）の構成となる。ウエットエッチングにおいて、第３の導電層２１３のエッチングレートが第２の導電層２１２のエッチングレートより大きく、且つ第２の導電層２１２と第１の導電層２０１のエッチングレートが等しい場合、図２（ｅ）の構成となる。ウエットエッチングにおいて、第３の導電層２１３のエッチングレートが第２の導電層２１２のエッチングレートより大きく、且つ第２の導電層２１２のエッチングレートが第１の導電層２０１のエッチングレートより大きい場合、図２（ｆ）の構成となる。   The third etching is performed by wet etching while leaving the mask 204, and the first conductive layer 201 is processed. In this wet etching, the etching rate of the second conductive layer 212 is equal to or higher than the etching rate of the first conductive layer 201 and is equal to or lower than the etching rate of the third conductive layer 213. In this manner, a stacked wiring including the third conductive layer 223, the second conductive layer 222, and the first conductive layer 211 (FIG. 2D) or the third conductive layer 233 and the second conductive layer 232 is formed. And the first conductive layer 211 (FIG. 2E), or the third conductive layer 243, the second conductive layer 242, and the first conductive layer 211 (FIG. 2E). 2 (f)). In the wet etching, when the etching rates of the third conductive layer 213, the second conductive layer 212, and the first conductive layer 201 are equal, the configuration shown in FIG. In the wet etching, when the etching rate of the third conductive layer 213 is larger than the etching rate of the second conductive layer 212 and the etching rates of the second conductive layer 212 and the first conductive layer 201 are equal, FIG. e). In the wet etching, when the etching rate of the third conductive layer 213 is higher than the etching rate of the second conductive layer 212 and the etching rate of the second conductive layer 212 is higher than the etching rate of the first conductive layer 201, The configuration is as shown in FIG.

その後、マスク２０４を除去する。   Thereafter, the mask 204 is removed.

また、第１の導電層２０１の厚さを第２の導電層２０２の厚さより薄くすることによって、前記ウエットエッチングにおいて絶縁表面に平行な方向にエッチングされる量を少なくすることができる。こうして、配線の加工の精度をより向上させることができる。   In addition, by making the thickness of the first conductive layer 201 thinner than the thickness of the second conductive layer 202, the amount etched in the direction parallel to the insulating surface in the wet etching can be reduced. Thus, the processing accuracy of the wiring can be further improved.

例えば第２の導電層２０２の厚さを、第１の導電層２０１の厚さの５倍以上、好ましくは１０倍以上とすることによって、配線の加工の精度をより向上させることができる。また、第２の導電層２０２の膜厚を３００ｎｍ〜７μｍとすることができる。   For example, when the thickness of the second conductive layer 202 is 5 times or more, preferably 10 times or more the thickness of the first conductive layer 201, the processing accuracy of the wiring can be further improved. Further, the thickness of the second conductive layer 202 can be set to 300 nm to 7 μm.

第２の実施の形態では、第２のエッチング（ドライエッチング）及び第３のエッチング（ウエットエッチング）を行う前に、第３の導電層２０３をエッチングするための第１のエッチングを行う構成を示した。しかし、これに限定されず、第３の導電層２０３上に更に導電層を形成し、当該導電層をエッチング加工した後、第３の導電層をエッチング加工する構成にも本発明を適用することができる。   In the second embodiment, a configuration in which the first etching for etching the third conductive layer 203 is performed before the second etching (dry etching) and the third etching (wet etching) is performed is shown. It was. However, the present invention is not limited to this, and the present invention is also applied to a structure in which a conductive layer is further formed over the third conductive layer 203, the conductive layer is etched, and then the third conductive layer is etched. Can do.

（第３の実施の形態）
第３の実施の形態では、第１の実施の形態及び第２の実施の形態において、第１の導電層と、第２の導電層の材料の具体例について説明する。 (Third embodiment)
In the third embodiment, specific examples of materials of the first conductive layer and the second conductive layer in the first embodiment and the second embodiment will be described.

第１の導電層として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、またはそれらを含む合金の窒化膜を用いることができる。   As the first conductive layer, a nitride film of titanium (Ti), molybdenum (Mo), tungsten (W), tantalum (Ta), or an alloy containing them can be used.

第２の導電層として、アルミニウムを主成分とする材料等を用いることができる。   As the second conductive layer, a material containing aluminum as a main component can be used.

アルミニウムを主成分とする材料としては、純粋なアルミニウムであっても良いし、アルミニウムとシリコン（Ｓｉ）、チタン（Ｔｉ）、ネオジウム（Ｎｄ）またはスカンジウム（Ｓｃ）との合金であっても良いし、アルミニウムにニッケル（Ｎｉ）、モリブデン（Ｍｏ）及び炭素（Ｃ）の１種または複数種の元素を添加した材料であっても良い。また、これらの材料が積層された構成であっても良い。   The material mainly composed of aluminum may be pure aluminum or an alloy of aluminum and silicon (Si), titanium (Ti), neodymium (Nd), or scandium (Sc). A material obtained by adding one or more elements of nickel (Ni), molybdenum (Mo), and carbon (C) to aluminum may be used. Moreover, the structure by which these materials were laminated | stacked may be sufficient.

第２の実施の形態における第３の導電層として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）、またはそれらを含む合金の窒化膜を用いることができる。   As the third conductive layer in the second embodiment, a nitride film of titanium (Ti), molybdenum (Mo), tungsten (W), tantalum (Ta), or an alloy containing them can be used.

（第４の実施の形態）
第４の実施の形態では、第１の実施の形態及び第２の実施の形態において、第１の導電層の材料としてモリブデンを用い、第２の導電層の材料としてアルミニウムを主成分とする材料を用いる場合について説明する。 (Fourth embodiment)
In the fourth embodiment, in the first embodiment and the second embodiment, molybdenum is used as the material of the first conductive layer, and aluminum is the main component as the material of the second conductive layer. The case of using will be described.

アルミニウムを主成分とする材料としては、純粋なアルミニウムであっても良いし、アルミニウムとシリコン（Ｓｉ）、チタン（Ｔｉ）、ネオジウム（Ｎｄ）またはスカンジウム（Ｓｃ）との合金であっても良いし、アルミニウムにニッケル（Ｎｉ）、モリブデン（Ｍｏ）及び炭素（Ｃ）の１種または複数種の元素を添加した材料であっても良い。また、これらの材料が積層された構成であっても良い。   The material mainly composed of aluminum may be pure aluminum or an alloy of aluminum and silicon (Si), titanium (Ti), neodymium (Nd), or scandium (Sc). A material obtained by adding one or more elements of nickel (Ni), molybdenum (Mo), and carbon (C) to aluminum may be used. Moreover, the structure by which these materials were laminated | stacked may be sufficient.

第２の導電層のドライエッチング（第１の実施の形態においては第１のエッチングに相当、第２の実施の形態においては第２のエッチングに相当）には、塩素系ガスを用いることができる。塩素系のガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４及びＣＣｌ４ガスから少なくとも一種のガスを適宜選択して用いることができる。 Chlorine-based gas can be used for dry etching of the second conductive layer (corresponding to the first etching in the first embodiment and corresponding to the second etching in the second embodiment). . As the chlorine-based gas, at least one gas can be appropriately selected from Cl 2 , BCl 3 , SiCl 4, and CCl 4 gas.

第１の導電層のウエットエッチング（第１の実施の形態においては第２のエッチングに相当、第２の実施の形態においては第３のエッチングに相当）には、燐酸と硝酸を含む混合溶液を用いて行い、前記硝酸に対する前記燐酸の濃度比、即ち、（燐酸濃度／硝酸濃度）×１００（％）を７０％以上とすれば良いことを見出した。このウエットエッチングの条件について、図３のグラフを用いて説明する。   For wet etching of the first conductive layer (corresponding to the second etching in the first embodiment and corresponding to the third etching in the second embodiment), a mixed solution containing phosphoric acid and nitric acid is used. It was found that the concentration ratio of the phosphoric acid to the nitric acid, that is, (phosphoric acid concentration / nitric acid concentration) × 100 (%) should be 70% or more. The wet etching conditions will be described with reference to the graph of FIG.

図３は、モリブデン（図中、Ｍｏと表記）及びアルミニウムを主成分とする材料（図中、Ａｌと表記）について、燐酸と硝酸を含む混合溶液の硝酸に対する燐酸の濃度比、即ち（燐酸濃度／硝酸濃度）×１００（％）とエッチングレート（ｎｍ／ｍｉｎ）との関連を示したグラフである。なお、当該混合溶液の温度は４０℃である。図３から明らかなように、硝酸に対する燐酸の濃度比が約７０％以上の場合に、アルミニウムを主成分とする材料のエッチングレートをモリブデンのエッチングレートより大きくすることができる。   FIG. 3 shows the concentration ratio of phosphoric acid to nitric acid in a mixed solution containing phosphoric acid and nitric acid, ie, (phosphoric acid concentration) for molybdenum (denoted as Mo in the figure) and aluminum-based material (denoted as Al in the figure). / Nitric acid concentration) × 100 (%) is a graph showing the relationship between the etching rate (nm / min). The temperature of the mixed solution is 40 ° C. As is apparent from FIG. 3, when the concentration ratio of phosphoric acid to nitric acid is about 70% or more, the etching rate of the material mainly composed of aluminum can be made larger than the etching rate of molybdenum.

従って、硝酸に対する燐酸の濃度比を７０％以上とすることによって、第２の導電層のエッチングレートを第１の導電層のエッチングレート以上とすることができる。   Therefore, by setting the concentration ratio of phosphoric acid to nitric acid to 70% or more, the etching rate of the second conductive layer can be made higher than the etching rate of the first conductive layer.

硝酸に対する燐酸の濃度比を一定にした場合における、混合溶液の温度とエッチングレートとの関係について、図４を用いて説明する。   The relationship between the temperature of the mixed solution and the etching rate when the concentration ratio of phosphoric acid to nitric acid is constant will be described with reference to FIG.

図４は、モリブデン（図中、Ｍｏと表記）及びアルミニウムを主成分とする材料（図中、Ａｌと表記）について、燐酸と硝酸を含む混合溶液の温度（℃）とエッチングレート（ｎｍ／ｍｉｎ）との関連を示したグラフである。図４から明らかなように、混合溶液の温度が約４０℃以上の場合に、アルミニウムを主成分とする材料のエッチングレートをモリブデンのエッチングレートより大きくすることができる。   FIG. 4 shows the temperature (° C.) and etching rate (nm / min) of a mixed solution containing phosphoric acid and nitric acid for molybdenum (indicated as Mo in the figure) and a material containing aluminum as a main component (indicated as Al in the figure). ) Is a graph showing the relationship with. As apparent from FIG. 4, when the temperature of the mixed solution is about 40 ° C. or higher, the etching rate of the material mainly composed of aluminum can be made larger than the etching rate of molybdenum.

従って、硝酸に対する燐酸の濃度比、即ち（燐酸濃度／硝酸濃度）×１００（％）を７０％以上とし、且つ混合溶液の温度を４０℃以上とすることによって、第１の導電層のウエットエッチングにおいて、第２の導電層のエッチングレートを第１の導電層のエッチングレート以上とすることができる。   Accordingly, the concentration ratio of phosphoric acid to nitric acid, that is, (phosphoric acid concentration / nitric acid concentration) × 100 (%) is set to 70% or more, and the temperature of the mixed solution is set to 40 ° C. or more, thereby wet etching of the first conductive layer. The etching rate of the second conductive layer can be set to be equal to or higher than the etching rate of the first conductive layer.

（第５の実施の形態）
第５の実施の形態は、本発明を用いて作製される半導体装置の例について説明する。 (Fifth embodiment)
In the fifth embodiment, an example of a semiconductor device manufactured using the present invention will be described.

薄膜トランジスタに接続される配線は、微細に且つ精度良く形成する必要がある。また、薄膜トランジスタは絶縁表面上に形成されるので、その作製中に発生した電荷による絶縁破壊が特に問題となる。本発明は、絶縁破壊等のダメージを与えること無く、微細且つ好適な形状の配線を形成することができるので、薄膜トランジスタに接続される配線を形成する場合に特に有効である。   The wiring connected to the thin film transistor needs to be formed finely and with high accuracy. In addition, since a thin film transistor is formed on an insulating surface, a dielectric breakdown due to electric charges generated during its manufacture becomes a particular problem. Since the present invention can form a fine and suitable wiring without causing damage such as dielectric breakdown, it is particularly effective when forming a wiring connected to a thin film transistor.

図５を用いて、薄膜トランジスタに接続される配線の例について説明する。   An example of wiring connected to the thin film transistor will be described with reference to FIGS.

図５（ａ）において、５００は絶縁表面、５０１は半導体層、５０２は第１の絶縁膜、５０３は第１の配線、５０４は第２の絶縁膜、５０５は第２の配線である。５０６は薄膜トランジスタであり、半導体層５０１と、第１の配線５０３の半導体層５０１と重なる部分と、第１の絶縁膜５０２の第１の配線５０３と半導体層５０１に挟まれた部分とによって構成される。第１の配線５０３の半導体層５０１と重なる部分が薄膜トランジスタ５０６のゲート電極となり、第１の絶縁膜５０２の第１の配線５０３と半導体層５０１に挟まれた部分が薄膜トランジスタ５０６のゲート絶縁膜となる。第２の配線５０５は、第２の絶縁膜５０４に設けられたコンタクトホールによって、薄膜トランジスタ５０６の半導体層５０１と接続されている。   In FIG. 5A, 500 is an insulating surface, 501 is a semiconductor layer, 502 is a first insulating film, 503 is a first wiring, 504 is a second insulating film, and 505 is a second wiring. A thin film transistor 506 includes a semiconductor layer 501, a portion of the first wiring 503 that overlaps the semiconductor layer 501, and a portion of the first insulating film 502 sandwiched between the first wiring 503 and the semiconductor layer 501. The A portion of the first wiring 503 which overlaps with the semiconductor layer 501 serves as a gate electrode of the thin film transistor 506, and a portion sandwiched between the first wiring 503 and the semiconductor layer 501 of the first insulating film 502 serves as a gate insulating film of the thin film transistor 506. . The second wiring 505 is connected to the semiconductor layer 501 of the thin film transistor 506 through a contact hole provided in the second insulating film 504.

絶縁表面５００は、ガラスや石英、樹脂等の絶縁性の基板の表面であっても良いし、これらの絶縁性の基板上に設けられた下地膜の表面であっても良いし、導電性の基板上に設けられた下地膜表面であっても良いし、半導体の基板上に設けられた絶縁膜表面であっても良い。   The insulating surface 500 may be the surface of an insulating substrate such as glass, quartz, or resin, or may be the surface of a base film provided on these insulating substrates, or may be conductive. The surface of the base film provided on the substrate may be used, or the surface of the insulating film provided on the semiconductor substrate may be used.

第１の配線５０３や第２の配線５０５が薄膜トランジスタ５０６に接続される配線である。   The first wiring 503 and the second wiring 505 are wirings connected to the thin film transistor 506.

図５（ａ）では、第２の配線５０５として、２層が積層された構成でなる配線を示したが、これに限定されず多層でなる配線とすることができる。第２の配線５０５の第２の導電層（上の層）の膜厚は、３００ｎｍ〜７μｍとすることができる。   In FIG. 5A, a wiring having a structure in which two layers are stacked is shown as the second wiring 505; however, the wiring is not limited to this and can be a multilayer wiring. The film thickness of the second conductive layer (upper layer) of the second wiring 505 can be 300 nm to 7 μm.

図５（ｂ）では、第１の配線５０３として、２層が積層された構成でなる配線を示したが、これに限定されず多層でなる配線とすることができる。第１の配線５０３の第２の導電層（上の層）の膜厚は、３００ｎｍ〜２μｍとすることができる。   In FIG. 5B, a wiring having a structure in which two layers are stacked is shown as the first wiring 503. However, the first wiring 503 is not limited to this and can be a multilayer wiring. The film thickness of the second conductive layer (upper layer) of the first wiring 503 can be 300 nm to 2 μm.

図５（ｃ）において、図５（ａ）及び図５（ｂ）と同じ部分は同じ符号を用いて示し、説明は省略する。５１５は第２の配線、５１６は第３の配線である。第２の配線５１５は、第２の絶縁膜５０４に設けられたコンタクトホールによって、薄膜トランジスタ５０６の半導体層５０１と接続されている。第３の配線５１６は第２の配線５１５と接続され、半導体層５０１と接続されている。なお、単に接続されているといった場合、電気的に接続されている場合も含むとする。   In FIG. 5C, the same parts as those in FIGS. 5A and 5B are denoted by the same reference numerals, and description thereof is omitted. Reference numeral 515 denotes a second wiring, and 516 denotes a third wiring. The second wiring 515 is connected to the semiconductor layer 501 of the thin film transistor 506 through a contact hole provided in the second insulating film 504. The third wiring 516 is connected to the second wiring 515 and is connected to the semiconductor layer 501. Note that the case of being simply connected includes the case of being electrically connected.

第１の配線５０３や、第２の配線５１５や、第３の配線５１６が薄膜トランジスタ５０６に接続される配線である。   The first wiring 503, the second wiring 515, and the third wiring 516 are wirings connected to the thin film transistor 506.

図５（ｃ）では、第２の配線５１５として、２層が積層された構成でなる配線を示したが、これに限定されず多層でなる配線とすることができる。第２の配線５１５の第２の導電層（上の層）の膜厚は、３００ｎｍ〜７μｍとすることができる。   In FIG. 5C, a wiring having a structure in which two layers are stacked is shown as the second wiring 515; however, the present invention is not limited to this and can be a multilayer wiring. The film thickness of the second conductive layer (upper layer) of the second wiring 515 can be 300 nm to 7 μm.

図５（ｄ）では、第３の配線５１６として、２層が積層された構成でなる配線を示したが、これに限定されず多層でなる配線とすることができる。第３の配線５１６の第２の導電層（上の層）の膜厚は、３００ｎｍ〜２μｍとすることができる。   In FIG. 5D, a wiring having a structure in which two layers are stacked is shown as the third wiring 516; however, the wiring is not limited to this and can be a multilayer wiring. The film thickness of the second conductive layer (upper layer) of the third wiring 516 can be set to 300 nm to 2 μm.

図５（ｅ）において、図５（ａ）乃至図５（ｄ）と同じ部分は同じ符号を用いて示し、説明は省略する。５２７は第３の配線である。５２６は第３の絶縁膜である。第２の配線５１５は、第２の絶縁膜５０４に設けられたコンタクトホールによって、薄膜トランジスタ５０６の半導体層５０１と接続されている。第３の配線５２７は、第３の絶縁膜５２６に設けられたコンタクトホールによって、第２の配線５１５と接続され、半導体層５０１と接続されている。なお、単に接続されているといった場合、電気的に接続されている場合も含むとする。   5E, the same portions as those in FIGS. 5A to 5D are denoted by the same reference numerals, and description thereof is omitted. Reference numeral 527 denotes a third wiring. Reference numeral 526 denotes a third insulating film. The second wiring 515 is connected to the semiconductor layer 501 of the thin film transistor 506 through a contact hole provided in the second insulating film 504. The third wiring 527 is connected to the second wiring 515 and the semiconductor layer 501 through a contact hole provided in the third insulating film 526. Note that the case of being simply connected includes the case of being electrically connected.

第１の配線５０３や、第２の配線５１５や、第３の配線５２７が薄膜トランジスタ５０６に接続される配線である。   The first wiring 503, the second wiring 515, and the third wiring 527 are wirings connected to the thin film transistor 506.

図５（ｅ）では、第３の配線５２７として、２層が積層された構成でなる配線を示したが、これに限定されず多層でなる配線とすることができる。第３の配線５２７の第２の導電層（上の層）の膜厚は、３００ｎｍ〜７μｍとすることができる。   In FIG. 5E, a wiring having a structure in which two layers are stacked is shown as the third wiring 527; however, the wiring is not limited to this and can be a multilayer wiring. The film thickness of the second conductive layer (upper layer) of the third wiring 527 can be set to 300 nm to 7 μm.

図５（ｆ）において、５００は絶縁表面、５３３は第１の配線、５３２は第１の絶縁膜、５３１は半導体層、５３５は第２の配線である。５３６は薄膜トランジスタであり、半導体層５３１と、第１の配線５３３の半導体層５３１と重なる部分と、第１の絶縁膜５３２の第１の配線５３３と半導体層５３１に挟まれた部分とによって構成される。第１の配線５３３の半導体層５３１と重なる部分が薄膜トランジスタ５３６のゲート電極となり、第１の絶縁膜５３２の第１の配線５３３と半導体層５３１に挟まれた部分が薄膜トランジスタ５３６のゲート絶縁膜となる。第２の配線５３５は、薄膜トランジスタ５３６の半導体層５３１と接続されている。   In FIG. 5F, 500 is an insulating surface, 533 is a first wiring, 532 is a first insulating film, 531 is a semiconductor layer, and 535 is a second wiring. A thin film transistor 536 includes a semiconductor layer 531, a portion of the first wiring 533 that overlaps with the semiconductor layer 531, and a portion of the first insulating film 532 sandwiched between the first wiring 533 and the semiconductor layer 531. The A portion of the first wiring 533 that overlaps with the semiconductor layer 531 serves as a gate electrode of the thin film transistor 536, and a portion of the first insulating film 532 sandwiched between the first wiring 533 and the semiconductor layer 531 serves as a gate insulating film of the thin film transistor 536. . The second wiring 535 is connected to the semiconductor layer 531 of the thin film transistor 536.

第１の配線５３３や、第２の配線５３５が薄膜トランジスタ５３６に接続される配線である。   The first wiring 533 and the second wiring 535 are wirings connected to the thin film transistor 536.

図５（ｆ）では、第１の配線５３３として、２層が積層された構成でなる配線を示したが、これに限定されず多層でなる配線とすることができる。第１の配線５３３の第２の導電層（上の層）の膜厚は、３００ｎｍ〜５μｍとすることができる。   In FIG. 5F, a wiring having a structure in which two layers are stacked is shown as the first wiring 533; however, the first wiring 533 is not limited to this and can be a multilayer wiring. The film thickness of the second conductive layer (upper layer) of the first wiring 533 can be 300 nm to 5 μm.

図５（ｇ）では、第２の配線５３５として、２層が積層された構成でなる配線を示したが、これに限定されず多層でなる配線とすることができる。第２の配線５３５の第２の導電層（上の層）の膜厚は、３００ｎｍ〜７μｍとすることができる。   In FIG. 5G, a wiring having a structure in which two layers are stacked is shown as the second wiring 535; however, the wiring is not limited to this and can be a multilayer wiring. The film thickness of the second conductive layer (upper layer) of the second wiring 535 can be set to 300 nm to 7 μm.

本実施の形態は、第１の実施の形態乃至第４の実施の形態と自由に組み合わせて実施することができる。   This embodiment mode can be implemented freely combining with any of Embodiment Modes 1 to 4.

本実施例では、第３の実施の形態及び第４の実施の形態において示した第１の導電層としてモリブデンを用い、第２の導電層としてアルミニウムを主成分とする材料を用いる場合の具体的な配線の作製方法について説明する。   In this example, a specific example in which molybdenum is used for the first conductive layer and a material containing aluminum as a main component is used for the second conductive layer described in the third and fourth embodiments. A method for manufacturing a simple wiring will be described.

絶縁表面上に、第１の導電層のモリブデンを１０〜３００ｎｍ、好ましくは５０〜１５０ｎｍの膜厚で形成する。本実施例では、第１の導電層のモリブデンを１００ｎｍの膜厚で形成した。第１の導電層上に第２の導電層のアルミニウムを主成分とする材料を３００ｎｍ〜５μｍ、好ましくは５００ｎｍ〜１μｍの膜厚で形成する。本実施例では、第２の導電層のアルミニウムを７００ｎｍの膜厚で形成した。   On the insulating surface, molybdenum of the first conductive layer is formed with a thickness of 10 to 300 nm, preferably 50 to 150 nm. In this example, molybdenum of the first conductive layer was formed with a thickness of 100 nm. A material containing aluminum as a main component of the second conductive layer is formed with a thickness of 300 nm to 5 μm, preferably 500 nm to 1 μm, over the first conductive layer. In this embodiment, the second conductive layer aluminum is formed with a thickness of 700 nm.

第２の導電層上にレジストのマスクを形成し、ＢＣｌ３ガスとＣｌ２ガスを用いて、ドライエッチングを行った。ドライエッチングでは、モリブデンのエッチングレートに対するアルミニウムエッチングレートの比（選択比）を１０以上とするのが好ましい。 A resist mask was formed over the second conductive layer, and dry etching was performed using BCl 3 gas and Cl 2 gas. In dry etching, the ratio (selectivity) of the aluminum etching rate to the molybdenum etching rate is preferably 10 or more.

ドライエッチングには、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング装置を使用した。ＩＣＰエッチング装置は、プラズマの制御が容易であり、処理基板の大面積化にも対応できる。本実施例では、ＩＣＰエッチング装置として、松下電器産業（株）製Ｅ６４５を用いた。ガス流量比をＢＣｌ３／Ｃｌ２＝６０／２０ｓｃｃｍ、ガス圧を１．９Ｐａ、ＩＣＰパワーを４５０Ｗ、バイアスパワーを１００Ｗとした。処理時間は、ジャストエッチング（１４７ｓｅｃ）に、オーバーエッチングを追加したエッチング時間（２０７ｓｅｃ）とした。 An ICP (Inductively Coupled Plasma) etching apparatus was used for the dry etching. The ICP etching apparatus can easily control the plasma and can cope with an increase in the area of the processing substrate. In this example, E645 manufactured by Matsushita Electric Industrial Co., Ltd. was used as the ICP etching apparatus. The gas flow rate ratio was BCl 3 / Cl 2 = 60/20 sccm, the gas pressure was 1.9 Pa, the ICP power was 450 W, and the bias power was 100 W. The processing time was set to an etching time (207 sec) obtained by adding over-etching to just etching (147 sec).

上記条件でドライエッチングを行うことにより、モリブデンのエッチングレートに対するアルミニウムエッチングレートの比（選択比）を３０以上とすることができた。   By performing dry etching under the above conditions, the ratio (selectivity) of the aluminum etching rate to the molybdenum etching rate could be 30 or more.

次いで、マスクを残したまま燐酸と硝酸を含む混合溶液を用いてウエットエッチングを行った。前記混合溶液は、硝酸に対する燐酸の濃度比は７０％とし、溶液の温度を４０℃とした。ウエットエッチングは、３０ｓｅｃ行った。   Next, wet etching was performed using a mixed solution containing phosphoric acid and nitric acid while leaving the mask. In the mixed solution, the concentration ratio of phosphoric acid to nitric acid was 70%, and the temperature of the solution was 40 ° C. Wet etching was performed for 30 seconds.

上記条件でウエットエッチングを行うことにより、モリブデンを約２２０ｎｍ／ｍｉｎのエッチングレートでエッチングし、アルミニウムを約２５０ｎｍ／ｍｉｎのエッチングレートでエッチングすることができた。モリブデンでなる第１の導電層をエッチング加工する間に、アルミニウムでなる第２の導電層は、その端部がマスクの端部に対して１２５ｎｍ内側となるまでエッチングされた。   By performing wet etching under the above conditions, molybdenum could be etched at an etching rate of about 220 nm / min, and aluminum could be etched at an etching rate of about 250 nm / min. During the etching process of the first conductive layer made of molybdenum, the second conductive layer made of aluminum was etched until its end portion was 125 nm inside the end portion of the mask.

こうして、モリブデンでなる第１の導電層とアルミニウムでなる第２の導電層とを積層した構成の配線を形成することができた。   In this manner, a wiring having a structure in which the first conductive layer made of molybdenum and the second conductive layer made of aluminum were stacked was formed.

本発明の半導体装置の作製方法を、無線チップ（無線プロセッサ、無線メモリ、無線タグともよぶ）として機能する半導体装置の作製方法に適用することができる。   The method for manufacturing a semiconductor device of the present invention can be applied to a method for manufacturing a semiconductor device that functions as a wireless chip (also referred to as a wireless processor, a wireless memory, or a wireless tag).

無線チップは、外部の装置と非接触で、データの読み出し及び書き込みが可能であることを特徴とし、データの伝送にはアンテナを用いる。   The wireless chip is characterized in that data can be read and written without contact with an external device, and an antenna is used for data transmission.

無線チップの構造について図９を用いて説明する。無線チップは、薄膜集積回路７０１及びそれに接続されるアンテナ７０２とで形成される。   The structure of the wireless chip is described with reference to FIG. The wireless chip is formed with a thin film integrated circuit 701 and an antenna 702 connected thereto.

薄膜集積回路７０１は、薄膜トランジスタ、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子等の素子を用いて構成される。これらの素子に接続される配線の作製方法として本発明を適用することができる。図９では、薄膜集積回路７０１の有する素子の例として薄膜トランジスタ７０３を示す。   The thin film integrated circuit 701 is formed using elements such as a thin film transistor, a memory element, a diode, a photoelectric conversion element, a resistance element, a coil, and a capacitor element. The present invention can be applied as a method for manufacturing a wiring connected to these elements. In FIG. 9, a thin film transistor 703 is shown as an example of an element included in the thin film integrated circuit 701.

図９で示すように、薄膜集積回路７０１上には層間絶縁膜７０４が形成される。層間絶縁膜７０４にコンタクトホールを介して薄膜トランジスタ７０３と接続するアンテナ７０２が形成される。   As shown in FIG. 9, an interlayer insulating film 704 is formed on the thin film integrated circuit 701. An antenna 702 connected to the thin film transistor 703 through a contact hole is formed in the interlayer insulating film 704.

アンテナ７０２の作製方法として本発明を適用することができる。特に、薄膜集積回路７０１の素子（図９では薄膜トランジスタ７０３）と接続された導電層をエッチング加工してアンテナ７０２を形成する場合に本発明は有効である。   The present invention can be applied as a method for manufacturing the antenna 702. In particular, the present invention is effective when the antenna 702 is formed by etching a conductive layer connected to an element of the thin film integrated circuit 701 (the thin film transistor 703 in FIG. 9).

図９では、アンテナ７０２として、２層が積層された構成でなる配線を示したが、これに限定されず多層でなる配線とすることができる。アンテナ７０２の第２の導電層（上の層）の膜厚は、３μｍ〜７μｍとすることができる。   In FIG. 9, the antenna 702 is a wiring having a structure in which two layers are stacked. However, the wiring is not limited to this and can be a multilayer wiring. The film thickness of the second conductive layer (upper layer) of the antenna 702 can be 3 μm to 7 μm.

また、層間絶縁膜７０４及びアンテナ７０２上には、窒化珪素膜等からなるバリアを形成しても良い。本発明の配線の作製方法を用いることによって、アンテナ７０２の形状を好適なものとすることができるので、アンテナ７０２とアンテナ７０２上に形成されるバリア膜との密着性を高め、半導体装置の信頼性を高めることができる。   A barrier made of a silicon nitride film or the like may be formed over the interlayer insulating film 704 and the antenna 702. By using the wiring manufacturing method of the present invention, the shape of the antenna 702 can be made favorable, so that the adhesion between the antenna 702 and the barrier film formed over the antenna 702 is improved, and the reliability of the semiconductor device is improved. Can increase the sex.

図９で示す構成では、層間絶縁膜７０４上にアンテナ７０２を設けている。この構成は、図５（ａ）に示す第２の配線５０５を用いてアンテナ７０２を形成した場合に相当する。しかしながら、本発明は上記構成に限定されない。例えば、図５（ａ）の第１の配線５０３や、図５（ｂ）の第１の配線５０３や、図５（ｂ）の第２の配線５０５や、図５（ｃ）の第１の配線５０３や、図５（ｃ）の第２の配線５１５や、図５（ｃ）の第３の配線５１６や、図５（ｄ）の第１の配線５０３や、図５（ｄ）の第２の配線５１５や、図５（ｄ）の第３の配線５１６や、図５（ｅ）の第１の配線５０３や、図５（ｅ）の第２の配線５１５や、図５（ｅ）の第３の配線５２７や、図５（ｆ）の第１の配線５３３や、図５（ｆ）の第２の配線５３５や、図５（ｇ）の第１の配線５３３や、図５（ｇ）の第２の配線５３５を用いてアンテナを形成することも可能である。   In the structure shown in FIG. 9, an antenna 702 is provided over the interlayer insulating film 704. This configuration corresponds to the case where the antenna 702 is formed using the second wiring 505 shown in FIG. However, the present invention is not limited to the above configuration. For example, the first wiring 503 in FIG. 5A, the first wiring 503 in FIG. 5B, the second wiring 505 in FIG. 5B, or the first wiring in FIG. 5C. The wiring 503, the second wiring 515 in FIG. 5C, the third wiring 516 in FIG. 5C, the first wiring 503 in FIG. 5D, the first wiring in FIG. 2, the third wiring 516 in FIG. 5D, the first wiring 503 in FIG. 5E, the second wiring 515 in FIG. 5E, and FIG. The third wiring 527 of FIG. 5, the first wiring 533 of FIG. 5 (f), the second wiring 535 of FIG. 5 (f), the first wiring 533 of FIG. 5 (g), FIG. It is also possible to form an antenna using the second wiring 535 of g).

無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等）、包装用品類（包装紙やボトル等）、記録媒体（ＤＶＤソフトやビデオテープ等）、乗物類（自転車等）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札等の物品に設けて使用することができる。   Wireless chips can be used for a wide range of purposes. For example, banknotes, coins, securities, bearer bonds, certificates (driver's license, resident's card, etc.), packaging supplies (wrapping paper, bottles, etc.), recording media (DVD) Software, videotapes, etc.), vehicles (bicycles, etc.), personal items (bags, glasses, etc.), foods, plants, animals, human bodies, clothing, daily necessities, electronic devices, etc., luggage tags, etc. It can be used by being provided on other articles.

本実施例は、発明を実施するための最良の形態、実施例１と自由に組み合わせて実施することができる。   This embodiment can be carried out in any combination with the best mode for carrying out the invention, Embodiment 1.

本発明の半導体装置の作製方法を、表示装置の作製方法に適用することができる。本発明を用いて作製した表示装置の有する画素の断面図を図１０（ａ）及び図１０（ｂ）に示す。   The method for manufacturing a semiconductor device of the present invention can be applied to a method for manufacturing a display device. 10A and 10B are cross-sectional views of pixels included in a display device manufactured using the present invention.

図１０（ａ）及び図１０（ｂ）において、１０００は基板、１００１は下地膜、１００２は半導体層、１００３は第１の絶縁膜、１００４はゲート電極、１００５は第２の絶縁膜、１００６は電極、１００７は第１の電極、１００８は第３の絶縁膜、１００９は発光層、１０１０は第２の電極である。１１００は薄膜トランジスタ、１０１１は発光素子である。   10A and 10B, 1000 is a substrate, 1001 is a base film, 1002 is a semiconductor layer, 1003 is a first insulating film, 1004 is a gate electrode, 1005 is a second insulating film, and 1006 is An electrode, 1007 is a first electrode, 1008 is a third insulating film, 1009 is a light emitting layer, and 1010 is a second electrode. Reference numeral 1100 denotes a thin film transistor, and 1011 denotes a light emitting element.

基板１０００としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板１０００の表面を、ＣＭＰ法などの研磨により平坦化しておいても良い。   As the substrate 1000, for example, a glass substrate such as barium borosilicate glass or alumino borosilicate glass, a quartz substrate, a ceramic substrate, or the like can be used. Alternatively, a metal substrate containing stainless steel or a semiconductor substrate with an insulating film formed on the surface thereof may be used. A substrate made of a synthetic resin having flexibility such as plastic may be used. The surface of the substrate 1000 may be planarized by polishing such as a CMP method.

下地膜１００１としては、酸化珪素や、窒化珪素または窒化酸化珪素などの絶縁膜を用いることができる。下地膜１００１によって、基板１０００に含まれるＮａなどのアルカリ金属やアルカリ土類金属が半導体層１００２に拡散し薄膜トランジスタ１１００の特性に悪影響をおよぼすのを防ぐことができる。図１０では、下地膜１００１を単層の構造としているが、２層あるいはそれ以上の複数層で形成してもよい。なお、不純物の拡散がさして問題とならない石英基板などの場合は、下地膜１００１を必ずしも設ける必要はない。   As the base film 1001, an insulating film such as silicon oxide, silicon nitride, or silicon nitride oxide can be used. The base film 1001 can prevent alkali metal such as Na or alkaline earth metal contained in the substrate 1000 from diffusing into the semiconductor layer 1002 and adversely affecting the characteristics of the thin film transistor 1100. Although the base film 1001 has a single-layer structure in FIG. 10, it may be formed of two or more layers. Note that the base film 1001 is not necessarily provided in the case of a quartz substrate or the like in which impurity diffusion is not a problem.

半導体層１００２としては、任意の形状にエッチング加工された結晶性半導体膜や非晶質半導体膜を用いることができる。結晶性半導体膜は非晶質半導体膜を結晶化して得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いることができる。半導体層１００２は、チャネル形成領域と、導電型を付与する不純物元素が添加された一対の不純物領域とを有する。なお、チャネル形成領域と一対の不純物領域との間に、前記不純物元素が低濃度で添加された不純物領域を有していてもよい。   As the semiconductor layer 1002, a crystalline semiconductor film or an amorphous semiconductor film etched into an arbitrary shape can be used. The crystalline semiconductor film can be obtained by crystallizing an amorphous semiconductor film. As a crystallization method, a laser crystallization method, a thermal crystallization method using an RTA or a furnace annealing furnace, a thermal crystallization method using a metal element that promotes crystallization, or the like can be used. The semiconductor layer 1002 includes a channel formation region and a pair of impurity regions to which an impurity element imparting a conductivity type is added. Note that an impurity region to which the impurity element is added at a low concentration may be provided between the channel formation region and the pair of impurity regions.

第１の絶縁膜１００３としては、酸化珪素、窒化珪素または窒化酸化珪素等を用い、単層または複数の膜を積層させて形成することができる。   As the first insulating film 1003, silicon oxide, silicon nitride, silicon nitride oxide, or the like can be used, and a single layer or a plurality of films can be stacked.

ゲート電極１００４としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物からなる単層または積層構造を用いることができる。   As the gate electrode 1004, a single layer or a stacked structure including one kind of element selected from Ta, W, Ti, Mo, Al, Cu, Cr, and Nd, or an alloy or compound containing a plurality of such elements can be used.

図１０（ｂ）に示すように、本発明の配線の作製方法をゲート電極１００４及びゲート電極１００４と同時に形成される配線に用いる場合、ゲート電極１００４は２層以上の積層構造を用いる必要がある。   As shown in FIG. 10B, when the wiring manufacturing method of the present invention is used for a gate electrode 1004 and a wiring formed simultaneously with the gate electrode 1004, the gate electrode 1004 needs to have a stacked structure of two or more layers. .

薄膜トランジスタ１１００は、半導体層１００２と、ゲート電極１００４と、半導体層１００２とゲート電極１００４との間の第１の絶縁膜１００３とによって構成される。図１０では、画素を構成する薄膜トランジスタとして、発光素子１０１１の第１の電極１００７に接続された薄膜トランジスタ１１００のみを示したが、複数の薄膜トランジスタを有する構成としてもよい。また、本実施例では、薄膜トランジスタ１１００をトップゲート型のトランジスタとして示したが、半導体層の下方にゲート電極を有するボトムゲート型のトランジスタであっても良いし、半導体層の上下にゲート電極を有するデュアルゲート型のトランジスタであっても良い。   The thin film transistor 1100 includes a semiconductor layer 1002, a gate electrode 1004, and a first insulating film 1003 between the semiconductor layer 1002 and the gate electrode 1004. In FIG. 10, only the thin film transistor 1100 connected to the first electrode 1007 of the light-emitting element 1011 is illustrated as the thin film transistor included in the pixel; however, a structure including a plurality of thin film transistors may be employed. In this embodiment, the thin film transistor 1100 is shown as a top-gate transistor. However, a bottom-gate transistor having a gate electrode below a semiconductor layer may be used, and gate electrodes are provided above and below the semiconductor layer. A dual-gate transistor may be used.

第２の絶縁膜１００５としては、無機絶縁膜や有機絶縁膜の単層またはこれらの膜を積層した構成を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により塗布された酸化シリコン膜などを用いることができ、有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。   As the second insulating film 1005, a single layer of an inorganic insulating film or an organic insulating film or a structure in which these films are stacked can be used. As the inorganic insulating film, a silicon oxide film formed by a CVD method, a silicon oxide film applied by an SOG (Spin On Glass) method, or the like can be used. As an organic insulating film, polyimide, polyamide, BCB (benzoic acid) is used. A film such as cyclobutene), acrylic or positive photosensitive organic resin, or negative photosensitive organic resin can be used.

また、第２の絶縁膜１００５として、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料を用いることもできる。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）を用いることができる。さらには、置換基としてフルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。   Alternatively, the second insulating film 1005 can be formed using a material having a skeleton structure formed of a bond of silicon (Si) and oxygen (O). As a substituent, an organic group containing at least hydrogen (for example, an alkyl group or an aromatic hydrocarbon) can be used. Further, a fluoro group may be used as a substituent. Alternatively, an organic group containing at least hydrogen and a fluoro group may be used as a substituent.

電極１００６としては、Ａｌ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕから選ばれた一種の元素からなる膜や該元素を複数含む合金からなる膜からなる、単層または積層構造を用いることができる。更に、電極１００６としては、該元素を一種または複数と、Ｎｉ、Ｃ、Ｍｎから選ばれた一種の元素または該元素を複数とを含む合金からなる膜からなる、単層または積層構造を用いることができる。   As the electrode 1006, a single layer or a laminated structure including a film made of one kind of element selected from Al, W, Mo, Ti, Pt, Cu, Ta, and Au, or a film made of an alloy containing a plurality of such elements is used. be able to. Further, as the electrode 1006, a single layer or a laminated structure including a film made of an alloy containing one or more of these elements and one or more elements selected from Ni, C, and Mn or a plurality of the elements is used. Can do.

図１０（ａ）に示すように、本発明の配線の作製方法を電極１００６及び電極１００６と同時に形成される配線に用いる場合、電極１００６は２層以上の積層構造を用いる必要がある。例えば、電極１００６として、ＭｏとＭｏ上のＡｌとを積層した構成や、ＭｏとＭｏ上のＡｌとＡｌ上のＭｏとを積層した構成等を用いることができる。   As shown in FIG. 10A, when the wiring manufacturing method of the present invention is used for the electrode 1006 and a wiring formed simultaneously with the electrode 1006, the electrode 1006 needs to have a stacked structure of two or more layers. For example, as the electrode 1006, a structure in which Mo and Al on Mo are stacked, a structure in which Mo, Al on Mo, and Mo on Al are stacked, or the like can be used.

第１の電極１００７及び第２の電極１０１０の一方もしくは両方を透明電極とすることができる。透明電極としては、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）など、その他の透光性酸化物導電材料を用いることができる。透光性酸化物導電材料として、ＩＴＯ及び酸化珪素を含む酸化インジウムスズ（以下、ＩＴＳＯと記す）や、ＩＴＯ及び酸化チタン含む酸化インジウムスズ（以下、ＩＴＴＯと記す）や、ＩＴＯ及び酸化モリブデン含む酸化インジウムスズ（以下、ＩＴＭＯと記す）や、ＩＴＯにチタン、モリブデン又はガリウムを添加したものや、酸化珪素を含んだ酸化インジウムにさらに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を添加したターゲットを用いて形成された材料を用いても良い。   One or both of the first electrode 1007 and the second electrode 1010 can be a transparent electrode. As the transparent electrode, other light-transmitting oxide conductive materials such as indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), and zinc oxide added with gallium (GZO) can be used. . As the light-transmitting oxide conductive material, indium tin oxide containing ITO and silicon oxide (hereinafter referred to as ITSO), indium tin oxide including ITO and titanium oxide (hereinafter referred to as ITTO), and oxidation including ITO and molybdenum oxide. Using a target in which indium tin (hereinafter referred to as ITMO), ITO added with titanium, molybdenum or gallium, or indium oxide containing silicon oxide and further added with 2 to 20 wt% zinc oxide (ZnO) is used. You may use the formed material.

第１の電極１００７及び第２の電極１０１０の他方は、透光性を有さない材料で形成されていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（ＣａＦ２等のフッ化カルシウム、窒化カルシウム）の他、ＹｂやＥｒ等の希土類金属を用いることができる。 The other of the first electrode 1007 and the second electrode 1010 may be formed using a material that does not transmit light. For example, alkali metals such as Li and Cs, and alkaline earth metals such as Mg, Ca, and Sr, alloys containing these (Mg: Ag, Al: Li, Mg: In, etc.), and compounds thereof (CaF 2 etc.) In addition, a rare earth metal such as Yb or Er can be used.

第３の絶縁膜１００８としては、第２の絶縁膜１００５と同様の材料を用いて形成することができる。第３の絶縁膜１００８は、第１の電極１００７の端部を覆うように第１の電極１００７の周辺に形成され、隣り合う画素において発光層１００９を分離する機能を有する。   The third insulating film 1008 can be formed using a material similar to that of the second insulating film 1005. The third insulating film 1008 is formed around the first electrode 1007 so as to cover the end portion of the first electrode 1007, and has a function of separating the light emitting layer 1009 in adjacent pixels.

発光層１００９は、単数または複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、低分子系のいずれの材料も用いることが可能である。   The light emitting layer 1009 is composed of one or more layers. When composed of a plurality of layers, these layers can be classified into a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, an electron injection layer, and the like from the viewpoint of carrier transport properties. Note that the boundaries between the layers are not necessarily clear, and there are cases where the materials constituting the layers are partially mixed and the interface is unclear. For each layer, an organic material or an inorganic material can be used. As the organic material, any of a high molecular weight material and a low molecular weight material can be used.

発光素子１０１１は、発光層１００９と、発光層１００９を介して重なる第１の電極１００７及び第２の電極１０１０とによって構成される。第１の電極１００７及び第２の電極１０１０の一方が陽極に相当し、他方が陰極に相当する。発光素子１０１１は、陽極と陰極の間にしきい値電圧より大きい電圧が順バイアスで印加されると、陽極から陰極に電流が流れて発光する。   The light-emitting element 1011 includes a light-emitting layer 1009 and a first electrode 1007 and a second electrode 1010 that overlap with each other with the light-emitting layer 1009 interposed therebetween. One of the first electrode 1007 and the second electrode 1010 corresponds to an anode, and the other corresponds to a cathode. When a voltage larger than the threshold voltage is applied between the anode and the cathode with a forward bias, the light-emitting element 1011 emits light by current flowing from the anode to the cathode.

本実施例は、発明を実施する最良の形態や、実施例１と自由に組み合わせて実施することができる。   This embodiment can be carried out in any combination with the best mode for carrying out the invention and Embodiment 1.

本発明の半導体装置の作製方法を、表示装置の作製方法に適用することができる。実施例３において示した構成とは別の例を示す。本発明を用いて作製した表示装置の有する画素の断面図を図１１（ａ）及び図１１（ｂ）に示す。なお、図１０と同じ部分は同じ符号を用いて示し、説明は省略する。   The method for manufacturing a semiconductor device of the present invention can be applied to a method for manufacturing a display device. An example different from the configuration shown in the third embodiment will be described. 11A and 11B are cross-sectional views of pixels included in a display device manufactured using the present invention. In addition, the same part as FIG. 10 is shown using the same code | symbol, and description is abbreviate | omitted.

図１１（ａ）は、本発明の配線の作製方法を電極１００６及び電極１００６と同時に形成される配線に用いた場合の例である。図１１（ｂ）は、本発明の配線の作製方法をゲート電極１００４及びゲート電極１００４と同時に形成される配線に用いた場合の例である。   FIG. 11A illustrates an example in which the wiring manufacturing method of the present invention is used for the electrode 1006 and a wiring formed simultaneously with the electrode 1006. FIG. 11B shows an example in which the wiring manufacturing method of the present invention is used for the gate electrode 1004 and a wiring formed simultaneously with the gate electrode 1004.

図１１において、１１０７は第１の電極、１１０８は液晶、１１０９は第２の電極、１１１１は基板である。基板１０００と基板１１１１によって、液晶１１０８が挟持された構成を有する。第１の電極１１０７と液晶１１０８との間に配向膜を設けても良い。第２の電極１１０９と液晶１１０８との間に配向膜を設けても良い。   In FIG. 11, 1107 is a first electrode, 1108 is a liquid crystal, 1109 is a second electrode, and 1111 is a substrate. A liquid crystal 1108 is sandwiched between the substrate 1000 and the substrate 1111. An alignment film may be provided between the first electrode 1107 and the liquid crystal 1108. An alignment film may be provided between the second electrode 1109 and the liquid crystal 1108.

基板１１１１としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板等の基板を用いることができる。また、プラスチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板１０００の表面を、ＣＭＰ法などの研磨により平坦化しておいても良い。   As the substrate 1111, for example, a glass substrate such as barium borosilicate glass or alumino borosilicate glass, or a substrate such as a quartz substrate can be used. Alternatively, a substrate made of a synthetic resin having flexibility such as plastic may be used. The surface of the substrate 1000 may be planarized by polishing such as a CMP method.

第１の電極１１０７及び第２の電極１１０９の一方もしくは両方を透明電極とすることができる。透明電極としては、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などその他の透光性酸化物導電材料を用いることができる。透光性酸化物導電材料としては、ＩＴＳＯや、ＩＴＴＯや、ＩＴＭＯを用いることもできる。更に、透光性酸化物導電材料として、ＩＴＯにチタン、モリブデン又はガリウムを添加したものや、酸化珪素を含んだ酸化インジウムにさらに２〜２０ｗｔ％の酸化亜鉛（ＺｎＯ）を添加したターゲットを用いて形成された材料を用いても良い。   One or both of the first electrode 1107 and the second electrode 1109 can be a transparent electrode. As the transparent electrode, other light-transmitting oxide conductive materials such as indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), and zinc oxide to which gallium is added (GZO) can be used. ITSO, ITTO, or ITMO can also be used as the light-transmitting oxide conductive material. Further, as a light-transmitting oxide conductive material, a target in which titanium, molybdenum, or gallium is added to ITO, or a target in which 2 to 20 wt% zinc oxide (ZnO) is further added to indium oxide containing silicon oxide is used. You may use the formed material.

反射型の液晶表示装置の場合には、第１の電極１１０７及び第２の電極１１０９の他方は、透光性を有さない材料で形成されていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（ＣａＦ２等のフッ化カルシウム、窒化カルシウム）の他、ＹｂやＥｒ等の希土類金属を用いることができる。 In the case of a reflective liquid crystal display device, the other of the first electrode 1107 and the second electrode 1109 may be formed using a material that does not transmit light. For example, alkali metals such as Li and Cs, and alkaline earth metals such as Mg, Ca, and Sr, alloys containing these (Mg: Ag, Al: Li, Mg: In, etc.), and compounds thereof (CaF 2 etc.) In addition, a rare earth metal such as Yb or Er can be used.

液晶１１０８としては、公知の液晶を用いることができる。また、表示装置のモードとしては、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｅｎｄ）モード等を自由に用いることができる。   As the liquid crystal 1108, a known liquid crystal can be used. Further, as a mode of the display device, a TN (Twisted Nematic) mode, an MVA (Multi-domain Vertical Alignment) mode, an OCB (Optical Compensated Bend) mode, or the like can be used freely.

なお、図１１では、第１の電極１１０７を基板１０００上に配置し、第２の電極１１０９を基板１１１１上に配置した例を示した。しかし、これに限定されず、基板１０００上に第１の電極１１０７と第２の電極１１０９の両方を設け、液晶をＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モードで駆動する構成としても良い。   Note that FIG. 11 illustrates an example in which the first electrode 1107 is disposed over the substrate 1000 and the second electrode 1109 is disposed over the substrate 1111. However, the present invention is not limited to this, and both the first electrode 1107 and the second electrode 1109 may be provided over the substrate 1000 and the liquid crystal may be driven in an IPS (In-Plane-Switching) mode.

第１の電極１１０７と第２の電極１１０９とによって形成される電界により、液晶１１０８の配向状態が制御され、液晶１１０８の透過率が変化して表示を行う。   The alignment state of the liquid crystal 1108 is controlled by an electric field formed by the first electrode 1107 and the second electrode 1109, and the transmittance of the liquid crystal 1108 is changed to perform display.

本実施例は、発明を実施するための最良の形態、実施例１、実施例３と自由に組み合わせて実施することができる。   This embodiment can be carried out in any combination with the best mode for carrying out the invention, Embodiment 1 and Embodiment 3.

本発明の半導体装置の作製方法を、記憶回路の作製方法に適用することができる。   The method for manufacturing a semiconductor device of the present invention can be applied to a method for manufacturing a memory circuit.

図１２に、本発明を利用し作製した記憶回路の一部の例を示す。記憶回路として、フリップフロップ（双安定回路）を用いた例を示す。   FIG. 12 illustrates an example of part of a memory circuit manufactured using the present invention. An example in which a flip-flop (bistable circuit) is used as the memory circuit is shown.

図１２（ａ）は、２つのインバータ回路（インバータ回路１２２１及びインバータ回路１２２２）によって構成されるフリップフロップ１２２０の回路図である。図１２（ｂ）及び図１２（ｃ）はそれぞれ、本発明を用いて図１２（ａ）の回路を作製した例である。   FIG. 12A is a circuit diagram of a flip-flop 1220 including two inverter circuits (inverter circuit 1221 and inverter circuit 1222). FIGS. 12B and 12C are examples in which the circuit of FIG. 12A is manufactured using the present invention.

図１２（ｂ）及び図１２（ｃ）において、１２００は基板、１２０１は下地膜、１２０２は半導体層、１２０３は第１の絶縁膜、１２０４はゲート電極、１２０５は第２の絶縁膜、１２０６は電極、１２０８ａ及び１２０８ｃはＮチャネル型の薄膜トランジスタ、１２０８ｂ及び１２０８ｄはＰチャネル型の薄膜トランジスタである。   12B and 12C, reference numeral 1200 denotes a substrate; 1201, a base film; 1202, a semiconductor layer; 1203, a first insulating film; 1204, a gate electrode; 1205, a second insulating film; The electrodes 1208a and 1208c are N-channel thin film transistors, and 1208b and 1208d are P-channel thin film transistors.

Ｎチャネル型の薄膜トランジスタ１２０８ａとＰチャネル型の薄膜トランジスタ１２０８ｂによって、インバータ回路１２２１が構成される。Ｎチャネル型の薄膜トランジスタ１２０８ｃとＰチャネル型の薄膜トランジスタ１２０８ｄによって、インバータ回路１２２２が構成される。インバータ回路１２２１とインバータ回路１２２２によって、フリップフロップ１２２０が構成される。   An inverter circuit 1221 is formed by the N-channel thin film transistor 1208a and the P-channel thin film transistor 1208b. The N-channel thin film transistor 1208c and the P-channel thin film transistor 1208d constitute an inverter circuit 1222. The inverter circuit 1221 and the inverter circuit 1222 constitute a flip-flop 1220.

基板１２００は、図１０や図１１における基板１０００と同様の構成とすることができる。下地膜１２０１は、図１０や図１１における下地膜１００１と同様の構成とすることができる。半導体層１２０２は、図１０や図１１における半導体層１００２と同様の構成とすることができる。第１の絶縁膜１２０３は、図１０や図１１における第１の絶縁膜１００３と同様の構成とすることができる。ゲート電極１２０４は、図１０や図１１におけるゲート電極１００４と同様の構成とすることができる。第２の絶縁膜１２０５は、図１０や図１１における第２の絶縁膜１００５と同様の構成とすることができる。電極１２０６は、図１０や図１１における電極１００６と同様の構成とすることができる。   The substrate 1200 can have a structure similar to that of the substrate 1000 in FIGS. The base film 1201 can have a structure similar to that of the base film 1001 in FIGS. The semiconductor layer 1202 can have a structure similar to that of the semiconductor layer 1002 in FIGS. The first insulating film 1203 can have a structure similar to that of the first insulating film 1003 in FIGS. The gate electrode 1204 can have a structure similar to that of the gate electrode 1004 in FIGS. The second insulating film 1205 can have a structure similar to that of the second insulating film 1005 in FIGS. The electrode 1206 can have a structure similar to that of the electrode 1006 in FIGS.

図１２（ｂ）は、本発明の配線の作製方法を電極１２０６及び電極１２０６と同時に形成される配線に用いた場合の例である。図１２（ｃ）は、本発明の配線の作製方法をゲート電極１２０４及びゲート電極１２０４と同時に形成される配線に用いた場合の例である。   FIG. 12B shows an example in which the wiring manufacturing method of the present invention is used for the electrode 1206 and a wiring formed simultaneously with the electrode 1206. FIG. 12C illustrates an example in which the method for manufacturing a wiring of the present invention is used for a gate electrode 1204 and a wiring formed simultaneously with the gate electrode 1204.

本実施例で示したフリップフロップを用いた記憶回路は、実施例３や実施例４で示した表示装置の駆動回路として用いることもできる。   The memory circuit using the flip-flop described in this embodiment can also be used as a driver circuit for the display device described in Embodiment 3 or Embodiment 4.

本実施例では、フリップフロップを用いた記憶回路の例を示したが、本発明の半導体装置の作製方法は、様々な構成の記憶回路の作製に適用することができる。本発明の半導体装置の作製方法は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリ等の作製方法に適用することができる。   In this embodiment, an example of a memory circuit using a flip-flop is shown; however, a method for manufacturing a semiconductor device of the present invention can be applied to manufacturing memory circuits having various structures. The manufacturing method of a semiconductor device of the present invention can be applied to a manufacturing method of an SRAM (Static Random Access Memory), a DRAM (Dynamic Random Access Memory), a flash memory, or the like.

本実施例は、発明を実施するための最良の形態、実施例１、実施例２、実施例３、実施例４等と自由に組み合わせて実施することができる。   This embodiment can be carried out in any combination with the best mode for carrying out the invention, Embodiment 1, Embodiment 2, Embodiment 3, Embodiment 4, etc.

本発明の実施例について、図１３を用いて説明する。図１３（ａ）は、表示装置を封止することによって形成された表示パネルの上面図であり、図１３（ｂ）、図１３（ｃ）はそれぞれ図１３（ａ）のＡ−Ａ’における断面図である。図１３（ｂ）と図１３（ｃ）とは、異なる方法で封止を行った例である。   An embodiment of the present invention will be described with reference to FIG. FIG. 13A is a top view of a display panel formed by sealing the display device. FIGS. 13B and 13C are respectively taken along line AA ′ of FIG. It is sectional drawing. FIG. 13B and FIG. 13C are examples in which sealing is performed by different methods.

図１３（ａ）〜（ｃ）において、基板１３０１上には、複数の画素を有する表示部１３０２が配置され、これらを囲むようにしてシール材１３０６が設けられシーリング材１３０７が貼り付けられている。基板１３０１上に、表示部１３０２の他に表示部１３０２に信号を入力する駆動回路が形成されていても良い。画素の構造については、上述の実施例３で示した図１０に示す構成等を用いることが可能である。   13A to 13C, a display portion 1302 having a plurality of pixels is arranged on a substrate 1301, a sealing material 1306 is provided so as to surround them, and a sealing material 1307 is attached. In addition to the display portion 1302, a driver circuit that inputs a signal to the display portion 1302 may be formed over the substrate 1301. As for the structure of the pixel, the structure shown in FIG. 10 shown in the third embodiment can be used.

図１３（ｂ）の表示パネルでは、図１３（ａ）のシーリング材１３０７は、対向基板１３２１に相当する。シール材１３０６を接着層として用いて透明な対向基板１３２１が貼り付けられ、基板１３０１、対向基板１３２１及びシール材１３０６によって密閉空間１３２２が形成される。対向基板１３２１には、カラーフィルタ１３２０と該カラーフィルタを保護する保護膜１３２３が設けられる。表示部１３０２に配置された発光素子から発せられる光は、該カラーフィルタ１３２０を介して外部に放出される。密閉空間１３２２は、不活性な樹脂もしくは液体などで充填される。なお、密閉空間１３２２に充填する樹脂として、吸湿材を分散させた透光性を有する樹脂を用いても良い。また、シール材１３０６と密閉空間１３２２に充填される材料とを同一の材料として、対向基板１３２１の接着と表示部１３０２の封止とを同時に行っても良い。   In the display panel in FIG. 13B, the sealing material 1307 in FIG. 13A corresponds to the counter substrate 1321. A transparent counter substrate 1321 is attached using the sealant 1306 as an adhesive layer, and a sealed space 1322 is formed by the substrate 1301, the counter substrate 1321, and the sealant 1306. The counter substrate 1321 is provided with a color filter 1320 and a protective film 1323 for protecting the color filter. Light emitted from the light emitting elements arranged in the display portion 1302 is emitted to the outside through the color filter 1320. The sealed space 1322 is filled with an inert resin or liquid. Note that a light-transmitting resin in which a hygroscopic material is dispersed may be used as the resin filled in the sealed space 1322. Alternatively, the sealing material 1306 and the material filled in the sealed space 1322 may be the same material, and the counter substrate 1321 may be bonded and the display portion 1302 may be sealed at the same time.

図１３（ｃ）に示した表示パネルでは、図１３（ａ）のシーリング材１３０７は、シーリング材１３２４に相当する。シール材１３０６を接着層として用いてシーリング材１３２４が貼り付けられ、基板１３０１、シール材１３０６及びシーリング材１３２４によって密閉空間１３０８が形成される。シーリング材１３２４には予め凹部の中に吸湿剤１３０９が設けられ、上記密閉空間１３０８の内部において、水分や酸素等を吸着して清浄な雰囲気に保ち、発光素子の劣化を抑制する役割を果たす。この凹部は目の細かいメッシュ状のカバー材１３１０で覆われている。カバー材１３１０は空気や水分は通すが、吸湿剤１３０９は通さない。なお、密閉空間１３０８は、窒素もしくはアルゴン等の希ガスで充填しておけばよく、不活性な樹脂もしくは液体で充填することも可能である。   In the display panel shown in FIG. 13C, the sealing material 1307 in FIG. 13A corresponds to the sealing material 1324. A sealing material 1324 is attached using the sealing material 1306 as an adhesive layer, and a sealed space 1308 is formed by the substrate 1301, the sealing material 1306, and the sealing material 1324. The sealing material 1324 is provided with a hygroscopic agent 1309 in the concave portion in advance, and plays a role in adsorbing moisture, oxygen, and the like in the sealed space 1308 to keep a clean atmosphere and suppressing deterioration of the light emitting element. This concave portion is covered with a fine mesh-shaped cover material 1310. The cover member 1310 allows air and moisture to pass through, but does not allow the moisture absorbent 1309 to pass. Note that the sealed space 1308 may be filled with a rare gas such as nitrogen or argon, and may be filled with an inert resin or liquid.

基板１３０１上には、表示部１３０２等に信号を伝達するための入力端子部１３１１が設けられ、該入力端子部１３１１へはＦＰＣ（フレキシブルプリントサーキット）１３１２を介してビデオ信号等のデータ信号が伝達される。入力端子部１３１１では、基板１３０１上に形成された配線とＦＰＣ１３１２に設けられた配線とを、導電体を分散させた樹脂（異方性導電膜：ＡＣＦ）を用いて電気的に接続してある。   An input terminal portion 1311 for transmitting a signal to the display portion 1302 and the like is provided on the substrate 1301, and a data signal such as a video signal is transmitted to the input terminal portion 1311 via an FPC (flexible printed circuit) 1312. Is done. In the input terminal portion 1311, a wiring formed over the substrate 1301 and a wiring provided in the FPC 1312 are electrically connected using a resin in which a conductor is dispersed (anisotropic conductive film: ACF). .

本実施例では、発光素子を用いた発光パネルに本発明を適用した例を示した。しかしこれに限定されず、液晶素子を用いた液晶パネルに本発明を適用してもよい。例えば、実施例４の図１１で示した表示装置を用いた液晶パネルに本発明を適用することができる。   In this embodiment, an example in which the present invention is applied to a light-emitting panel using a light-emitting element is shown. However, the present invention is not limited to this, and the present invention may be applied to a liquid crystal panel using a liquid crystal element. For example, the present invention can be applied to a liquid crystal panel using the display device shown in FIG.

本実施例は、発明を実施するための最良の形態、実施例１、実施例３、実施例４や実施例５と自由に組み合わせて実施することができる。   This embodiment can be implemented by freely combining with the best mode for carrying out the invention, Embodiment 1, Embodiment 3, Embodiment 4 and Embodiment 5.

本発明の半導体装置の作製方法は、様々な電子機器の作製に適用することができる。電子機器としては、カメラ（ビデオカメラ、デジタルカメラ等）、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ナビゲーションシステム、ステレオ、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）、テレビなどが挙げられる。電子機器の例を図７に示す。   The method for manufacturing a semiconductor device of the present invention can be applied to manufacture of various electronic devices. Electronic devices include cameras (video cameras, digital cameras, etc.), projectors, head mounted displays (goggles type displays), navigation systems, stereos, personal computers, game devices, portable information terminals (mobile computers, mobile phones, electronic books, etc.) ), An image reproduction apparatus provided with a recording medium (specifically, an apparatus provided with a display capable of reproducing a recording medium such as Digital Versatile Disc (DVD) and displaying the image), a television, and the like. An example of the electronic device is illustrated in FIG.

図７（ａ）は、ノート型パーソナルコンピュータであり、本体９１１、筐体９１２、表示部９１３、キーボード９１４、外部接続ポート９１５、ポインティングパッド９１６等を含む。本発明の半導体装置の作製方法は、表示部９１３等の作製に適用することができる。表示部９１３は、ガラスや樹脂等の絶縁基板上に微細に画素等が作り込まれた構成を有する。本発明は、ドライエッチングによるプラズマダメージを回避し、且つ好適な形状の配線を形成することができるので、表示部９１３の微細な配線を作製するのに特に有効である。   FIG. 7A illustrates a notebook personal computer, which includes a main body 911, a housing 912, a display portion 913, a keyboard 914, an external connection port 915, a pointing pad 916, and the like. The method for manufacturing a semiconductor device of the present invention can be applied to manufacturing the display portion 913 and the like. The display portion 913 has a structure in which pixels and the like are finely formed on an insulating substrate such as glass or resin. The present invention is particularly effective for manufacturing a fine wiring of the display portion 913 because plasma damage due to dry etching can be avoided and a wiring having a suitable shape can be formed.

図７（ｂ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体９２１、筐体９２２、第１の表示部９２３、第２の表示部９２４、記録媒体（ＤＶＤ等）読み込み部９２５、操作キー９２６、スピーカー部９２７等を含む。第１の表示部９２３は主として画像情報を表示し、第２の表示部９２４は主として文字情報を表示する。本発明の半導体装置の作製方法は、第１の表示部９２３や第２の表示部９２４等の作製に適用することができる。特に、第１の表示部９２３は主として画像情報を表示するので、ガラスや樹脂等の絶縁基板上に微細に画素等が作り込まれた構成を有する。本発明は、ドライエッチングによるプラズマダメージを回避し、且つ好適な形状の配線を形成することができるので、第１の表示部９２３の微細な配線を作製するのに特に有効である。   FIG. 7B shows an image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 921, a housing 922, a first display unit 923, a second display unit 924, a recording medium ( DVD, etc.) includes a reading unit 925, operation keys 926, a speaker unit 927, and the like. The first display unit 923 mainly displays image information, and the second display unit 924 mainly displays character information. The method for manufacturing a semiconductor device of the present invention can be applied to manufacturing the first display portion 923, the second display portion 924, and the like. In particular, the first display portion 923 mainly displays image information, and thus has a structure in which pixels and the like are finely formed on an insulating substrate such as glass or resin. The present invention is particularly effective in manufacturing a fine wiring of the first display portion 923 because plasma damage due to dry etching can be avoided and a wiring having a suitable shape can be formed.

図７（ｃ）は携帯電話であり、本体９３１、音声出力部９３２、音声入力部９３３、表示部９３４、操作スイッチ９３５、アンテナ９３６等を含む。本発明の半導体装置の作製方法は、表示部９３４等の作製に適用することができる。表示部９３４は、ガラスや樹脂等の絶縁基板上に微細に画素等が作り込まれた構成を有する。本発明は、ドライエッチングによるプラズマダメージを回避し、且つ好適な形状の配線を形成することができるので、表示部９３４の微細な配線を形成するのに特に有効である。   FIG. 7C illustrates a mobile phone, which includes a main body 931, an audio output unit 932, an audio input unit 933, a display unit 934, an operation switch 935, an antenna 936, and the like. The method for manufacturing a semiconductor device of the present invention can be applied to manufacturing the display portion 934 and the like. The display portion 934 has a structure in which pixels or the like are finely formed on an insulating substrate such as glass or resin. The present invention is particularly effective in forming a fine wiring of the display portion 934 because plasma damage due to dry etching can be avoided and a wiring having a suitable shape can be formed.

図７（ｄ）はカメラであり、本体９４１、表示部９４２、筐体９４３、外部接続ポート９４４、リモコン受信部９４５、受像部９４６、バッテリー９４７、音声入力部９４８、操作キー９４９等を含む。本発明の半導体装置の作製方法は、表示部９３４等の作製に適用することができる。表示部９４２は、ガラスや樹脂等の絶縁基板上に微細に画素等が作り込まれた構成を有する。本発明は、ドライエッチングによるプラズマダメージを回避し、且つ好適な形状の配線を形成することができるので、表示部９４２の微細な配線を作製するのに特に有効である。   FIG. 7D shows a camera, which includes a main body 941, a display portion 942, a housing 943, an external connection port 944, a remote control receiving portion 945, an image receiving portion 946, a battery 947, an audio input portion 948, operation keys 949, and the like. The method for manufacturing a semiconductor device of the present invention can be applied to manufacturing the display portion 934 and the like. The display portion 942 has a structure in which pixels and the like are finely formed on an insulating substrate such as glass or resin. The present invention is particularly effective in manufacturing a fine wiring of the display portion 942 because plasma damage due to dry etching can be avoided and a wiring having a suitable shape can be formed.

本実施例は、発明を実施するための最良の形態、実施例１乃至実施例６と自由に組み合わせて実施することができる。   This embodiment can be carried out in any combination with the best mode for carrying out the invention, Embodiments 1 to 6.

第１の実施の形態を示す図。The figure which shows 1st Embodiment. 第２の実施の形態を示す図。The figure which shows 2nd Embodiment. 第４の実施の形態を示す図。The figure which shows 4th Embodiment. 第４の実施の形態を示す図。The figure which shows 4th Embodiment. 第５の実施の形態を示す図。The figure which shows 5th Embodiment. 従来例を示す図。The figure which shows a prior art example. 本発明を用いた電子機器を示す図。FIG. 14 illustrates an electronic device using the present invention. 第１の実施の形態を示す図。The figure which shows 1st Embodiment. 実施例２を示す図。FIG. 実施例３を示す図。FIG. 実施例４を示す図。FIG. 実施例５を示す図。FIG. 6 shows a fifth embodiment. 実施例６を示す図。FIG. 6 shows a sixth embodiment.

符号の説明Explanation of symbols

１００ 絶縁表面
１０１ 第１の導電層
１０２ 第２の導電層
１０３ マスク
１１１ 第１の導電層
１１２ 第２の導電層
１２２ 第２の導電層
１３２ 第２の導電層
２０１ 第１の導電層
２０２ 第２の導電層
２０３ 第３の導電層
２０４ マスク
２１１ 第１の導電層
２１２ 第２の導電層
２１３ 第３の導電層
２２２ 第２の導電層
２２３ 第３の導電層
２３２ 第２の導電層
２３３ 第３の導電層
２４２ 第２の導電層
２４３ 第３の導電層
５００ 絶縁表面
５０１ 半導体層
５０２ 第１の絶縁膜
５０３ 第１の配線
５０４ 第２の絶縁膜
５０５ 第２の配線
５０６ 薄膜トランジスタ
５１５ 第２の配線
５１６ 第３の配線
５２６ 第３の絶縁膜
５２７ 第３の配線
５３１ 半導体層
５３２ 第１の絶縁膜
５３３ 第１の配線
５３５ 第２の配線
５３６ 薄膜トランジスタ
６００ 絶縁表面
６０１ 第１の導電層
６０２ 第２の導電層
６０３ マスク
６１１ 第１の導電層
６１２ 第２の導電層
７０１ 薄膜集積回路
７０２ アンテナ
７０３ 薄膜トランジスタ
７０４ 層間絶縁膜
９１１ 本体
９１２ 筐体
９１３ 表示部
９１４ キーボード
９１５ 外部接続ポート
９１６ ポインティングパッド
９２１ 本体
９２２ 筐体
９２３ 第１の表示部
９２４ 第２の表示部
９２５ 記録媒体（ＤＶＤ等）読み込み部
９２６ 操作キー
９２７ スピーカー部
９３１ 本体
９３２ 音声出力部
９３３ 音声入力部
９３４ 表示部
９３５ 操作スイッチ
９３６ アンテナ
９４１ 本体
９４２ 表示部
９４３ 筐体
９４４ 外部接続ポート
９４５ リモコン受信部
９４６ 受像部
９４７ バッテリー
９４８ 音声入力部
９４９ 操作キー
１０００ 基板
１００１ 下地膜
１００２ 半導体層
１００３ 第１の絶縁膜
１００４ ゲート電極
１００５ 第２の絶縁膜
１００６ 電極
１００７ 第１の電極
１００８ 第３の絶縁膜
１００９ 発光層
１０１０ 第２の電極
１０１１ 発光素子
１１００ 薄膜トランジスタ
１１０７ 第１の電極
１１０８ 液晶
１１０９ 第２の電極
１１１１ 基板
１２００ 基板
１２０１ 下地膜
１２０２ 半導体層
１２０３ 第１の絶縁膜
１２０４ ゲート電極
１２０５ 第２の絶縁膜
１２０６ 電極
１２０８ａ Ｎチャネル型の薄膜トランジスタ
１２０８ｂ Ｐチャネル型の薄膜トランジスタ
１２０８ｃ Ｎチャネル型の薄膜トランジスタ
１２０８ｄ Ｐチャネル型の薄膜トランジスタ
１２２０ フリップフロップ
１２２１ インバータ回路
１２２２ インバータ回路
１３０１ 基板
１３０２ 表示部
１３０６ シール材
１３０７ シーリング材
１３０８ 密閉空間
１３０９ 吸湿剤
１３１０ カバー材
１３１１ 入力端子部
１３１２ ＦＰＣ
１３２０ カラーフィルタ
１３２１ 対向基板
１３２２ 密閉空間
１３２３ 保護膜
１３２４ シーリング材 100 insulating surface 101 first conductive layer 102 second conductive layer 103 mask 111 first conductive layer 112 second conductive layer 122 second conductive layer 132 second conductive layer 201 first conductive layer 202 second Conductive layer 203 third conductive layer 204 mask 211 first conductive layer 212 second conductive layer 213 third conductive layer 222 second conductive layer 223 third conductive layer 232 second conductive layer 233 third Conductive layer 242 second conductive layer 243 third conductive layer 500 insulating surface 501 semiconductor layer 502 first insulating film 503 first wiring 504 second insulating film 505 second wiring 506 thin film transistor 515 second wiring 516 Third wiring 526 Third insulating film 527 Third wiring 531 Semiconductor layer 532 First insulating film 533 First wiring 535 Second wiring 536 Thin film transistor 600 Surface 601 First conductive layer 602 Second conductive layer 603 Mask 611 First conductive layer 612 Second conductive layer 701 Thin film integrated circuit 702 Antenna 703 Thin film transistor 704 Interlayer insulating film 911 Main body 912 Housing 913 Display portion 914 Keyboard 915 External connection port 916 Pointing pad 921 Main body 922 Housing 923 First display section 924 Second display section 925 Recording medium (DVD etc.) reading section 926 Operation key 927 Speaker section 931 Main body 932 Audio output section 933 Audio input section 934 Display Unit 935 Operation switch 936 Antenna 941 Main body 942 Display unit 943 Case 944 External connection port 945 Remote control receiving unit 946 Image receiving unit 947 Battery 948 Audio input unit 949 Operation key 1000 Substrate 1001 Underlayer film 1002 Semiconductor layer 10 3 First insulating film 1004 Gate electrode 1005 Second insulating film 1006 Electrode 1007 First electrode 1008 Third insulating film 1009 Light emitting layer 1010 Second electrode 1011 Light emitting element 1100 Thin film transistor 1107 First electrode 1108 Liquid crystal 1109 First Second electrode 1111 Substrate 1200 Substrate 1201 Base film 1202 Semiconductor layer 1203 First insulating film 1204 Gate electrode 1205 Second insulating film 1206 Electrode 1208a N-channel thin film transistor 1208b P-channel thin film transistor 1208c N-channel thin film transistor 1208d P Channel type thin film transistor 1220 Flip-flop 1221 Inverter circuit 1222 Inverter circuit 1301 Substrate 1302 Display portion 1306 Sealing material 1307 Sealing material 1308 Sealed space 1309 Hygroscopic agent 1310 Cover material 1311 Input terminal portion 1312 FPC
1320 Color filter 1321 Counter substrate 1322 Sealed space 1323 Protective film 1324 Sealing material

Claims (39)

絶縁表面上に第１の導電層を形成し、
前記第１の導電層上に第２の導電層を形成し、
前記第２の導電層上にレジストのマスクを形成し、
前記マスクを用いた第１のエッチングをドライエッチングによって行い、前記第２の導電層を加工し、
前記マスクを残したまま第２のエッチングをウエットエッチングによって行い、前記第１の導電層を加工し、
前記ドライエッチングにおいて、前記第２の導電層のエッチングレートは、前記第１の導電層のエッチングレートより大きく、
前記ウエットエッチングにおいて、前記第２の導電層のエッチングレートは、前記第１の導電層のエッチングレート以上であることを特徴とする半導体装置の作製方法。 Forming a first conductive layer on the insulating surface;
Forming a second conductive layer on the first conductive layer;
Forming a resist mask on the second conductive layer;
The first etching using the mask is performed by dry etching, the second conductive layer is processed,
The second etching is performed by wet etching while leaving the mask, and the first conductive layer is processed,
In the dry etching, the etching rate of the second conductive layer is larger than the etching rate of the first conductive layer,
In the wet etching, a method for manufacturing a semiconductor device, wherein an etching rate of the second conductive layer is equal to or higher than an etching rate of the first conductive layer. 請求項１において、
前記第１の導電層は複数の層を積層して形成されるを特徴とする半導体装置の作製方法。 In claim 1,
The method for manufacturing a semiconductor device, wherein the first conductive layer is formed by stacking a plurality of layers. 請求項１または請求項２において、
前記第２の導電層は複数の層を積層して形成されることを特徴とする半導体装置の作製方法。 In claim 1 or claim 2,
The method for manufacturing a semiconductor device, wherein the second conductive layer is formed by stacking a plurality of layers. 請求項１乃至請求項３のいずれか一項において、
前記第１の導電層の厚さは、前記第２の導電層の厚さより薄いことを特徴とする半導体装置の作製方法。 In any one of Claims 1 thru | or 3,
A method for manufacturing a semiconductor device, wherein the thickness of the first conductive layer is thinner than the thickness of the second conductive layer. 請求項１乃至請求項３のいずれか一項において、
前記第２の導電層の厚さは、前記第１の導電層の厚さの５倍以上であることを特徴とする半導体装置の作製方法。 In any one of Claims 1 thru | or 3,
The method for manufacturing a semiconductor device, wherein the thickness of the second conductive layer is five times or more the thickness of the first conductive layer. 請求項１乃至請求項５のいずれか一項において、
前記第２の導電層の厚さは３００ｎｍ〜７μｍであることを特徴とする半導体装置の作製方法。 In any one of Claims 1 thru | or 5,
The method for manufacturing a semiconductor device, wherein the thickness of the second conductive layer is 300 nm to 7 μm. 請求項１乃至請求項６のいずれか一項において、
前記第１の導電層は素子と接続され、前記素子はトランジスタであることを特徴とする半導体装置の作製方法。 In any one of Claims 1 thru | or 6,
The method for manufacturing a semiconductor device, wherein the first conductive layer is connected to an element, and the element is a transistor. 絶縁表面上に第１の導電層を形成し、
前記第１の導電層上に第２の導電層を形成し、
前記第２の導電層上に第３の導電層を形成し、
前記第３の導電層上にレジストのマスクを形成し、
前記マスクを用いた第１のエッチングによって、前記第３の導電層を加工し、
前記マスクを残したまま第２のエッチングをドライエッチングによって行い、前記第２の導電層を加工し、
前記マスクを残したまま第３のエッチングをウエットエッチングによって行い、前記第１の導電層を加工し、
前記ドライエッチングにおいて、前記第２の導電層のエッチングレートは、前記第１の導電層のエッチングレートより大きく、
前記ウエットエッチングにおいて、前記第２の導電層のエッチングレートは、前記第１の導電層のエッチングレート以上であり、前記第３の導電層のエッチングレート以下であることを特徴とする半導体装置の作製方法。 Forming a first conductive layer on the insulating surface;
Forming a second conductive layer on the first conductive layer;
Forming a third conductive layer on the second conductive layer;
Forming a resist mask on the third conductive layer;
Processing the third conductive layer by first etching using the mask;
The second etching is performed by dry etching while leaving the mask, and the second conductive layer is processed,
The third etching is performed by wet etching while leaving the mask, and the first conductive layer is processed,
In the dry etching, the etching rate of the second conductive layer is larger than the etching rate of the first conductive layer,
In the wet etching, the etching rate of the second conductive layer is equal to or higher than the etching rate of the first conductive layer and is equal to or lower than the etching rate of the third conductive layer. Method. 請求項８において、
前記第３の導電層は複数の層を積層して形成されることを特徴とする半導体装置の作製方法。 In claim 8,
The method for manufacturing a semiconductor device, wherein the third conductive layer is formed by stacking a plurality of layers. 請求項８または請求項９において、
前記第１の導電層は複数の層を積層して形成されることを特徴とする半導体装置の作製方法。 In claim 8 or claim 9,
The method for manufacturing a semiconductor device, wherein the first conductive layer is formed by stacking a plurality of layers. 請求項８乃至請求項１０のいずれか一項において、
前記第２の導電層は複数の層を積層して形成されることを特徴とする半導体装置の作製方法。 In any one of Claims 8 to 10,
The method for manufacturing a semiconductor device, wherein the second conductive layer is formed by stacking a plurality of layers. 請求項８乃至請求項１１のいずれか一項において、
前記第１の導電層の厚さは、前記第２の導電層の厚さより薄いことを特徴とする半導体装置の作製方法。 In any one of Claims 8 thru | or 11,
A method for manufacturing a semiconductor device, wherein the thickness of the first conductive layer is thinner than the thickness of the second conductive layer. 請求項８乃至請求項１１のいずれか一項において、
前記第２の導電層の厚さは、前記第１の導電層の厚さの５倍以上であることを特徴とする半導体装置の作製方法。 In any one of Claims 8 thru | or 11,
The method for manufacturing a semiconductor device, wherein the thickness of the second conductive layer is five times or more the thickness of the first conductive layer. 請求項８乃至請求項１３のいずれか一項において、
前記第２の導電層の厚さは３００ｎｍ〜７μｍであることを特徴とする半導体装置の作製方法。 In any one of Claims 8 to 13,
The method for manufacturing a semiconductor device, wherein the thickness of the second conductive layer is 300 nm to 7 μm. 請求項８乃至請求項１４のいずれか一項において、
前記第１の導電層はトランジスタと接続されることを特徴とする半導体装置の作製方法。 In any one of Claims 8 to 14,
The method for manufacturing a semiconductor device, wherein the first conductive layer is connected to a transistor. 絶縁表面上にモリブデンよりなる第１の導電層を形成し、
前記第１の導電層上にアルミニウムを主成分とする第２の導電層を形成し、
前記第２の導電層上にレジストのマスクを形成し、
前記マスクを用いた第１のエッチングをドライエッチングによって行い、前記第２の導電層を加工し、
前記マスクを残したまま第２のエッチングをウエットエッチングによって行い、前記第１の導電層を加工し、
前記ドライエッチングにおいて、前記第２の導電層のエッチングレートは、前記第１の導電層のエッチングレートより大きく、
前記ウエットエッチングにおいて、前記第２の導電層のエッチングレートは、前記第１の導電層のエッチングレート以上であることを特徴とする半導体装置の作製方法。 Forming a first conductive layer of molybdenum on the insulating surface;
Forming a second conductive layer mainly composed of aluminum on the first conductive layer;
Forming a resist mask on the second conductive layer;
The first etching using the mask is performed by dry etching, the second conductive layer is processed,
The second etching is performed by wet etching while leaving the mask, and the first conductive layer is processed,
In the dry etching, the etching rate of the second conductive layer is larger than the etching rate of the first conductive layer,
In the wet etching, a method for manufacturing a semiconductor device, wherein an etching rate of the second conductive layer is equal to or higher than an etching rate of the first conductive layer. 絶縁表面上にモリブデンよりなる第１の導電層を形成し、
前記第１の導電層上にアルミニウムを主成分とする第２の導電層を形成し、
前記第２の導電層上にレジストのマスクを形成し、
前記マスクを用いた第１のエッチングをドライエッチングによって行い、前記第２の導電層を加工し、
前記マスクを残したまま第２のエッチングをウエットエッチングによって行い、前記第１の導電層を加工し、
前記ドライエッチングにおいて、前記第２の導電層のエッチングレートは、前記第１の導電層のエッチングレートより大きく、
前記ウエットエッチングは、燐酸と硝酸を含む混合溶液を用いて行い、前記硝酸に対する前記燐酸の濃度比は７０％以上であることを特徴とする半導体装置の作製方法。 Forming a first conductive layer of molybdenum on the insulating surface;
Forming a second conductive layer mainly composed of aluminum on the first conductive layer;
Forming a resist mask on the second conductive layer;
The first etching using the mask is performed by dry etching, the second conductive layer is processed,
The second etching is performed by wet etching while leaving the mask, and the first conductive layer is processed,
In the dry etching, the etching rate of the second conductive layer is larger than the etching rate of the first conductive layer,
The method for manufacturing a semiconductor device, wherein the wet etching is performed using a mixed solution containing phosphoric acid and nitric acid, and the concentration ratio of the phosphoric acid to the nitric acid is 70% or more. 絶縁表面上にモリブデンよりなる第１の導電層を形成し、
前記第１の導電層上にアルミニウムを主成分とする第２の導電層を形成し、
前記第２の導電層上にレジストのマスクを形成し、
前記マスクを用いた第１のエッチングをドライエッチングによって行い、前記第２の導電層を加工し、
前記マスクを残したまま第２のエッチングをウエットエッチングによって行い、前記第１の導電層を加工し、
前記ドライエッチングにおいて、前記第２の導電層のエッチングレートは、前記第１の導電層のエッチングレートより大きく、
前記ウエットエッチングは、燐酸と硝酸を含む混合溶液を用いて行い、
前記硝酸に対する前記燐酸の濃度比は７０％以上であり、前記混合溶液の温度は４０℃以上であることを特徴とする半導体装置の作製方法。 Forming a first conductive layer of molybdenum on the insulating surface;
Forming a second conductive layer mainly composed of aluminum on the first conductive layer;
Forming a resist mask on the second conductive layer;
The first etching using the mask is performed by dry etching, the second conductive layer is processed,
The second etching is performed by wet etching while leaving the mask, and the first conductive layer is processed,
In the dry etching, the etching rate of the second conductive layer is larger than the etching rate of the first conductive layer,
The wet etching is performed using a mixed solution containing phosphoric acid and nitric acid,
A method for manufacturing a semiconductor device, wherein a concentration ratio of the phosphoric acid to the nitric acid is 70% or more, and a temperature of the mixed solution is 40 ° C. or more. 絶縁表面上にモリブデンよりなる第１の導電層を形成し、
前記第１の導電層上にアルミニウムと、ニッケルが添加されたアルミニウムを積層した第２の導電層を形成し、
前記第２の導電層上にレジストのマスクを形成し、
前記マスクを用いた第１のエッチングをドライエッチングによって行い、前記第２の導電層を加工し、
前記マスクを残したまま第２のエッチングをウエットエッチングによって行い、前記第１の導電層を加工し、
前記ドライエッチングにおいて、前記第２の導電層のエッチングレートは、前記第１の導電層のエッチングレートより大きく、
前記ウエットエッチングにおいて、前記第２の導電層のエッチングレートは、前記第１の導電層のエッチングレート以上であることを特徴とする半導体装置の作製方法。 Forming a first conductive layer of molybdenum on the insulating surface;
Forming a second conductive layer in which aluminum and aluminum to which nickel is added are laminated on the first conductive layer;
Forming a resist mask on the second conductive layer;
The first etching using the mask is performed by dry etching, the second conductive layer is processed,
The second etching is performed by wet etching while leaving the mask, and the first conductive layer is processed,
In the dry etching, the etching rate of the second conductive layer is larger than the etching rate of the first conductive layer,
In the wet etching, a method for manufacturing a semiconductor device, wherein an etching rate of the second conductive layer is equal to or higher than an etching rate of the first conductive layer. 絶縁表面上にモリブデンよりなる第１の導電層を形成し、
前記第１の導電層上にアルミニウムと、ニッケルが添加されたアルミニウムを積層した第２の導電層を形成し、
前記第２の導電層上にレジストのマスクを形成し、
前記マスクを用いた第１のエッチングをドライエッチングによって行い、前記第２の導電層を加工し、
前記マスクを残したまま第２のエッチングをウエットエッチングによって行い、前記第１の導電層を加工し、
前記ドライエッチングにおいて、前記第２の導電層のエッチングレートは、前記第１の導電層のエッチングレートより大きく、
前記ウエットエッチングは、燐酸と硝酸を含む混合溶液を用いて行い、前記硝酸に対する前記燐酸の濃度比は７０％以上であることを特徴とする半導体装置の作製方法。 Forming a first conductive layer of molybdenum on the insulating surface;
Forming a second conductive layer in which aluminum and aluminum to which nickel is added are laminated on the first conductive layer;
Forming a resist mask on the second conductive layer;
The first etching using the mask is performed by dry etching, the second conductive layer is processed,
The second etching is performed by wet etching while leaving the mask, and the first conductive layer is processed,
In the dry etching, the etching rate of the second conductive layer is larger than the etching rate of the first conductive layer,
The method for manufacturing a semiconductor device, wherein the wet etching is performed using a mixed solution containing phosphoric acid and nitric acid, and the concentration ratio of the phosphoric acid to the nitric acid is 70% or more. 絶縁表面上にモリブデンよりなる第１の導電層を形成し、
前記第１の導電層上にアルミニウムと、ニッケルが添加されたアルミニウムを積層した第２の導電層を形成し、
前記第２の導電層上にレジストのマスクを形成し、
前記マスクを用いた第１のエッチングをドライエッチングによって行い、前記第２の導電層を加工し、
前記マスクを残したまま第２のエッチングをウエットエッチングによって行い、前記第１の導電層を加工し、
前記ドライエッチングにおいて、前記第２の導電層のエッチングレートは、前記第１の導電層のエッチングレートより大きく、
前記ウエットエッチングは、燐酸と硝酸を含む混合溶液を用いて行い、前記硝酸に対する前記燐酸の濃度比は７０％以上であり、前記混合溶液の温度は４０℃以上であることを特徴とする半導体装置の作製方法。 Forming a first conductive layer of molybdenum on the insulating surface;
Forming a second conductive layer in which aluminum and aluminum to which nickel is added are laminated on the first conductive layer;
Forming a resist mask on the second conductive layer;
The first etching using the mask is performed by dry etching, the second conductive layer is processed,
The second etching is performed by wet etching while leaving the mask, and the first conductive layer is processed,
In the dry etching, the etching rate of the second conductive layer is larger than the etching rate of the first conductive layer,
The wet etching is performed using a mixed solution containing phosphoric acid and nitric acid, the concentration ratio of the phosphoric acid to the nitric acid is 70% or more, and the temperature of the mixed solution is 40 ° C. or more. Manufacturing method. 請求項１６乃至請求項２１のいずれか一項において、
前記ドライエッチングは、塩素系ガスを用いて行うことを特徴とする半導体装置の作製方法。 In any one of claims 16 to 21,
The method for manufacturing a semiconductor device, wherein the dry etching is performed using a chlorine-based gas. 請求項１６乃至請求項２１のいずれか一項において、
前記ドライエッチングは、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４及びＣＣｌ４ガスから選ばれた少なくとも一種を含むガスを用いて行うことを特徴とする半導体装置の作製方法。 In any one of claims 16 to 21,
The method for manufacturing a semiconductor device, wherein the dry etching is performed using a gas containing at least one selected from Cl 2 , BCl 3 , SiCl 4, and CCl 4 gas. 請求項１６乃至請求項２３のいずれか一項において、
前記第１の導電層の厚さは、前記第２の導電層の厚さより薄いことを特徴とする半導体装置の作製方法。 24. In any one of claims 16 to 23,
A method for manufacturing a semiconductor device, wherein the thickness of the first conductive layer is thinner than the thickness of the second conductive layer. 請求項１６乃至請求項２３のいずれか一項において、
前記第２の導電層の厚さは、前記第１の導電層の厚さの５倍以上であることを特徴とする半導体装置の作製方法。 24. In any one of claims 16 to 23,
The method for manufacturing a semiconductor device, wherein the thickness of the second conductive layer is five times or more the thickness of the first conductive layer. 請求項１６乃至請求項２５のいずれか一項において、
前記第２の導電層の厚さは３００ｎｍ〜７μｍであることを特徴とする半導体装置の作製方法。 In any one of Claims 16 thru | or 25,
The method for manufacturing a semiconductor device, wherein the thickness of the second conductive layer is 300 nm to 7 μm. 請求項１６乃至請求項２６のいずれか一項において、
前記第１の導電層は素子と接続され、前記素子はトランジスタであることを特徴とする半導体装置の作製方法。 In any one of claims 16 to 26,
The method for manufacturing a semiconductor device, wherein the first conductive layer is connected to an element, and the element is a transistor. 請求項１乃至請求項７、請求項１６乃至請求項２７のいずれか一項において、
前記第１の導電層と前記第２の導電層を積層した構成を無線チップの配線として用いることを特徴とする半導体装置の作製方法。 In any one of Claims 1 to 7 and Claims 16 to 27,
A method for manufacturing a semiconductor device, wherein a structure in which the first conductive layer and the second conductive layer are stacked is used as a wiring of a wireless chip. 請求項８乃至請求項１５のいずれか一項において、
前記第１の導電層と前記第２の導電層と前記第３の導電層を積層した構成を無線チップの配線として用いることを特徴とする半導体装置の作製方法。 In any one of Claims 8 thru | or 15,
A method for manufacturing a semiconductor device, wherein a structure in which the first conductive layer, the second conductive layer, and the third conductive layer are stacked is used as a wiring of a wireless chip. 請求項１乃至請求項７、請求項１６乃至請求項２７のいずれか一項において、
前記第１の導電層と前記第２の導電層を積層した構成を無線チップのアンテナとして用いることを特徴とする半導体装置の作製方法。 In any one of Claims 1 to 7 and Claims 16 to 27,
A method for manufacturing a semiconductor device, wherein a structure in which the first conductive layer and the second conductive layer are stacked is used as an antenna of a wireless chip. 請求項８乃至請求項１５のいずれか一項において、
前記第１の導電層と前記第２の導電層と前記第３の導電層を積層した構成を無線チップのアンテナとして用いることを特徴とする半導体装置の作製方法。 In any one of Claims 8 thru | or 15,
A method for manufacturing a semiconductor device, wherein a structure in which the first conductive layer, the second conductive layer, and the third conductive layer are stacked is used as an antenna of a wireless chip. 請求項１乃至請求項７、請求項１６乃至請求項２７のいずれか一項において、
前記第１の導電層と前記第２の導電層を積層した構成を表示装置の配線として用いることを特徴とする半導体装置の作製方法。 In any one of Claims 1 to 7 and Claims 16 to 27,
A method for manufacturing a semiconductor device, wherein a structure in which the first conductive layer and the second conductive layer are stacked is used as a wiring of a display device. 請求項８乃至請求項１５のいずれか一項において、
前記第１の導電層と前記第２の導電層と前記第３の導電層を積層した構成を表示装置の配線として用いることを特徴とする半導体装置の作製方法。 In any one of Claims 8 thru | or 15,
A method for manufacturing a semiconductor device, wherein a structure in which the first conductive layer, the second conductive layer, and the third conductive layer are stacked is used as a wiring of a display device. 請求項１乃至請求項７、請求項１６乃至請求項２７のいずれか一項において、
前記第１の導電層と前記第２の導電層を積層した構成を記憶回路の配線として用いることを特徴とする半導体装置の作製方法。 In any one of Claims 1 to 7 and Claims 16 to 27,
A method for manufacturing a semiconductor device, wherein a structure in which the first conductive layer and the second conductive layer are stacked is used as a wiring of a memory circuit. 請求項８乃至請求項１５のいずれか一項において、
前記第１の導電層と前記第２の導電層と前記第３の導電層を積層した構成を記憶回路の配線として用いることを特徴とする半導体装置の作製方法。 In any one of Claims 8 thru | or 15,
A method for manufacturing a semiconductor device, wherein a structure in which the first conductive layer, the second conductive layer, and the third conductive layer are stacked is used as a wiring of a memory circuit. 請求項１乃至請求項７、請求項１６乃至請求項２７のいずれか一項において、
前記第１の導電層と前記第２の導電層を積層した構成を電子機器の配線として用いることを特徴とする半導体装置の作製方法。 In any one of Claims 1 to 7 and Claims 16 to 27,
A method for manufacturing a semiconductor device, wherein a structure in which the first conductive layer and the second conductive layer are stacked is used as a wiring of an electronic device. 請求項８乃至請求項１５のいずれか一項において、
前記第１の導電層と前記第２の導電層と前記第３の導電層を積層した構成を電子機器の配線として用いることを特徴とする半導体装置の作製方法。 In any one of Claims 8 thru | or 15,
A method for manufacturing a semiconductor device, wherein a structure in which the first conductive layer, the second conductive layer, and the third conductive layer are stacked is used as a wiring of an electronic device. 請求項１乃至請求項７、請求項１６乃至請求項２７のいずれか一項において、
前記第１の導電層と前記第２の導電層を積層した構成を、カメラ、プロジェクター、ヘッドマウントディスプレイ、ナビゲーションシステム、ステレオ、パーソナルコンピュータ、ゲーム機器、携帯情報端末、モバイルコンピュータ、携帯電話、電子書籍、記録媒体を備えた画像再生装置、またはテレビの配線として用いることを特徴とする半導体装置の作製方法。 In any one of Claims 1 to 7 and Claims 16 to 27,
A structure in which the first conductive layer and the second conductive layer are stacked has a camera, a projector, a head mounted display, a navigation system, a stereo, a personal computer, a game device, a portable information terminal, a mobile computer, a mobile phone, and an electronic book. A method for manufacturing a semiconductor device, characterized by being used as an image reproducing device provided with a recording medium or wiring of a television. 請求項８乃至請求項１５のいずれか一項において、
前記第１の導電層と前記第２の導電層と前記第３の導電層を積層した構成を、カメラ、プロジェクター、ヘッドマウントディスプレイ、ナビゲーションシステム、ステレオ、パーソナルコンピュータ、ゲーム機器、携帯情報端末、モバイルコンピュータ、携帯電話、電子書籍、記録媒体を備えた画像再生装置、またはテレビの配線として用いることを特徴とする半導体装置の作製方法。


In any one of Claims 8 thru | or 15,
A structure in which the first conductive layer, the second conductive layer, and the third conductive layer are stacked has a camera, a projector, a head mounted display, a navigation system, a stereo, a personal computer, a game device, a portable information terminal, a mobile A method for manufacturing a semiconductor device, which is used as a wiring for a computer, a cellular phone, an electronic book, a recording medium, or a television.


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