JP2006173900A

JP2006173900A - バイアス発生回路及び同回路を有するカスコード型差動増幅器及び同差動増幅器を備えたアナログ／ディジタル変換器

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Publication number: JP2006173900A
Application number: JP2004361628A
Authority: JP
Inventors: Yasuhide Shimizu; 泰秀清水; Shigemitsu Murayama; 茂満村山; Kohei Kudo; 孝平工藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-12-14
Filing date: 2004-12-14
Publication date: 2006-06-29
Anticipated expiration: 2024-12-14
Also published as: JP4569286B2

Abstract

【課題】
カスコードトランジスタのゲートに最適なバイアスを印加できるバイアス発生回路及び差動増幅器及びアナログ/ディジタル変換を提供する。
【解決手段】
カスコードトランジスタのゲートにバイアスを印加するバイアス発生回路及び差動増幅器及びアナログ/ディジタル変換器において、電源に接続した第1の電流源と、この第1の電流源とグランドとの間にダイオード接続した第1のトランジスタと、電源に接続した第2のトランジスタと、この第2のトランジスタとグランドとの間に接続した第2の電流源と、電源に接続した第3の電流源と、この第3の電流源と第2の電流源との間にダイオード接続した第3のトランジスタとを設け、第1のトランジスタのドレインと第2のトランジスタのゲートとを接続し、第3のトランジスタのゲートと、カスコードトランジスタのゲートとを接続した。
【選択図】図1

Description

本発明は、バイアス発生回路及び同回路を有するカスコード型差動増幅器及び同差動増幅器を備えたアナログ/ディジタル変換器に関するものである。

従来より、アナログ/ディジタル変換器（以下、「A/Dコンバータ」という。）では、入力されるアナログ信号と複数段階の参照電圧とを比較することによってアナログ信号に対応したディジタル信号を生成していた。

そのため、A/Dコンバータには、アナログ信号を所定のタイミングでサンプルホールドすることにより得た電圧と参照電圧とを比較するための複数個の差動増幅器を設けていた。

このA/Dコンバータに設ける差動増幅器は、一般に負荷回路を接続することによって出力を得るように構成していた。

そして、負荷回路には、電流源負荷として機能するソースをグランドに接続した接地トランジスタを設け、さらに、この接地トランジスタにカスコード接続させたカスコードトランジスタを設けることにより差動増幅器の利得を増大させて、アナログ信号をディジタル信号に変換する際の変換精度を向上させるとともに、差動増幅器の高速性及び広帯域性を向上させていた（たとえば、特許文献１参照。）。

このような接地トランジスタと、この接地トランジスタにカスコード接続したカスコードトランジスタとを備える回路には、通常、バイアス発生回路を備えており、このバイアス発生回路によりカスコードトランジスタのゲートに適切なバイアスを印加することによって、接地トランジスタが飽和領域で動作できるようにしていた。

このバイアス発生回路100は、図4に示すように、電源Vccに接続した電流源I100と、この電流源I100とグランドGNDとの間に直列にダイオード接続した第1のトランジスタT101及び第2のトランジスタT102と、電源VccとグランドGNDとの間に直列に接続した第3のトランジスタT103及び第4のトランジスタT104とを備えていた。

そして、第2のトランジスタT102のゲートと第4のトランジスタT104のゲートとを接続するとともに、第1のトランジスタT101のゲートを第3のトランジスタT103のゲートと、接地トランジスタT105のゲートとに接続し、この接地トランジスタT105にカスコード接続しているカスコードトランジスタT106のゲートと第4のトランジスタT104のソースとを接続することによってバイアス発生回路100を構成していた。

このように構成したバイアス発生回路100では、第1のトランジスタT101、第3のトランジスタT103、第4のトランジスタT104、接地トランジスタT105、カスコードトランジスタT106の各トランジスタのゲート幅寸法をゲート長寸法で除した値の比（以下、「W/Lサイズ比」という。）を全て等しく設計するとともに、第2のトランジスタT102のW/Lサイズ比を他の全てのトランジスタT101、T103、T104、T105、T106のW/Lサイズ比の1/4となるように設計することによってカスコードトランジスタT106のゲートに最適なバイアスを印加し、接地トランジスタT105が飽和領域で動作できるようにしていた。

すなわち、上記のように各トランジスタのW/Lサイズ比を設計したバイアス発生回路100では、第1のトランジスタT101のゲート・ソース間電圧をVgs、この第1のトランジスタT101の閾値電圧をVthすると、ノードaに3Vgs-Vthという電圧が発生することとなり、これにより、ノードbに2Vgs-Vthという電圧を発生させることができる。そして、このノードbに発生させた電圧をカスコードトランジスタT106のゲートに印加することによって、接地トランジスタT105のソース・ドレイン間電圧となるノードcにVgs-Vthという電圧を発生させて、接地トランジスタT105を飽和領域で動作させることができるようにしていた。
特開2004-7134号公報

ところが、上記従来のバイアス発生回路100では、接地トランジスタT105を飽和領域で動作させるために、第1のトランジスタT101、第3のトランジスタT103、第4のトランジスタT104、接地トランジスタT105、カスコードトランジスタT106の各トランジスタのW/Lサイズ比を全て等しく設計し、さらに、第2のトランジスタT102のW/Lサイズ比を他の全てのトランジスタT101、T103、T104、T105、T106のW/Lサイズ比の1/4となるように設計しなければならず、回路設計の自由度が低く、接地トランジスタT105とカスコードトランジスタT106とのW/Lサイズ比が等しい回路にしか適用することができなかった。

そのため、A/Dコンバータを構成する差動増幅器に接続する負荷回路でも接地トランジスタT105とカスコードトランジスタT106とのW/Lサイズ比を等しく設計しておかなければならず、カスコードトランジスタT106の寄生容量を低減することが困難であった。

そこで、請求項１に係る本発明では、ソースをグランドに接続したトランジスタにカスコード接続したカスコードトランジスタのゲートに印加するバイアスを発生するバイアス発生回路において、電源に接続した第1の電流源と、この第1の電流源とグランドとの間にダイオード接続した第1のトランジスタと、電源に接続した第2のトランジスタと、この第2のトランジスタとグランドとの間に接続した第2の電流源と、電源に接続した第3の電流源と、この第3の電流源と第2の電流源との間にダイオード接続した第3のトランジスタとを設け、第1のトランジスタのドレインと第2のトランジスタのゲートとを接続し、第3のトランジスタのゲートと、カスコードトランジスタのゲートとを接続した。

また、請求項2に係る本発明では、請求項1に記載のバイアス発生回路において、第2のトランジスタとソースをグランドに接続したトランジスタとに流れる電流の各電流密度をそれぞれ等しい第1電流密度とし、第3のトランジスタとカスコードトランジスタとに流れる電流の各電流密度をそれぞれ等しい第2電流密度とし、第1のトランジスタに流れる電流の電流密度を所定電流密度にすることによって、接地トランジスタが飽和領域で動作可能な電圧を接地トランジスタのドレイン・ソース間に発生させることとした。

また、請求項3に係る本発明では、請求項2に記載のバイアス発生回路において、所定電流密度は、第1電流密度の略4倍の電流密度とした。

また、請求項4に係る本発明では、請求項2又は3に記載のバイアス発生回路において、所定電流密度は、トランジスタのゲート幅寸法をゲート長寸法で除して得られるトランジスタサイズを第2のトランジスタと接地トランジスタとが、それぞれ等しい第1の値をとるように設定し、第3のトランジスタとカスコードトランジスタとが、それぞれ等しい第2の値をとるように設定し、第1のトランジスタが、第1の値の略1/4の値となるように設定し、しかも、第1の電流源、第3の電流源は、それぞれ同量の電流を流すように設定し、第2の電流源は、第1の電流源、第3の電流源のそれぞれが流す電流の2倍の電流を流すように設定することによって決定することとした。

また、請求項5に係る本発明では、電流源負荷として機能する電流源トランジスタと、この電流源トランジスタにカスコード接続させたカスコードトランジスタとを有する負荷回路と、カスコードトランジスタのゲートに印加するバイアスを発生するバイアス発生回路とを有するカスコード型差動増幅器において、バイアス発生回路は、電源に接続した第1の電流源と、この第1の電流源とグランドとの間にダイオード接続した第1のトランジスタと、電源に接続した第2のトランジスタと、この第2のトランジスタとグランドとの間に接続した第2の電流源と、電源に接続した第3の電流源と、この第3の電流源と第2の電流源との間にダイオード接続した第3のトランジスタとを設け、第1のトランジスタのドレインと第2のトランジスタのゲートとを接続し、第3のトランジスタのゲートと、カスコードトランジスタのゲートとを接続し、さらに、第2のトランジスタと接地トランジスタとに流れる電流の各電流密度をそれぞれ等しい第1電流密度とし、第3のトランジスタとカスコードトランジスタとに流れる電流の各電流密度をそれぞれ等しい第2電流密度とし、第1のトランジスタに流れる電流の電流密度を第1電流密度の略4倍の電流密度とした。

また、請求項6に係る本発明では、電流源負荷として機能する電流源トランジスタと、この電流源トランジスタにカスコード接続させたカスコードトランジスタとを有する負荷回路と、カスコードトランジスタのゲートに印加するバイアスを発生するバイアス発生回路とを有するカスコード型差動増幅器を備えたアナログ/ディジタル変換器において、バイアス発生回路は、電源に接続した第1の電流源と、この第1の電流源とグランドとの間にダイオード接続した第1のトランジスタと、電源に接続した第2のトランジスタと、この第2のトランジスタとグランドとの間に接続した第2の電流源と、電源に接続した第3の電流源と、この第3の電流源と第2の電流源との間にダイオード接続した第3のトランジスタとを設け、第1のトランジスタのドレインと第2のトランジスタのゲートとを接続し、第3のトランジスタのゲートと、カスコードトランジスタのゲートとを接続し、さらに、第2のトランジスタと接地トランジスタとに流れる電流の各電流密度をそれぞれ等しい第1電流密度とし、第3のトランジスタとカスコードトランジスタとに流れる電流の各電流密度をそれぞれ等しい第2電流密度とし、第1のトランジスタに流れる電流の電流密度を第1電流密度の略4倍の電流密度とした。

本発明では、以下に記載するような効果を奏する。

請求項1に係る本発明では、ソースをグランドに接続したトランジスタにカスコード接続したカスコードトランジスタのゲートに印加するバイアスを発生するバイアス発生回路において、電源に接続した第1の電流源と、この第1の電流源とグランドとの間にダイオード接続した第1のトランジスタと、電源に接続した第2のトランジスタと、この第2のトランジスタとグランドとの間に接続した第2の電流源と、電源に接続した第3の電流源と、この第3の電流源と第2の電流源との間にダイオード接続した第3のトランジスタとを設け、第1のトランジスタのドレインと第2のトランジスタのゲートとを接続し、第3のトランジスタのゲートと、カスコードトランジスタのゲートとを接続したため、接地トランジスタのW/Lサイズ比とカスコードトランジスタのW/Lサイズ比とを等しく設計しなくても、接地トランジスタを飽和領域で動作させることが可能となり、回路設計の自由度を高めることができる。

また、請求項２に係る本発明では、請求項1に記載のバイアス発生回路において、第2のトランジスタとソースをグランドに接続したトランジスタとに流れる電流の各電流密度をそれぞれ等しい第1電流密度とし、第3のトランジスタとカスコードトランジスタとに流れる電流の各電流密度をそれぞれ等しい第2電流密度とし、第1のトランジスタに流れる電流の電流密度を所定電流密度にすることによって、接地トランジスタが飽和領域で動作可能な電圧を接地トランジスタのドレイン・ソース間に発生させることとしたため、接地トランジスタのW/Lサイズ比に関係なく所望する任意のW/Lサイズ比のカスコードトランジスタを設けても接地トランジスタを飽和領域で動作させることができ、カスコードトランジスタを有する電気回路を設計する際に、回路設計の自由度を高めることができる。

また、請求項３に係る本発明では、請求項2に記載のバイアス発生回路において、所定電流密度は、第1電流密度の略4倍の電流密度としたため、カスコードトランジスタのゲートに、常に最適なゲート電圧を印加することができるバイアス発生回路を提供することができる。

また、請求項4に係る本発明では、請求項2又は3に記載のバイアス発生回路において、所定電流密度は、トランジスタのゲート幅寸法をゲート長寸法で除して得られるトランジスタサイズを第2のトランジスタと接地トランジスタとが、それぞれ等しい第1の値をとるように設定し、第3のトランジスタとカスコードトランジスタとが、それぞれ等しい第2の値をとるように設定し、第1のトランジスタが、第1の値の略1/4の値となるように設定し、しかも、第1の電流源、第3の電流源は、それぞれ同量の電流を流すように設定し、第2の電流源は、第1の電流源、第3の電流源のそれぞれが流す電流の略2倍の電流を流すように設定することによって決定することとしたため、カスコードトランジスタに理論値として最適なゲート電圧を印加することができ、これにより、接地トランジスタを常に飽和領域で動作させることができる。

また、請求項5に係る本発明では、電流源負荷として機能する電流源トランジスタと、この電流源トランジスタにカスコード接続させたカスコードトランジスタとを有する負荷回路と、カスコードトランジスタのゲートに印加するバイアスを発生するバイアス発生回路とを有するカスコード型差動増幅器において、バイアス発生回路は、電源に接続した第1の電流源と、この第1の電流源とグランドとの間にダイオード接続した第1のトランジスタと、電源に接続した第2のトランジスタと、この第2のトランジスタとグランドとの間に接続した第2の電流源と、電源に接続した第3の電流源と、この第3の電流源と第2の電流源との間にダイオード接続した第3のトランジスタとを設け、第1のトランジスタのドレインと第2のトランジスタのゲートとを接続し、第3のトランジスタのゲートと、カスコードトランジスタのゲートとを接続し、さらに、第2のトランジスタと接地トランジスタとに流れる電流の各電流密度をそれぞれ等しい第1電流密度とし、第3のトランジスタとカスコードトランジスタとに流れる電流の各電流密度をそれぞれ等しい第2電流密度とし、第1のトランジスタに流れる電流の電流密度を第1電流密度の略4倍の電流密度としたため、負荷回路において、カスコードトランジスタのW/Lサイズ比を電流源トランジスタのW/Lサイズ比よりも大きくし、かつカスコードトランジスタのWをより小さくしてカスコードトランジスタの寄生容量を低減することができるようになり、比較的低電力で動作可能な差増増幅器を提供することができる。

また、請求項6に係る本発明では、電流源負荷として機能する電流源トランジスタと、この電流源トランジスタにカスコード接続させたカスコードトランジスタとを有する負荷回路と、カスコードトランジスタのゲートに印加するバイアスを発生するバイアス発生回路とを有するカスコード型差動増幅器を備えたアナログ/ディジタル変換器において、バイアス発生回路は、電源に接続した第1の電流源と、この第1の電流源とグランドとの間にダイオード接続した第1のトランジスタと、電源に接続した第2のトランジスタと、この第2のトランジスタとグランドとの間に接続した第2の電流源と、電源に接続した第3の電流源と、この第3の電流源と第2の電流源との間にダイオード接続した第3のトランジスタとを設け、第1のトランジスタのドレインと第2のトランジスタのゲートとを接続し、第3のトランジスタのゲートと、カスコードトランジスタのゲートとを接続し、さらに、第2のトランジスタと接地トランジスタとに流れる電流の各電流密度をそれぞれ等しい第1電流密度とし、第3のトランジスタとカスコードトランジスタとに流れる電流の各電流密度をそれぞれ等しい第2電流密度とし、第1のトランジスタに流れる電流の電流密度を第1電流密度の略4倍の電流密度としたため、カスコードトランジスタのW/Lサイズ比を電流源トランジスタのW/Lサイズ比よりも大きくし、かつカスコードトランジスタのWをより小さくしてカスコードトランジスタの寄生容量を低減することができるようになり、A/Dコンバータの低消費電力化を図ることができるとともに、差動増幅器が十分な利得を維持できるようになり、アナログ信号をディジタル信号に変換する際の変換精度を向上させたA/Dコンバータを提供することができる。

（第1実施形態）
第1実施形態では、ソースをグランドに接続した接地トランジスタにカスコード接続したカスコードトランジスタのゲートに、最適なゲート電圧を印加して、この接地トランジスタを飽和領域で動作可能とするバイアス発生回路について説明する。

図1に示すように、バイアス発生回路1は、電源Vccに接続した第1の電流源I1と、この第1の電流源I1とグランドGNDとの間にダイオード接続した第1のトランジスタT1と、電源Vccに接続した第2のトランジスタT2と、この第2のトランジスタT2とグランドGNDとの間に接続した第2の電流源I2と、電源Vccに接続した第3の電流源I3と、この第3の電流源I3と第2の電流源I2との間にダイオード接続した第3のトランジスタT3とから構成している。

そして、第1のトランジスタT1のドレインと第2のトランジスタT2のゲートとを接続し、第3のトランジスタT3のゲートとカスコードトランジスタTaのゲートとを接続している。

なお、第1実施形態のバイアス発生回路1では、接地トランジスタTbに流れる基準電流量Iを明確にするために、電源Vccに、基準電流量Iを流す第4の電流源I4を接続し、この第4の電流源I4とグランドGNDとの間に第4のトランジスタT4を接続し、この第4のトランジスタT4のゲートと接地トランジスタTbのゲートとを接続している。

そして、このバイアス発生回路１では、第4のトランジスタT4と第2のトランジスタT2と接地トランジスタTbとに流れる電流の各電流密度をそれぞれ等しい第1電流密度となるようにし、第3のトランジスタT3とカスコードトランジスタTaとに流れる電流の各電流密度をそれぞれ等しい第2電流密度となるようにするとともに、第1のトランジスタT1に流れる電流の電流密度が理論値として第1の電流密度の4倍になる所定電流密度となるように形成している。

具体的には、トランジスタのゲート幅（W）寸法をゲート長（L）寸法で除して得られる値（以下、「トランジスタサイズ」という。）が、第4のトランジスタT4と第2のトランジスタT2と接地トランジスタTbとは、それぞれ等しい第1の値をとるように設定し、第3のトランジスタT3とカスコードトランジスタTaとは、それぞれ等しい第2の値をとるように設定し、第1のトランジスタT1は、そのトランジスタサイズが理論値として第1の値の1/4の値となるように設定する。

つまり、第4のトランジスタT4と第2のトランジスタT2と接地トランジスタTbとのトランジスタサイズの比（以下、「W/Lサイズ比」という。）をそれぞれ等しくなるようにし、第3のトランジスタT3とカスコードトランジスタTaとのW/Lサイズ比をそれぞれ等しくなるようにし、第4のトランジスタT4と第1のトランジスタT1とのW/Lサイズ比が4対1となるようにしている。

さらに、第4の電流源I4と第1の電流源I1と第3の電流源I3とは、それぞれ等しく基準電流量Iの電流を流すように設定し、第2電流源I2は、基準電流量Iの1/2の電流を流すように設定している。

このようにバイアス発生回路1を形成しているため、第4のトランジスタT4のゲート電圧をVgs1、第4のトランジスタT4の閾値電圧をVth、第3のトランジスタT3のゲート電圧をVgs2とおくと、
第2のトランジスタT2のゲート電圧であるノードdは、
ノードd＝2Vgs1−Vthとなり、
第2のトランジスタT2のソース電圧であるノードaは、
ノードa＝Vgs1−Vthとなり、
第3のトランジスタT3のゲート電圧であるノードｂは、
ノードb＝Vgs2＋Vgs1−Vth、となる。

そのため、接地トランジスタTbのドレイン電圧であるノードcは、
ノードc＝Vgs2＋Vgs1−Vth−Vgs2＝Vgs1−Vthと表されることになり、接地トランジスタTbのソース・ドレイン間電圧がVgs1−Vthとなる。

つまり、上記のように、各トランジスタT1、T2、T3、T4、Ta、TbのW/Lサイズ比を設定し、各電流源I1、I2、I3、I4が流す電流量を設定したことによって、カスコードトランジスタTaと接地トランジスタTbとのW/Lサイズ比を等しく設計しなくても、接地トランジスタTbを飽和領域で動作させることができるようになり、カスコードトランジスタTbを備える回路を設計する際の設計自由度を高めることができる。

また、本実施形態では、説明を簡単に行うために、基板バイアス効果や各素子の特性にバラツキがないものとして説明を行っているので、第1のトランジスタT1のW/Lサイズ比をその理論値として上記第1の値の1/4の値となるように形成しているが、本発明は、これに限られず、基板バイアス効果や各素子の特性にバラツキがある場合には、第1のトランジスタT1のW/Lサイズ比と第1の電流源I1が流す電流量とを調整することによって、ノードcに発生させたいVgs1−Vthという電圧と等しい電圧がノードaに発生するようにノードdの電圧を調整して、接地トランジスタTbを飽和領域で動作可能とする電圧をノードcに発生させることができる。
（第2実施形態）
第2実施形態では、電流源負荷として機能する接地トランジスタ（以下、「電流源トランジスタ」という。）と、この電流源トランジスタにカスコード接続させたカスコードトランジスタとを有する負荷回路を備えたカスコード型差動増幅器を内蔵しているアナログ/ディジタル変換器に、本発明に係るバイアス発生回路を適用した場合を例に挙げて説明する。

なお、第2実施形態のバイアス発生回路において、第1実施形態のバイアス発生回路1と同様の構成要素については、同一の符号を付して説明を行う。

図2に示すように、アナログ/ディジタル変換器（以下「A/DコンバータA」という。）は、アナログ信号をサンプリング及びホールドするサンプルホールド回路2と、複数の異なる参照電圧を生成する参照電圧生成回路3と、アナログ信号の電圧と複数の異なる参照電圧とを比較する比較回路4と、この比較回路4の出力を論理処理することによってアナログ信号に対応するディジタル信号を出力する論理処理回路5とから構成している。

サンプルホールド回路2は、入力端子Ｔ_inに印加されたアナログ信号の電圧を所定のタイミングで所定期間保持してホールド信号線6に出力するようにしている。

参照電圧生成回路3は、高電位側の基準電位（電源電位）となる高電位側基準電源端子Ｔ_rtと低電位側の基準電位（グランド電位）となる低電位側基準電源端子Ｔ_rbとの間に16個の同一抵抗値を有する抵抗R1〜R16を直列接続し、高電位側の基準電位と低電位側の基準電位との間の電圧を16個の抵抗R1〜R16で分圧することによって複数の参照電圧を生成し、所定の参照電圧を上位ビット側参照電圧信号線7,8又は下位ビット側参照電圧信号線9,10から出力するようにしている。

そして、参照電圧生成手回路3は、アナログ信号を上位ビット側のディジタル信号に変換する場合には、全てのスイッチSW1〜SW8を切断状態として、上位ビット側参照電圧信号線7,8から参照電圧を出力する一方、アナログ信号を下位ビット側のディジタル信号に変換する場合には、上位ビット側の変換結果に基づいていずれか一対のスイッチSW1〜SW8だけを接続状態として、下位ビット側参照電圧信号線9,10から参照電圧を出力するようにしている。

比較回路4は、アナログ信号の電圧と上位ビット側の参照電圧とを比較する上位ビット側比較回路11と、アナログ信号の電圧と下位ビット側の参照電圧とを比較する下位ビット側比較回路12とから構成している。ここで、上位ビット側比較回路11と下位ビット側比較回路12とは同様の構成となっているため、以下では上位ビット側比較回路11について説明する。

上位ビット側比較回路11は、アナログ信号の電圧と参照電圧との差を増幅する増幅回手段13と、この増幅手段13の出力を比較・保持する比較保持回路14とから構成している。

増幅手段13は、前段の差動増幅器15と後段の差動増幅器16とを直列接続した2個の2段増幅器17と、隣接する2段増幅器17,17の前段の差動増幅器15,15に接続されて両前段の差動増幅器15,15の出力を差動増幅する補完増幅器18とから構成している。なお、2段増幅器17は、前段の差動増幅器15と後段の差動増幅器16とを直列接続した場合だけに限られず、3個以上の差動増幅器を直列接続した構成とすることもできる。

各2段増幅器17は、一定利得の差動増幅器15の後段に、可変利得の差動増幅器16を直列接続している。

この後段の差動増幅器16は、図3に示すように、差動増幅回路21に負荷回路22を接続しており、この負荷回路22は、負荷回路22の全体を差動増幅回路21の負荷とする全体負荷と、負荷回路22の一部分を差動増幅回路21の負荷とする部分負荷とに切換えることで差動増幅回路21の利得を増減できるようにしている。

そして、各2段増幅器17は、負荷切換手段を用いて後段の差動増幅器16の利得を増減させることによって前段の差動増幅器15のオフセット電圧を見かけ上で圧縮するオフセット圧縮機能を有している。

以下に、後段の差動増幅器16の具体的な構造について、図3を参照して説明する。

後段の差動増幅器16は、電源Vccに電流源となるNチャンネル型のトランジスタT31のドレインを接続し、このトランジスタT31のソースに差動対をなすNチャンネル型のトランジスタT32,T33を接続して差動増幅回路21を構成し、この差動増幅回路21のトランジスタT32,T33のゲートに前段の差動増幅器15の出力端子を接続する一方、トランジスタT32,T33のソースに、この後段の差動増幅器16の非反転出力端子25と正転出力端子26とを接続して出力を取り出している。

なお、トランジスタT32,T33のゲートと前段の差動増幅器15との間にコンデンサを接続して容量カットを行うようにすることもできる。この場合には、トランジスタT32,T33のゲートに所定のDC動作点となる電圧を所定のタイミングで印加する必要がある。

また、後段の差動増幅器16は、差動増幅回路21のトランジスタT32,T33のソースに負荷回路22を接続している。

この負荷回路22は、差動増幅回路21を構成するトランジスタT32のソースとグランドGNDとの間に、電流源負荷となる第1の電流源トランジスタTb1と、この第1の電流源トランジスタTb1にカスコード接続した第1のカスコードトランジスタTa1とを直列に接続する一方、同じく差動増幅回路21を構成するトランジスタT33のソースとグランドGNDとの間に、電流源負荷となる第2の電流源トランジスタTa2と、この第2の電流源トランジスタTa2にカスコード接続した第2のカスコードトランジスタTb2とを直列に接続している。

また、この負荷回路22では、第1のカスコードトランジスタTa1のドレインと第1の電流源トランジスタTb1のゲートとの間に第1のスイッチングトランジスタTc1を設けるとともに、第2のカスコードトランジスタTa2のドレインと第2の電流源トランジスタTb2のゲートとの間に第2のスイッチングトランジスタTc2を接続し、これら第1及び第2のスイッチングトランジスTc1、Tc2のゲートにクロック信号CLKを印加している。

さらに、負荷回路22を構成する第1の電流源トランジスタTb1のゲートと後段の差動増幅器16の入力端子となるトランジスタT32のゲートとの間に、電圧保持用の第1のコンデンサC1を接続しており、同じく、負荷回路22を構成する第2の電流源トランジスタTb2のゲートと後段の差動増幅器16の入力端子となるトランジスタT33のゲートとの間に、電圧保持用の第2のコンデンサC2を接続している。

このように構成した負荷回路22を備えた後段の差動増幅器16では、第1及び第2のスイッチングトランジスタTc1、Tc2を切断状態とした場合に、負荷回路22の全体が負荷（全体負荷）となり、その場合には、第1及び第2の電流源トランジスタTb1、Tb2が電流源負荷となって出力インピーダンスが増大し、これにより、後段の差動増幅器16の利得が増大する。

一方、第1及び第2のスイッチングトランジスタTc1、Tc2を接続状態とした場合には、負荷回路22の一部分が負荷（部分負荷）となり、その場合には、第1及び第2の電流源トランジスタTb1、Tb2がダイオード負荷となって出力インピーダンスが低減し、これにより、後段の差動増幅器16の利得は低減する。なお、このとき、第1及び第2のコンデンサC1,C2に電圧が保持されているために、直流的な電位は保持されている。

しかも、第1及び第2の電流源トランジスタTb1、Tb2のゲートにコンデンサC1,C2を介して差動増幅器16（差動増幅回路21）の入力信号が印加されているために、負荷回路22は、第1及び第2の電流源トランジスタTb1、Tb2を電流源負荷とする全体負荷時に差動増幅回路21の入力信号を第1及び第2の電流源トランジスタTb1、Tb2で増幅するようになっている。

そのため、後段の差動増幅器16は、第1及び第2のスイッチングトランジスタTc1、Tc2を切断状態とした場合の全体負荷時の利得を増大させることができ、それに伴って、全体負荷時の差動増幅回路21の利得を増大させることができる。

このように、後段の差動増幅器16の利得を増減させることによって、2段増幅器17は、前段の差動増幅器15のオフセット電圧を見かけ上で圧縮するようにしている。

すなわち、前段の差動増幅器15のオフセット電圧をＶos、リセットモード時（ダイオード負荷時）の利得をＧr、比較モード時（電流源負荷時）の利得をＧc、出力電圧をＶout、比較時の入力電圧をＶinとすると、リセットモード時の出力電圧Ｖoutは、
Ｖout＝Ｇr・Ｖos
となり、一方、比較時の出力電圧Ｖoutは、
Ｖout＝Ｇc・Ｖin
となることから、
Ｇr・Ｖos＝Ｇc・Ｖin
となり、
Ｖin＝Ｖos・Ｇr／Ｇc
となる。

すなわち、上記構成の差動増幅器16を用いた2段増幅器17では、オフセット電圧がＧr／Ｇc倍に圧縮されており、入力換算オフセットがＶos・Ｇr／Ｇcと表せることになる。

つまり、この差動増幅器16では、リセットモード時の利得Grをより小さくし、比較モード時の利得Gcをより大きくすることによって、等価的にオフセットがほとんどない高精度の比較器を実現することができる。

また、この後段の差動増幅器16に設けている負荷回路22には、比較モード時の利得Gcをより大きくするために、第1及び第2の電流源トランジスタTb1、Tb2にカスコード接続させた第1及び第2のカスコードトランジスタTa1、Ta2を設けている。

さらに、この負荷回路22には、第1及び第2のカスコードトランジスタTa1、Ta2を設けた負荷回路22がより低電力で動作できるように、第1及び第2のカスコードトランジスタTa1、Ta2のゲートに適切なバイアスを印加するバイアス発生回路23を設け、第1及び第2の電流源トランジスタTb1、Tb2が最小のソース・ドレイン間電圧により飽和領域で動作可能な構成としている。

このバイアス発生回路23は、図3に示すように、電源Vccに接続した第1の電流源I1と、この第1の電流源I1とグランドGNDとの間にダイオード接続した第1のトランジスタT1と、電源Vccに接続した第2のトランジスタT2と、この第2のトランジスタT2とグランドGNDとの間に接続した第2の電流源I2と、電源Vccに接続した第3の電流源I3と、この第3の電流源I3と第2の電流源I2との間にダイオード接続した第3のトランジスタT3とを備えている。

そして、第1のトランジスタT1のドレインと第2のトランジスタT2のゲートとを接続し、第3のトランジスタT3のゲートと第1及び第2のカスコードトランジスタTa1、Ta2のゲートとを接続している。

さらに、第2のトランジスタT2と第1及び第2の電流源トランジスタTb1、Tb2とは、そのW/Lサイズ比が全て等しい第1の値をとるように形成し、第3のトランジスタT3と第1及び第2のカスコードトランジスタTa1、Ta2とは、そのW/Lサイズ比が全て等しい第2の値をとるように形成し、第1のトランジスタT1は、そのW/Lサイズ比が理論上第1の値の1/4の値をとるように形成している。

また、第1の電流源I1と、第3の電流源I3とは、全て同量の基準電流量Iの電流を流すように形成し、第2の電流源I2は、これら各電流源I1、I2が流す電流の2倍の量の電流を流すように形成している。

また、ここでは、第1及び第2の電流源トランジスタTb1、Tb2に基準電流量Iの電流が流れるようにしている。

このようにバイアス発生回路23を形成しているため、第1及び第2の電流源トランジスタTb1、Tb2が飽和領域で動作可能となる電圧と等しい電圧をノードaに発生させるためのゲート電圧（ノードdの電圧）を第1のトランジスタT１のゲートに印加し、このノードdの電圧をノードbにシフトし、このノードbの電圧を第1及び第2のカスコードトランジスタTa1、Ta2のゲートに印加することによって、ノードaに発生させた電圧と等しい電圧をノードcに発生させることができる。

これにより、第1及び第2の電流源トランジスタTb1、Tb2と、第1及び第2のカスコードトランジスタTa1、Ta2とのW/Lサイズ比を等しくなるように設計する必要がなくなり、負荷回路22の設計自由度を高めることができる。

その結果、負荷回路22を構成する第1及び第2のカスコードトランジスタTa1、Ta2のW/Lサイズ比を第1及び第2の電流源トランジスタTb1、Tb2のW/Lサイズ比よりも大きくし、かつ第1及び第2のカスコードトランジスタTa1、Ta2のW（ゲート幅）をより小さくして、第1及び第2のカスコードトランジスタTa1、Ta2の寄生容量を小さくすることができるようになり、差動増幅器15、16をより低電力で動作させることが可能となり、消費電力を低減したA/Dコンバータを提供することができる。

また、このバイアス発生回路23についても、第1実施形態と同様に基板バイアス効果や各素子の特性にバラツキがないものとして説明を行っているが、基板バイアス効果や各素子の特性にバラツキがある場合は、第1及び第2の電流源トランジスタTb1、Tb2が飽和領域で動作可能となる電圧と等しい電圧をノードaに発生させるような電圧をノードdに発生させるように、第1のトランジスタT1のW/Lサイズ比と第1の電流源I1が流す電流量を調整することによって、ノードaに発生させた電圧と等しい電圧をノードcに発生させることができ、これにより、第1及び第2の電流源トランジスタTb1、Tb2を飽和領域で動作させることができる。

具体的には、ノードdの電圧である第2のトランジスタT2のゲート電圧が第2のトランジスタT2のゲート・ソース間電圧と第2のトランジスタT2のソース電圧とを加算した電圧よりも高くなるように、第1のトランジスタT1のW/Lサイズ比と第1の電流源I1が流す電流量を適宜変更して設定することによって、第1及び第2のカスコードトランジスタTa1、Ta2のゲートに最適なバイアスを印加し、第1及び第2の電流源トランジスタTb1、Tb2を能動領域で動作させるようにする。

なお、第2実施形態では、2ビットずつ2回に分けて変換を行う４ビットのサブレンジング型A/Dコンバータを一例にとり説明しているが、これに限られず、フラッシュタイプ（並列型）A/Dコンバータでもよく、また、シングル入力型のものに限られず、差動入力型のものでもよい。また、具体的な回路についても、正電源のみのものに限られず、正負電源を用いたり、負電源だけを用いたものでもよく、また、回路を構成する具体的な素子についても適宜選択したものでよい。

本発明に係るバイアス発生回路を示す回路図である。本発明に係るA/Dコンバータを示す説明図である。本発明に係るバイアス発生回路を備えた差増増幅器示す回路図である。従来のバイアス発生回路を示す回路図である。

符号の説明

1 バイアス発生回路
A アナログ／ディジタル変換器
2 サンプルホールド回路
3 参照電圧生成回路
4 比較回路
5 論理処理回路
6 ホールド信号線
7,8 上位ビット側参照電圧信号線
9,10 下位ビット側参照電圧信号線
11 上位ビット側比較手段
12 下位ビット側比較手段
13 増幅手段
14 比較保持回路
15 前段の差動増幅器
16 後段の差動増幅器
17 2段増幅器
21 差動増幅回路
22 負荷回路
23 バイアス発生回路
Ta カスコードトランジスタ
Ta1 第1のカスコードトランジスタ
Ta2 第2のカスコードトランジスタ
Tb 接地トランジスタ
Tb1 第1の電流源トランジスタ
Tb2 第2の電流源トランジスタ
Tc1 第1のスイッチングトランジスタ
Tc2 第2のスイッチングトランジスタ
T1 第1のトランジスタ
T2 第2のトランジスタ
T3 第3のトランジスタ
T4 第4のトランジスタ
I1 第1の電流源
I2 第2の電流源
I3 第3の電流源
I4 第4の電流源

Claims

ソースをグランドに接続したトランジスタにカスコード接続したカスコードトランジスタのゲートに印加するバイアスを発生するバイアス発生回路において、
電源に接続した第1の電流源と、この第1の電流源とグランドとの間にダイオード接続した第1のトランジスタと、
前記電源に接続した第2のトランジスタと、この第2のトランジスタとグランドとの間に接続した第2の電流源と、
前記電源に接続した第3の電流源と、この第3の電流源と前記第2の電流源との間にダイオード接続した第3のトランジスタとを設け、
前記第1のトランジスタのドレインと前記第2のトランジスタのゲートとを接続し、
前記第3のトランジスタのゲートと、前記カスコードトランジスタのゲートとを接続したことを特徴とするバイアス発生回路。
前記第2のトランジスタと前記ソースをグランドに接続したトランジスタとに流れる電流の各電流密度をそれぞれ等しい第1電流密度とし、前記第3のトランジスタと前記カスコードトランジスタとに流れる電流の各電流密度をそれぞれ等しい第2電流密度とし、前記第1のトランジスタに流れる電流の電流密度を所定電流密度にすることによって、前記接地トランジスタが飽和領域で動作可能な電圧を前記接地トランジスタのドレイン・ソース間に発生させることを特徴とする請求項1に記載のバイアス発生回路。
前記所定電流密度は、前記第1電流密度の略4倍の電流密度としたことを特徴とする請求項2に記載のバイアス発生回路。
前記所定電流密度は、トランジスタのゲート幅寸法をゲート長寸法で除して得られるトランジスタサイズを前記第2のトランジスタと前記接地トランジスタとが、それぞれ等しい第1の値をとるように設定し、
前記第3のトランジスタと前記カスコードトランジスタとが、それぞれ等しい第2の値をとるように設定し、
前記第1のトランジスタが、前記第1の値の略1/4の値となるように設定し、
しかも、前記第1の電流源、前記第3の電流源は、それぞれ同量の電流を流すように設定し、
前記第2の電流源は、前記第1の電流源、第3の電流源のそれぞれが流す電流の2倍の電流を流すように設定することによって決定することを特徴とする請求項2又は3に記載のバイアス発生回路。
電流源負荷として機能する電流源トランジスタと、この電流源トランジスタにカスコード接続させたカスコードトランジスタとを有する負荷回路と、前記カスコードトランジスタのゲートに印加するバイアスを発生するバイアス発生回路とを有するカスコード型差動増幅器において、
前記バイアス発生回路は、電源に接続した第1の電流源と、この第1の電流源とグランドとの間にダイオード接続した第1のトランジスタと、
前記電源に接続した第2のトランジスタと、この第2のトランジスタとグランドとの間に接続した第2の電流源と、
前記電源に接続した第3の電流源と、この第3の電流源と前記第2の電流源との間にダイオード接続した第3のトランジスタとを設け、
前記第1のトランジスタのドレインと前記第2のトランジスタのゲートとを接続し、
前記第3のトランジスタのゲートと、前記カスコードトランジスタのゲートとを接続し、
さらに、前記第2のトランジスタと前記接地トランジスタとに流れる電流の各電流密度をそれぞれ等しい第1電流密度とし、前記第3のトランジスタと前記カスコードトランジスタとに流れる電流の各電流密度をそれぞれ等しい第2電流密度とし、前記第1のトランジスタに流れる電流の電流密度を前記第1電流密度の略4倍の電流密度としたことを特徴とするカスコード型作動増幅器。
電流源負荷として機能する電流源トランジスタと、この電流源トランジスタにカスコード接続させたカスコードトランジスタとを有する負荷回路と、前記カスコードトランジスタのゲートに印加するバイアスを発生するバイアス発生回路とを有するカスコード型差動増幅器を備えたアナログ/ディジタル変換器において、
前記バイアス発生回路は、電源に接続した第1の電流源と、この第1の電流源とグランドとの間にダイオード接続した第1のトランジスタと、
前記電源に接続した第2のトランジスタと、この第2のトランジスタとグランドとの間に接続した第2の電流源と、
前記電源に接続した第3の電流源と、この第3の電流源と前記第2の電流源との間にダイオード接続した第3のトランジスタとを設け、
前記第1のトランジスタのドレインと前記第2のトランジスタのゲートとを接続し、
前記第3のトランジスタのゲートと、前記カスコードトランジスタのゲートとを接続し、
さらに、前記第2のトランジスタと前記接地トランジスタとに流れる電流の各電流密度をそれぞれ等しい第1電流密度とし、前記第3のトランジスタと前記カスコードトランジスタとに流れる電流の各電流密度をそれぞれ等しい第2電流密度とし、前記第1のトランジスタに流れる電流の電流密度を前記第1電流密度の略4倍の電流密度としたことを特徴とするアナログ/ディジタル変換器。