JP2006170894A - 半導体装置およびクロック生成装置 - Google Patents
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Abstract
【課題】
半導体装置の内部回路のスキャンテストに適した高い周波数のクロック信号を生成できる半導体装置を提供すること。
【解決手段】
本発明に係る半導体装置は、半導体装置の内部回路500のスキャンテストに用いられるクロック信号SCANCLKを生成する。
半導体装置は、内部回路500に対してデータの入出力を行うスキャンチェーン回路1と、内部回路500にデータを送り込ませる送り込みクロック信号LAUNCH CLKおよび内部回路500からデータを取り込む取り込みクロック信号CAPTURE CLKを生成する高速クロック生成装置300とを有する。また、送り込みクロック信号LAUNCH CLKおよび取り込みクロック信号CAPTURE CLKは、位相が異なる複数のクロック信号に基づいて生成され、当該複数のクロック信号のパルス幅は当該複数のクロック信号の周期の半分よりも小さい。
【選択図】 図1
半導体装置の内部回路のスキャンテストに適した高い周波数のクロック信号を生成できる半導体装置を提供すること。
【解決手段】
本発明に係る半導体装置は、半導体装置の内部回路500のスキャンテストに用いられるクロック信号SCANCLKを生成する。
半導体装置は、内部回路500に対してデータの入出力を行うスキャンチェーン回路1と、内部回路500にデータを送り込ませる送り込みクロック信号LAUNCH CLKおよび内部回路500からデータを取り込む取り込みクロック信号CAPTURE CLKを生成する高速クロック生成装置300とを有する。また、送り込みクロック信号LAUNCH CLKおよび取り込みクロック信号CAPTURE CLKは、位相が異なる複数のクロック信号に基づいて生成され、当該複数のクロック信号のパルス幅は当該複数のクロック信号の周期の半分よりも小さい。
【選択図】 図1
Description
この発明は、半導体装置およびクロック生成装置に関する。
従来技術として、半導体装置の内部回路をテストするためのクロックを生成する回路を備えた半導体装置が開示されている。具体的には、この半導体装置は、入力される複数のテスト用クロック信号の位相差に基づいて、複数のテスト用クロック信号よりも高い周波数のクロック信号を生成して内部回路へ出力するExclusive-ORゲートを備えている。この半導体装置によれば、ICテスタを用いても、半導体装置の実動作以上のレベルのクロックでテストを行える(特許文献1)。
特開平6−242188号公報(図1、図2、段落0020、段落0029〜段落0036)
半導体装置をテストするために、従来からテスタが用いられている。しかしながら、一般に、テスタが供給できるクロック速度に限界があり、半導体装置の実動作速度以上のクロック速度のクロックをテスタから供給することができなかった。特許文献1にはこのようなテスタに関する技術が開示されている。特許文献1に記載の技術では、位相が異なる2つのクロックをテスタから供給している。特許文献1に記載の技術では、2つのクロックの位相差を利用してテスタが生成するクロックよりも高い周波数のクロックを半導体装置の内部回路に供給している。
しかしながら、特許文献1に記載の技術を用いてもテスタが供給するクロックの2倍の周波数までしか供給できない。このため、スキャンテストなどに用いられる高速なクロックを供給できなかった。
しかしながら、特許文献1に記載の技術を用いてもテスタが供給するクロックの2倍の周波数までしか供給できない。このため、スキャンテストなどに用いられる高速なクロックを供給できなかった。
また、半導体装置内にN逓倍PLL(N>2)を設けることにより、テスタからの供給されるクロックのN倍の周波数のクロックを動作テストのクロックとして内部回路へ供給することも可能であるが、逓倍PLLは一般に占有面積が大きいので半導体装置のコストが増大するという問題がある。
本発明に係る半導体装置は、半導体装置の内部回路のスキャンテストに用いられるクロック信号を生成する半導体装置であって、前記内部回路に対してデータの入出力を行うスキャンチェーン回路と、前記内部回路にデータを送り込ませる送り込みクロック信号および前記内部回路からデータを取り込む取り込みクロック信号を生成するクロック生成回路とを有し、前記送り込みクロック信号および前記取り込みクロック信号は、位相が異なる複数のクロック信号に基づいて生成され、前記複数のクロック信号のパルス幅は、前記複数のクロック信号の周期の半分よりも小さいことを特徴とするものである。
このように、内部回路にデータを送り込ませる送り込みクロック信号および内部回路からデータを取り込む取り込みクロック信号を生成するクロック生成回路を有し、送り込みクロック信号および取り込みクロック信号は、位相が異なる複数のクロック信号に基づいて生成され、複数のクロック信号のパルス幅は、複数のクロック信号の周期の半分よりも小さいので、半導体装置の内部回路のスキャンテストに適した高い周波数のクロック信号を、小型回路を用いて簡単に生成できる。
本発明により、半導体装置の内部回路のスキャンテストに適した高い周波数のクロック信号を、小型回路を用いて簡単に生成できる。
発明の実施の形態1.
本発明の実施の形態1に係る半導体装置に組み込まれているスキャンチェーン回路の構成について、図に基づいて説明する。
図1は、本発明の実施の形態1に係る半導体装置に組み込まれているスキャンチェーン回路の構成を示す図である。
スキャンチェーン回路1はレジスタとしてのフリップフロップ(以下F/Fと称する)101、102、103、104、セレクタ201、202、203、204とから構成される。なお、本来、スキャンチェーン回路は、多くのF/Fおよびセレクタで構成されているが、便宜上、F/Fおよびセレクタをそれぞれ4個として説明する。
半導体装置の内部回路500は、スキャンチェーン回路1によるスキャンテストの対象である。
本発明の実施の形態1に係る半導体装置に組み込まれているスキャンチェーン回路の構成について、図に基づいて説明する。
図1は、本発明の実施の形態1に係る半導体装置に組み込まれているスキャンチェーン回路の構成を示す図である。
スキャンチェーン回路1はレジスタとしてのフリップフロップ(以下F/Fと称する)101、102、103、104、セレクタ201、202、203、204とから構成される。なお、本来、スキャンチェーン回路は、多くのF/Fおよびセレクタで構成されているが、便宜上、F/Fおよびセレクタをそれぞれ4個として説明する。
半導体装置の内部回路500は、スキャンチェーン回路1によるスキャンテストの対象である。
F/F101〜104には、クロック入力端子C、データ入力端子Dおよびデータ出力端子Qが設けられている。
F/F101〜104のクロック入力端子Cには、後述の高速クロック信号生成装置300から出力されるスキャンクロック信号SCANCLKが供給される。F/F101のデータ出力端子Qはセレクタ202のデータ入力端子'1'および内部回路500に接続されている。F/F102のデータ出力端子Qはセレクタ203のデータ入力端子'1'および内部回路500に接続されている。F/F103のデータ出力端子Qはセレクタ204のデータ入力端子'1'および内部回路500とは別の内部回路(不図示)に接続されている。F/F104のデータ出力端子Qはスキャンテストデータが出力されるシリアルアウトSOTおよび内部回路500とは別の内部回路(不図示)に接続されている。
F/F101〜104のクロック入力端子Cには、後述の高速クロック信号生成装置300から出力されるスキャンクロック信号SCANCLKが供給される。F/F101のデータ出力端子Qはセレクタ202のデータ入力端子'1'および内部回路500に接続されている。F/F102のデータ出力端子Qはセレクタ203のデータ入力端子'1'および内部回路500に接続されている。F/F103のデータ出力端子Qはセレクタ204のデータ入力端子'1'および内部回路500とは別の内部回路(不図示)に接続されている。F/F104のデータ出力端子Qはスキャンテストデータが出力されるシリアルアウトSOTおよび内部回路500とは別の内部回路(不図示)に接続されている。
セレクタ201〜204は2つのデータ入力端子と、1つのデータ出力端子と、スキャンイネーブル信号SEの入力端子とを有している。セレクタ201〜204のデータ入力端子は、端子'0'および端子'1'により構成されている。
スキャンイネーブル信号SEは、シフトモードおよびキャプチャモードを切り換える信号である。スキャンイネーブル信号SEがHIGHレベル(以下Hレベルと称する)のときはシフトモードに、LOWレベル(以下Lレベルと称する)のときはキャプチャモードに、切り換えられる。
スキャンイネーブル信号SEは、シフトモードおよびキャプチャモードを切り換える信号である。スキャンイネーブル信号SEがHIGHレベル(以下Hレベルと称する)のときはシフトモードに、LOWレベル(以下Lレベルと称する)のときはキャプチャモードに、切り換えられる。
ここで、一般に、シフトモードとは、所定のクロック信号に同期してスキャンチェーン回路を構成する複数のF/Fにデータを順次直列に送るモードをいう。
また、キャプチャモードとは、送り込みクロック信号LAUNCH CLKに同期して、複数のF/Fから半導体装置の内部回路へデータを送り込み、取り込みクロック信号CAPTURE CLKに同期して半導体装置の内部回路からデータを複数のF/Fに並列に取り込むモードをいう。
また、キャプチャモードとは、送り込みクロック信号LAUNCH CLKに同期して、複数のF/Fから半導体装置の内部回路へデータを送り込み、取り込みクロック信号CAPTURE CLKに同期して半導体装置の内部回路からデータを複数のF/Fに並列に取り込むモードをいう。
セレクタ201、202のデータ入力端子'0'は内部回路500やF/F103のデータ出力端子Qが接続された内部回路(不図示)とは別の内部回路(不図示)に接続されている。セレクタ201〜204のデータ出力端子はF/F101〜104のデータ入力端子Dにそれぞれ接続されている。
セレクタ201のデータ入力端子'1'はスキャンテストのためのテストデータが入力されるシリアルインSINに接続されている。
セレクタ201のデータ入力端子'1'はスキャンテストのためのテストデータが入力されるシリアルインSINに接続されている。
次に、図1に示された高速クロック信号生成装置300の内部構成について説明する。
図2は、本発明の実施の形態1に係る高速クロック信号生成装置の内部構成を示す図である。
高速クロック信号生成装置300は、複数の論理回路の組み合わせにより構成されており、OR回路301、EXCLUSIVE−OR回路(以下EX−OR回路と称する)302およびインバータ303により構成されている。
TESTCLK1、2はテスタ装置(不図示)から出力されるテストクロック信号であって、TESTCLK1およびTESTCLK2は位相が異なっている。なお、一般のテスタ装置では、例えば0.1ns程度まで位相の変動について調整可能である。
インバータ303は入力されるテストクロック信号TESTCLK2を反転した後、反転後のクロック信号をOR回路301へ出力する。
図2は、本発明の実施の形態1に係る高速クロック信号生成装置の内部構成を示す図である。
高速クロック信号生成装置300は、複数の論理回路の組み合わせにより構成されており、OR回路301、EXCLUSIVE−OR回路(以下EX−OR回路と称する)302およびインバータ303により構成されている。
TESTCLK1、2はテスタ装置(不図示)から出力されるテストクロック信号であって、TESTCLK1およびTESTCLK2は位相が異なっている。なお、一般のテスタ装置では、例えば0.1ns程度まで位相の変動について調整可能である。
インバータ303は入力されるテストクロック信号TESTCLK2を反転した後、反転後のクロック信号をOR回路301へ出力する。
OR回路301の一方の入力端子はインバータ303の出力端子に接続され、もう一方の入力端子にスキャンイネーブル信号SEが接続されている。また、OR回路301の出力端子はEX−OR回路302の入力端子に接続されている。OR回路301は、インバータ303からの出力信号と、入力されるスキャンイネーブル信号SEとの論理和を計算し、論理和計算後のクロック信号TESTCLK2AをEX−OR回路302へ出力する。
EX−OR回路302の一方の入力端子にテストクロック信号TESTCLK1が接続されており、EX−OR回路302のもう一方の入力端子はOR回路301の出力端子に接続されている。EX−OR回路302の出力端子はF/F101〜104のクロック端子Cに接続されている。EX−OR回路302は、入力されるテストクロック信号TESTCLK1と、OR回路301の出力信号TESTCLK2Aとの排他的論理和を計算し、排他的論理和計算後のクロック信号を、スキャンクロック信号SCANCLKとして、F/F101〜104のクロック入力端子Cへ出力する。
EX−OR回路302の一方の入力端子にテストクロック信号TESTCLK1が接続されており、EX−OR回路302のもう一方の入力端子はOR回路301の出力端子に接続されている。EX−OR回路302の出力端子はF/F101〜104のクロック端子Cに接続されている。EX−OR回路302は、入力されるテストクロック信号TESTCLK1と、OR回路301の出力信号TESTCLK2Aとの排他的論理和を計算し、排他的論理和計算後のクロック信号を、スキャンクロック信号SCANCLKとして、F/F101〜104のクロック入力端子Cへ出力する。
スキャンクロック信号SCANCLKは、後で詳述するように、キャプチャモード時には、テストデータを内部回路500へ送り込ませる送り込みクロック信号LAUNCH CLKと、内部回路500からデータを取り込ませる取り込みクロック信号CAPTURE CLKを含んでいる。また、送り込みクロック信号LAUNCH CLKおよび取り込みクロック信号CAPTURE CLKは、クロック生成回路またはクロック生成装置としての高速クロック信号生成装置300により、位相が異なる複数のクロック信号TESTCLK1、2に基づいて生成される。
次に、このようなスキャンチェーン回路1に対するスキャンテストの手順について、図に基づいて、説明する。
図3は、本発明の実施の形態1に係る高速クロック信号生成装置の各信号のタイミングチャートを示す図である。
図3には、スキャンイネーブル信号SE、テストクロック信号TESTCLK1、TESTCLK2、OR回路301の出力信号TESTCLK2A、スキャンクロック信号SCANCLKの例示が示されている。
まず、図1および図2に示された高速クロック信号生成装置300のスキャンクロック信号SCANCLKの生成について、図に基づいて説明する。
図3は、本発明の実施の形態1に係る高速クロック信号生成装置の各信号のタイミングチャートを示す図である。
図3には、スキャンイネーブル信号SE、テストクロック信号TESTCLK1、TESTCLK2、OR回路301の出力信号TESTCLK2A、スキャンクロック信号SCANCLKの例示が示されている。
まず、図1および図2に示された高速クロック信号生成装置300のスキャンクロック信号SCANCLKの生成について、図に基づいて説明する。
図3に示されるように、例えば、テスタ装置(不図示)が出力するテストクロック信号TESTCLK1、2は周期TS、クロックパルス幅TW=TS/4、DUTY比25%であり、テストクロック信号TESTCLK2の各パルスはテストクロック信号TESTCLK1の各パルスT1、T2、T3、T4、T5に対してTS/8遅延されて入力されている。
シフトモード時には、図3に示されるように、スキャンイネーブル信号SEは常時Hレベルとなり、OR回路301の出力信号TESTCLK2Aも常時Hレベルとなる。このため、スキャンクロック信号SCANCLKのパルスT6、T7、T8、T9は、テストクロック信号TESTCLK1のパルスT1、T2、T4、T5が反転された矩形波となる。従って、シフトモード時では、スキャンクロック信号SCANCLKは、周期TS、クロックパルス幅TW=3×TS/4となる。
シフトモード時には、図3に示されるように、スキャンイネーブル信号SEは常時Hレベルとなり、OR回路301の出力信号TESTCLK2Aも常時Hレベルとなる。このため、スキャンクロック信号SCANCLKのパルスT6、T7、T8、T9は、テストクロック信号TESTCLK1のパルスT1、T2、T4、T5が反転された矩形波となる。従って、シフトモード時では、スキャンクロック信号SCANCLKは、周期TS、クロックパルス幅TW=3×TS/4となる。
次に、キャプチャモード時には、図3に示されるように、スキャンイネーブル信号SEは1周期TS分の間、Lレベルとなり、OR回路301の出力信号TESTCLK2Aはテストクロック信号TESTCLK2の反転信号となる。
従って、キャプチャモード時では、スキャンクロック信号SCANCLKの最初のパルスTAは、テストクロック信号TESTCLK1のT3の立ち上がり時と同時に立ち下り、このTS/8後のテストクロック信号TESTCLK2の立ち上がり時と同時のクロックエッジTAa時に立ち上がる。更に、スキャンクロック信号SCANCLKの2番目のパルスTBは、T3の立ち下り時と同時に立ち下がり、このTS/8後のテストクロック信号TESTCLK2の立ち下り時と同時のクロックエッジTBa時に立ち上がる。
ここで、スキャンクロック信号SCANCLKの周期は、テストクロック信号TESTCLK1、TESTCLK2のパルス幅TWで定まり、テストクロック信号TESTCLK1、TESTCLK2のパルス幅TWがテストクロック信号TESTCLK1、TESTCLK2の周期TSの半分よりも小さい場合、スキャンクロック信号SCANCLKは周期TCがテストクロック信号TESTCLK1、TESTCLK2の周期の半分以下となる。
図3に示されるように、本発明の実施の形態1にかかる高速クロック信号生成装置300では、テストクロック信号TESTCLK1、TESTCLK2のパルス幅TWをテストクロック信号TESTCLK1、TESTCLK2の周期TSの半分よりも小さい1/4としている。
この結果、図3に示されたように、キャプチャモード時のスキャンクロック信号SCANCLKは周期TC=TS/4、パルス幅TW/2=TS/8の波形となり、テストクロック信号TESTCLK1、2に対して、周期が1/4となり、4倍の周波数の高速クロック信号となる。
従って、キャプチャモード時では、スキャンクロック信号SCANCLKの最初のパルスTAは、テストクロック信号TESTCLK1のT3の立ち上がり時と同時に立ち下り、このTS/8後のテストクロック信号TESTCLK2の立ち上がり時と同時のクロックエッジTAa時に立ち上がる。更に、スキャンクロック信号SCANCLKの2番目のパルスTBは、T3の立ち下り時と同時に立ち下がり、このTS/8後のテストクロック信号TESTCLK2の立ち下り時と同時のクロックエッジTBa時に立ち上がる。
ここで、スキャンクロック信号SCANCLKの周期は、テストクロック信号TESTCLK1、TESTCLK2のパルス幅TWで定まり、テストクロック信号TESTCLK1、TESTCLK2のパルス幅TWがテストクロック信号TESTCLK1、TESTCLK2の周期TSの半分よりも小さい場合、スキャンクロック信号SCANCLKは周期TCがテストクロック信号TESTCLK1、TESTCLK2の周期の半分以下となる。
図3に示されるように、本発明の実施の形態1にかかる高速クロック信号生成装置300では、テストクロック信号TESTCLK1、TESTCLK2のパルス幅TWをテストクロック信号TESTCLK1、TESTCLK2の周期TSの半分よりも小さい1/4としている。
この結果、図3に示されたように、キャプチャモード時のスキャンクロック信号SCANCLKは周期TC=TS/4、パルス幅TW/2=TS/8の波形となり、テストクロック信号TESTCLK1、2に対して、周期が1/4となり、4倍の周波数の高速クロック信号となる。
次に、図3に示されたスキャンクロック信号SCANCLKをF/F101〜104に入力した場合のスキャンチェーン回路1に対するスキャンテストの手順について、図に基づいて説明する。
図3に示されたシフトモード時では、スキャンイネーブル信号SEは各セレクタ201〜204でHレベルに設定され、高速クロック信号生成装置300は図3に示されるパルスT6、T7をF/F101〜104に順次供給する。
スキャンクロック信号SCANCLKのパルスT6およびT7の立ち上がりクロックエッジT6a、T7aのタイミングに、セレクタ201、202を介してF/F101、102へテストデータが順次直列に出力される。このパルスT7の立ち上がりクロックエッジT7aのタイミングで、テストデータがF/F102に入力された時点で、F/F101、102へのテストデータの入力が完了する。
図3に示されたシフトモード時では、スキャンイネーブル信号SEは各セレクタ201〜204でHレベルに設定され、高速クロック信号生成装置300は図3に示されるパルスT6、T7をF/F101〜104に順次供給する。
スキャンクロック信号SCANCLKのパルスT6およびT7の立ち上がりクロックエッジT6a、T7aのタイミングに、セレクタ201、202を介してF/F101、102へテストデータが順次直列に出力される。このパルスT7の立ち上がりクロックエッジT7aのタイミングで、テストデータがF/F102に入力された時点で、F/F101、102へのテストデータの入力が完了する。
次に、スキャンイネーブル信号SEがHレベルからLレベルに切り換えられると、キャプチャモードとなる。キャプチャモード時では、スキャンイネーブル信号SEは各セレクタ201〜204でLレベルに設定され、高速クロック信号生成装置300は図3に示されるパルスTA、TBをF/F101〜104に順次供給する。
キャプチャモード時におけるスキャンクロック信号SCANCLKの1番目のパルスTAの立ち上がりクロックエッジTAaのタイミングを、送り込みクロック信号LAUNCH CLKとして、テストデータが、第一のレジスタとしてのF/F101、102から内部回路500へ並列に送り込まれる。
キャプチャモード時におけるスキャンクロック信号SCANCLKの1番目のパルスTAの立ち上がりクロックエッジTAaのタイミングを、送り込みクロック信号LAUNCH CLKとして、テストデータが、第一のレジスタとしてのF/F101、102から内部回路500へ並列に送り込まれる。
次に、キャプチャモード時におけるスキャンクロック信号SCANCLKの2番目のパルスTBの立ち上がりクロックエッジTBaのタイミングを、取り込みクロック信号CAPTURE CLKとして、内部回路500に取り込まれたデータが、セレクタ203、204を介して第二のレジスタとしてのF/F103、104に並列に取り込まれる。
このとき、パルスTA、TBの周期をTCとするとTC=TS/4となり、テストクロック信号TESTCLK1、2と比較して1/4にまで短縮されている。従って、キャプチャモード時のスキャンクロック信号SCANCLKの周波数は、テストクロック信号TESTCLK1、2の周波数の4倍の周波数となり、高速化されている。例えば、テストクロック信号TESTCLK1、2の周波数を100Hzとした場合、キャプチャモード時のスキャンクロック信号SCANCLKの周波数は400Hzとなる。
特許文献1に記載の技術では、スキャンクロック信号の周波数を、テスタ装置から入力されるテストクロック信号の周波数の2倍にするのが限度であった。また、逓倍PLLでクロックの高速化を実現しても一般に占有面積が大きいので半導体装置のコストが増大してしまっていた。一方で、このような構成にしたことにより、スキャンクロック信号を、テスタ装置から入力されるテストクロック信号の周波数の2倍を超えた周波数で生成できる。また、スキャンクロック信号のパルス幅をテストクロック信号の半分よりも小さくできる。更に、高速クロック信号生成装置300の占有面積を大きくとることなく、半導体装置を構成することができる。このように、半導体装置の内部回路のスキャンテストに適した高い周波数のクロック信号を、小型回路を用いて簡単に生成できる。
次に、スキャンイネーブル信号SEがLレベルからHレベルに再度切り換えられると、シフトモードとなる。シフトモード時では、スキャンイネーブル信号SEは各セレクタ201〜204でHレベルに設定され、高速クロック信号生成装置300は図3に示されるパルスT8、T9をF/F101〜104に順次供給する。スキャンクロック信号SCANCLKのパルスT8およびT9の立ち上がりクロックエッジT8a、T9aのタイミングに、F/F103、104に取り込まれているデータが順次シフトされ、最終的にスキャンアウトSOTに出力される。
そして、スキャンアウトSOTに送り出されたテストデータと、本来得られるはずの期待値データとを比較して、内部回路500が正常に動作したか否かの判定を行う。
なお、テストデータの入出力、送り込みおよび取り込みを、スキャンクロック信号SCANCLKの各パルスT6、T7、TA、TB、T8、T9の立ち上りクロックエッジのタイミングで行う設定としたが、これに限らず、例えば、スキャンクロック信号SCANCLKの各パルスT6、T7、TA、TB、T8、T9の立ち下りクロックエッジのタイミングで行うように設定してもよい。
なお、テストデータの入出力、送り込みおよび取り込みを、スキャンクロック信号SCANCLKの各パルスT6、T7、TA、TB、T8、T9の立ち上りクロックエッジのタイミングで行う設定としたが、これに限らず、例えば、スキャンクロック信号SCANCLKの各パルスT6、T7、TA、TB、T8、T9の立ち下りクロックエッジのタイミングで行うように設定してもよい。
このように、内部回路500にデータを送り込ませる送り込みクロック信号LAUNCH CLK TAおよび内部回路500からデータを取り込む取り込みクロック信号CAPTURE CLK TBを生成する高速クロック信号生成装置300とを有し、送り込みクロック信号LAUNCH CLK TAおよび取り込みクロック信号CAPTURE CLK TBは、位相が異なる複数のクロック信号TESTCLK1、2に基づいて生成され、複数のクロック信号TESTCLK1、2のパルス幅TWは、複数のクロック信号TESTCLK1、2の周期TSの半分よりも小さいので、半導体装置の内部回路のスキャンテストに適した高い周波数のクロック信号を、逓倍PLL回路のような大型回路を用いることなく、小型回路を用いて簡単に生成できる。
なお、テスタ装置はテストクロック信号TESTCLK1、2の両方を出力する説明をしたが、半導体装置の内部にテストクロック信号TESTCLK1の位相を変動させてテストクロック信号TESTCLK2を生成する回路を設けても良い。
なお、テスタ装置はテストクロック信号TESTCLK1、2の両方を出力する説明をしたが、半導体装置の内部にテストクロック信号TESTCLK1の位相を変動させてテストクロック信号TESTCLK2を生成する回路を設けても良い。
発明の実施の形態2.
本発明の実施の形態2に係る半導体装置に組み込まれているスキャンチェーン回路の構成について、図に基づいて説明する。
本発明の実施の形態1と本発明の実施の形態2との相違点は、図1に示された高速クロック信号生成装置300の内部構成のみである。
図4は、本発明の実施の形態2に係る高速クロック信号生成装置400の内部構成を示す図である。
高速クロック信号生成装置400は、複数の論理回路およびセレクタの組み合わせにより構成されており、EX−OR回路401、セレクタ402およびインバータ403、404により構成されている。
TESTCLK1、2はテスタ装置(不図示)から出力されるテストクロック信号であって、TESTCLK1およびTESTCLK2は位相が異なっている。
本発明の実施の形態2に係る半導体装置に組み込まれているスキャンチェーン回路の構成について、図に基づいて説明する。
本発明の実施の形態1と本発明の実施の形態2との相違点は、図1に示された高速クロック信号生成装置300の内部構成のみである。
図4は、本発明の実施の形態2に係る高速クロック信号生成装置400の内部構成を示す図である。
高速クロック信号生成装置400は、複数の論理回路およびセレクタの組み合わせにより構成されており、EX−OR回路401、セレクタ402およびインバータ403、404により構成されている。
TESTCLK1、2はテスタ装置(不図示)から出力されるテストクロック信号であって、TESTCLK1およびTESTCLK2は位相が異なっている。
インバータ403の入力端子はTESTCLK2に接続され、インバータ403の出力端子はEX−OR回路401の入力端子に接続されている。インバータ403は、テスタ装置(不図示)から入力されるテストクロック信号TESTCLK2を反転した後、反転後のクロック信号をEX−OR回路401へ出力する。
インバータ404の入力端子はTESTCLK1に接続され、インバータ404の出力端子はセレクタ402の入力端子'1'に接続されている。
インバータ404は、テスタ装置(不図示)から入力されるテストクロック信号TESTCLK1を反転した後、反転後のクロック信号TESTCLK1Bをセレクタ402の入力端子'1'へ出力する。
インバータ404の入力端子はTESTCLK1に接続され、インバータ404の出力端子はセレクタ402の入力端子'1'に接続されている。
インバータ404は、テスタ装置(不図示)から入力されるテストクロック信号TESTCLK1を反転した後、反転後のクロック信号TESTCLK1Bをセレクタ402の入力端子'1'へ出力する。
EX−OR回路401の一方の入力端子にテストクロック信号TESTCLK1が接続され、もう一方の入力端子はインバータ403の出力端子に接続されている。また、EX−OR回路401の出力端子はセレクタの入力端子'0'に接続されている。
EX−OR回路401は、インバータ403からの出力信号TESTCLK2Bと、テスタ装置(不図示)から入力されるテストクロック信号TESTCLK1との排他的論理和を計算する。次に、EX−OR回路401の出力信号SCをセレクタ402のクロック入力端子'0'へ出力する。
セレクタ402は2つの入力端子と、1つの出力端子と、スキャンイネーブル信号SEの入力端子とを有する。セレクタ402の入力端子は、端子'0'および端子'1'により構成されている。セレクタ402の出力端子はF/F101〜104のクロック入力端子Cに接続されている。
EX−OR回路401は、インバータ403からの出力信号TESTCLK2Bと、テスタ装置(不図示)から入力されるテストクロック信号TESTCLK1との排他的論理和を計算する。次に、EX−OR回路401の出力信号SCをセレクタ402のクロック入力端子'0'へ出力する。
セレクタ402は2つの入力端子と、1つの出力端子と、スキャンイネーブル信号SEの入力端子とを有する。セレクタ402の入力端子は、端子'0'および端子'1'により構成されている。セレクタ402の出力端子はF/F101〜104のクロック入力端子Cに接続されている。
セレクタ402は、スキャンイネーブル信号SEがHレベルのとき、すなわちシフトモード時には、入力端子'1'に入力される、インバータ404からの出力信号TESTCLK1Bを選択し、これをスキャンクロック信号SCANCLKとしてF/F101〜104へ出力する。
一方、セレクタ402は、スキャンイネーブル信号SEがLレベルのとき、すなわちキャプチャモード時には、入力端子'0'に入力される、EX−OR回路401の出力信号SCを選択し、これをスキャンクロック信号SCANCLKとしてF/F101〜104へ出力する。
一方、セレクタ402は、スキャンイネーブル信号SEがLレベルのとき、すなわちキャプチャモード時には、入力端子'0'に入力される、EX−OR回路401の出力信号SCを選択し、これをスキャンクロック信号SCANCLKとしてF/F101〜104へ出力する。
次に、本発明の実施の形態2に係る高速クロック信号生成装置400の各信号について、図に基づいて、説明する。
図5は、本発明の実施の形態2に係る高速クロック信号生成装置400の各信号のタイミングチャートを示す図である。
図5には、スキャンイネーブル信号SE、テストクロック信号TESTCLK1、TESTCLK2、インバータ403からの出力信号TESTCLK2B、EX−OR回路401の出力信号SC、インバータ404からの出力信号TESTCLK1Bおよびスキャンクロック信号SCANCLKが示されている。
まず、図4に示された高速クロック信号生成装置400のスキャンクロック信号SCANCLKの生成について、図に基づいて説明する。
図5は、本発明の実施の形態2に係る高速クロック信号生成装置400の各信号のタイミングチャートを示す図である。
図5には、スキャンイネーブル信号SE、テストクロック信号TESTCLK1、TESTCLK2、インバータ403からの出力信号TESTCLK2B、EX−OR回路401の出力信号SC、インバータ404からの出力信号TESTCLK1Bおよびスキャンクロック信号SCANCLKが示されている。
まず、図4に示された高速クロック信号生成装置400のスキャンクロック信号SCANCLKの生成について、図に基づいて説明する。
テスタ装置(不図示)が出力するテストクロック信号TESTCLK1、2は、例えば、周期TS、クロックパルス幅TW=TS/4、DUTY比25%であり、テストクロック信号TESTCLK2はテストクロック信号TESTCLK1に対してTS/8遅延されて入力されている。
インバータ403からの出力信号TESTCLK2Bは、テストクロック信号TESTCLK2の反転信号となる。
インバータ404からの出力信号TESTCLK1Bは、テストクロック信号TESTCLK1の反転信号となる。
インバータ403からの出力信号TESTCLK2Bは、テストクロック信号TESTCLK2の反転信号となる。
インバータ404からの出力信号TESTCLK1Bは、テストクロック信号TESTCLK1の反転信号となる。
EX−OR回路401の出力信号SCのパルスT10、T12、T14、T16、T18は、テストクロック信号TESTCLK1のパルスT1、T2、T3、T4、T5のそれぞれの立ち上がり時と同時に立ち下り、この立ち下りの後のTW/2=TS/8後に立ち上がる矩形波となる。
また、EX−OR回路401の出力信号SCのパルスT11、T13、T15、T17、T19は、パルスT10、T12、T14、T16、T18のそれぞれの立ち上がりの後のTS/8後に立ち下り、この立ち下りの後のTS/8後に立ち上がる矩形波となる。
また、EX−OR回路401の出力信号SCのパルスT11、T13、T15、T17、T19は、パルスT10、T12、T14、T16、T18のそれぞれの立ち上がりの後のTS/8後に立ち下り、この立ち下りの後のTS/8後に立ち上がる矩形波となる。
スキャンクロック信号SCANCLKは、シフトモード時には、インバータ404からの出力信号TESTCLK1Bと同一の信号であり、キャプチャモード時には、EX−OR回路401の出力信号SCと同一の信号である。このスキャンクロック信号SCANCLKは、図3で示されたスキャンクロック信号SCANCLKと同一の波形となる。
従って、シフトモード時には、図5に示されるように、スキャンクロック信号SCANCLKは周期TS、クロックパルス幅TW=3×TS/4の波形となる。
従って、シフトモード時には、図5に示されるように、スキャンクロック信号SCANCLKは周期TS、クロックパルス幅TW=3×TS/4の波形となる。
一方、キャプチャモード時には、図5に示されるように、スキャンクロック信号SCANCLKは周期TC=TS/4、クロックパルス幅TW/2=TS/8の波形となる。
図5に示されるように、本発明の実施の形態2にかかる高速クロック信号生成装置400では、テストクロック信号TESTCLK1、TESTCLK2のパルス幅TWをテストクロック信号TESTCLK1、TESTCLK2の周期TSの半分よりも小さい1/4としている。
この結果、図5に示されたように、キャプチャモード時のスキャンクロック信号SCANCLKは周期TC=TS/4、パルス幅TW/2=TS/8の波形となり、テストクロック信号TESTCLK1、2に対して、周期が1/4となり、4倍の周波数の高速クロック信号となる。
図5に示されるように、本発明の実施の形態2にかかる高速クロック信号生成装置400では、テストクロック信号TESTCLK1、TESTCLK2のパルス幅TWをテストクロック信号TESTCLK1、TESTCLK2の周期TSの半分よりも小さい1/4としている。
この結果、図5に示されたように、キャプチャモード時のスキャンクロック信号SCANCLKは周期TC=TS/4、パルス幅TW/2=TS/8の波形となり、テストクロック信号TESTCLK1、2に対して、周期が1/4となり、4倍の周波数の高速クロック信号となる。
なお、図5に示されたスキャンクロック信号SCANCLKをF/F101〜104に入力した場合のスキャンチェーン回路1に対するスキャンテストの手順については、前述の図3に示されたスキャンクロック信号SCANCLKをF/F101〜104に入力した場合のスキャンチェーン回路1に対するスキャンテストの手順と同じものとなる。
よって、このような構成においても、実施の形態1に係る半導体装置と同様に、半導体装置の内部回路のスキャンテストに適した高い周波数のクロック信号を、小型回路を用いて簡単に生成できる。
1 スキャンチェーン回路
101〜104 F/F
201〜204、402 セレクタ
300 高速クロック信号生成装置
301 OR回路
302、401 EX−OR回路
303、403、404 インバータ
500 内部回路
CAPTURE CLK 取り込みクロック信号
LAUNCH CLK 送り込みクロック信号
SCANCLK スキャンクロック信号
SE スキャンイネーブル信号
TESTCLK1、TESTCLK2 テストクロック信号
101〜104 F/F
201〜204、402 セレクタ
300 高速クロック信号生成装置
301 OR回路
302、401 EX−OR回路
303、403、404 インバータ
500 内部回路
CAPTURE CLK 取り込みクロック信号
LAUNCH CLK 送り込みクロック信号
SCANCLK スキャンクロック信号
SE スキャンイネーブル信号
TESTCLK1、TESTCLK2 テストクロック信号
Claims (6)
- 半導体装置の内部回路のスキャンテストに用いられるクロック信号を生成する半導体装置であって、
前記内部回路に対してデータの入出力を行うスキャンチェーン回路と、
前記内部回路にデータを送り込ませる送り込みクロック信号および前記内部回路からデータを取り込む取り込みクロック信号を生成するクロック生成回路とを有し、
前記送り込みクロック信号および前記取り込みクロック信号は、位相が異なる複数のクロック信号に基づいて生成され、
前記複数のクロック信号のパルス幅は、前記複数のクロック信号の周期の半分よりも小さいことを特徴とする半導体装置。 - 前記送り込みクロック信号および前記取り込みクロック信号は、前記複数のクロック信号および前記スキャンチェーン回路のシフトモードとキャプチャモードを切り換えるスキャンイネーブル信号に基づいて行う論理演算により得られることを特徴とする請求項1に記載の半導体装置。
- 前記論理演算には、排他的論理和が含まれたことを特徴とする請求項2に記載の半導体装置。
- 内部回路に対してデータの入出力を行うスキャンチェーン回路を有する半導体装置の前記内部回路のスキャンテストに用いられるクロック信号を生成するクロック生成装置であって、
前記クロック生成装置は、
前記内部回路にデータを送り込ませる送り込みクロック信号および前記内部回路からデータを取り込む取り込みクロック信号を生成し、
前記送り込みクロック信号および前記取り込みクロック信号は、位相が異なる複数のクロック信号に基づいて生成され、
前記複数のクロック信号のパルス幅は、前記複数のクロック信号の周期の半分よりも小さいことを特徴とするクロック生成装置。 - 前記送り込みクロック信号および前記取り込みクロック信号は、前記複数のクロック信号および前記スキャンチェーン回路のシフトモードとキャプチャモードを切り換えるスキャンイネーブル信号に基づいて行う論理演算により得られることを特徴とする請求項4に記載のクロック生成装置。
- 前記論理演算には、排他的論理和が含まれたことを特徴とする請求項5に記載のクロック生成装置。
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