JP2006165591A - 回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器 - Google Patents
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Abstract
【解決手段】バンプ付き半導体素子を実装するための複数のパッド413aと、当該複数のパッドの各々から引き出される複数の配線411を含む回路基板において、回路基板には複数のパッドが配置されたブロック435が複数配置されており、複数のブロックは、各々縦方向のパッドのピッチと、横方向のパッドのピッチとが異なってなり、複数のブロック間には間隙が形成されており、複数の配線は、ブロック内の複数のパッドの縦方向または横方向のいずれかピッチが広い側から引き出され、或いは複数の配線の少なくとも一部は間隙から引き出される。
【選択図】図5
Description
しかしながら、QFPは、さらなるファインピッチ化や多ピン化に伴い、実装時における半田ブリッジによる短絡や、半田不足などによって、接続信頼性が低いという問題が指摘されている。また、QFPは、リード端子がパッケージより外側に突出している分、PCB上における実装面積が増大するという問題も見られた。
具体的には、図24に示すように、同一のプリント基板上に、形状の違う半導体パッケージのランド381、382がそれぞれ配置されており、それぞれのパッケージで同じ機能を有する端子が接続されるべきランド同士をパターン配線383で接続したプリント基板がある。かかるプリント基板によれば、プリント基板に搭載するパッケージの形状が変更されても、新規に別のプリント基板を製造せずに、同一のプリント基板で搭載ができるようになる。
かかるACF347による実装方法によれば、CSPのようにバンプ347のピッチが0.1〜0.5mm程度と狭い場合であっても、隣接するバンプ間でのショートの発生を効率的に防止できるとともに、多くのバンプ347を一括して電気接続できるという利点を得ることができる。
さらに、ACFを用いた実装方法は、当該ACFのコストが高いばかりか、他の素子との同時実装が困難であるという問題が見られた。すなわち、熱圧着して実装するACFと、半田リフロー処理により実装する他の素子とは、異なる実装プロセスの順序を考慮しつつ、別個に実施しなければならなかった。
すなわち、本発明は、ボール・グリッド・アレイ(以下、BGA)等の微細なバンプ付き半導体素子を、リフロー処理によって実装する場合であっても、半導体素子の実装位置がずれることが少ない回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器を提供することを目的としている。
このように構成することにより、配線のファインピッチ化や多ピン化に対応した回路基板を提供することができる。
前記バンプ付き半導体素子を実装するための複数のパッドと、当該複数のパッドの各々から引き出される複数の配線を含む回路基板を有し、
前記回路基板には前記複数のパッドが配置されたブロックが複数配設されており、前記複数のブロックは、各々縦方向のパッドのピッチと、横方向のパッドのピッチとが異なってなり、
前記複数のブロック間には間隙が形成されており、
前記複数の配線は、前記ブロック内の前記複数のパッドの縦方向または横方向のいずれかピッチが広い側から引き出され、或いは前記間隙から引き出されてなる
前記回路基板に対して前記パッド上に塗布した半田材料を介して、前記バンプ付き半導体素子が実装されてなる
ことを特徴とするバンプ付き半導体素子の実装構造である。
(1)体積抵抗が1×106〜1×1020Ω・cmの範囲内の値である。
(2)引張強さが1〜200MPaの範囲内の値である。
(3)伸びが10〜500%の範囲内の値である。
このように構成することにより、環境安定性や機械的特性に優れたバンプ付き半導体素子の実装構造を提供することができる。
前記半導体素子は回路基板に実装されており、前記回路基板は、複数のパッドと当該複数のパッドの各々から引き出される複数の配線を有し、前記回路基板には前記複数のパッドが配置されたブロックが複数配設されており、前記複数のブロックは、各々縦方向のパッドのピッチと、横方向のパッドのピッチとが異なってなり、前記複数のブロック間には間隙が形成されており、前記複数の配線は、前記ブロック内の前記複数のパッドの縦方向または横方向のいずれかピッチが広い側から引き出され、或いは前記間隙から引き出されてなることを特徴とする電気光学装置である。
すなわち、このように構成することにより、環境安定性に優れ、ショートの発生が少ない回路基板を含んだ電子機器を得ることができる。
ただし、かかる実施形態の説明は、本発明の一態様を例示するものであり、言うまでも無く本発明を限定するものではなく、本発明の目的の範囲内で任意に変更することが可能である。
第1の実施形態は、図1に示すように、バンプ付き半導体素子を実装するための複数のパッド413aと、当該複数のパッド413aの各々から引き出された複数の配線411を含む回路基板であって、複数のパッド413aの縦方向のピッチと横方向のピッチとが異なる領域を有し、複数の配線411は、複数のパッド413aの縦方向または横方向のいずれかピッチが広い側から引き出されていることを特徴とする回路基板である。
(1)異方性
(1)ピッチの比率
広い側のパッドのピッチをP1とし、狭い側のピッチをP2としたときに、P1/P2で表される比率を1.01〜3の範囲内の値とすることが好ましい。
この理由は、かかるP1/P2で表される比率が1.01未満の値になると、外部への配線の取り出しや引き回しが困難となる場合があるためである。一方、かかるP1/P2で表される比率が3を超えると、単位面積あたりに配置可能なパッド数が過度に制限されたり、逆に配線の引き回しが困難になったりする場合があるためである。
したがって、かかるP1/P2で表される比率を1.05〜2.5の範囲内の値とすることがより好ましく、1.1〜2.0の範囲内の値とすることがさらに好ましい。
また、図2に示すように、広い側のパッドのピッチを0.4〜2.0mmの範囲内の値とし、狭い側のピッチを広い側のパッドのピッチよりも小さい値とすることが好ましい。
この理由は、広い側のパッドのピッチが0.4mm以上であれば、外部への配線の取り出しや引き回しが容易になるためであり、一方、かかるピッチが2.0mmを超えると、単位面積あたりに配置可能なパッド数が過度に制限される場合があるためである。
したがって、広い側のパッドのピッチを0.45〜1.8mmの範囲内の値とし、狭い側のピッチを広い側のパッドのピッチよりも小さい値とすることがより好ましく、広い側のパッドのピッチを0.5〜1.6mmの範囲内の値とし、狭い側のピッチを広い側のパッドのピッチよりも小さい値とすることがさらに好ましい。
また、図3に示すように、縦方向のパッドのピッチと、横方向のパッドのピッチに比例させて、パッド413の縦横比を定めることが好ましい。すなわち、広い側のパッドのピッチをP1、狭い側のピッチをP2とし、P1方向に対応するパッドの幅をL1、P2方向に対応するパッドの幅をL2としたときに、P1とP2の比に比例させて、L1とL2の比を定めることが好ましい。
この理由は、パッドの縦横比と、パッドのピッチとが対応していることにより、パッドの面積を大きくすることができるとともに、外部への配線の取り出しや引き回しが容易になるためである。
また、図4(a)に示すように、BGAの底面433の中央付近に、縦方向のパッドのピッチと、横方向のパッドのピッチとが異なる領域433aが設けてあることが好ましい。
この理由は、BGAの底面の中央付近に配線の引き回しが集中する場合があるが、そのような場合であっても、ピッチとが異なる領域が設けてあることにより、縦方向と横方向のいずれか広いピッチを有する方向から優先的に配線を取り出すことができるためである。
一方、図4(b)に示すように、BGAの底面433の周辺付近に、縦方向のパッドのピッチと、横方向のパッドのピッチとが異なる領域433bが設けてあることが好ましい。
この理由は、BGAの底面の周辺付近に、外部への配線の引き回しが集中する場合があるが、そのような場合であっても、ピッチとが異なる領域が設けてあることにより、縦方向と横方向のいずれか広いピッチを有する方向から優先的に配線を取り出すことができるためである。
また、図5に示すように、縦方向のパッドのピッチと、横方向のパッドのピッチとが異なる領域がブロック的に設けてあり、当該ブロック435間のスペースを利用して、前記パッドの配線411を優先的に引き出してあることが好ましい。
この理由は、ブロック間にスペースが設けてあり、当該スペースを利用して、半田材料の塗布マージンを広くとれるためである。したがって、半田材料の塗布不良等に伴うショートの発生を少なくすることができる。また、ブロック間のスペースを利用して、回路配線の自由度や外部への取り出しを容易にすることもできるためである。
また、パッドの面積を0.01〜0.5mm2の範囲内の値とすることが好ましい。
この理由は、かかるパッドの面積が0.01mm2未満の値になると、半田材料の塗布が困難となったり、BGAとの電気接続性が不安定になったりする場合があるためである。
一方、かかるパッドの面積が0.5mm2を超えると、配線の引き回しが困難になったり、配線の幅を過度に狭くしたり、さらには、半田ブリッジが頻繁に生じたりする場合があるためである。
したがって、パッドの面積を0.03〜0.3mm2の範囲内の値とすることがより好ましく、0.05〜0.1mm2の範囲内の値とすることがさらに好ましい。
また、図6に示すように、パッドの平面形状を円形または正方形とすることが好ましい。この理由は、このような平面形状とすることにより、再現性良く形成できるとともに、全面を効率的に利用することができるためである。
ただし、パッドの平面形状を非円形または非正方形とすることも好ましい。例えば、図7(a)に示すように楕円、図7(b)に示すようにひし形、図7(c)に示すように変形長方形(H型)、図7(d)に示すように俵型、図8(a)に示すように半楕円(楕円の半分)、図8(b)に示すように半菱形(菱形の半分)、図8(c)に示すように半俵型(俵形の半分)、図9(a)に示すように半円(円形の半分)、または図9(b)に示すように半多角形(多角形の半分)、あるいは、1/3円、2/3円、1/5円、2/5円、3/5円、4/5円等のうち少なくとも一つとすることが好ましい。
この理由は、このような平面形状を有する変形パッドとすることにより、配線の引き回しを阻害する割合が少なくなるとともに、半田材料を塗布する際の位置ずれのマージンを広く確保することができ、回路基板の生産効率を向上させることができるためである。また、このような平面形状のパッドであれば、再現性良く形成することもできるためである。
(1)種類
本発明におけるバンプ付き半導体素子の種類は特に制限されるものではないが、配線のファインピッチ化や多ピン化に容易に対応できるように、例えば、図10〜図12に示すようなBGA60、70、80や、図13に示すようなウェファレベルチップサイズパッケージ(WCSP)90を使用することが好ましい。
ここで、図10に示すBGA60は、ベアチップ61と、ワイヤーボンディング68によってベアチップ61を搭載するためのインターポーザー63と、インターポーザー63の裏面に、ピッチが0.6〜2.54mm程度のエリアアレイ状に配置されたバンプ(半田ボール)65と、から構成されたバンプ付き半導体素子である。
また、図12は、ベアチップ61上またはテープ上のインナーリードにバンプを形成しておき、お互いをインナーリード・ボンディングによって接続する、いわゆるTAB(Tape Automated Bonding)方式によって得られるBGA80を示している。
また、バンプ付き半導体素子に設けてあるバンプの形態は、特に制限されるものでないが、例えば、図14(a)に示すように、バンプ113の先端部を平坦とすることが好ましい。
この理由は、BGAを基板のパッド上に位置合わせして搭載した場合に、パッドの周囲に均一に流動させて、BGAのバンプと、パッドとを強固に固定することができるためである。
この理由は、このように構成することにより、半導体素子のバンプと、パッドとの間に、窪みを介して確実に半田材料が存在して、これらの部材を強固に固定することができるためである。
バンプに付着させる半田材料の種類としては、特に制限されるものではないが、例えば、SnやPb/Sn等からなる従来から汎用されている半田や、ロジンや松脂等のフラックス材料を使用することができるが、Pbを含まないCu/Sn/Agからなる半田と、フラックス材料との組み合わせを使用することがより好ましい。
第2の実施形態は、図15に例示するように、縦方向のパッドのピッチと、横方向のパッドのピッチとを異ならせた領域を設けるとともに、縦方向または横方向のいずれかピッチが広い側から、当該パッドの配線を優先的に引き出してある回路基板に対して、パッド上に塗布した半田材料を介して、バンプ付き半導体素子を実装することを特徴とするバンプ付き半導体素子の実装構造である。
以下、第1の実施形態と同様の箇所は適宜省略するものとし、第2の実施形態において特徴的な箇所を中心に説明する。
(1)基本構成
第2の実施形態におけるバンプ付き半導体素子の実装構造360は、図15に示すように、基本的に、バンプ付き半導体素子63と、回路基板361と、半田材料365と、から構成することができ、バンプ付き半導体素子63、回路基板361、および半田材料365については、第1の実施形態と同様の内容とすることができるため、ここでの説明は省略する。
一方、第2の実施形態においては、図15に示すように、バンプ付き半導体素子(BGA)と、回路基板361との間に、以下の特性を有するアンダーフィル64が充填されていることが好ましい。
1)体積抵抗が1×106〜1×1020Ω・cmの範囲内の値である。
2)引張強さが1〜200MPaの範囲内の値である。
3)破断伸びが10〜500%の範囲内の値である。
以下、好ましいアンダーフィルの種類や特性等について、詳細に説明する。
アンダーフィルの種類に関して、熱硬化性樹脂および光硬化性樹脂、あるいはいずれか一方の硬化性樹脂であることが好ましい。
この理由は、このような硬化性樹脂を使用することにより、機械的特性や耐湿性に関するアンダーフィルとしての基本特性を満足しやすくなるためである。
また、熱硬化性樹脂としては、例えば、エポキシ樹脂やシリコーン樹脂を用いることが好ましく、光硬化性樹脂としては、例えば、エポキシ樹脂、アクリル樹脂、およびシリコーン樹脂を用いることが好ましい。
また、アンダーフィルに遮光性を持たせたい場合には、これらの硬化性樹脂中に、遮光物質、例えば、カーボン粒子、カーボン繊維、顔料等を添加したり、紫外線吸収剤や蛍光増白剤を添加したりすることが好ましい。
このような化合物を添加することにより、外部から光が侵入した場合に効果的に吸収したり、あるいは外部から侵入した光の波長を、光誤動作が生じないような波長の光に変換したりすることができるためである。
また、アンダーフィルの体積抵抗を1×106〜1×1020Ω・cmの範囲内の値とすることが好ましい。
この理由は、かかるアンダーフィルの体積抵抗が1×106Ω・cm未満の値になると、隣接するバンプ間の電気絶縁性が不十分となる場合があるためであり、一方、かかるアンダーフィルの体積抵抗が1×1020Ω・cmを超えると、使用可能な材料の選択の幅が著しく制限される場合があるためである。
したがって、アンダーフィルの体積抵抗を1×108〜1×1018Ω・cmの範囲内の値とすることがより好ましく、1×1010〜1×1016Ω・cmの範囲内の値とすることがさらに好ましい。
また、アンダーフィルの引張強さを1〜200MPaの範囲内の値とすることが好ましい。
この理由は、かかるアンダーフィルの引張強さが1MPa未満の値になると、機械的強度が低下し、バンプ付き半導体素子の実装構造における抵抗安定性や耐熱性が低下する場合があるためである。一方、かかるアンダーフィルの引張強さが200MPaを超えると、使用可能な材料の選択の幅が著しく制限されたり、応力歪みが過度に発生して、バンプ付き半導体素子の実装構造における抵抗安定性が低下したりする場合があるためである。
したがって、アンダーフィルの引張強さを5〜100MPaの範囲内の値とすることがより好ましく、10〜50MPaの範囲内の値とすることがさらに好ましい。
また、アンダーフィルの破断伸びを10〜500%の範囲内の値とすることが好ましい。
この理由は、かかるアンダーフィルの破断伸びが10%未満の値になると、柔軟性が低下し、バンプ付き半導体素子の実装構造における抵抗安定性や耐熱性が低下する場合があるためである。一方、かかるアンダーフィルの破断伸びが500%を超えると、使用可能な材料の選択の幅が著しく制限されたり、機械的強度が低下したりする場合があるためである。
したがって、アンダーフィルの破断伸びを30〜300%の範囲内の値とすることがより好ましく、50〜200%の範囲内の値とすることがさらに好ましい。
(1)第1の実装方法
第1の実装方法として、下記工程(A)および(B)に準じて、図17に示すように、回路基板361に対して、バンプ付き半導体素子63を実装することが好ましい。
(A)半田材料365を、回路基板361におけるパッド363上に塗布する工程
(B)バンプ付き半導体素子63を、リフロー処理によって、半田材料365が塗布されたパッド363上に実装する工程
このように実施することにより、半田材料を、従来の塗布装置、例えば、シルクスクリ−ン印刷装置を用いて塗布することができるとともに、従来のリフロー装置を用いて、バンプ付き半導体素子を、回路基板に対して、実装することができる。
なお、バンプ付き半導体素子を基板上のパッドに対して位置合わせした後、リフロー処理を実施することが好ましい。その場合、バンプ付き半導体素子に位置合わせマークを予め設けておき、それを目印にバンプ付き半導体素子を基板上に、位置合わせすることが好ましい。
第2の実装方法として、下記工程(A´)および(B)に準じて、図18に示すように、パッド17を備えた回路基板19に対して、バンプ付き半導体素子11を実装することが好ましい。
(A´)半田材料15を、バンプ付き半導体素子11におけるバンプ13上に塗布する工程
(B)半田材料15が塗布されたバンプ付き半導体素子11を、リフロー処理によって、パッド117上に実装する工程
このように実施することにより、半田材料をパッド上に塗布する際の位置決め工程を省略できるとともに、FPC等の比較的変形しやすい基板に対しても、微細なバンプ付き半導体素子を精度よくリフロー実装することができる。すなわち、バンプ付き半導体素子、特にBGAやCSP等の微細なバンプ付き半導体素子を、基板、特にFPCに対しても、迅速かつ安価にリフロー実装することができ、しかも、実装不良の発生が少ないバンプ付き半導体素子の実装方法を提供することができる。
第3の実装方法として、下記工程(A´´)、(A´´´)および(B´)に準じて、図19に示すように、回路基板19に対して、バンプ付き半導体素子11を実装することが好ましい。
(A´´)半田材料の一部21を、回路基板19におけるパッド17上に塗布する工程
(A´´´)半田材料の別の一部15を、バンプ付き半導体素子11におけるバンプ13上に塗布する工程
(B´)半田材料15が一部塗布されたバンプ付き半導体素子11を、リフロー処理によって、半田材料21が一部塗布されたパッド17上に実装する工程
このように実施することにより、微細なバンプ付き半導体素子を基板、特にFPCに対しても、精度よくリフロー実装することができ、しかも、強固に実装できるバンプ付き半導体素子の実装方法を提供することができる。
また、第1〜第3の実装方法を実施するにあたり、リフロー処理条件としては特に制限されるものではないが、例えば、赤外線や加熱不活性ガスを用いて、ピーク温度が200〜300℃であるとともに、5秒〜10分の条件で加熱することが好ましい。
なお、リフロー処理中に、半田材料が酸化しないように、不活性状態でリフロー処理を実施することが好ましい。
また、第1〜第3の実装方法を実施するにあたり、図20に示すように、コンデンサを含む他の電気素子39とともに、バンプ付き半導体素子11を回路基板19に対して、同時に実装することが好ましい。
この理由は、コンデンサを含む他の電気素子とともに、バンプ付き半導体素子を同時に実装することにより、リフロー処理以外のACF等による実装工程を削減することができるためである。したがって、バンプ付き半導体素子の実装工程を、全体として、簡素化および迅速化することができる。
なお、通常、バンプ付き半導体素子以外の素子、例えば、コンデンサや抵抗素子は、リフロー処理によって実装されているが、バンプ付き半導体素子は、ACF等によって実装されていたため、別個の実装方法によって実装しなければならないという問題が見られた。
第3の実施形態は、駆動素子または電源素子として、縦方向のパッドのピッチと、横方向のパッドのピッチとを異ならせた領域を設けるとともに、縦方向または横方向のいずれかピッチが広い側から、当該パッドの配線を優先的に引き出した回路基板上に実装されたバンプ付き半導体素子を含むことを特徴とする電気光学装置である。
以下、図21に示す電気光学装置を構成する液晶パネルを例に採って説明する。
したがって、基板張出部210T上のパッドに対して精度良く、かつ広いマージンにより半田材料を塗布することができ、BGA等の微細なバンプ付き半導体素子を実装する場合であっても、塗布位置の相違に起因した半導体素子の位置ずれが少ない基板張出部210Tを提供することができる
よって、バンプ付き半導体素子による液晶駆動が安定するとともに、液晶パネルにおいて、優れた耐久性等を得ることができる。
本発明の電気光学装置を、電子機器における表示装置として用いた場合の実施形態について具体的に説明する。
図23は、本実施形態の電子機器の全体構成を示す概略構成図である。この電子機器は、液晶パネル180と、これを制御するための制御手段190とを有している。また、図23中では、液晶パネル180を、パネル構造体180Aと、半導体IC等で構成される駆動回路180Bと、に概念的に分けて描いてある。また、制御手段190は、表示情報出力源191と、表示処理回路192と、電源回路193と、タイミングジェネレータ194とを有することが好ましい。
また、表示情報出力源191は、ROM(Read Only Memory)やRAM(Random Access Memory)等からなるメモリと、磁気記録ディスクや光記録ディスク等からなるストレージユニットと、デジタル画像信号を同調出力する同調回路とを備え、タイミングジェネレータ194によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号等の形で表示情報を表示情報処理回路192に供給するように構成されていることが好ましい。
本発明に係る電気光学装置としての液晶表示装置、有機エレクトロルミネッセンス装置、無機エレクトロルミネッセンス装置等や、プラズマディスプレイ装置、FED(フィールドエミッションディスプレイ)装置、LED(発光ダイオード)表示装置、電気泳動表示装置、薄型のブラウン管、液晶シャッター、デジタルマイクロミラーデバイス(DMD)を用いた装置等を適用することが可能な電子機器としては、パーソナルコンピュータや、携帯電話機のほかにも、液晶テレビや、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた電子機器などが挙げられる。
以上説明したように、本発明の回路基板によれば、複数のパッドの縦方向のピッチと横方向のピッチとが異なる領域を有し、縦方向または横方向のいずれかピッチが広い側から、当該パッドからの配線を優先的に引き出してあることにより、回路基板上のパッドに対して精度良く、かつ広いマージンにより半田材料を塗布することができ、BGA等の微細なバンプ付き半導体素子を実装する場合であっても、実装位置がずれることが少ない回路基板を提供できるようになった。
12 治具
13 バンプ
15 半田材料
17 パッド
19 基板(FPC)
39 バンプ付き半導体素子以外の電気素子
60・70・80 BGA
64 アンダーフィル
90 WCSP
110・130 バンプ付き半導体素子(BGAやCSP)
113 バンプ
140 FPC
200 液晶パネル
211 第1の基板
221 第2の基板
222 透明電極
227 バンプ付き半導体素子
360・370 実装構造
411 配線
413 パッド
Claims (8)
- バンプ付き半導体素子を実装するための複数のパッドと、当該複数のパッドの各々から引き出される複数の配線を含む回路基板において、
前記複数のパッドが配置されたブロックが複数配設されており、
前記複数のブロックは、各々縦方向のパッドのピッチと、横方向のパッドのピッチとが異なってなり、
前記複数のブロック間には間隙が形成されており、
前記複数の配線は、前記ブロック内の前記複数のパッドの縦方向または横方向のいずれかピッチが広い側から引き出され、或いは前記間隙から引き出されてなる
ことを特徴とする回路基板。 - 前記広い側のパッドのピッチをP1とし、狭い側のピッチをP2としたときに、P1/P2で表される比率を1.01〜3の範囲内の値とすることを特徴とする請求項1に記載の回路基板。
- 前記広い側のパッドのピッチを0.4〜2.0mmの範囲内の値とし、狭い側のピッチを前記広い側のパッドのピッチよりも小さい値とすることを特徴とする請求項1または2に記載の回路基板。
- 前記半導体素子が、ボール・グリッド・アレイであることを特徴とする請求項1乃至4のいずれか1項に記載の回路基板。
- バンプ付き半導体素子の実装構造であって、
前記バンプ付き半導体素子を実装するための複数のパッドと、当該複数のパッドの各々から引き出される複数の配線を含む回路基板を有し、
前記回路基板には前記複数のパッドが配置されたブロックが複数配設されており、
前記複数のブロックは、各々縦方向のパッドのピッチと、横方向のパッドのピッチとが異なってなり、
前記複数のブロック間には間隙が形成されており、
前記複数の配線は、前記ブロック内の前記複数のパッドの縦方向または横方向のいずれかピッチが広い側から引き出され、或いは前記間隙から引き出されてなり、
前記回路基板に対して前記パッド上に塗布した半田材料を介して、前記バンプ付き半導体素子が実装されてなる
ことを特徴とするバンプ付き半導体素子の実装構造。 - 前記バンプ付き半導体素子と、前記回路基板との間に、以下の特性を有するアンダーフィルが充填してあることを特徴とする請求項5に記載のバンプ付き半導体素子の実装構造。
(1)体積抵抗が1×106〜1×1020Ω・cmの範囲内の値である。
(2)引張強さが1〜200MPaの範囲内の値である。
(3)伸びが10〜500%の範囲内の値である。 - 半導体素子を含む電気光学装置であって、
前記半導体素子は回路基板に実装されており、
前記回路基板は、複数のパッドと当該複数のパッドの各々から引き出される複数の配線を有し、
前記回路基板には前記複数のパッドが配置されたブロックが複数配設されており、
前記複数のブロックは、各々縦方向のパッドのピッチと、横方向のパッドのピッチとが異なってなり、
前記複数のブロック間には間隙が形成されており、
前記複数の配線は、前記ブロック内の前記複数のパッドの縦方向または横方向のいずれかピッチが広い側から引き出され、或いは前記間隙から引き出されてなる
ことを特徴とする電気光学装置。 - 請求項7に記載された電気光学装置と、当該電気光学装置を制御するための制御手段と、を備えることを特徴とする電子機器。
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