JP2002530873A - オフセット・ドレイン型フェルミ閾値電界効果トランジスタ - Google Patents

オフセット・ドレイン型フェルミ閾値電界効果トランジスタ

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JP2002530873A JP2000583093A JP2000583093A JP2002530873A JP 2002530873 A JP2002530873 A JP 2002530873A JP 2000583093 A JP2000583093 A JP 2000583093A JP 2000583093 A JP2000583093 A JP 2000583093A JP 2002530873 A JP2002530873 A JP 2002530873A
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リチャーズ，ウィリアム・アール，ジュニア
デネン，マイケル・ダブリュー
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サンダーバード・テクノロジーズ，インコーポレイテッド
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Abstract

(57)【要約】 オフセット・ドレイン型フェルミ閾値電界効果トランジスタ（フェルミＦＥＴ）は、集積回路基板内の空間的に隔たったソース領域及びドレイン領域と、その空間的に隔たったソース領域とドレイン領域との間において集積回路基板内のフェルミＦＥＴチャネル領域と、をそれぞれ含んでいる。ゲート絶縁層は、空間的に隔たったソース領域とドレイン領域との間の集積回路基板上に存在し、ゲート電極は、ゲート絶縁層上に存在する。ゲート電極は、ドレイン領域よりもソース領域に近い箇所に形成される。言い換えると、ドレイン領域は、ソース領域よりもゲート電極からいっそう隔たった箇所にある。オフセット・ドレイン型フェルミＦＥＴは、ドレイン領域とフェルミＦＥＴチャネル領域との間にドリフト領域を導入して、それによって、チャネル領域におけるフェルミＦＥＴの利点を維持しながら、高電圧及び／高周波用フェルミＦＥＴを提供することが可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】発明の分野 本発明は、電界効果トランジスタ（field effect transistor）に関し、特に
、集積回路電界効果トランジスタに関する。
【０００２】
【従来の技術】発明の背景 電界効果トランジスタ（ＦＥＴ）は、論理デバイス、メモリデバイス、及びマ
イクロプロセッサなどのような大規模集積回路（ＶＬＳＩ）や超大規模集積回路
（ＵＬＳＩ）への適用における主たる実用デバイスとなっている。その理由とし
て、集積回路型ＦＥＴは、その性質から高インピーダンス、高密度、低電力デバ
イスであるからである。多くの研究及び開発活動では、ＦＥＴのスピード及び集
積密度を改善すること、そしてその電力消費を減少させることが焦点となってい
る。
【０００３】 高速かつ高性能の電界効果トランジスタは、共に「フェルミ閾値電界効果トラ
ンジスタ（Fermi Threshold Field Effect Transistor）」と題されたＡ．Ｗ．
ビナル氏による米国特許第４，９８４，０４３号及び第４，９９０，９７４号に
開示されている。これらの特許は、いずれも本発明の譲受人に譲渡されている。
前記特許には、デバイスの閾値電圧を半導体物質のフェルミ電位の２倍に設定す
ることによって反転が必要とされない拡大モードで作動する金属酸化物電界効果
トランジスタ（ＭＯＳ・ＦＥＴ）が記述されている。当得業者には良く知られて
いるように、フェルミ電位とは半導体物質のエネルギー状態が一つの電子によっ
て占拠される確率が１／２となるような電位として定義される。上記ビナル氏の
特許明細書おいて記述されているように、閾値電圧がフェルミ電位の２倍に設定
されるとき、閾値電圧の、酸化物の厚さ、チャネル長、ドレイン電圧、及び基板
ドーピングに対する依存性が消滅する。さらに、閾値電圧がフェルミ電位の２倍
に設定されるとき、酸化物とチャネルとの間の基板表面における垂直方向の電界
が最小となり、実際には実質上ゼロとなる。その結果、チャネル内のキャリア移
動度は最大となり、熱電子効果が大きく減少した高速デバイスが実現される。デ
バイス性能は実質上、デバイスの大きさには依存しない。
【０００４】 フェルミ閾値ＦＥＴ（フェルミ閾値電界効果トランジスタ）は既に知られてい
るフェルミＦＥＴデバイスと比較して大きな改善であったにもかかわらず、フェ
ルミＦＥＴの容量を低減させる必要が存在した。こうしたことから、共に「ゲー
ト及び拡散容量の減少したフェルミ閾値電界効果トランジスタ（Fermi Threshol
d Field Effect Transistor With Reduced Gate and Difffusion Capacitance）
」と題されたビナル氏による、また共に本発明の譲受人に譲渡された、米国特許
第５，１９４，９２３号及び第５，３６９，２９５号において、伝導キャリアが
、キャリアの伝導性を維持するために半導体表面において生成されるべき反転層
が必要とされることなく、ゲート下の基板の所定の深さでチャネル内を流れるこ
とができる、フェルミＦＥＴが開示されている。詳細はそれらの特許文書を参照
されたい。従って、チャネル電荷の平均的な深さでは、ゲート容量の一部として
基板の誘電率を含ませる必要がある。その結果、ゲート容量は可成り減少する。
【０００５】 前記米国特許第５，１９４，９２３号及び第５，３６９，２９５号に記述され
ているように、低容量フェルミＦＥＴは、所定の深さと、基板とは反対の導電型
でドレイン及びソースと同一の導電型を有するフェルミ・タブ領域を使用するこ
とにより望ましく実現される。このフェルミ・タブは基板表面から所定の深さに
達し、ドレイン及びソース拡散はフェルミ・タブ境界内のフェルミ・タブ内に形
成される。このフェルミ・タブによって、ソース、ドレイン、チャネル、及びフ
ェルミ・タブが全て異ったドーピング濃度でドーピングされた同一の導電型を有
する単接合トランジスタ（unijunction transistor）が形成される。このように
して低容量フェルミＦＥＴが提供される。フェルミ・タブを含む低容量フェルミ
ＦＥＴを、ここでは「低容量フェルミＦＥＴ」又は「タブＦＥＴ」と呼ぶことに
する。
【０００６】 フェルミＦＥＴ及び低容量フェルミＦＥＴは、既に知られているＦＥＴデバイ
スと比較して大きな改善であるにもかかわらず、単位チャネル幅当たりの電流を
増大させるためのさらなる必要性が存在する。当業者には良く知られているよう
に、より高い電流のフェルミＦＥＴデバイスによれば、大きな集積密度、そして
（或いは）論理回路、メモリ、マイクロプロセッサ、及び他の集積回路デバイス
におけるもっと大きな速度が実現される。これに関して、本発明の譲受人に譲渡
された、「高電流フェルミＦＥＴ」と題された、ビナル氏及び本発明者への米国
特許第５，３７４，８３６号には、フェルミ・タブ領域及びソース領域と同一の
導電型の、ソース領域に隣接するとともにドレイン領域と対向する、インジェク
タ（injector）領域を含むフェルミＦＥＴが記述されている。詳細についてはそ
の特許文書を参照されたい。このインジェクタ領域は、フェルミ・タブの比較的
低いドーピング濃度とソースの比較的高いドーピング濃度との中間にあるドーピ
ングレベルで好ましくドーピングされる。このインジェクタ領域によってチャネ
ル内に注入されたキャリアの深さが制御されるとともに、チャネル内にキャリア
をゲート下の所定の深さにまで注入することが強化される。米国特許第５，３７
４，８３６号によるトランジスタを、ここでは「高電流フェルミＦＥＴ」と呼ぶ
ことにする。
【０００７】 ソース・インジェクタ領域はソース領域を囲むソース・インジェクタ・タブ領
域であることが好ましい。ドレイン・インジェクタ・タブ領域も提供することが
できる。ソース・インジェクタ領域に隣接するところからフェルミＦＥＴのゲー
ト電極に隣接ところまで達するゲート側壁スペーサーも、ピンチオフ電圧を低下
させ、かつ、フェルミＦＥＴの飽和電流を増大させるために提供することが可能
である。基板と同一の導電型にある底漏れ制御領域（bottom leakage control r
egion）もまた提供することができる。
【０００８】 フェルミＦＥＴ、低容量フェルミＦＥＴ、及び高電流フェルミＦＥＴは既に知
られているＦＥＴデバイスと比較して大きな改善であるにもかかわらず、低電圧
での動作を改善するさらなる必要性が存在する。当業者には良く知られているよ
うに、現在のところ、一般的に５ボルト、３ボルト、１ボルト、或いはそれ以下
の電源電圧で動作する、低電力携帯用及び／又はバッテリ電源用デバイスに大き
な関心が寄せられている。
【０００９】 ある与えられたチャネル長に対して、動作電圧を低下させれば横方向の電界が
線形的にドロップする。非常に低い電圧では、横方向の電界があまりに低く、チ
ャネル内のキャリアが飽和速度に達することが妨げられる。この結果、有効ドレ
イン電流が険しくドロップする。このドレイン電流のドロップによって、ある与
えられたチャネルに対して使用可能な回路速度を得るための動作電圧の低下が効
果的に制限される。
【００１０】 低電圧におけるタブＦＥＴの動作を改善するため、本発明の譲受人に譲渡され
た本共同発明者ミヒャエル Ｗ.デンネン氏に対する「定域タブ・フェルミ閾値
電界効果トランジスタ及びその製造方法（Contored-Tub Fermi-Threshold Field
Effect Transistor and Method of Forming Same）」と題された米国特許第５
，５４３，６５４号には、非一様なタブの深さを有する定域フェルミ・タブ領域
を含むフェルミＦＥＴが記述されている。詳細についてはその特許文書を参照さ
れたい。特に、フェルミ・タブは、チャネル領域の下よりもソース及び／又はド
レインの下の方が深くなっている。こうして、タブ基板間接合は、チャネル領域
の下よりもソース及び／又はドレインの下の方が深い。拡散容量は、それによっ
て一様なタブ深さを有するフェルミ・タブと比較して減少し、その結果、高い飽
和電流が低電圧において生成される。
【００１１】 特に、米国特許第５，５４３，６５４号による定域タブ・フェルミ閾値電界効
果トランジスタは、第１の導電型の半導体基板と、半導体基板表面においてその
半導体基板内に第２の導電型の空間的に隔てられたソース領域及びドレイン領域
を有する。第２の導電型のチャネル領域も、空間的に隔てられたソース領域及び
ドレイン領域の間において、半導体基板表面においてその半導体基板内に形成さ
れる。第２の導電型のタブ領域も半導体基板表面においてその半導体基板内に含
まれる。タブ領域は、基板表面より空間的に隔てられたソース領域及びドレイン
領域の少なくとも一方の下に第１の所定の深さまで達し、基板表面よりチャネル
領域の下に第２の所定の深さまで達する。第２の所定の深さは第１の所定の深さ
よりも小さい。ゲート絶縁層及び、ソース接触子、ドレイン接触子及びゲート接
触子（コンタクト）も含まれる。また、基板接触子も含ませることができる。
【００１２】 第２の所定の深さ、すなわちチャネルに隣接する定域タブの深さは、前記米国
特許第５，１９４，９２３号及び第５，３６９，２９５号に定義されているよう
なフェルミＦＥＴ基準を満足することができるように選ばれる。特に、第２の所
定の深さは、ゲート電極がアース電位にあるときに、チャネル底において基板表
面に垂直な静電界がゼロになるように選ばれる。第２の所定の深さも、半導体基
板のフェルミ電位の２倍となった電界効果トランジスタの閾値電圧を生成するよ
うに選ばれる。第１の所定の深さ、すなわちソース及び／又はドレインに隣接す
る定域タブの深さは、ソース接触子及び／又はドレイン接触子にゼロのバイアス
が印加された際に、ソース及び／又はドレイン下のタブ領域を空乏化するように
好ましく選ばれる。
【００１３】 最新の超小型電子技術が進展したため、製作線幅は実質的に１ミクロン未満に
まで減少している。線幅（linewidth）がこのように減少したことによって、チ
ャネル長が実質的に１ミクロン未満、電流処理技術によれば一般的に１／２ミク
ロン未満であるところの「短チャネル」ＦＥＴが生み出されている。
【００１４】 米国特許第５，１９４，９２３号及び米国特許第５，３６９，２９５号の低容
量フェルミＦＥＴ、米国特許第５，３７４，８３６号の高電流フェルミＦＥＴ、
及び米国特許第５，５４３，６５４号の定域タブ・フェルミＦＥＴは低電圧にお
いて高い性能を有する短チャネルＦＥＴを提供するために使用することが可能で
ある。しかしながら、線幅が減少するにつれ、処理制限（processing limitatio
n）によってＦＥＴを製作する際に到達可能な大きさ及び伝導性が制限されるこ
とがあることは当業者であれば認識できよう。このため、線幅が減少した場合、
処理状態によってはフェルミＦＥＴトランジスタを再最適化してこれらの処理制
限に適応させることが要求されることもある。
【００１５】 フェルミＦＥＴトランジスタを処理制限に適応させるために再最適化すること
は、本発明者の譲受人に譲渡された本共同発明者ミヒャエル Ｗ.デンネン氏に
対する「短チャネル・フェルミ閾値電界効果トランジスタ（Short Channel Ferm
i-Thereshold Field Effect Transistors）」と題された米国特許出願第０８／
５０５，０８５号に記述されている。詳細に関してはこの特許出願を参照された
い。ここに引用された「短チャネル・フェルミ閾値電界効果トランジスタ」と題
された米国特許出願第０８／５０５，０８５号の短チャネル・フェルミＦＥＴに
は、フェルミ・タブをその深さ方向に越えて拡がり、かつフェルミ・タブをその
横方向にも越えて拡がる、空間的に隔たったソース領域及びドレイン領域が含ま
れている。ソース領域及びドレイン領域がタブを越えて拡がるために、基板との
接合が形成され、電荷共有状態が生じる。この状態を補償するためには、基板の
ドーピングを増大させなければならない。ソース領域及びドレイン領域が非常に
小さく離れているために、望ましくタブの深さが減る。この結果、ゲート電極が
閾値電位にあるときには、酸化物と基板との間の界面において基板に垂直な静電
界に変化が生じる。一般的な長チャネル・フェルミＦＥＴトランジスタでは、こ
の電界は基本的にゼロである。短チャネル・デバイスでは、この電界はＭＯＳ・
ＦＥＴトランジスタよりも可成り低いが、長チャネル・フェルミＦＥＴトランジ
スタよりはいくぶん高い。
【００１６】 特に、本発明による短チャネル・フェルミＦＥＴトランジスタは、第１の導電
型の半導体基板と、半導体基板表面においてその基板内に位置し、基板表面より
第１の深さまで達する、第２の導電型のタブ領域とを有する。また、この短チャ
ネル・フェルミＦＥＴトランジスタは、タブ領域内に位置する、第２の導電型の
空間的に隔たったソース領域及びドレイン領域も含んでいる。この空間的に隔た
ったソース領域及びドレイン領域は、基板表面より第１の深さを越えて拡がり、
さらに横方向に互いから離れて、タブ領域を越えて拡がる。
【００１７】 空間的に隔たったソース領域及びドレイン領域の間において、タブ領域内に位
置し、基板表面より前記第１の深さよりも小さい第２の深さまで達する、第２の
導電型のチャネル領域も含まれている。第１及び第２の深さの少なくとも一方は
、ゲート電極が閾値電位にあるときに、基板表面に垂直な静電界を、基板表面か
ら第２の深さまでの間で最小化するように選ばれる。例えば、従来のＭＯＳ・Ｆ
ＥＴにおいて静電界が１０５Ｖ／ｃｍよりも大きいのに対して、短チャネル・フ
ェルミＦＥＴでは１０４Ｖ／ｃｍの大きさの静電界を生成することが可能である
。これとは対照的に、米国特許第５，１９４，９２３号及び米国特許第５，３６
９，２９５号によるタブＦＥＴは１０３Ｖ／ｃｍよりも小さい（またそれよりも
可成り小さくなることがしばしば起こる）静電界を生成することができる。これ
は従来のＭＯＳ・ＦＥＴに比較すれば基本的にゼロである。第１及び第２の深さ
は、半導体基板のフェルミ電位の２倍となる電界効果トランジスタの閾値電圧を
生成するように選ぶことができ、さらに、閾値電圧がゲート電極に印加された際
に、第２の導電型のキャリアがチャネル内を、第２の深さで、ソース領域からド
レイン領域まで流れるようにすることができ、また、閾値電圧を越える電圧がゲ
ート電極に印加された際には、チャネル内に反転層を生成させることなく、第２
の深さから基板表面に向かって拡がりながら流れることができるように選ぶこと
もできる。トランジスタは、さらにゲート絶縁層と、ソース接触子、ドレイン接
触子、及びゲート接触子も含んでいる。また、基板接触子も含むことができる。
【００１８】 集積回路電界効果トランジスタの継続的な小型化によって、１ミクロンを可成
り下回る大きさまでチャネル長が減少した。この集積回路電界効果トランジスタ
の継続的な小型化にしばしば可成り高い基板ドーピングレベルが要求される。高
いドーピングレベルと、より小さな装置に必要とされるかもしれない減少した作
動電圧によって、フェルミＦＥＴと従来のＭＯＳ・ＦＥＴデバイスの両方のソー
ス領域及びドレイン領域に付随した容量が大きく増大するかもしれない。
【００１９】 特に、フェルミＦＥＴが１ミクロン未満の大きさにされると、ソースにおける
ドレイン誘導障壁降下（ＤＩＢＬ（Drain Induced Barrier Lowering））が増大
するために、タブの深さが可成り浅くなってしまう。残念ながら、短チャネル・
フェルミＦＥＴについて既に記述された変更を以てさえ、ドレイン誘導障壁降下
及びトランジスタ漏れを制御するのに望ましい深さ及びドーピングレベルが製造
するには困難なサイズに達するかもしれない。さらに、チャネル内における高い
ドーピングレベルによってキャリア移動度が減少するかもしれず、それによって
フェルミＦＥＴ技術の高電流利点も減少するかもしれない。ドレイン電圧を減少
させつつ、基板ドーピングレベルがより高まることによって接合容量も増大する
かもしれない。
【００２０】 これらのポテンシャル問題を克服できる短チャネル・フェルミＦＥＴは、本共
同発明者のミヒャエル Ｗ．デネン氏に対する「ドレイン電界終止領域を含む短
チャネル・フェルミ閾値電界効果トランジスタとその製造方法（Short Channel
Fermi-Threshold Field Effect Transistors Including Drain Field Terminati
on Region and Methods of Fabricating Same）」と題された本発明の譲受人に
譲渡された米国特許第５，６９８，８８４号に記載された。詳細についてはその
米国特許を参照されたい。このフェルミＦＥＴは、ドレインバイアスの結果とし
てのソース領域からチャネル領域へのキャリアの注入を減少、好ましくは抑制す
るために、ソース領域とドレイン領域との間にドレイン電界終止手段を含んでい
る。フェルミＦＥＴの故に発明者に因んでここで「ビナルＦＥＴ」と呼ばれる、
このドレイン電界終止手段を含む短チャネル・フェルミＦＥＴは、フェルミＦＥ
Ｔと類似して、チャネル内に低い垂直電界をなお許容しつつ、過度なドレイン誘
導障壁低下を抑制する。さらに、ビナルＦＥＴは、遙かにより高いキャリアー移
動度を許容し、同時にソース・ドレイン間接合容量の大きな減少へと導く。
【００２１】 ドレイン電界終止手段は好ましくはソース領域とドレイン領域との間の、かつ
基板の真下にソース領域からドレイン領域まで拡がる、埋込れた逆にドープされ
た層によって実現される。特に、ビナルＦＥＴは、第１の導電型の半導体基板と
、その半導体基板表面においてその基板内に第２の導電型のタブ領域とを含んで
いる。第２の導電型の空間的に隔たったソース領域とドレイン領域とはその半導
体基板表面におけるタブ領域内に含まれる。第１の導電型の埋込ドレイン電界終
止領域もそのタブ領域に含まれる。埋込ドレイン電界終止領域は基板表面真下で
ソース領域からドレイン領域まで拡がる。ゲート絶縁層とソース電極、ドレイン
電極、及びゲート電極も含まれる。従って、ビナルＦＥＴは、ドレインバイアス
によってキャリアがソース領域からタブ領域に注されるのを防ぐ付加的な逆にド
ープされた埋込ドレイン電界終止領域を備えたＦＥＴとみなされてよい。
【００２２】 集積回路の電界効果トランジスタのチャネル長と集積密度は増大し続け、トラ
ンジスタの動作電圧も減少し続ける。この減少は、ラップトップコンピュータ、
携帯電話、ＰＤＡ（Personal Digital Assistants）といった携帯型電子デバイ
スにおける集積回路の使用が増大したことによって動機付けられる。電界効果ト
ランジスタの動作電圧が減少するにつれて、閾値電圧を低下させることも一般に
望ましい。
【００２３】 従って、低電圧動作用の短チャネル・フェルミＦＥＴを提供するには、閾値電
圧を例えば０．５ボルト以下まで減少させることが望ましい。しかしながら、閾
値電圧におけるこの減少は、フェルミＦＥＴの他の領域における性能の劣化を生
み出すべきではない。例えば、閾値電圧の減少はＦＥＴの漏れ電流を甚だしく増
大させるできではなく、或いはフェルミＦＥＴの飽和電流を甚だしく減少させる
べきではない。
【００２４】 高い飽和電流と低い漏れ電流を維持しながら短チャネル、低閾値電圧動作を実
現することができるフェルミＦＥＴは、本共同発明者であるミヒャエル Ｗ．ダ
ネン氏とウィリアム Ｒ．リチャード・ジュニア氏に対する本発明の譲受人に譲
渡された「金属ゲート・フェルミ閾値電界効果トランジスタ（Metal Gate Fermi
-Threshold Field Effect Transistors）」と題された米国特許出願番号０８／
９３８，２１３に記述されている。詳細についてはその特許出願書を参照された
い。そこには、金属ゲートを含むフェルミ閾値電界効果トランジスタについて記
載されている。逆にドープされたポリシリコン・ゲートは、直接ゲート絶縁層上
に使用されない。金属ゲートは、フェルミＦＥＴの閾値電圧をフェルミＦＥＴの
他の望ましい特性を劣化させることなく低下させることができる。
【００２５】 最近の電子デバイスでは、電界効果トランジスタが高電圧及び／又は高周波用
途にしばしば使用される。例えば、電界効果トランジスタは、高電圧及び／又は
高周波動作が望ましい、携帯無線電話のトランシーバー部にしばしば使われる。
高い移動度、高い飽和電流、低い漏れ電流及び／又は他の望ましい特性を備えた
フェルミＦＥＴは、高電圧及び／又は高周波動作にとって望ましい候補である。
【００２６】
【発明が解決しようとする課題】発明の目的と概要 以上の説明からわかるように、本発明の目的は、高電圧動作及び／又は高周波
動作用に使用できるフェルミ閾値電界効果トランジスタ（フェルミＦＥＴ）を提
供することにある。
【００２７】 この目的及び他の目的は、本発明によれば、オフセット・ドレイン型フェルミ
閾値電界効果トランジスタ（offset drain Fermi-Threshold filed effect tran
sistor）によって実現される。このオフセット・ドレイン型フェルミＦＥＴはド
レイン領域とフェルミＦＥＴチャネルとの間にドリフト領域を導入して、それに
よって、フェルミＦＥＴチャネルにおけるフェルミＦＥＴの利点を維持しながら
、フェルミＦＥＴの高電圧動作及び／高周波動作を改善することが可能である。
ドリフト領域は好ましくはドレイン領域と同じ導電型でドープされ、かつ好まし
くはドレイン領域よりも低く、しかもチャネル領域よりも高いドーピング濃度で
ドープされる。
【００２８】 特に、本発明によるフェルミ閾値電界効果トランジスタ（フェルミＦＥＴ）は
、集積回路基板内にある空間的に隔たったソース領域及びドレイン領域と、その
空間的に隔たったソース領域とドレイン領域との間に集積回路基板内にあるフェ
ルミＦＥＴチャネルと、を含む。ゲート絶縁層が集積回路基板上に、しかも前記
空間的に隔たったソース領域とドレイン領域との間に存在し、そしてゲート電極
はそのゲート絶縁層上に存在する。そのゲート電極はドレイン領域よりもソース
領域に近い。言い換えると、ドレイン領域はソース領域よりも遠くにゲート電極
からは離れて隔たった場所にある。別の言い方をすると、ゲート電極は第１及び
第２の端部を含み、ソース領域はゲート電極の第１の端部に隣接し、ドレイン領
域はゲート電極の第２の端部から横方向に空間的に隔たっている。ソース領域は
好ましくはゲート電極の第１の端部から第１の距離だけ横方向に空間的に隔たっ
ており、またドレイン領域はゲート電極の第２の端部から第１の距離よりも大き
な第２の距離だけ横方向に空間的に隔たっている。
【００２９】 オフセット・ドレイン型フェルミＦＥＴは、原型のフェルミＦＥＴ、タブＦＥ
Ｔ、高電流フェルミＦＥＴ、定域タブ・フェルミＦＥＴ、短チャネル・フェルミ
ＦＥＴ、ビナルＦＥＴ、金属ゲート・フェルミＦＥＴ或いはフェルミＦＥＴの他
の実施態様として実現されてよい。ドレインをゲートから取り除くことによって
、ドリフト領域を高いドレイン電界を吸収するために生成して、それによって、
従来の高電圧及び／又は高周波ＦＥＴと比較して向上した性能を有することがで
きる高電圧及び／又は高周波フェルミＦＥＴを実現することができる。
【００３０】詳細な説明 以下、図面を参照して本発明の好ましい実施の形態をより詳細に説明する。本
発明は、しかしながら、多くの形態において実施することが可能であり、以下に
記述される実施形態に限定されるものではない。むしろ、これらの実施形態は開
示を周到かつ徹底したものとし、当業者に向けて本発明の範囲を十分に明らかに
すべく提供されるものである。図面では、分かりやすくするために層や領域の厚
さが誇張して描かれている。また、類似部分には一貫して類似符号が付されてい
る。層、領域或いは基板といった要素が別の要素の「上にある」と言われるとき
は、その要素はその別の要素の直接上に存在することができるし、或いは介在要
素が存在してもよい。対照的に、ある要素が別の要素の「直接上にある」と言わ
れるときは、そのときは介在要素は存在しない。
【００３１】 本発明によるオフセット・ドレイン型フェルミ閾値電界効果トランジスタを説
明する前に、米国特許第５，１９４，９２３号及び第５，３６９，２９５号によ
る、ゲート及び拡散容量の減少したフェルミ閾値ＦＥＴ（これは「低容量フェル
ミＦＥＴ」又は「タブＦＥＴ」とも呼ばれる）が、米国特許第５，３７４，８３
６号による高電流フェルミ閾値ＦＥＴとともに説明される。米国特許第５，５４
３，６５４号による定域タブ・フェルミＦＥＴもまた説明される。米国特許出願
第０８／５０５，０８５号による短チャネル・フェルミＦＥＴもまた説明される
。米国特許第５，６９８，８８４号のビナルＦＥＴもまた説明される。米国特許
出願番号０８／９３８，２１３の金属ゲート・フェルミＦＥＴもまた説明される
。より完全な説明に関してはこれらの特許文書及び出願文書を参照するとよい。
詳細については、それらの開示内容を参照する。本発明によるオフセット・ドレ
イン型フェルミＦＥＴはその後に説明される。
【００３２】 ゲート及び拡散容量の減少したフェルミＦＥＴ ここでは、フェルミ・タブを含む低容量フェルミＦＥＴを概観する。それ以上
の詳細については、米国特許第５，１９４，９２３号及び第５，３６９，２９５
号を参照することにする。
【００３３】 従来のＭＯＳ・ＦＥＴデバイスには、キャリア伝導性を維持するために半導体
表面に生成される反転層が必要とされる。この反転層の深さは、一般的に、１０
０Å以下である。こうした環境のもと、ゲート容量は基本的にその厚さで分割さ
れたゲート絶縁層の誘電率である。換言すれば、チャネル電荷は表面にあまりに
近いので、基板の誘電体特性の効果はゲート容量を決定するのに重要ではない。
【００３４】 もし、伝導キャリアがゲート下のチャネル領域内に閉じ込められるならば、ゲ
ート容量は減少することが可能である。このときチャネル電荷の平均的深さには
、ゲート容量を計算するための基板の誘電率が含まれる必要がある。一般的に、
低容量フェルミＦＥＴのゲート容量は、次式によって与えられる。
【数１】 ここで、Ｙfはフェルミ・チャネルと呼ばれる伝導チャネルの深さ、εsは基板
の誘電率、βは表面下のフェルミ・チャネル内を流れる電荷の平均的深さを決定
する因子である。βは、ソースからチャネルに注入されたキャリアの深さに対す
る依存性に依存する。低容量フェルミＦＥＴでは、β≒２である。また、ＴOXは
ゲート酸化物層の厚さ、εiはその誘電率である。
【００３５】 低容量フェルミＦＥＴには、所定の深さを有するフェルミ・タブ領域が含まれ
る。このフェルミ・タブ領域は、基板の導電型とは反対の導電型でかつドレイン
及びソースの導電型と同一の導電型を有する。フェルミ・タブは、基板表面より
所定の深さまで下方に拡がり、ドレイン及びソース拡散はこのフェルミ・タブ境
界内部のフェルミ・タブ領域内に形成される。フェルミ・タブの好ましい深さは
フェルミ・チャネルの深さＹfと空乏の深さＹ0との和である。所定の深さＹfと
幅Ｚを有するフェルミ・チャネル領域はソース拡散及びドレイン拡散の間に拡が
る。フェルミ・チャネルの導電率はゲート電極に印加される電圧によって制御さ
れる。
【００３６】 ゲート容量はフェルミ・チャネルの深さと、フェルミ・チャネル内におけるキ
ャリア分布によって主に決定され、ゲート酸化物層の厚さには比較的依存しない
。拡散容量は、［フェルミ・タブの深さと基板内における空乏の深さＹ0との和
］と拡散Ｘd の深さとの間の差に反比例的に依存する。拡散の深さは、フェルミ
・タブの深さＹT 未満であることが好ましい。フェルミ・タブ領域のドーパント
濃度は、フェルミ・チャネルの深さがＭＯＳ・ＦＥＴ内の反転層の深さの３倍よ
り大きくなることができるように選択することが好ましい。
【００３７】 従って、低容量フェルミＦＥＴには、第１の表面を有する第１の導電型の半導
体基板と、前記第１の表面においてその基板内に形成された第２の導電型のフェ
ルミ・タブ領域と、第１の表面においてフェルミ・タブ内に形成された第２の導
電型の空間的に隔てられたソース領域及びドレイン領域と、空間的に隔てられた
ソース領域及びドレイン領域の間の領域であって、第１の表面においてフェルミ
・タブ領域内に形成された第２の導電型のチャネルがそれぞれ含まれる。チャネ
ルは、第１の表面より第１の所定の深さ（Ｙf）まで達し、タブ領域は、チャネ
ルより第２の所定の深さ（Ｙ0）まで達する。ゲート絶縁層は、空間的に隔てら
れたソース領域及びドレイン領域の間の領域であって、第１の表面においてその
基板上の領域に設けられる。ソース電極、ドレイン電極、及びゲート電極は、ソ
ース領域及びドレイン領域とゲート絶縁層とをそれぞれ電気的に接触させるため
に設けられる。
【００３８】 少なくとも第１及び第２の所定の深さは、ゲート電極に電界効果トランジスタ
の閾値電圧を印加させた際に、第１の深さにおいて第１の表面に垂直な静電場が
ゼロとなるように選ばれる。第１及び第２の所定の深さは、ゲート電極に電界効
果トランジスタの閾値電圧を越えた電圧が印加された際に、第２の導電型のキャ
リアがチャネル内をソースからドレインに向かって、第１の所定の深さから第１
の表面に向かって拡がりながら流れることができるようにも選ばれる。キャリア
はフェルミ・タブ領域内に反転層を形成することなく、第１の表面の真下をソー
スからドレインに向かって流れる。第１及び第２の所定の深さは、ゲート絶縁層
に隣接した基板表面において、基板接触子と基板との間の電圧とポリシリコンゲ
ート電極とゲート電極との間の電圧との和に等しく逆の電圧を生み出すことがで
きるようにも選ばれる。
【００３９】 基板がドーピング密度Ｎsでドーピングされ、かつ、ケルビン温度Ｔ度におい
て固有キャリア濃度ｎiと誘電率εsとを有し、電界効果トランジスタには電気的
に基板を接触させるための基板接触子が含まれ、チャネルが基板表面から第１の
所定の深さＹfまで達し、フェルミ・タブ領域がチャネルより第２の所定の深さ
Ｙ0まで達し、フェルミ・タブ領域がＮsの因子α倍で与えられるドーピング密度
でドーピングされ、ゲート電極にはドーピング密度Ｎpでドーピングさた第１の
電導率型のポリシリコン層が含まれるとすると、第１の所定の深さ（Ｙf）は次
式に等しいものとなる。
【数２】 ここで、ｑは１．６×１０-19クーロン、Ｋは１．３８×１０-23ジュール／ケ
ルビンである。また、第２の所定の深さ（Ｙ0）は、次式に等しいものとなる。
【数３】 ここで、φsは２φf＋（ｋＴ／ｑ）・Ｌｎ（α）に等しく、φfは半導体基板
のフェルミ電位である。
【００４０】 高電流フェルミＦＥＴの構造 図１には、米国特許第５，３７４，８３６号によるＮチャネル高電流フェルミ
ＦＥＴが示されている。Ｐチャネル・フェルミＦＥＴは、Ｎ及びＰ領域の電導率
型を逆にすることによって得られることは当業者には明らかであろう。
【００４１】 図１に示されているように、高電流フェルミＦＥＴ２０は、第１の導電型、こ
こではＰ型の、基板表面２１ａを含む半導体基板２１内に製作される。第２の導
電型、ここではＮ型の、フェルミ・タブ領域２２は、基板表面２１ａにおいて基
板２１内に形成される。空間的に隔てられたソース領域２３及びドレイン領域２
４は、それぞれ、第２の導電型、ここではＮ型、を有しており、基板表面２１ａ
においてフェルミ・タブ領域２２内に形成される。このソース領域２３及びドレ
イン領域２４を基板表面２１ａの溝（trench）内に形成することもできることは
当業者には明らかであろう。
【００４２】 ゲート絶縁層２６は、ソース領域２３及びドレイン領域２４の間において、基
板表面２１ａの基板２１上にそれぞれ形成されている。当業者には明らかなよう
に、ゲート絶縁層２６は、一般的に二酸化シリコンである。なお、窒化シリコン
及び他の絶縁体も使用可能である。
【００４３】 ゲート電極は、基板２１とは反対側のゲート絶縁層２６上に形成される。ゲー
ト電極は、第１の導電型、ここではＰ型の、多結晶体シリコン（ポリシリコン）
からできたゲート電極であることが好ましい。導体ゲート電極層は、一般的に金
属ゲート電極層２９であって、ゲート絶縁層２６とは反対側のポリシリコンゲー
ト電極２８上に形成される。ソース電極３１及びドレイン電極３２も、一般的に
金属であって、ソース領域２３及びドレイン領域２４上にそれぞれ形成される。
【００４４】 第１の導電型、ここではＰ型の、基板接触子３３も図示されているようにフェ
ルミ・タブ領域２２内或いはフェルミ・タブ領域２２の外側のいずれかにおいて
基板内２１に形成される。図示のように、基板接触子３３は、ドーピングされた
第１の導電型、ここではＰ型、であって、そこには比較的重くドーピングされた
３３ａと比較的軽くドーピングされた領域３３とが含まれている。基板電極３４
によって基板２１への電気的な接触が実現されるようになっている。
【００４５】 これまでに図１に関して説明された構造は、米国特許第５，１９４，９２３号
及び第５，３６９，２９５号による低容量フェルミＦＥＴに対応するものである
。これらの出願に関連して既に説明されているように、チャネル領域３６はソー
ス領域２３とドレイン領域２４との間の領域に形成される。図１においてＹfで
示されているチャネル領域３６の表面２１ａ（基板２１の表面２１ａ）からの深
さと、図１においてＹ0で示されているチャネル領域３６の底面からフェルミ・
タブ領域２２の底面までの深さは、基板２１、フェルミ・タブ領域２２、及びポ
リシリコンゲート電極２８のドーピングレベルとともに、前記数式（２）及び数
式（３）の関係を使用して、高性能の低容量電界効果トランジスタを提供するこ
とができるように選定される。
【００４６】 また、図１には、第２の導電型、ここではＮ型の、ソース・インジェクタ領域
３７ａがソース領域２３に隣接するとともにドレイン領域２４ａと対向するよう
に形成されている。このソース・インジェクタ領域３７ａにて、キャリアがチャ
ネル領域３６に注入される深さを制御することにより、高電流フェルミＦＥＴが
提供される。ソース・インジェクタ領域３７ａは、ソース領域２３とドレイン領
域２４との間にのみ拡がっている。図１に示されているように、ソース・インジ
ェクタ領域３７ａは、ソース領域２３を囲んでソース・インジェクタ・タブ領域
３７を形成することができるようにすることが好ましい。また、ソース領域２３
は、その側面及び底面がソース・インジェクタ・タブ領域３７で完全に取り囲ま
れて良い。或いは、ソース領域２３は、その側面がソース・インジェクタ・タブ
領域３７で取り囲まれる一方、その底面がソース・インジェクタ・タブ領域３７
から突き出るようにしても良い。或いは、また、ソース・インジェクタ領域３７
ａを基板２１内で、フェルミ・タブ領域２２と基板２１との接合部にまで拡げる
こともできる。ドレイン・インジェクタ領域３８ａ、好ましくは、ドレイン領域
２４を囲むドレイン・インジェクタ・タブ領域３８も設けることが望ましい。
【００４７】 ソース・インジェクタ領域３７ａ及びドレイン・インジェクタ領域３８ａ、或
いは、ソース・インジェクタ・タブ領域３７及びドレイン・インジェクタ・タブ
領域３８は、フェルミ・タブ領域２２の比較的低いドーピングレベルとソース２
３及びドレイン２４の比較高いドーピングレベルの中間にあるドーピングレベル
でドーピングされた第２の導電型、ここではＮ型、であることが好ましい。この
ために、図１に示されているように、フェルミ・タブ領域２２はＮで記され、ソ
ース及びドレイン・インジェクタ領域３７，３８はＮ+で記され、ソース領域及
びドレイン領域２３、２４はＮ++で記されている。接合型トランジスタはこうし
て形成される。
【００４８】 高電流フェルミＦＥＴによって、現状のＦＥＴの約４倍もの駆動電流が提供さ
れる。ゲート容量は、従来のＦＥＴデバイスの約半分である。ソース・インジェ
クタ・タブ領域３７のドーピング濃度によってチャネル領域３６に注入されるキ
ャリアの深さが、一般的に１０００Åにまで制御される。ソース・インジェクタ
・タブ領域３７のドーピング濃度は、一般的に、２Ｅ１８であり、注入された主
たるキャリアの望ましい最大深さと少なくとも同程度の深さを好ましく持つ。或
いは、また、以下に記述されるように、ソース・インジェクタ・タブ領域３７は
フェルミ・タブ領域２２と同程度の深さにまで達してサブスレショルド漏れ電流
を最小化することができる。チャネル領域３６に注入されたキャリア濃度は、ド
レイン領域２４と対向するソース・インジェクタ領域３７ａのドーピング濃度を
超えることはできないことが示されている。ソース・インジェクタ領域３７ａの
ドレインと対向する部分の幅は、一般的に、０．０５〜０．１５μｍの範囲内に
ある。ソース領域２３及びドレイン領域２４のドーピング濃度はそれぞれ、一般
的に、１Ｅ１９以上である。フェルミ・タブ領域２２の深さＹＴ＝（Ｙf＋Ｙ0）
は、ドーピング濃度が近似的に１．８Ｅ１６であれば近似的に２２００Åである
。
【００４９】 図１に示されているように、高電流フェルミＦＥＴ２０は、基板表面２１ａ上
にゲート側壁スペーサ４１も含むことができ、このゲート側壁スペーサ４１は、
ソース・インジェクタ領域３７ａに隣接する箇所からポリシリコンゲート電極２
８に隣接する箇所まで拡がる。ゲート側壁スペーサ４１は、ドレイン・インジェ
クタ領域３８ａに隣接する箇所からポリシリコン・ゲート・インジェクタ領域２
８に隣接する箇所までも好ましく拡がっている。特に、図１に示されているよう
に、ゲート側壁スペーサ４１は、ポリシリコン・ゲート電極２８の側壁２８ａか
ら拡がり、ソース及びドレイン・インジェクタ領域３７ａ，３８ａのそれぞれの
上に横たわって配置される。ゲート側壁スペーサ４１は、ポリシリコン・ゲート
電極２８を取り囲むように形成するのが好ましい。また、以下において詳細に説
明されるように、ゲート絶縁層２６は、基板表面２１ａ上においてソース・イン
ジェクタ領域３７ａ及びドレイン・インジェクタ領域３８ａの上に張り出し、ゲ
ート側壁スペーサ４１もソース・インジェクタ領域３７及びドレイン・インジェ
クタ領域３８の上に張り出すように形成するのが好ましい。
【００５０】 ゲート側壁スペーサ４１によって、以下に説明する仕方でフェルミＦＥＴ２０
のピンチオフ電圧が下がるとともに、飽和電流が増大する。ゲート側壁スペーサ
４１は、ゲート絶縁層２６の誘電率よりも大きな誘電率を有する絶縁体であるこ
とが好ましい。このため、例えばゲート絶縁層２６が二酸化シリコンならば、ゲ
ート側壁スペーサ４１は窒化シリコンであることが好ましい。ゲート絶縁層２６
が窒化シリコンであるならば、ゲート側壁スペーサ４１は窒化シリコンの誘電率
よりも大きな誘電率の絶縁体であることが好ましい。
【００５１】 図１に示されているように、ゲート側壁スペーサ４１は、ソース領域２３及び
ドレイン領域２４のそれぞれの上に拡がっても良く、ソース電極３１及びドレイ
ン電極３２は、それぞれ、ゲート側壁スペーサ４１の領域の拡張部内に形成する
ことができる。従来の電界酸化物又は他の絶縁体領域４２によって、ソース接触
子、ドレイン接触子、及び基板の接触子が分離される。ゲート側壁スペーサ４１
の外側表面４１ａは、断面図において湾曲しているように図示されているが、三
角形の断面積を生じさせる直線的な外部表面或いは長方形の断面積を生じさせる
直角的な外部表面などの、他の形状も使用することができることも当業者には理
解できよう。
【００５２】 低漏れ電流フェルミ閾値電界効果トランジスタ 図２Ａ及び図２Ｂを参照して、米国特許第５，３７４，８３６号による、短チ
ャネルを有し、低漏れ電流を生み出すフェルミＦＥＴを説明する。これらのデバ
イスを、以下、「低漏れ電流フェルミＦＥＴ」と呼ぶことにする。図２Ａの低漏 れ電流フェルミＦＥＴ５０には、第１の導電型、ここではＰ型、を有するととも に基板２１と比較して高い濃度でドーピングされた底漏れ電流制御領域５１が含 まれる。そのため、この領域５１は、図２ＡにおいてはＰ＋と記されている。図 ２Ｂの低漏れ電流フェルミＦＥＴ６０には、フェルミ・タブ領域２２の深さにま で好ましく達する、拡張されたソース及びドレイン・インジェクタ領域３７ａ， ３８ａが含まれる。
【００５３】 図２Ａにおいて、底漏れ電流制御領域５１は、ソース領域２３及びドレイン領
域２４の対向する終端の延長部分の間を基板２１を横切って拡がり、かつ、フェ
ルミ・タブ領域２２の底面より上方の箇所からフェルミ・タブ領域２２の底面よ
り下方の箇所にまで拡がっている。また、その領域５１は、フェルミ・チャネル
領域３６の下方に位置において、そのフェルミ・チャネル領域３６と深さ方向に
おいて一列に並ぶような位置にある。前記数式との関連に関して言えば、フェル
ミ・チャネル領域３６から底漏れ電流制御領域５１の上端までの深さは、Ｙ0で
ラベル付けされている。図２ＡのフェルミＦＥＴのその他の部分の構成は、チャ
ネルがより短くなっているということを除けば、図１のものと同一である。図２
Ａのデバイスの高電流特性を持たない低漏れ電流低容量の短チャネル・フェルミ
ＦＥＴを提供するために、ゲート側壁スペーサ領域４１とともに、インジェクタ
領域３７ａ，３８ａ及び／又はインジェクタ・タブ３７及び３８を省略すること
ができることは当業者には理解できよう。
【００５４】 底漏れ電流制御領域５１によって、短チャネル・フェルミＦＥＴにおけるドレ
イン誘導注入が最小化される。すなわち、これらのフェルミＦＥＴ５０，６０は
、低い拡散空乏容量を維持しながら、近似的に０．５μｍのチャネル長を有する
。例えば、５ボルトでは、３Ｅ−１３Ａ或いはこれ以下のレベルに漏れ電流を維
持できる。
【００５５】 底漏れ電流制御領域は、前記数式（２）及び数式（３）を使用して、設計する
ことができる。ここで、図２Ａと図２Ｂに示されているように、Ｙ0はチャネル
領域３６から底漏れ電流制御領域５１の上端部までの深さである。因子αは底漏
れ電流制御領域５１のＰ＋ドーピングとフェルミ・タブ２２のＮドーピングとの
間の比である。因子αは、底漏れ電流制御領域５１内、すなわちゲート電極２８
の下方箇所において約０．１５に設定することが好ましい。ソース領域２３及び
ドレイン領域２４の下方箇所では、因子αは、拡散空乏容量を最小化するために
１．０に設定する。換言すれば、基板２１とフェルミ・タブ領域２２のドーピン
グ濃度は、ソース領域２３及びドレイン領域２４の下方箇所ではほぼ等しい。従
って、前記設計パラメータと０．５μｍのチャネル長に対して、底漏れ制御領域
５１内のドーピング濃度は、近似的に５Ｅ１７となり、５ボルトのドレイン又は
ソース拡散電位が与えられたタブ接合領域で部分的な空乏化を維持（サポート）
するには十分な深さである。
【００５６】 図２Ｂにおいて、底漏れ制御の代替となる設計では、ソース・インジェクタ領
域３７ａ及びドレイン・インジェクタ領域３８ａの深さが、フェルミ・タブの深
さ（Ｙf＋Ｙ0）まで達することが好ましい。図２Ｂに示されているように、ソー
ス・インジェクタ・タブ３７及びドレイン・インジェクタ・タブ３８の全体的な
深さは、前記フェルミ・タブの深さまで達するのが好ましい。インジェクタ・タ
ブ３７，３８の底面とフェルミ・タブ領域２２の底面との間の間隔距離は、チャ
ネル長の半分未満で、ゼロに近づくことが好ましい。これらの条件のもとでは、
インジェクタ領域３７，３８は、約１．５Ｅ１８／ｃｍ3のドーピング濃度を有
する。基板接触子領域３３ｂの深さもフェルミ・タブの深さに近づくようにする
ことが好ましい。図２ＢのフェルミＦＥＴ６０のその他の部分の構成は、短チャ
ネルが描かれていることを除けば、図１のものと同一である。
【００５７】 定域タブ・フェルミ閾値電界効果トランジスタ 図３を参照して、米国特許第５，５４３，６５４号による定域タブ・フェルミ
ＦＥＴを説明する。Ｐチャネル・フェルミＦＥＴは、Ｎ及びＰ領域の導電型を逆
にすることによって得られることは当業者には理解できよう。図３に示されてい
るように、定域タブ・フェルミＦＥＴ２０′は、図１に示すような一様な深さを
有するタブ領域２２ではなく定域タブ領域２２′が存在するということを除けば
、図１の高電流フェルミＦＥＴ２０と同様の構成である。なお、インジェクタ・
タブ及びインジェクタ・領域は存在するけれども図示されていない。
【００５８】 図３において、定域タブ領域２２´は、空間的に隔てられたソース領域２３及
びドレイン領域２４の少なくとも一方の下方に延びて、基板表面２１ａからそれ
ぞれ第１の所定の深さＹ1まで達する。定域タブ２２´は、また、基板表面２１
ａからチャネル領域３６の下方に第２の所定の深さＹ2まで達する。本発明によ
れば、定域タブ２２´を形成するのに、Ｙ2はＹ1とは異っており、またＹ1未満
であることが好ましい。別の言い方をすれば、タブ２２´と基板２１との間の接
合が、ソース領域２３及びドレイン領域２４から離れるように、チャネル領域３
６下のタブＦＥＴ基準によって指図される位置よりも下方に押し下げられ、ソー
ス或いはドレインの拡散容量が減少する。こうして定域タブ・フェルミＦＥＴが
低電圧で動作することが可能となる。タブ２２´がソース領域２３又はドレイン
領域２４のどちらかの下方に輪郭が描かれるだけで、非対称的なデバイスが生み
出されることは当業者には理解されよう。しかしながら、ソース領域２３及びド
レイン領域２４の下方箇所にタブ２２´の輪郭が描かれる対称的なデバイスが形
成されるのが好ましい。
【００５９】 第２の所定の深さＹ2は米国特許第５，１９４，９２３号及び米国特許第５，
３６９，２９５号による低容量フェルミＦＥＴ（タブＦＥＴ）の基準に基づいて
決定される。これらの基準は、深さＹf及びＹ0を決定し、それらが一緒になって
第２の所定の深さＹ2を形成するものであって、既に説明がなされている。
【００６０】 第１の所定の深さＹ1は、第２の所定の深さＹ2よりも大きくなるように選ばれ
る。第１の所定の深さＹ1は、また、ゼロ電圧がソース接触子３１及びドレイン
接触子３２にそれぞれ印加された際に、第１の所定の深さＹ1とソース及び／又
はドレイン領域２３，２４との間のタブ領域２２´が空乏化されるように選ばれ
るのが好ましい。かくして、Ｙnでラベル付けされた領域の全体は、ゼロのソー
ス・バイアス又はドレイン・バイアスの下で全体的に空乏化されるのが好ましい
。この基準に基いて、Ｙ1が次式で決定される。
【数４】 ここで、Ｎsubは基板２１のドーピング濃度、Ｎtubは定域タブ２２′のドーピ
ング濃度である。
【００６１】 短チャネル・フェルミＦＥＴ 図４は、米国特許出願第０８／５０５，０８５号による短チャネル・Ｎチャネ
ル・フェルミＦＥＴ２０″を示した図である。Ｐ短チャネル・フェルミＦＥＴは
Ｎ及びＰ領域の導電型を逆にすることによって得られることは当業者には理解で
きよう。図４に示されているように、フェルミ・タブ領域２２″は、基板表面２
１ａより第１の深さ（Ｙf＋Ｙ0）まで達する。空間的に隔てられたソース領域２
３及びドレイン領域２４の一部は、それぞれ、領域２３ａ，２４ａによって図示
されているように、フェルミ・タブ領域２２″の中に位置する。なお、ソース領
域２３及びドレイン領域２４は、さらに、それぞれ、基板表面２１ａよりフェル
ミ・タブ領域２２″の深さを越えた箇所まで拡がる。ソース領域２３及びドレイ
ン領域２４は、また、横方向に基板表面２１ａに沿って、フェルミ・タブ領域２
２″を越えた箇所まで拡がる。
【００６２】 チャネルの深さＹf、及び、チャネルからのタブの深さＹ0は、ゲート電極２８
が閾値電位にあるときに、基板表面２１ａから深さＹfまでのチャネル領域３６
内において基板表面２１ａに垂直な静電場を最小化するように選定される。既に
説明されたように、これらの深さＹf及びＹ0は、また、半導体基板２１のフェル
ミ電位の２倍にある電界効果トランジスタの閾値電圧を生み出すことができるよ
うにも好ましく選定される。これらの深さＹf及びＹ0は、また、ゲート電極２８
に電界効果トランジスタの閾値電圧を越える電圧が印加された際に、第２の導電
型のキャリアが深さＹfから基板表面２１ａに向かって拡がりながら、ソース領
域２３からドレイン領域２４までチャネル領域３６内を流れることができるよう
にも選ばれる。キャリアは、チャネル領域３６内を、チャネル領域３６内に反転
層を生成することなく基板表面２１ａの下をソース領域２３からドレイン領域２
４まで流れる。従って、最適ではないが、図４のデバイスでは、なお、オフ状態
でのゲート容量が可成り減少するとともに、従来のＭＯＳ・ＦＥＴトランジスタ
より可成り高い飽和電流を生成することができる。ドレイン容量は標準的なＭＯ
Ｓ・ＦＥＴデバイスと同様となる。
【００６３】 図４において、ソース領域２３及びドレイン領域２４が基板表面２１ａに垂直
な深さ方向にフェルミ・タブ領域２２″を越えて拡がるとともに、基板表面２１
ａと平行に横方向にも拡がっていることが理解できる。しかしながら、寄生井戸
容量（parasitic sidewall capacitance）を減少させるためには、フェルミ・タ
ブ２２″が横方向にソース領域及びドレイン領域を越えて拡がることが好ましい
。その結果、ソース領域２３及びドレイン領域２４は、ただ単に深さ方向にフェ
ルミ・タブ２２″を通って突き出る形となる。
【００６４】 図５には、米国特許出願第０８／５０５，０８５号に係る短チャネル・フェル
ミＦＥＴの第２の実施形態が図示されている。トランジスタ２０″′は、ソース
及びドレイン拡張領域２３ｂ及び２４ｂがそれぞれ基板表面２１ａにおいて基板
２１内にソース領域２３′及びドレイン領域２４′にそれぞれ隣接するように、
しかもチャネル領域３６内まで拡がるように形成されていることを除いては、図
４のトランジスタ２０″の構成と同様である。
【００６５】 図５に示されているように、ソース拡張領域２３ｂ及びドレイン拡張領域２４
ｂは、それぞれが、ソース領域２３′及びドレイン領域２４′の濃度と近似的に
同じ濃度で重くドーピング（Ｎ++）されている。拡張領域２３ｂ，２４ｂは、従
来のＭＯＳ・ＦＥＴの軽くドーピングされたドレイン構造ほどに軽くはドーピン
グされてはいないことは理解できよう。むしろ、それらはソース領域２３及びド
レイン領域２４と同じドーピング濃度でドーピングされており、漏れを減少させ
、飽和電流を改善することができる程度に実用的であることが好ましい。
【００６６】 ソース拡張領域２３ｂ及びドレイン拡張領域２４ｂによって、前記電荷共有に
よるドレイン電圧に対する感度が減少する。残念ながら、図５のデバイスは、一
般的に、図１及び図２に示される如く十分に囲まれたソース領域２３及びドレイ
ン領域２４ほど低い容量を示さない。ソース拡張領域２３ｂ及びドレイン拡張領
域２４ｂの大きさを維持するために、ソース領域２３及びドレイン領域２４その
ものに対して使用されるような軽く、速く移動するドーパントではなく、ヒ素又
はインジウムのような重く、遅く移動するドーパントをソース拡張領域２３ｂ及
びドレイン拡張領域２４ｂに対して使用することが好ましいことは当業者には理
解できよう。
【００６７】 ドレイン電界終止領域を有する短チャネル・フェルミＦＥＴ 以下、本発明による、ビナルＦＥＴとも呼ばれる、短チャネル・フェルミ閾値
電界効果トランジスタの構造を説明する。当業者であれば、Ｐ型チャネル・ビナ
ルＦＥＴはＮ型領域とＰ型領域の導電型を逆にすることによって得られることは
理解できよう。
【００６８】 図６及び図７は、それぞれビナルＦＥＴの第１及び第２の実施態様を示してい
る。図６に示されているように、ビナルＦＥＴ６０は、第１の導電型、ここでは
Ｐ型の、半導体基板２１を備えている。当業者であれば、半導体基板２１は主要
な半導体基板上に形成された一層以上のエピタキシャル層を含み、それによって
、基板表面２１ａが基材である半導体素材の外側表面ではなくエピタキシャル層
の外側表面となるように構成しても良いことは理解できよう。
【００６９】 なお、図６において、第２の導電型（ここでは、Ｎ型）の第１のタブ領域６２
は、半導体基板２１の表面２１ａにおいて基板２１内に形成され、基板表面２１
ａより基板２１内に第１の深さＹ3まで拡がる。第１の導電型（ここでは、Ｐ型
）の第２のタブ領域６４は、第１のタブ領域６２内に含まれる。第２のタブ領域
６４は、基板表面２１ａより基板２１内に第１の深さＹ3未満の第２の深さＹ2ま
で拡がる。第１のタブ領域６２内にある第２のタブ領域６４は、第１のタブ領域
６２を越えて横方向に拡がってもよい。第２のタブ領域６４は、以下において説
明されるドレイン電界終止（ＤＦＴ（Drain Field Terminating））領域を形成
する。第２の導電型（ここでは、Ｎ型）の第３のタブ領域６６は、第２のタブ領
域６４に含まれる。第３のタブ領域６６は、基板表面２１ａより基板２１内に第
２の深さＹ2未満の第３の深さＹ1まで拡がる。第３のタブ領域６６は、以下にお
いて説明されるようにエピタキシャル層内に形成されるのが好ましい。
【００７０】 なお、図６を参照すると、第２の導電型（ここでは、Ｎ+型）の空間的に隔た
ったソース領域２３及びドレイン領域２４がそれぞれ第１のタブ領域６２内に形
成され、基板表面２１ａより基板２１内に第４の深さＹ4まで拡がる。図６に示
されているように、第４の深さＹ4は、第３の深さＹ1よりも大きい。図６に示さ
れているように、第４の深さＹ4は、第２の深さＹ2よりも大きいが、第１の深さ
Ｙ3よりも小さい。従って、ソース領域２３及びドレイン２４は、それぞれ、第
３及び第２のタブ領域６６，６４を貫通して、第１のタブ領域６２内に拡がる。
図７に示されているようなビナルＦＥＴ６０´の第２の実施態様においては、第
４の深さＹ4は第３の深さＹ1よりも大きく、第２の深さＹ2より小さい。その結
果、ソース領域２３及びドレイン領域２４は、第３のタブ領域６６を貫通して、
第２のタブ領域６４内に拡がるが、第１のタブ領域６２には達しない。
【００７１】 図６及び図７に示されるそれぞれのビナルＦＥＴトランジスタ６０及び６０´
には、ゲート絶縁層２６と、第１の導電型（ここでは、Ｐ型）の多結晶シリコン
層２８を含むゲート電極とが含まれる。さらに、ソース接触子３１、ゲート接触
子２９及びドレイン接触子３２も、既に説明したように含まれる。基板接触子３
４は表面２１ａの反対側に示されているが、既述の実施態様における場合のよう
に表面２１ａに隣接するように形成してもよい。
【００７２】 図６及び図７にそれぞれ示されるビナルＦＥＴ６０及び６０´は、ソース領域
２３及びドレイン領域２４の間に拡がる、基板２１内の層という観点からも説明
してよい。この観点から見ると、第３のタブ６６は、基板表面２１ａにおいてそ
の基板２１内に、ソース領域２３からドレイン領域２４の間に拡がるとともに、
基板表面２１ａから基板２１内に第１の深さＹ1まで拡がる第２の導電型の第１
の層６６ａを生成する。第２のタブ領域６４は、基板２１内に、ソース領域２３
からドレイン領域２４の間に拡がるとともに、基板表面２１ａからの第１の深さ
Ｙ1の箇所から、基板表面２１ａからの第２の深さＹ2の箇所までの領域において
基板２１内に拡がる第１の導電型の第１の層６４ａを生成する。第２の層６４ａ
は、以下において説明されるようなドレイン電界終止手段として作用する。第１
のタブ６２は、基板２１内において、ソース領域２３からドレイン領域２４の間
に拡がるとともに、基板表面２１ａからの第２の深さＹ2の箇所から、基板表面
２１ａからの第３の深さＹ3の箇所まで拡がる第２の導電型の第３の層６２ａを
基板２１内に生成する。
【００７３】 このように見ると、図６の実施態様では、第３の層６２ａは、領域６２ｂで示
されているようにソース領域２３の底部２３ａからドレイン領域の底部２４ａま
で拡がってもいる。図７の実施態様では、第２及び第３の層６４ａ，６２ａは、
それぞれ、領域６４ｂ，６２ｂで示されているように、両方ともソース領域２３
の底部２３ａからドレイン領域２４の底部２４ａまで拡がっている。
【００７４】 図６及び図７にそれぞれ示されるビナルＦＥＴ６０及び６０´は、もともとの
タブ内にカウンタドープされて埋め込まれたタブ６４を含むタブＦＥＴと見做し
てもよい。或いは、その代わりに、ビナルＦＥＴ６０及び６０´は、チャネル領
域６６ａの真下に第１の導電型の埋込層６４ａを含むタブＦＥＴと見做してもよ
い。以下において詳細に説明されるように、第２の層６４ａを含む第２のタブ６
４は、印加されたドレインバイアスによってキャリアがソース領域２３からチャ
ネル領域６６ａ内又はチャネル領域６６ａの下に注入されることを抑制すること
によって、ソース領域２３をシールドするためのドレイン電界終止手段（ＤＦＴ
）として作用する。従って、第２のタブ６４と第２の層６４ａは、ドレイン電界
終止（ＤＦＴ（Drain Field Termination））領域とも呼ばれる。
【００７５】 図６と図７のビナルＦＥＴトランジスタ６０及び６０′の動作は、米国特許第
５，６９８，８８４号に詳細に記述されており、詳細についてはここでは説明し
ない。
【００７６】 金属ゲート・フェルミＦＥＴトランジスタ 図８は、米国特許出願番号０８／９３８，２１３に係る金属ゲート・フェルミ
ＦＥＴのある一つの実施態様を示している。この実施態様は、本願図面の図４に
示された米国特許第５，５４３、６５４号のＮチャネル、短チャネルのフェルミ
ＦＥＴの後にパターンニングされる。しかしながら、当業者であれば、金属ゲー
ト・フェルミＦＥＴ技術は、全てのフェルミＦＥＴに対してその閾値電圧を低下
させるために適用できることは認識するであろう。
【００７７】 図８に示されるように、金属ゲート・フェルミＦＥＴ１１０は、図４のＰ型ポ
リシリコン・ゲート２８と金属ゲート電極層２９ではなく、金属ゲート２８′を
含んでいる。説明を簡潔にするために、トランジスタ１１０の全て他の要素は、
図４のものとは変わっていない。従って、図８に示されるように、金属ゲート２
８′は、直接的にゲート絶縁層２６の上に含まれる。違った言い方をすると、フ
ェルミＦＥＴ１１０の金属ゲート２８′においては、ゲート絶縁層２６の上には
直接的にドープされたポリシリコンが存在しない。かくして、接触電位（contac
t potential）は、ポリシリコンのフェルミ電位（Fermi-potential）によって制
御されない。金属ゲート２８′は、ゲート絶縁層２６の上に直接的にドープされ
たポリシリコンが存在しない積層を含んでよいことは当業者であれば理解されよ
う。
【００７８】 図８の金属ゲート・フェルミＦＥＴ１１０の動作は、米国特許出願番号０８／
９３８，２１３に詳細に記述されており、詳細についてはここでは説明しない。
【００７９】 オフセット・ドレイン型フェルミＦＥＴトランジスタ 本発明によれば、改良された高電圧及び／又は高周波トランジスタは、フェル
ミＦＥＴのドレインを横方向にオフセットすることによって提供することができ
る。図９は、本発明によるオフセット・ドレイン型フェルミＦＥＴの第１の実施
態様を示している。この実施態様は、本願図面の図４に示された米国特許第５，
５４３、６５４号のＮチャネル、短チャネルのフェルミＦＥＴの後にパターンニ
ングされる。しかしながら、当業者であれば、オフセット・ドレイン型フェルミ
ＦＥＴ技術は、全てのフェルミＦＥＴに対してその高電圧及び／又は高周波性能
を改善するために適用できることは認識するであろう。
【００８０】 図９に示されるように、オフセット・ドレイン型フェルミＦＥＴ２００は、ソ
ース領域２３と比較した場合にこのソース領域２３よりも大きくゲート電極２８
から横方向にオフセットしたドレイン領域２４′を含んでいる。特に、図９に示
されているように、ゲート電極２８は、第１の端部２８ａと第２の端部２８ｃと
を含んでいる。ソース領域２３は、ゲート電極２８の第１の端部２８ａに隣接し
ており、ドレイン領域２４′は、ゲート電極２８の第２の端部２８ｃからは横方
向に離れて隔たっている。図示されているように、ソース領域２３は、ゲート電
極の第１の端部２８ａから第１の距離Ｄ１だけ横方向に空間的に離れて隔たって
おり、ドレイン領域２４′は、ゲート電極２８の第２の端部２８ｃからは第１の
距離Ｄ１よりも大きな第２の距離Ｄ２だけ横方向に空間的に離れて隔たっている
。第１の距離Ｄ１は、ゼロ、或いは図９のようにマイナスとなり得ることは理解
されよう。説明を簡潔にするために、トランジスタ２００の全ての他の要素は、
図４のものと変わっていない。
【００８１】 図１０は、本発明によるオフセット・フェルミＦＥＴ２００′の第２の実施態
様を示している。図１０に示されているように、オフセット・ドレイン型フェル
ミＦＥＴ２００′は、ドレイン領域２４′とフェルミＦＥＴチャネル領域３６と
の間にドリフト領域５０を含んでいる。同じく、図１０に示されているように、
ドリフト領域５０は、ドレイン領域２４′を取り囲んでいてよい。ドリフト領域
５０は、好ましくは、図１０に示されているようにＮ型としてドレイン領域と同
じ導電型に、より低いドーピング濃度でドープされている。より好ましくは、図
１０に示されているように、ドリフト領域５０は、チャネル領域３６のドーピン
グ濃度とオフセット・ドレイン２４′のドーピング濃度との中間のドーピング濃
度で好ましくドーピングされる。
【００８２】 同じく、図１０に示されているように、図９の個別の基板接触子３３及び基板
電極３１ではなく、統合されたソース／基板コンタクトが提供される。特に、統
合されたソース／基板電極３１′は、ソース領域２３と統合された基板接触子３
３′とに接触する。統合された基板接触子３３′は、基板２１の最下面まで拡が
り、本例の場合にはＰ++に重くドープされる。図９の４ターミナルデバイス２０
０ではなく、３ターミナルデバイス２００′が実現される。統合されたソース／
基板接触子３３′は、図９の実施態様にも使用できることは理解されよう。
【００８３】 ０．３０μｍの線幅を有する本発明によるオフセット・ドレイン型フェルミＦ
ＥＴのシミュレーションを以下に説明する。このシミュレーションの結果は、説
明のためであって、本発明を限定するものとして構成されないものとする。オフ
セット・ドレイン型フェルミＦＥＴは、従来のＣＭＯＳ技術と統合されてよい高
ｆT出力のＲＦパワーデバイスを実現することができる。高い相互コンダクタン
ス（ｇm）と低い静電容量を有するフェルミＦＥＴアーキテクチャは、魅力的な
選択である。入り混ざったＣＭＯＳ／フェルミＦＥＴ技術が実行されてよい。フ
ェルミＦＥＴデバイスは、チャネル設計（channel engineering）によって確定
される、チャネル内の電場の振る舞いによって確定される。
【００８４】 シルバコ（Silvaco）ツールのAthena版４．３．１．ＲとAtlas版４．３．０．
Ｒ（Silvaco tools Athena version 4.3.1.R and Atlas version 4.3.0.R）がプ
ロセスと電子デバイスのシミュレーションに使用された。これらのシミュレーシ
ョンに関して、プロセス・フローは終末プロセスに殆ど重点を置くことなくシン
プルに維持される。シリコン及びポリシリコン・ゲートへの理想的なコンタクト
は、ケイ化が一切存在しないと仮定される。シンプルな堆積が、全体的な熱収支
に対してほとんど影響が期待されないときには、使用される。ＬＯＣＯＳ熱処理
工程がフォトリソグラフィなしに含まれるけれども、デバイス構造はＬＯＣＯＳ
或いは他の隔離形成なく平坦である。デバイス構造は、従来のＣＭＯＳフローの
後に続く。示されているように、フェルミＦＥＴアーキテクチャは、既存のＣＭ
ＯＳ技術ライン内にうまく収まる。
【００８５】 プロセスの流れは、以下のようなものである。 ・出発材料：Ｐ型１．２×１０15ｃｍ-3 ・初期酸化物：１５０Å−８５０℃スチーム、９．７分 ・窒化物堆積：１４００Å−７６５℃ ・電界酸化物堆積：３５００Å−１０５０℃スチーム、Ｎ2／１％Ｏ2 ・犠牲酸化物：２３０Å−８５０℃スチーム、１５．８分 ・Ｐ型ウェル（井戸）注入：１００ＫｅＶ及び７°の傾斜で８．０×１０12ｃｍ -3 のホウ素 ・Ｎ型チャネル注入：フェルミ・タブ注入：４０ＫｅＶ及び７°の傾斜で６．０
×１０11ｃｍ-3のリン ・ゲート酸化：１１０Å−８００℃スチーム、１４．３分 ・ポリシリコン・ゲート堆積：１２００Å ・ポリシリコン・ゲート注入：１５ＫｅＶ及び７°の傾斜で１．６×１０15ｃｍ -3 のホウ素 ・ポリシリコン・ゲート酸化物キャップ：２２００ÅのＣＶＣ酸化物 ・ゲートのパターニング ・ゲート再酸化（アニール）：８５０℃、２０分、ポリシリコン上にドライな約
５０Åの側壁酸化物 ・ドレイン・オフセット・フォトリソ：通常０．３μｍのオフセット長 ・Ｎ型ＬＤ注入（ドレイン・ドリフト領域）：４０ＫｅＶ及び０°の傾斜で７．
０×１０12ｃｍ-3のリン ・ソース／ドレインのフォトリソ ・ソース／ドレインＮ+注入：３０ＫｅＶ及び７°の傾斜で２．０×１０15ｃｍ- 3 のヒ素 ・最終ＲＴＡアニール：１０５０℃、２０秒 ・ポリシリコン・キャップ除去 ・コンタクト（接触子）形成
【００８６】 シミュレートされたデバイスは、厚いゲート酸化物及びドレイン・オフセット
注入物によって、従来の表面・チャンネル型ＬＤＭＯＳデバイス（surface-chan
nel LDMOS devices）と同じ性能の劣化を経験するかもしれない。しかしながら
、相対的な劣化は、表面・チャネル型ＭＯＳデバイス（surface-channel MOS de
vice）と比較すると、フェルミＦＥＴデバイスのチャネル設計のために、より少
ないことが見出されている。チャネルは、ＶTHにおいて可能な限りゼロに近い最
小の表面電界（surface field）を提供するよう設計される。電界減少（field r
eduction）は、移動度の横方向電界劣化（transverse field degradation of th
e mobility）が減少するために、線形（三極真空管）特性と飽和（五極真空管）
特性の両方に影響を与える。このデバイスに関して、横方向に拡散したドリフト
領域及びより厚いゲート酸化物の存在によって、長チャネルの、或いは理想的な
フェルミＦＥＴの設計基準により近く合致するチャネル設計が許される。
【００８７】 短チャンネル・フェルミＦＥＴデバイスでは、短チャネル効果（ＳＣＥ（shor
t-channel effects））を減らすためのドレイン設計が使われてよい。本構造に
関しては、ドレイン電位を著しく降下させるより軽くドープされたドレイン・ド
リフト領域のために、これはそれほど関心はない。従って、従来のＬＤＤ、拡張
或いはポケット注入の必要はなくてよい。
【００８８】 上述のように、ケイ化モデルは、一切使われない。予測されるソース／ドレイ
ン接合の深さは、確実にケイ化するには幾分浅いかもしれないが、しかし接合は
深くできる。これによって、Ｌeff、つまり短チャネル効果にある程度まで影響
が与えられるかもしれず、より深い接合は注意をもってアプローチされる必要が
ある。
【００８９】 ゲート及びソース／ドレイン注入に関して、ソース／ドレイン注入がホウ素ポ
リシリコン注入を相殺するのを妨げるために、２２００Åの酸化物ブロッキング
薄膜がゲート上に堆積される。この薄膜は、窒化物或いは酸素窒化物でもよい。
過去においては、３つの材料の全てが使用されており、純粋な窒化物薄膜からは
最良の結果が得られた。この薄膜がある同じ場所でのゲートのパターニングとエ
ッチングは注意して実行される必要がある。
【００９０】 ゲート注入は、ＢＦ2ではなく、ホウ素である。フッ素がホウ素侵入を強める
ことが報告されているので、これはゲート酸化物を通過するホウ素侵入を減少さ
せるためにずっとより薄い酸化物に対して使用される。ここで使用されるゲート
酸化物の厚みに対して、ホウ素侵入は問題とはならないはずである。従って、ホ
ウ素或いはＢＦ2の何れかが使用されてよい。
【００９１】 従来のフェルミＦＥＴ設計と同じように、本デバイスはＶTHにおけるデバイス
表面における平坦な面電位（surface potential）を提供することができる。こ
れにより、チャネル−井戸（ウェル）間接合によるチャネル領域の完全な空乏化
と共に、ＶTHにおいて望まれるゼロ電界条件が実現される。このデバイス設計ア
プローチのもう一つの利点は、表面チャネル型デバイスと比較して、チャネル領
域における拡張された空乏によってソース／ドレイン接合容量が減少することで
ある。
【００９２】 ポリシリコン・ゲートのブロッキング薄膜は、フェルミＦＥＴゲートが好まし
くは逆にドープされているために、ソース／ドレイン注入によるゲートの相殺を
妨げるために使用できる。酸化物ブロッキング薄膜は、このフローの中で使用さ
れるが、しかしながら、以前の実験に基づけば窒化物がより良い選択であるかも
しれない。
【００９３】 シミュレーションに関しては、Athena版で入手可能な最も実際的なモデルが使
用される。十分に結合した解決方法は、＜３１１＞クラスタ、転位ループバンド
（dislocation loop）による割れ目シンク（interstitial sink）、及び強化さ
れた点欠陥組換えを考慮することを可能にする「cluster.dam、i.loop.sink」の
方法及び「high.conc」の方法が使用される。「unit.dam」モデルは、注入ダメ
ージによる割れ目生成を考慮するために、各注入に対して使用される。
【００９４】 全ての注入（インプラント）に対して、シルバコ（Silvaco）のＳＶＤＰ（SIM
S Verified Dual Pearson）モデルが使用される。デュアル・ピアソン・モデル
の時機（moment）は、表を基に、化学種に依存して１〜２００ＫｅＶまでの範囲
で計算される。全ての注入（インプラント）は、シルバコのデータ実証されたＳ
ＶＤＰモデルに収まる。デフォルトの注入ダメージ係数は、それぞれの化学種に
使用される。十分に結合した拡散方法（fully coupled diffusion method）が、
上で注記したように、使用される。一時的に強められた拡散は、利用可能な注入
（インプラント）ダメージモデルを使って自動的に考慮される。
【００９５】 表１は、注入（インプラント）条件をまとめたものである。熱収支は、ゲート
酸化、ゲート再酸化（gate re-ox）、及び最終ＲＴＡアニールから成る。
【００９６】
【表１】
【００９７】 図１１は、Ｌ＝０．３０μｍであり、かつ、０．３０μｍのゲート長に等しい
ドレイン・オフセット領域（drain offset）を有するシミュレートされたＮチャ
ンネル・デバイスの２次元断面図である。図１１からは、ソース／ドレイン、チ
ャネル及びドリフト領域注入（インプラント）の相対的な接合深度と共に、ドー
ピング階調度（doping gradients）がわかる。Ｎウェル・Ｐウェル間接合は太線
によって輪郭が描かれている。
【００９８】 示されているように、ドーピングは、従来のＭＯＳ・ＦＥＴチャネルと比較し
て、一般により軽く、より深い。それによって、良いサブ閾値挙動、減少した電
界、そしてより高い移動度に導かれる。適切に設計されたフェルミＦＥＴは閾値
においてゼロＶ／ｃｍに非常に近い表面電界（surface filed）を示すことがで
きる。このように、閾値電圧は「フラットバンド」電圧に匹敵することが可能で
ある。
【００９９】 実際は、非一様なドーピング分布、表面電荷、材料の凹凸、及び／又は短チャ
ネル効果のために、本当のフラットバンド電圧が存在しないかもしれない。この
ように、ある量の表面誘導空乏が必要なこともあり、横方向電界は正確にはゼロ
なくてよい。しかしながら、フェルミＦＥＴデバイスは、本シミュレーションに
も当てはまるが、できれだけ近く理想条件を満足するよう設計されてよい。
【０１００】 表２は、いくつかの重要なデバイスパラメータをまとめたものである。
【０１０１】
【表２】
【０１０２】 フェルミＦＥＴに関して、Ｌeffは、中間のチャネル及びソース／ドレインの
ピークのドーピングの幾何平均においてソース逃げ部（roll-off）とドレイン逃
げ部（roll-off）のと間の距離を測定することによって定義される。もっと粗っ
ぽい技術設計では、この値は、１９９２年５月に発行されたIEEEエレクトロン・
デバイス・レター（IEEE Electron Device Letters）誌の第１３巻第５号の２６
７−２６９ページに記載された「ＭＯＳ・ＦＥＴのチャネル長抽出のための新し
い「シフト・アンド・レーショ」法（A New ′Shift and Ratio′ Method for M
OSFET Channel-Length Extraction）」に記載されたタウア（Taur）氏等のいわ
ゆる「シフト・アンド・レーショ」Ｌeff抽出技術とよく関連する。このデバイ
スに関しては、付加的なドリフト領域注入（インプラント）のために、ドレイン
末端部の横方向の逃げ部（drain-end lateral roll-off）は、ソースよりも浅い
。このように、Ｌeffは、従来のドレイン・フェルミＦＥＴより幾分短く計算さ
れる。
【０１０３】 図１２は、シリコン表面の真下の横方向のドーピング分布を示している。ゲー
ト端部は、Ｘ＝−０．１５μｍ及びＸ＝＋０，１５μｍにおける垂直な実線によ
って輪郭が描かれている。上述のように、ソースからチャネルそしてドレインか
らチャネルへの横方向分布の非対称性は明らかである。
【０１０４】 図１３、図１４、及び図１５は、ソース／ドレイン領域におけるチャネル領域
内の垂直ドーピング分布とドレインオフセット（drain offset）領域内の垂直ド
ーピング濃度をそれぞれ示している。図１３において、チャンネルタブ深さは約
８５０Åであることが分かり、良い性能を得るために望ましいかもしれない。図
１４において、ソースは、１４００Åのオーダにあることが分かる。これは、ケ
イ化にとって受入可能であるはずだが、しかし望まれるなら幾分深くできる。図
１５において、ドレイン注入（インプラント）深さは約１８００Åである。これ
は、約１２Ｖの絶縁破壊閾値を与えるはずである。
【０１０５】 デジタル用途に使用されるべき従来のＭＯＳ・ＦＥＴ或いはフェルミＦＥＴと
比較して、付加因子が高電圧及び／高周波デバイスにおいて考慮されてよい。ス
ピードに関して性能を最大にすることが望まれる。回路の大きな信号の動的性能
に関する限り、駆動電流を増大し、静電容量を減少させることによってこれが達
成できる。ＲＦパワーデバイスに関しては、しかしながら、付加特性が考慮され
る必要があるかもしれない。
【０１０６】 リニア電力用途に対して、ＲＦドライバがＡ級共通ソース増幅器の構成におい
てバイアスされてよい。この場合、アイドル電流（無効電流）又はバイアス電流
が常にデバイスを流れる。このように、デバイスは、ＤＣ電力を浪費する。ソー
スからドレインへのリーク電流は、ＤＣバイアスポイントが特に高い動作温度に
おいて過度な漏れ（leakage）のために乱されない限り、問題ではないかもしれ
ない。共通の指数（common figure）は、デバイスに印加されるトータルなＤＣ
入力パワーの単位当たりの利用可能な出力パワーを記述するパワーアッド効率（
ＰＡＥ（power-add efficiency））である。本シミュレーションに関しては、Ｐ
ＡＥの評価は試みられなかった。
【０１０７】 良いパワー性能のためには、１未満の相互コンダクタンスｇm及び低いオン抵
抗ＲDSを備えたデバイスが望ましいかも知れない。デバイス幅（Ｗeff）は、し
ばしばミリメータ、或いは数十ミリメータ幅のオーダにある。動作温度における
最適性能を可能にする設計に際し、注意深さが熱特性には必要とされるかもしれ
ない。フェルミＦＥＴ特性が調整され、ずっとより小さいＲDS熱係数が可能にな
ると思われる。これによって、より小さいトータルなデバイス面積と、従って減
少した熱勾配効果が約束される。
【０１０８】 Ｌ＝０．２５μｍ未満程度のチャネル長に対して、スピード超過とバリスティ
ックキャリアー輸送も考慮されてよい。Ｌ＝０．３０μｍにおけるＮチャネルデ
バイスに対して、これはあまり関心がないかもしれないが、しかしシミュレーシ
ョンはこれらの効果が含まれると１０％から１５％も高いドライブ電流を示す。
さらに、これらのモデルを含むことによって、基板電流に重大な影響が存在する
かもしれない。Atlas版には、キャリア温度の連続方程式の余分なセットを加え
るエネルギーバランスモデルによってこれを処理することが記載されている。計
算上高価であるけれども、エネルギーバランスモデルは、より実用的に見えるＩ
−Ｖ特性を与えることができる。デフォルトの緩和時間は、本シミュレーション
に使用される。
【０１０９】 使用される低電界移動度モデルは、デフォルトのパラメータを有するシルバコ
（Silvaco）のＣＶＴモデルである。このモデルは、実際のシリコンと最も密接
な関連を与えてきた。ＳＲＨ組換え、濃度に依存する移動度及び完全なニュート
ン型２キャリアー解も使用される。
【０１１０】 動作特性に加えて、ＲＦパワーデバイスも強烈な破壊電圧を有するはずである
。というのは、そのデバイスは、比較的大きな値を持つ外部無効成分の反応成分
と直接的に相互作用するからである。大きい誘導電圧スパイクがデバイスのドレ
インに現われる場合がある。ドレイン上でゆっくりと変化している過渡電圧によ
る電子なだれ降伏をシミュレートするために、セルバーハー氏の衝突電離モデル
がAtlas版で使用される。一切のシリコンデータもイオン化係数を調整するため
に利用可能ではないので、デフォルト係数が使用される。衝突電離モデルはエネ
ルギーバランスモデルと一緒に使用されないこともあり、そのときは絶縁破壊は
ＶG＝０．０ボルトにおいてのみ研究される。
【０１１１】 これらのシミュレーションに対して、３．３ボルトの供給電圧（ＶDD）が使用
される。測定されたパラメータは、ＶDS＝０．１Ｖ及びＶDS＝３．３Ｖにおける
ｌｏｇ（ＩDSAT）対ＶGS曲線に基づく。表３は、これらの曲線から得られた重要
なパラメータを示している。
【０１１２】
【表３】
【０１１３】 使用されるＶTH値は、電流値閾値ＶTHlである。以前の技術に対しては、それ
はＶTHの理論的な計算値に可成り近い値を与えた。この定義は、ＤＩＢＬの簡単
な決定を可能にして、しばしばＳＯＩ・ＦＥＴを特徴づけるため使用される。Ｖ THl の値は、この線幅に対して幾分高いが、３．８対４．８のＶDD対ＶTH比を与
え、それは設計の見地からは全く望ましい。フェルミＦＥＴはより高い閾値電圧
においてより高い駆動電流を送出することができる。これは、ノイズ余裕度の観
点から積極的な設計含意を有することができる。
【０１１４】 ５３ｍＶ／ＶのシミュレートされたＤＩＢＬ値も、また、幾分高いかもしれな
い。より望ましい値は、３０又は３５ｍＶ／Ｖである。ＤＩＢＬは製造の観点か
ら望ましいかも知れない。というのは、それは、高いＳＣＥを示し、従って特に
ゲートのパターニングを変化させても乏しいＶTH制御を示すからである。デジタ
ル用途に関しては、これは、過度なオフ状態漏れ、低いノイズ余裕度、及び非機
能的回路に導く可能性がある。リニア用途に関しては、しかしながら、ＤＩＢＬ
の主な効果は出力コンダクタンスを増大させ、従ってデバイスの「自己利得」（
ｇmＲDS）を低下させることである。おそらくデジタル用途と同じ程度ではない
けれども、これも望ましくないかもしれない。ＤＩＢＬが同様に寄与する非線形
性も関心がある。過度な調和的ディストーションは、電力を浪費して、信号の完
全性を減らす可能性がある。
【０１１５】 図１６は、０．１Ｖ及び３．３Ｖのドレイン電圧に対するＩDS−ＶGS曲線を半
対数目盛で示した図である。サブスレシュホールド特性は、ＶGS＝０．０Ｖまで
可成り線形のままでいることが見て取れるであろう。ＤＩＢＬは、望ましいもの
よりも幾分高いけれども、サブスレシュホールド領域にわたって比較的一定のま
まである。図１７は、等分目盛で同じスイープ（sweep）を示した図である。こ
の図１７は、このデバイスに対して移動度における高いゲート電界の逃げ部（hi
gh gate field roll-off）を示しているが、それは、従来のフェルミＦＥＴ或い
はＭＯＳ・ＦＥＴの特性ではない。
【０１１６】 図１８は、０．５５ボルトのステップによる０．０ボルトから３．３ボルトま
でのゲート電圧に対するＩDS−ＶDS曲線である。なお、酸化物の層の厚さは、１
１０Åである。再び、高いゲート電界移動度の劣化がＶGS＝ＶDDのスイープ（sw
eep）について示される。これはドリフト領域注入（インプラント）の固定され
た、ゲートに依存しない抵抗のために増大した全ＲDS抵抗のためであるように思
われる。ドリフト領域注入（インプラント）の抵抗率は、ゲート制御されるチャ
ネル抵抗と比較して全ソース・ドレイン間抵抗ＲDSを支配し始める。実際、ゲー
トからチャネルまでもっと良いカプリングを与えばチャネル抵抗はますます小さ
な付加抵抗を与えるように思われる。
【０１１７】 図１９は、０．０ボルトのゲートバイアスに対する半対数的なＩDS−ＶDS特性
とＩwell−ＶDS特性とをそれぞれ示している。なお、酸化物の層の厚さは、１１
０Åである。衝突電離の開始点は、ドレイン電圧が１５．０ボルトに近づくにつ
れ、高いＶDSにあることことが分かる。
【０１１８】 図２０では、ドリフト領域（ドレイン・オフセット）の長さは０．２０μｍか
ら０．３０μｍ、０．４０μｍへと変化する。ドレイン・バイアスは、３．３ボ
ルトに設定される。これらのシミュレーションに関して、少しより低いチャネル
注入（インプラント）が使用され（５．０×１０11）、エネルギーバランスモデ
ルは一切実施されないので、電流は、表３にリポートされたものよりも幾分低い
。ゲート電圧がＶDDに向かって増大するにつれ、ドリフト領域注入（インプラン
ト）の効果が分かる。ＬD＝０．２０μｍの曲線は、最良の電流と最も線形な相
互コンダクタンスを示している。ＬDが極限のゼロに近づくにつれて、デバイス
は、従来のフェルミＦＥＴ又はＭＯＳ・ＦＥＴと同様に、ＶGSに対してほぼ一定
のｇmを示す。
【０１１９】 図２１は、０．１ボルトの低いドレインバイアスの場合と同じ効果を示す。こ
こで、ドリフト領域抵抗の効果は、全ゲート電圧範囲上で見られ、特性において
広い隔離（wide separation）が結果としてもたらされる。ドリフト領域抵抗が
支配し始めるブレークポイントは、一切存在しない。それよりもむしろ、ＲDSは
全ゲート電圧範囲上で減少する。
【０１２０】 小信号コンダクタンス及び静電容量のシミュレーションの結果を次に説明する
。図２２は、ドレインバイアスが０ボルトから１．８ボルトまで掃引されるとき
の、ゼロボルトのゲートバイアスにおけるソース／ドレイン接合容量を示してい
る。以前のワークから、この静電容量は、一般に、同等なＭＯＳ・ＦＥＴよりも
３０％から５０％も小さい。
【０１２１】 図２３及び図２４は、ドレインバイアスが０．１と３．３ボルトにセットされ
たときの、ゲート・ソース間容量をそれぞれ示している。これらの曲線は、従来
のＭＯＳ・ＦＥＴと同様に、酸化物容量ＣＯＸの近くで飽和する。フェルミＦＥ
Ｔは、反転デバイスではなくアキュムレーションなので、ドーピングはより低い
かもしれない。また、ＣＶ曲線は、低いゲート電圧において通常は従来のＭＯＳ
・ＦＥＴのそれ未満に降下する。
【０１２２】 フェルミＦＥＴの１つの特徴は、デバイスがオンになったときの相互コンダク
タンス（ｇm）である。この曲線の形状は、従来のＣＭＯＳデバイス、特に反転
表面チャネル型デバイス（inversion surface-chanel device）と比較して、通
常、劇的に異なる。従来の表面又は埋込チャネル型デバイスよりも２から３倍も
高いｇmにピークを見ることは普通はない。最大のｇm格差（maximum ｇm differ
ential）は、動作の線形領域においてＶTH上で生じる。
【０１２３】 この格差（difference）を次に説明する。チャネルが表面において、或いは表
面よりも幾分下に形成される、低いドレイン電界の場合を議論する。チャネルが
できるポイントにおいて、チャネル領域を通じての垂直電界は従来のデバイスよ
りもずっと小さい。実際、それは、チャンネル形成のポイントにおいて好ましく
は正確にゼロである。このポイントに一旦達すると、減少した垂直電界のために
高速で移動してより高い移動度が結果として生じる、大きなキャリア分布ができ
る。チャネル内のこのポイントにおける全電荷は、従来の表面又は埋込チャネル
型ＭＯＳ・ＦＥＴの表面におけるそれよりもずっと大きい。ゲート電圧がＶTHを
越えてＶFB＋Ｖbiまで増大し続けるにつれて、表面伝導は蓄積層（accumulation
layer）を介して始まる。蓄積層は、飽和した電流に寄与する殆どの移動キャリ
アを与える。ｇmに関する逃げ部を説明する速度飽和は、従来の表面チャネル型
デバイスと同様に生じるが、しかしフェルミＦＥＴのｇmは、ＭＯＳ・ＦＥＴと
比較して飽和に向けて可成りより高い状態のままである。ＭＯＳ・ＦＥＴのｇm
の２倍という大きなピークは、高いゲート電圧においてＭＯＳ・ＦＥＴの約１．
３倍まで減少する。
【０１２４】 図２５は、ドレインバイアスが０．１Ｖに設定され、デバイスがＷ＝１．０μ
ｍであるときの低いドレイン電界において、ｇm対ゲート電圧の特性を示してい
る。ｇmのピークは明らかに分かる。この振る舞いは、さまざまなデバイス幾何
形状とプロセスフローに対するシリコンにおいて繰り返しシミュレートされ、そ
れはフェルミＦＥＴを特徴づける電気的特性かもしれない。それは、通常、同等
なＭＯＳ・ＦＥＴのｇmの少なくとも２倍である。ｇmは、速度飽和のためにロー
ルオフし、ＭＯＳ・ＦＥＴと同じ形状に従うが、しかし、最大ＶDS＝ＶDDまでＭ
ＯＳ・ＦＥＴの２０％〜３０％の優れた利点を維持する。
【０１２５】 図２６は、３．３Ｖのドレインバイアスにおけるｇm対ゲート電圧の曲線のプ
ロット図である。ここで、曲線の形は、先に議論されたドリフト領域抵抗の効果
によって、従来のフェルミＦＥＴ又はＭＯＳ・ＦＥＴの何れかとは大きく異なる
。ｇmの減少は、中央の供給電圧上で明らかである。従来のフェルミＦＥＴ或い
はＭＯＳ・ＦＥＴに関しては、ｇm曲線は平らになって、そしてＶGSが最大ＶDD
まで増加するにつれて比較的一定のままでいるであろう。
【０１２６】 従って、オフセット・ドレイン型フェルミＦＥＴは、従来の表面チャンネル型
設計の性能を越えることができる。オフセット・ドレイン型フェルミＦＥＴは、
従来のＭＯＳ・ＦＥＴよりも、より低い漏れ（leakage）で、より高いＩDSAT電
流とより高い線形の飽和ｇmと、僅かにより高い閾値電圧を実現する。オフセッ
ト・ドレイン型フェルミＦＥＴは、従来の表面・チャネル型ＭＯＳ・ＦＥＴより
も、極めてより低い接合容量と、少しより低い効果的ゲート容量を実現する。フ
ェルミＦＥＴは、ターンオン特性の性質によって閾値を越えたｇmの大きなピー
クを有する。このピークは、フェルミＦＥＴの顕著な特性であって、シミュレー
ト及び測定の両方がなされてきた。このピークの値は、一般に、従来の表面チャ
ンネル型ＭＯＳ・ＦＥＴのｇmの２倍よりも大きい。三極管のｇmと飽和したｇm
の両方の値は、ＬＤ型フェルミＦＥＴが享受するより高い移動度のために、ＭＯ
Ｓ・ＦＥＴの値を越える。
【０１２７】 熱電子（ホットエレクトロン）による劣化、感熱性を含む他の特徴と、マッチ
ングの特徴と他のアナログ特性も、同等なＭＯＳ・ＦＥＴに対するものよりもよ
り良いかもしれない。追加の改善も、限定されないが電界プレートと低濃度にド
ープしたドレインとを含む従来のオフセット・ドレイン特徴が本発明によるオフ
セット・ドレイン型フェルミＦＥＴに使用されると得られる。
【０１２８】 本図面及び本明細書において、本発明の好ましい実施の一般形態が開示されて
きた。そこには特定の用語が使用されてきたが、それらは一般的かつ記述的な意
味合いにおいてのみ使用されているもので、なんら限定を意図するものではない
。本発明の範囲は、特許請求の範囲の記載によって明確にされる。
【図面の簡単な説明】
【図１】 米国特許出願第０８／０３７，６３６号によるＮチャネル高電流フェルミＦＥ
Ｔの断面図である。
【図２Ａ】 米国特許第５，３７４，８３６号による短チャネル低漏れ電流フェルミＦＥＴ
の第１の実施態様を示した断面図である。
【図２Ｂ】 米国特許第５，３７４，８３６号による短チャネル低漏れ電流フェルミＦＥＴ
の第２の実施態様を示した断面図である。
【図３】 米国特許第５，５４３，６５４号によるＮチャネル定域タブ・フェルミＦＥＴ
の断面図である。
【図４】 米国特許第５，５４３，６５４号によるＮチャネル短チャネル・フェルミＦＥ
Ｔの断面図である。
【図５】 米国特許出願番号０８／５０５，０８５によるＮチャネル短チャネル・フェル
ミＦＥＴの第２の実施態様を示した断面図である。
【図６】 米国特許第５，６９８，８８４号によるビナルＦＥＴの第１の実施態様の断面
図である。
【図７】 米国特許第５，６９８，８８４号によるビナルＦＥＴの第２の実施態様の断面
図である。
【図８】 米国特許出願番号０８／９３８，２１３による金属ゲート・フェルミＦＥＴの
一実施態様の断面図である。
【図９】 本発明によるオフセット・ドレイン型フェルミＦＥＴの第１の実施態様の断面
図である。
【図１０】 本発明によるオフセット・ドレイン型フェルミＦＥＴの第２の実施態様の断面
図である。
【図１１〜図２６】 本発明によるオフセット・ドレイン型フェルミＦＥＴについてのシミュレーシ
ョンの結果をグラフで示した図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１３年２月１日（２００１．２．１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】 高い飽和電流と低い漏れ電流を維持しながら短チャネル、低閾値電圧動作を実
現することができるフェルミＦＥＴは、本共同発明者であるミヒャエル Ｗ．ダ
ネン氏とウィリアム Ｒ．リチャード・ジュニア氏に対する本発明の譲受人に譲
渡された「金属ゲート・フェルミ閾値電界効果トランジスタ（Metal Gate Fermi
-Threshold Field Effect Transistors）」と題された米国特許出願番号０８／
９３８，２１３に記述されている。詳細についてはその特許出願書を参照された
い。そこには、金属ゲートを含むフェルミ閾値電界効果トランジスタについて記
載されている。逆にドープされたポリシリコン・ゲートは、直接ゲート絶縁層上
に使用されない。金属ゲートは、フェルミＦＥＴの閾値電圧をフェルミＦＥＴの
他の望ましい特性を劣化させることなく低下させることができる。 １９８０年９月１８日に公開された特許抄録（ＰＡＪ（Patent Abstracts of
Japan））第４巻第１３３号（Ｅ−０２６）（１９８０−０９−１８）、及び、
１９８０年７月２日に公開された特開昭５５−０８７４８３（富士通株式会社）
（１９８０−０７−０２）には、ソースからドレインへ順にチャネルのより低い
抵抗率で飽和を妨げることによって大きなドレイン電流を出力することができる
ＭＩＳ型半導体装置が記述されている。 １９７９年１２月１１日に公開された特許抄録（ＰＡＪ（Patent Abstracts o
f Japan））第３巻第１５０号（Ｅ−１５８）（１９７９−１２−１１）、及び
、１９７９年１０月８日に公開された特開昭５４−１２９９８２（富士通株式会
社）（１９７９−１０−０８）には、ゲート電極を、そのゲート電極の一部と重
なり、絶縁膜を介してソースを有するＮ型チャネル層上に与えることによって、
かつ、チャネル層の層厚をゲート電極とチャネル層から形成される空乏層の層厚
よりも薄くすることによって、高速度及び高絶縁耐力を得る半導体装置が記述さ
れている。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デネン，マイケル・ダブリュー アメリカ合衆国ノースカロライナ州27615， ローリー，ウィンドジャマー・ドライヴ 8820 Ｆターム(参考） 4M104 AA01 BB01 BB04 BB40 CC05 DD04 EE09 EE17 GG09 GG10 GG14 HH18 5F140 AA01 AA05 AA06 AA24 AA25 BA01 BB13 BC06 BD07 BE07 BF01 BF04 BG08 BG12 BG19 BG20 BG22 BG27 BG49 BG50 BG51 BH15 BK13 BK14 BK21 CB08 DB01 DB05 DB07 DB08 DB10

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 集積回路基板内にある空間的に隔たったソース領域とドレイ
    ン領域と、 前記空間的に隔たったソース領域及びドレイン領域の間の、前記集積回路基板
    内にあるフェルミ閾値電界効果トランジスタ（以下、フェルミＦＥＴと記載する
    ）チャネルと、 前記空間的に隔たったソース領域及びドレイン領域の間の、前記集積回路基板
    上にあるゲート絶縁層と、 前記ドレイン領域よりも前記ソース領域に近い、前記ゲート絶縁層上にあるゲ
    ート電極と、 を備えたことを特徴とするフェルミ閾値電界効果トランジスタ。
  2. 【請求項２】 前記フェルミＦＥＴチャネルの真下の、前記集積回路基板内
    にあるフェルミＦＥＴタブを更に備えたことを特徴とする請求項１に記載のフェ
    ルミ閾値電界効果トランジスタ。
  3. 【請求項３】 前記ゲート電極は金属ゲート電極を含むことを特徴とする請
    求項１に記載のフェルミ閾値電界効果トランジスタ。
  4. 【請求項４】 前記ゲート電極はポリシリコン・ゲート電極を含むことを特
    徴とする請求項１に記載のフェルミ閾値電界効果トランジスタ。
  5. 【請求項５】 前記ドレイン領域と前記フェルミＦＥＴチャネルとの間の、
    前記集積回路基板内にあるドリフト領域を更に備えたことを特徴とする請求項１
    に記載のフェルミ閾値電界効果トランジスタ。
  6. 【請求項６】 前記ドリフト領域は、前記ドレイン領域と同じ導電型に、し
    かもより低いドーピング濃度で、ドープされていることを特徴とする請求項５に
    記載のフェルミ閾値電界効果トランジスタ。
  7. 【請求項７】 集積回路基板内にある空間的に隔たったソース領域とドレイ
    ン領域と、 前記空間的に隔たったソース領域及びドレイン領域の間の、前記集積回路基板
    内にあるフェルミＦＥＴチャネルと、 前記空間的に隔たったソース領域及びドレイン領域の間の、前記集積回路基板
    上にあるゲート絶縁層と、 前記ドレイン領域がそこから前記ソース領域よりも離れた場所にある、前記ゲ
    ート絶縁層上のゲート電極と、 を備えたことを特徴とするフェルミ閾値電界効果トランジスタ。
  8. 【請求項８】 前記フェルミＦＥＴチャネルの真下の、前記集積回路基板内
    にあるフェルミＦＥＴタブを更に備えたことを特徴とする請求項７に記載のフェ
    ルミ閾値電界効果トランジスタ。
  9. 【請求項９】 前記ゲート電極は金属ゲート電極を含むことを特徴とする請
    求項７に記載のフェルミ閾値電界効果トランジスタ。
  10. 【請求項１０】 前記ゲート電極はポリシリコン・ゲート電極を含むことを
    特徴とする請求項７に記載のフェルミ閾値電界効果トランジスタ。
  11. 【請求項１１】 前記ドレイン領域と前記フェルミＦＥＴチャネルとの間の
    、前記集積回路基板内にあるドリフト領域を更に備えたことを特徴とする請求項
    ７に記載のフェルミ閾値電界効果トランジスタ。
  12. 【請求項１２】 前記ドリフト領域は前記ドレイン領域と同じ導電型に、し
    かもより低いドーピング濃度で、ドープされていることを特徴とする請求項１１
    に記載のフェルミ閾値電界効果トランジスタ。
  13. 【請求項１３】 集積回路基板内にあるフェルミＦＥＴチャネルと、 前記フェルミＦＥＴチャネルに隣接する、前記集積回路基板上のゲート絶縁層
    と、 前記フェルミＦＥＴチャネルに対向する、前記ゲート絶縁層上の、対向する第
    １の端部及び第２の端部を有するゲート電極と、 前記ゲート電極の前記第１の端部に隣接する、前記集積回路基板内のソース領
    域と、 前記ゲート電極の前記第２の端部から横方向に空間的に隔たった、前記集積回
    路基板内のドレイン領域と、 を備えたことを特徴とするフェルミ閾値電界効果トランジスタ。
  14. 【請求項１４】 前記フェルミＦＥＴチャネルの真下の、前記集積回路基板
    内にあるフェルミＦＥＴタブを更に備えたことを特徴とする請求項１３に記載の
    フェルミ閾値電界効果トランジスタ。
  15. 【請求項１５】 前記ゲート電極は金属ゲート電極を含むことを特徴とする
    請求項１３に記載のフェルミ閾値電界効果トランジスタ。
  16. 【請求項１６】 前記ゲート電極はポリシリコン・ゲート電極を含むことを
    特徴とする請求項１３に記載のフェルミ閾値電界効果トランジスタ。
  17. 【請求項１７】 前記ドレイン領域と前記フェルミＦＥＴチャネルとの間の
    、前記集積回路基板内にあるドリフト領域を更に備えたことを特徴とする請求項
    １３に記載のフェルミ閾値電界効果トランジスタ。
  18. 【請求項１８】 前記ドリフト領域は、前記ドレイン領域と同じ導電型に、
    しかもより低いドーピング濃度で、ドープされていることを特徴とする請求項１
    ７に記載のフェルミ閾値電界効果トランジスタ。
  19. 【請求項１９】 前記ソース領域は前記ゲート電極の前記第１の端部から第
    １の距離だけ横方向に空間的に隔たっており、前記ドレイン領域は前記ゲート電
    極の前記第２の端部から前記第１の距離よりも大きな第２の距離だけ横方向に空
    間的に隔たっていることを特徴とする請求項１３に記載のフェルミ閾値電界効果
    トランジスタ。
  20. 【請求項２０】 オフセット・ドレイン型のフェルミ閾値電界効果トランジ
    スタ（フェルミＦＥＴ）。
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