JP2006165393A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】ポスト上の外部接続端子の応力集中による損傷を防止することができる半導体装置およびその製造方法を提供すること。
【解決手段】ポスト6は、封止樹脂層5の貫通孔51内において、封止樹脂層5の表面よりも一段低く、先端部と貫通孔51の内面511との間に隙間を生じるような形状に形成されている。ポスト6の先端部上には、金属ボール7が配置されており、この金属ボール7の基端部は、その中央部が、ポスト6の先端面61に接合されるとともに、周縁部が、ポスト6の連続面63に沿って、その連続面63と貫通孔51の内面511との間の隙間に入り込んでいる。これにより、金属ボール7の基端部は、角部を有しないので、金属ボール7の基端部への応力集中を防止することができ、応力集中による金属ボール7の損傷を防止することができる。
【選択図】 図2

Description

この発明は、WL−CSP(ウエハレベルチップスケールパッケージ:Wafer Level-Chip Scale Package)の半導体装置およびその製造方法に関する。
最近、半導体装置の小型化、高機能化および高性能化を可能にするWL−CSPの実用化が進んでいる。WL−CSPでは、ウエハ状態でパッケージング工程が完了され、ダイシングによって切り出された個々のチップのサイズがパッケージサイズとなる。
WL−CSPの半導体装置は、図5に示すように、半導体チップ101の表面がパッシベーション膜102で覆われている。このパッシベーション膜102には、半導体チップ101の表面に形成された内部配線の一部を電極パッド103として露出させるためのパッド開口104が形成されている。また、パッシベーション膜102上には、ポリイミド層105が積層されている。さらに、ポリイミド層105上には、再配線106が形成されており、この再配線106は、ポリイミド層105に貫通して形成された貫通孔107を介して電極パッド103に接続されている。そして、ポリイミド層105および再配線106上には、エポキシ樹脂からなる封止樹脂層108が積層され、再配線106は、その封止樹脂層108を貫通する円柱状のポスト109を介して、封止樹脂層108の表面に配設された半田ボール110に接続されている。WL−CSPの半導体装置は、半田ボール110が実装基板上のパッドに接続されることによって、実装基板への実装(実装基板に対する電気的および機械的な接続)が達成される。
このような半導体装置の製造工程では、まず、複数の半導体チップが作り込まれたウエハが用意される。ウエハの表面は、パッシベーション膜102によって被覆されている。次いで、パッシベーション膜102上に、ポリイミド層105および再配線106が形成される。さらに、再配線106上の所定位置に、めっきなどの手法によってポスト109が形成された後、パッシベーション膜102上に、封止樹脂層108の材料であるエポキシ樹脂がポスト109を埋没させるように供給される。そして、そのエポキシ樹脂の硬化後に、エポキシ樹脂の表面がグラインダで研削されて、ポスト109の表面(先端面)がエポキシ樹脂から露出される。
ところが、ポスト109を形成する銅などの金属材料は、延性を有しているため、グラインダによるエポキシ樹脂の研削時に、そのグラインダにつられて、図5に仮想線で示すように、ポスト109の先端部が、封止樹脂層108(エポキシ樹脂)の表面上に延びて拡がる(だれる)。このようなポスト109のだれは、たとえば、複数のポスト109間での短絡などの問題を生じるおそれがある。
そこで、グラインダによるエポキシ樹脂の研削後には、封止樹脂層108の表面にアンモニア系のエッチング液が供給されて、封止樹脂層108の表面に延びて拡がった金属材料を除去するためのエッチング処理が行われる。このエッチング処理の後、ポスト109の先端面(表面)に半田ボール110が形成される。そして、ウエハ内の各半導体チップ間に設定されたダイシングラインに沿って、パッシベーション膜102および封止樹脂層108とともにウエハが切断(ダイシング)されることにより、図5に示すWL−CSPの半導体装置が得られる。
特開2003−31768号公報
しかるに、エッチング処理後は、図5に示すように、ポスト109の先端面の位置が封止樹脂層108の表面の位置よりも一段低くなり、ポスト109の先端面は、封止樹脂層108のポスト109と接触する側面(ポスト109を貫通させる貫通孔の内面)に対して直角をなす平坦面となる。そのため、ポスト109の先端面上に形成される半田ボール110は、ポスト109の軸線方向に沿って切断したときの断面において、ポスト109側の端部(基端部)が、ポスト109の先端面および封止樹脂層108の側面に接する直角な角部111を有する形状となる。このような角部111には応力が集中しやすく、その応力によって、半田ボール110にクラックが入るなどの損傷を生じるおそれがあった。
そこで、この発明の目的は、ポスト上の外部接続端子の応力集中による損傷を防止することができる半導体装置およびその製造方法を提供することである。
前記の目的を達成するための請求項1記載の発明は、WL−CSPの半導体装置であって、半導体チップ(1)と、この半導体チップの表面上に積層され、前記半導体チップの表面と直交する方向に貫通して形成された貫通孔(51)を有する封止樹脂層(5)と、前記貫通孔内において、少なくとも先端部と前記貫通孔の内面(511)との間に隙間を空けて設けられた金属製のポスト(6)と、このポストの先端部上に配置され、前記封止樹脂層の表面から突出する外部接続端子(7)とを含むことを特徴とする半導体装置である。
なお、括弧内の英数字は、後述の実施形態における対応構成要素等を表す。以下、この項において同じ。
この構成によれば、ポストの先端部と封止樹脂層に形成された貫通孔の内面との間に隙間が形成されているので、外部接続端子の基端部は、ポストの先端面および貫通孔の内面に接するような角部を有しない。そのため、外部接続端子の基端部への応力集中を防止することができ、応力集中による外部接続端子の損傷を防止することができる。
また、請求項2記載の発明は、前記外部接続端子は、前記ポスト側の基端部が、前記ポストの先端部の表面に沿って、前記ポストの先端部と前記貫通孔の内面との間の隙間に入り込んでいることを特徴とする請求項1記載の半導体装置である。
この構成によれば、外部接続端子の基端部は、ポストの先端部の表面に沿って、ポストの先端部と貫通孔の内面との間の隙間に入り込み、角部を有していないので、外部接続端子の基端部への応力集中を一層防止することができ、応力集中による外部接続端子の損傷を効果的に防止することができる。
また、請求項3記載の発明は、前記ポストは、前記封止樹脂層の表面とほぼ平行な平坦状の先端面(61)と、前記貫通孔の内面に対して先端側ほど大きな隙間を生じるように傾斜する傾斜側面(62)と、前記貫通孔の貫通方向に沿った断面形状が略円弧状を有し、前記先端面と前記傾斜側面とを連続する連続面(63)とを備えていることを特徴とする請求項1または2に記載の半導体装置である。
この構成によれば、外部接続端子の基端部を、断面略円弧状の連続面に沿って、その連続面と貫通孔の内面との間の隙間に確実に入り込ませることができ、さらには傾斜側面と貫通孔の内面との間の隙間にまで入り込ませることもできる。
また、請求項4記載の発明は、前記ポストは、前記封止樹脂層の表面とほぼ平行な平坦状の先端面(61)と、前記貫通孔の内面に対して先端側ほど大きな隙間を生じるように傾斜する傾斜側面(62)と、前記貫通孔の内面に対して前記傾斜側面よりも大きな角度で傾斜し、前記先端面と前記傾斜側面とを連続する連続面(64)とを備えていることを特徴とする請求項1または2に記載の半導体装置である。
この構成によれば、外部接続端子の基端部を、傾斜側面よりも大きな角度で傾斜する連続面に沿って、その連続面と貫通孔の内面との間の隙間に確実に入り込ませることができ、さらには傾斜側面と貫通孔の内面との間の隙間にまで入り込ませることもできる。
また、請求項5記載の発明は、WL−CSPの半導体装置を製造する方法であって、複数の半導体チップ(1)が作り込まれたウエハ(W)の表面上に、金属製のポスト(6)を形成するポスト形成工程と、前記ウエハの表面上に、前記ポストを埋没させるように封止樹脂層(5)を形成する封止樹脂層形成工程と、前記封止樹脂層の表面を研削して、前記ポストの先端面を前記封止樹脂層から露出させる研削工程と、この研削工程の後、前記封止樹脂層の表面上に硫酸過水系のエッチング液を供給して、前記ポストの一部をエッチングするエッチング工程とを含むことを特徴とする半導体装置の製造方法である。
この方法により、請求項1ないし4に記載の半導体装置を製造することができる。
また、硫酸過水系のエッチング液を用いることによって、封止樹脂層上にレジストパターンなどを形成することなく、ポストを、そのポストの先端部と封止樹脂層においてポストを貫通する貫通孔の内面との間に隙間が生じるような形状にエッチングすることができる。そのため、封止樹脂層上に適当なレジストパターンを形成した後、その封止樹脂層上にアンモニア系のエッチング液を供給することによってポストを形成する手法に比べて、より簡単にポストを形成することができる。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、この発明の一実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、WL−CSPの半導体装置であり、半導体チップ1と、この半導体チップ1の表面(機能素子が形成されている側の面)を被覆するパッシベーション膜(表面保護膜)2と、このパッシベーション膜2上に積層された応力緩和層3と、この応力緩和層3上に形成された再配線4と、この再配線4上に積層された封止樹脂層5と、この封止樹脂層5を貫通して設けられたポスト6と、このポスト6の先端部上に配置された外部接続端子としての金属ボール7とを備えている。
半導体チップ1は、たとえば、平面視略矩形状に形成されている。
パッシベーション膜2は、酸化シリコンまたは窒化シリコンからなり、半導体チップ1の表面全域を被覆するように形成されている。このパッシベーション膜2には、半導体チップ1の表面に形成されたアルミニウムなどの金属からなる内部配線の一部を、電極パッド8として露出させるためのパッド開口21が形成されている。
応力緩和層3は、たとえば、ポリイミドからなり、パッシベーション膜の表面全域を被覆するように形成されている。この応力緩和層3は、半導体装置に応力が加わったときに、その応力を吸収して緩和する機能を有している。また、応力緩和層3には、電極パッド8と対向する位置にコンタクト孔31が貫通して形成されている。
再配線4は、たとえば、銅などの金属材料を用いて形成され、応力緩和層3の表面に沿って延びている。この再配線4は、応力緩和層3のコンタクト孔31を介して、電極パッド8に接続されている。
封止樹脂層5は、たとえば、エポキシ樹脂からなり、パッシベーション膜2、応力緩和層3および再配線4の表面を覆うように形成されている。この封止樹脂層5には、再配線4上において、たとえば、円筒状の内面511を有する貫通孔51が、半導体チップ1の表面と直交する方向に貫通して形成されている。また、封止樹脂層5は、表面が平坦面に形成されるとともに、その側面が半導体チップ1の側面と面一に形成されている。これによって、この半導体装置は、平面視におけるサイズが半導体チップ1のサイズと等しい略直方体形状を有している。
ポスト6は、たとえば、銅などの金属からなり、封止樹脂層5の貫通孔51内において、封止樹脂層5の表面よりも一段低く、少なくとも先端部と貫通孔51の内面511との間に隙間を生じるような形状に形成されている。具体的には、図2に示すように、ポスト6は、封止樹脂層5の表面とほぼ平行な平坦状の先端面61と、貫通孔51の内面511に対して先端側(再配線4側と反対側)ほど大きな隙間を生じるように傾斜する傾斜側面62と、貫通孔51の貫通方向(半導体チップ1の表面と直交する方向)に沿った断面形状が略円弧状を有し、先端面61と傾斜側面62とを連続する連続面63とを有する形状に形成されている。これにより、ポスト6の連続面63と貫通孔51の内面511との間には、ポスト6の傾斜側面62と貫通孔51の内面511との間の隙間よりも大きな隙間が形成され、ポスト6の傾斜側面62と貫通孔51の内面511との間の隙間は、再配線4に近づくにつれて徐々に間隔が狭まっている。
金属ボール7は、たとえば、半田などの金属材料を用いてボール状に形成されており、ポスト6を介して再配線4と電気的に接続されている。したがって、この金属ボール7が実装基板上のパッドに接続されることによって、この半導体装置の実装基板への実装(実装基板に対する電気的および機械的な接続)が達成される。また、金属ボール7の基端部は、その中央部が、ポスト6の先端面61に接合されるとともに、中央部の周囲の周縁部が、ポスト6の連続面63に沿って、その連続面63と貫通孔51の内面511との間の隙間に入り込み、さらには傾斜側面62と貫通孔51の内面との間の隙間にまで入り込んでいる。
このような構成によれば、ポスト6の先端部と封止樹脂層5に形成された貫通孔51の内面511との間に隙間が形成されているので、金属ボール7の基端部は、ポスト6の先端面61および貫通孔51の内面511に接するような角部を有しない。そのため、金属ボール7の基端部への応力集中を防止することができ、応力集中による金属ボール7の損傷を防止することができる。
また、この実施形態では、金属ボール7の基端部が、断面略円弧状の連続面63に沿って、その連続面63と貫通孔51の内面511との間の隙間に入り込み、さらには傾斜側面62と貫通孔51の内面との間の隙間にまで入り込んでおり、角部を有していないので、外部接続端子の基端部への応力集中を一層防止することができ、応力集中による外部接続端子の損傷を効果的に防止することができる。
図3は、この半導体装置の製造工程を工程順に示す断面図である。まず、図3(a)に示すように、複数の半導体チップ1が作り込まれたウエハWの表面を被覆するパッシベーション膜2にパッド開口21を形成した後、さらに、そのパッシベーション膜2上に応力緩和層3、再配線4およびポスト6を形成する。
次に、図3(b)に示すように、パッシベーション膜2上に、封止樹脂層5の材料である樹脂(たとえば、エポキシ樹脂)がポスト6を埋没させるように供給される。そして、その樹脂の硬化後に、樹脂(封止樹脂層5)の表面がグラインダで研削されて、図3(c)に示すように、ポスト6の表面(先端面)が封止樹脂層5から露出される。このとき、ポスト6を形成する金属材料が、その延性のために、グラインダにつられて、封止樹脂層5の表面における貫通孔51の周囲にだれる。
そこで、樹脂研削後、そのようなポスト6のだれた部分を除去するために、封止樹脂層5の表面に硫酸過水系のエッチング液(硫酸および過酸化水素水を含むエッチング液)が供給される。この硫酸過水系のエッチング液によって、ポスト6は、図3(d)に示すように、その先端面が封止樹脂層5の表面よりも一段低い位置に先端面61を有し、少なくとも先端部と貫通孔51の内面511との間に隙間を生じるような形状にエッチングされる。
このような形状(具体的には、図2を参照して説明した形状)のポスト6は、封止樹脂層5上に適当なレジストパターンを形成した後、その封止樹脂層5上にアンモニア系のエッチング液を供給することによっても形成することができるが、硫酸過水系のエッチング液を用いることによって、レジストパターンの形成工程を省略することができ、より簡単にポスト6を形成することができる。
エッチング処理の後、図3(e)に示すように、ポスト6の先端面に金属ボール7が形成される。そして、ウエハW内の各半導体チップ1間に設定されたダイシングラインに沿って、パッシベーション膜2および封止樹脂層5とともにウエハWが切断(ダイシング)されることにより、図1に示す構成の半導体装置が得られる。
図4は、ポスト6の他の形状を示す断面図である。この図4において、図2に示された各部に対応する部分には、図2の場合と同一の参照符号を付して示す。
この図4に示すポスト6は、先端面61と傾斜側面62とを連続する連続面64が、貫通孔51の内面511に対して傾斜側面62よりも大きな角度で傾斜しており、その先端部の形状が円錐台形状に形成されている。このような形状によっても、金属ボール7の基端部を、連続面64に沿って、その連続面64と貫通孔51の内面511との間の隙間に確実に入り込ませることができ、さらには傾斜側面62と貫通孔51の内面511との間の隙間にまで入り込ませることもできる。
以上、この発明の2つの実施形態を説明したが、この発明はさらに他の形態で実施することもできる。たとえば、ポスト6は、封止樹脂層5の貫通孔51内において、封止樹脂層5の表面よりも一段低く、少なくとも先端部と貫通孔51の内面511との間に隙間を生じるような形状に形成されていれば、図2および図4に示す形状とは異なる形状に形成されていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この発明の一実施形態に係る半導体装置の構成を示す断面図である。 ポストの近傍を示す断面図である。 上記半導体装置の製造工程を工程順に示す断面図である。 ポストの他の形状を示す断面図である。 従来のWL−CSPの半導体装置の構成を示す断面図である。
符号の説明
1 半導体チップ
2 パッシベーション膜
5 封止樹脂層
6 ポスト
7 金属ボール
51 貫通孔
61 先端面
62 傾斜側面
63 連続面
64 連続面
511 内面
W ウエハ

Claims (5)

  1. WL−CSPの半導体装置であって、
    半導体チップと、
    この半導体チップの表面上に積層され、前記半導体チップの表面と直交する方向に貫通して形成された貫通孔を有する封止樹脂層と、
    前記貫通孔内において、少なくとも先端部と前記貫通孔の内面との間に隙間を空けて設けられた金属製のポストと、
    このポストの先端部上に配置され、前記封止樹脂層の表面から突出する外部接続端子とを含むことを特徴とする半導体装置。
  2. 前記外部接続端子は、前記ポスト側の基端部が、前記ポストの先端部の表面に沿って、前記ポストの先端部と前記貫通孔の内面との間の隙間に入り込んでいることを特徴とする請求項1記載の半導体装置。
  3. 前記ポストは、前記封止樹脂層の表面とほぼ平行な平坦状の先端面と、前記貫通孔の内面に対して先端側ほど大きな隙間を生じるように傾斜する傾斜側面と、前記貫通孔の貫通方向に沿った断面形状が略円弧状を有し、前記先端面と前記傾斜側面とを連続する連続面とを備えていることを特徴とする請求項1または2に記載の半導体装置。
  4. 前記ポストは、前記封止樹脂層の表面とほぼ平行な平坦状の先端面と、前記貫通孔の内面に対して先端側ほど大きな隙間を生じるように傾斜する傾斜側面と、前記貫通孔の内面に対して前記傾斜側面よりも大きな角度で傾斜し、前記先端面と前記傾斜側面とを連続する連続面とを備えていることを特徴とする請求項1または2に記載の半導体装置。
  5. WL−CSPの半導体装置を製造する方法であって、
    複数の半導体チップが作り込まれたウエハの表面上に、金属製のポストを形成するポスト形成工程と、
    前記ウエハの表面上に、前記ポストを埋没させるように封止樹脂層を形成する封止樹脂層形成工程と、
    前記封止樹脂層の表面を研削して、前記ポストの先端面を前記封止樹脂層から露出させる研削工程と、
    この研削工程の後、前記封止樹脂層の表面上に硫酸過水系のエッチング液を供給して、前記ポストの一部をエッチングするエッチング工程とを含むことを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010045162A (ja) * 2008-08-12 2010-02-25 Toshiba Corp 半導体装置、半導体装置の製造方法、及びカメラモジュール

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151587A (ja) * 1992-11-11 1994-05-31 Mitsubishi Electric Corp 半導体集積回路パッケージ、その製造方法、及びその実装方法
JP2000174050A (ja) * 1998-09-30 2000-06-23 Ibiden Co Ltd 半導体チップ及び半導体チップの製造方法
JP2000353766A (ja) * 1999-04-06 2000-12-19 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2001168128A (ja) * 1999-12-09 2001-06-22 Casio Comput Co Ltd 半導体装置の製造方法
JP2001244287A (ja) * 2000-03-01 2001-09-07 Seiko Epson Corp 半導体装置およびその製造方法
JP2002141438A (ja) * 2000-01-14 2002-05-17 I Ming Chen 半導体チップを基板に実装する方法および基板に実装するのに適した半導体装置
JP2003234430A (ja) * 2002-02-07 2003-08-22 Casio Micronics Co Ltd 半導体装置およびその製造方法
JP2004006486A (ja) * 2002-05-31 2004-01-08 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004273592A (ja) * 2003-03-06 2004-09-30 Seiko Epson Corp 半導体装置及びその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151587A (ja) * 1992-11-11 1994-05-31 Mitsubishi Electric Corp 半導体集積回路パッケージ、その製造方法、及びその実装方法
JP2000174050A (ja) * 1998-09-30 2000-06-23 Ibiden Co Ltd 半導体チップ及び半導体チップの製造方法
JP2000353766A (ja) * 1999-04-06 2000-12-19 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP2001168128A (ja) * 1999-12-09 2001-06-22 Casio Comput Co Ltd 半導体装置の製造方法
JP2002141438A (ja) * 2000-01-14 2002-05-17 I Ming Chen 半導体チップを基板に実装する方法および基板に実装するのに適した半導体装置
JP2001244287A (ja) * 2000-03-01 2001-09-07 Seiko Epson Corp 半導体装置およびその製造方法
JP2003234430A (ja) * 2002-02-07 2003-08-22 Casio Micronics Co Ltd 半導体装置およびその製造方法
JP2004006486A (ja) * 2002-05-31 2004-01-08 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2004273592A (ja) * 2003-03-06 2004-09-30 Seiko Epson Corp 半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010045162A (ja) * 2008-08-12 2010-02-25 Toshiba Corp 半導体装置、半導体装置の製造方法、及びカメラモジュール

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