JP2006155719A

JP2006155719A - メモリ

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Inventors: Kazuhiro Bessho; 和宏別所
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Current assignee: Sony Corp
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Abstract

【課題】書き込み電流の非対称性の影響を抑制することにより、選択トランジスタを含む各メモリセルのサイズを必要最小限に抑え、高密度にメモリセルを集積することが可能なメモリを提供する。
【解決手段】情報を磁性体の磁化状態により保持する記憶層２に対して、中間層３を介して磁化固定層４が設けられ、積層方向に電流を流すことにより、記憶層２の磁化の向きが変化して、記憶層２に対して情報の記録が行われる記憶素子１０と、選択トランジスタとを備えて各メモリセルが構成され、記憶素子１０に情報を記録するために、より多くの電流を必要とする電流極性と、選択トランジスタに、より多くの飽和電流を流すことのできる電流極性とが同一極性であるメモリを構成する。
【選択図】図３

Description

本発明は、強磁性層の磁化状態を情報として記憶する記憶層と、磁化の向きが固定された磁化固定層とから成り、電流を流すことにより記憶層の磁化の向きを変化させる記憶素子を備えたメモリに係わり、不揮発メモリに適用して好適なものである。

情報通信機器、特に携帯端末等の個人用小型情報機器の飛躍的な普及に伴い、これを構成するメモリやロジック等の素子には、高集積化、高速化、低消費電力化等、さらなる高性能化が求められている。
特に、半導体不揮発性メモリの高速化・大容量化は、可動部分の存在等の理由により本質的に小型化・高速化・低消費電力化が困難な磁気ハードディスク等と相補的な技術として、また電源投入と同時にオペレーションシステムを立ち上げるいわゆる「インスタント・オン」等の新しい機能の実現に向けて、ますます重要になってきている。

不揮発性メモリとしては、半導体フラッシュメモリやＦｅＲＡＭ(強誘電体不揮発メモリ)等が実用化されており、さらなる高性能化に向けての活発な研究開発が行われている。

最近、磁性体を利用した新しい不揮発メモリとして、トンネル磁気抵抗効果を利用したＭＲＡＭ（Magnetic Random Access Memory ）の開発進捗が著しく、注目を集めている（例えば、非特許文献１、非特許文献２参照）。

このＭＲＡＭは、情報の記録を行う微小な磁気メモリ素子を規則的に配置し、その各々にアクセスできるように、配線例えばワード線及びビット線を設けた構造を有している。
それぞれの磁気メモリ素子は、情報を強磁性体の磁化の向きとして記録させる記憶層を有して構成される。

そして、磁気メモリ素子の構成としては、上述の記憶層と、トンネル絶縁膜（非磁性スペーサ膜）と、磁化の向きが固定された磁化固定層とから成る、いわゆる磁気トンネル接合（Magnetic Tunnel Junction：ＭＴＪ）を用いた構造が採用されている。磁化固定層の磁化の向きは、例えば反強磁性層を設けることにより固定することができる。

このような構造においては、記憶層の磁化の向きと磁化固定層の磁化の向きとのなす角度に応じて、トンネル絶縁膜を流れるトンネル電流に対する抵抗値が変化する、いわゆるトンネル磁気抵抗効果を生じるため、このトンネル磁気抵抗効果を利用して、情報の書き込み（記録）を行うことができる。この抵抗値の大きさは、記憶層の磁化の向きと磁化固定層の磁化の向きとが反平行であるときに最大値をとり、平行であるときに最小値をとる。

このように構成した磁気メモリ素子において、磁気メモリ素子への情報の書き込み（記録）は、ワード線及びビット線の両方に電流を流すことにより発生する合成電流磁界により、磁気メモリ素子の記憶層の磁化の向きを制御することにより行うことができる。一般的には、このときの磁化の向き（磁化状態）の違いを、「０」情報と「１」情報とにそれぞれ対応させて記憶させる。
一方、記録された情報の読み出しは、トランジスタ等の素子を用いてメモリセルの選択を行い、磁気メモリ素子のトンネル磁気抵抗効果を利用して、記憶層の磁化の向きの違いを電圧信号の差として検出することにより、記録された情報を検知することができる。

このＭＲＡＭを他の不揮発メモリと比較した場合、最大の特長は、強磁性体から成る記憶層の磁化の向きを反転させることにより、「０」情報と「１」情報とを書き換えるため、高速かつほぼ無限(＞１０^１５回)の書き換えが可能であることである。

しかしながら、ＭＲＡＭにおいては、記録された情報を書き換えるために、比較的大きい電流磁界を発生させる必要があり、アドレス配線にある程度大きい（例えば数ｍＡ程度）電流を流さなければならない。そのため消費電力が大きくなる。

また、ＭＲＡＭにおいては、書き込み用のアドレス配線と読み出し用のアドレス配線をそれぞれ必要とするため、構造的にメモリセルの微細化が困難であった。
さらに、素子の微細化に従って、アドレス配線も細くなり、充分な電流を流すことが難しくなる問題や、保磁力が大きくなるため必要となる電流磁界が増大して、消費電力が増えてしまう問題等を、生じることになる。
従って、素子の微細化が困難であった。

そこで、より少ない電流で磁化反転が可能な構成として、スピントランスファによる磁化反転を利用する構成のメモリが注目されている。
スピントランスファによる磁化反転とは、磁性体の中を通過してスピン偏極した電子を、他の磁性体に注入することにより、他の磁性体において磁化反転を起こさせるものである（例えば、特許文献１参照）。
即ち、磁化の向きが固定された磁性層（磁化固定層）を通過したスピン偏極電子が、磁化の向きが固定されない他の磁性層（磁化自由層）に進入する際に、この磁性層の磁化にトルクを与えるという現象である。そして、ある閾値以上の電流を流せば、磁性層（磁化自由層）の磁化の向きを反転させることができる。

例えば、磁化固定層と磁化自由層とを有する、巨大磁気抵抗効果素子（ＧＭＲ素子）や磁気トンネル接合素子（ＭＴＪ素子）に対して、その膜面に垂直な方向に電流を流すことにより、これらの素子の少なくとも一部の磁性層の磁化の向きを反転させることができる。

これにより、磁化固定層と磁化自由層（記憶層）とを有する記憶素子を構成し、記憶素子に流す電流の極性を変えることにより、記憶層の磁化の向きを反転させ、「０」情報と「１」情報との書き換えを行う。
記録された情報の読み出しは、磁化固定層と磁化自由層（記憶層）との間にトンネル絶縁層を設けた構成とすることにより、ＭＲＡＭと同様にトンネル磁気抵抗効果を利用することができる。

そして、スピントランスファによる磁化反転は、素子が微細化されても、電流を増やさずに磁化反転を実現することができる利点を有している。
磁化反転のために記憶素子に流す電流の絶対値は、例えば０．１μｍ程度のスケールの記憶素子で１ｍＡ以下であり、しかも記憶素子の体積に比例して減少するため、スケーリング上有利である。

しかも、ＭＲＡＭで必要であった記録用ワード線が不要となるため、メモリセルの構成が単純になるという利点もある。

日経エレクトロニクス２００１．２．１２号（第１６４頁−１７１頁） J.NaHas et al.,IEEE/ISSCC 2004 Visulas Supplement,p.22 特開２００３−１７７８２号公報

スピントランスファを利用して情報の記録を行う記憶素子の、一般的な構成の概略断面図を図７に示す。
この記憶素子１１０は、下層から、下地層１０１、反強磁性層１０２、磁化固定層１０３、非磁性層１０４、記憶層１０５、キャップ層１０６の各層が積層されて構成されている。
記憶層１０５は、一軸磁気異方性を有する強磁性体から成り、この記憶層１０５の磁化状態、即ち記憶層１０５の磁化Ｍ１１２の向きによって、記憶素子１１０に情報を記憶させることができる。
また、記憶層１０５に対して、非磁性層１０４を介して、強磁性体から成り磁化Ｍ１１１の向きが固定されている磁化固定層１０３が設けられている。図７の構成では、磁化固定層１０３の下層に反強磁性層１０２が設けられていることにより、この反強磁性層１０２の作用により磁化固定層１０３の磁化Ｍ１１１の向きが固定されている。

この記憶素子１１０に対して、情報を書き込む際には、記憶層１０５の膜面に垂直な方向、即ち記憶素子の積層方向に電流を流して、スピントランスファにより記憶層１０５の磁化Ｍ１１２の向きを反転させる。

ここで、スピントランスファによる磁化反転について簡単に説明する。
電子は２種類のスピン角運動量をもつ。仮に、これら２種類のスピン角運動量を、それぞれ上向き及び下向きと定義する。非磁性体内部では両者が同数であり、強磁性体内部では両者の数に差がある。

そして、図７に示す記憶素子１１０において、磁化固定層１０３及び記憶層１０５において、互いの磁気モーメントの向きが反平行状態にあり、電子を磁化固定層１０３から記憶層１０５に移動させる場合について考える。
磁化固定層１０３を通過した電子は、スピン偏極しており、スピン角運動量の上向きと下向きの数に差が生じている。
非磁性層１０４の厚さが充分に薄く、このスピン偏極が緩和して通常の非磁性体における非偏極(上向きと下向きが同数)状態になる前に、他方の磁性体である記憶層１０５に達すると、磁化固定層１０３及び記憶層１０５の磁気モーメントの向きが反平行状態にあって、スピン偏極度の符号が逆になっていることにより、系のエネルギーを下げるために一部の電子は反転、即ちスピン角運動量の向きを変えさせられる。このとき、系の全角運動量は保存されなくてはならないため、向きを変えた電子による角運動量変化の合計と等価な反作用が、記憶層１０５の磁気モーメントにも与えられる。

電流即ち単位時間に通過する電子の数が少ない場合には、向きを変える電子の総数も少ないために、記憶層１０５の磁気モーメントに発生する角運動量変化も小さいが、電流が増えると、多くの角運動量変化を単位時間内に与えることができる。角運動量の時間変化はトルクであり、トルクがある閾値を超えると記憶層１０５の磁気モーメントＭ１１２は反転を開始し、その一軸異方性により１８０度回転したところで安定となる。即ち、反平行状態から平行状態への反転が起こる。

一方、磁化固定層１０３及び記憶層１０５において、互いの磁気モーメントの向きが平行状態にあるとき、電流を逆に記憶層１０５から磁化固定層１０３へ電子を送る向きに流すと、今度は磁化固定層１０３で反射される際にスピン反転した電子が記憶層１０５に進入する際にトルクを与え、反平行状態へと反転させることができる。
ただし、この平行状態から反平行状態へ反転させる場合に必要な電流量は、反平行状態から平行状態へと反転させる場合よりも多くなる。

このように、記憶層１０５への情報（０情報／１情報）の記録は、磁化固定層１０３から記憶層１０５への向き、又はその逆向きに、それぞれの極性に対応するある閾値以上の電流を流すことによって行われる。

また、記憶層１０５に記録された情報の読み出しは、記憶層１０５と磁化固定層（参照層）１０３との磁気モーメントの相対角度に依存した抵抗変化、即ち互いに平行な場合に最小抵抗、反平行となった場合に最大抵抗となる、いわゆる磁気抵抗効果を利用して行うことができる。
具体的には、記憶素子１１０に概一定電圧を印加して、その際に流れる電流の大小を検出することにより、情報の読み出しを行うことができる。

以下の説明では、記憶素子１１０の抵抗状態と情報との関係を、低抵抗状態を「１」情報、高抵抗状態を「０」情報、とそれぞれ規定する。
また、図７において、記憶層１０５から磁化固定層１０３に向けて電子を移動させる電流を正極性の電流であると規定する。このとき、正極性の電流を流すと、電子が記憶層１０５から磁化固定層１０３に向けて移動するので、前述したように、磁化固定層１０３の磁化Ｍ１１１と記憶層１０５の磁化Ｍ１１２とが反平行の向きになり、記憶素子１１０が高抵抗状態になる。
従って、「１」情報（低抵抗状態）を書き込む電流は負極性、０情報（高抵抗状態）を書き込む電流は正極性になる。

書き込みの極性、即ち、例えば負極性の書き込み電流−Ｉｗを、１情報の書き込み或いは０情報の書き込みのどちらに対応させるかについては、記憶素子の多層膜の構成等によって規定される。

次に、図７に示した記憶素子１１０のように、スピントランスファを利用して情報の記録を行う記憶素子において、書き込み動作及び読み出し動作におけるそれぞれの動作電流の相互関係を、模式的に図８に示す。図８の横軸は電流を表し、縦軸は所定の動作時にある大きさの電流が流れる素子の数を表す。
図８において、それぞれ１情報又は０情報を書き込む際に必要となる電流＋Ｉｗ、−Ｉｗの分布と平均値とを示している。
また、Ｉｒ０，Ｉｒ１は読み出し時に流す電流の分布及び平均値であり、電流量の少ないＩｒ０が高抵抗状態（０情報）の読み出しに対応し、電流量の多いＩｒ１が低抵抗状態（１情報）の読み出しに対応する。Ｉｃは読み出しのための参照セル(オペアンプが比較のために使用する参照電流を発生するセル)に流れる電流であり、ΔＩは抵抗変化に対応する読み出し時の差電流を示している。

ところで、例えば図８より明らかなように、１情報と０情報を書き込むために必要な電流−Ｉｗ，＋Ｉｗの絶対値は一般に等しくない。図８では、正極性の電流＋Ｉｗの絶対値の方が負極性の電流−Ｉｗの絶対値よりも大きくなっている。

この両極性の書き込み電流−Ｉｗ，＋Ｉｗの非対称性は、上述したスピントランスファの記録原理に伴って生じるだけでなく、外部磁界の影響も考えられる。
ここで、外部磁界が書き込み電流に与える影響を図９に示す。図９において、横軸は記憶層の磁気異方性Ｈ_ｋで規格化した外部磁界Ｈ_ｅｘｔ、縦軸は同じく規格化した書き込み電流Ｉ_ｃである。
図９より、外部磁界がない（Ｈ_ｅｘｔ＝０）ときに、正負両極性の書き込み電流の絶対値が等しくなっているとしても、外部磁界Ｈ_ｅｘｔがかかると正負両極性の書き込み電流の絶対値が異なってくることがわかる。

そして、上述したスピントランスファによる磁化反転を利用してメモリを構成する場合には、記憶層にそれぞれの情報（「０」情報と「１」情報）を書き込む際に、記憶素子に流す電流の極性を正極性＋Ｉｗと負極性−Ｉｗというように変えなくてはならない。

そのため、各メモリセルにおいて、記憶素子に対して、メモリセル選択用のスイッチとして、Ｐ型及びＮ型のＭＯＳトランジスタからなるトランスファゲートを用いる、等の方法が採られる。

しかしながら、どのような方法を採用しても、双方向それぞれの極性で印加可能な最大飽和電流の絶対値を等しくすることは困難であった。
このため、一方の極性で記録に充分な飽和電流を保証しようとすると、トランジスタのサイズが大きくなってしまい、高密度化を阻害する要因となり得る。

上述した問題の解決のために、本発明においては、書き込み電流の非対称性の影響を抑制することにより、選択トランジスタを含む各メモリセルのサイズを必要最小限に抑え、高密度にメモリセルを集積することが可能なメモリを提供するものである。

本発明のメモリは、情報を磁性体の磁化状態により保持する記憶層を有し、この記憶層に対して、中間層を介して磁化固定層が設けられ、積層方向に電流を流すことにより、記憶層の磁化の向きが変化して、記憶層に対して情報の記録が行われる記憶素子と、選択トランジスタとを備えて各メモリセルが構成され、記憶素子に情報を記録するために、より多くの電流を必要とする電流極性と、選択トランジスタに、より多くの飽和電流を流すことのできる電流極性とが同一極性であるものである。

上述の本発明によれば、記憶素子に情報を記録するために、より多くの電流を必要とする電流極性と、選択トランジスタに、より多くの飽和電流を流すことのできる電流極性とが同一極性であることにより、記憶素子に情報を記録するために、より多くの電流を必要とする電流極性では選択トランジスタの飽和電流が多くなる。このため、メモリセルの選択トランジスタのゲート幅を大きくしなくても、記憶素子に情報を記録するために必要な電流量を流すことができる。
これにより、メモリセルの選択トランジスタのゲート幅を小さくして、メモリセルのサイズを小さくすることが可能になる。
従って、記憶素子等その他の部分の材料や回路構成を大きく変更しなくても、選択トランジスタの大きさを必要最小限に抑えることが可能になる。

上述の本発明によれば、材料、回路等の大きな変更を伴うことなく、選択トランジスタのサイズを必要最小限に抑えることが可能になることにより、メモリセルを高密度に集積させることが可能になる。
これにより、メモリの記憶容量の増大やメモリの小型化を図ることができる。

まず、本発明の具体的な実施の形態の説明に先立ち、本発明の概要について説明する。
以下の説明でも、前述したように、低抵抗状態を「１」情報、高抵抗状態を「０」情報、とそれぞれ規定し、また、記憶素子の上層から下層に向けて電子を移動させる電流を、正極性の電流である、と規定する。

ここで、メモリを構成する各メモリセルの記憶素子の選択用のトランジスタとして、トランスファゲートを使用した場合の回路図を図４に示す。
図４に示すトランスファゲート５０は、ＮＭＯＳトランジスタＴｎ及びＰＭＯＳトランジスタＴｐの２つのトランジスタが、ソース同士、ドレイン同士を共通に接続されて成る。また、ＮＭＯＳトランジスタＴｎのゲートは図中上側のワード線ＷＬ１に接続され、ＰＭＯＳトランジスタＴｐのゲートは図中下側のワード線ＷＬ２に接続されている。
図中上側のワード線ＷＬ１には、制御信号ＳＣが直接入力される。
図中下側のワード線ＷＬ２にはインバータＩＮＶが接続され、このインバータＩＮＶに制御信号ＳＣが入力される。これにより、ワード線ＷＬ２には制御信号ＳＣの反転信号が入力されることになる。
そして、２つのトランジスタＴｎ，Ｔｐの例えばソースが、記憶素子５１の一端に接続され、記憶素子５１の他端は第１の配線（ビット線ＢＬ）に接続されている。また、２つのトランジスタＴｎ，Ｔｐの例えばドレインが、第２の配線（センス線ＳＬ）に接続されている。図中Ｒ１，Ｒ２は配線抵抗を示している。

そして、制御信号ＳＣを入力すると、ワード線ＷＬ１はハイレベルに、ワード線ＷＬ２はローレベルになり、これにより、ＮＭＯＳトランジスタＴｎ及びＰＭＯＳトランジスタＴｐを共にオン状態にすることができる。これにより、ＮＭＯＳトランジスタＴｎ及びＰＭＯＳトランジスタＴｐのソース・ドレイン間に電流を流すことができる。そして、ＮＭＯＳトランジスタＴｎの電流の流れやすい向きと、ＰＭＯＳトランジスタＴｐの電流の流れやすい向きとが、互いに反対の向きであり、これらのトランジスタＴｎ，Ｔｐのソース同士、ドレイン同士を接続して並列接続としたことにより、記憶素子５１に両方の極性の電流を流すことが可能になる。
一方、制御信号ＳＣを入力していないときには、ＮＭＯＳトランジスタＴｎ及びＰＭＯＳトランジスタＴｐがオフ状態になり、ソース・ドレイン間に電流が流れないことから、記憶素子５１にも電流が流れない。記憶素子５１に電流が流れないので、この状態で、ビット線ＢＬ及びセンス線ＳＬの電位差の極性を変更することができる。これにより、ＮＭＯＳトランジスタＴｎ及びＰＭＯＳトランジスタＴｐがオン状態になったときに、記憶素子５１に流れる電流の極性を、反転することが可能になる。

そして、図４に示したトランスファゲート５０において、トランジスタＴｎ，Ｔｐの飽和電流が、トランジスタＴｎ，Ｔｐのサイズにどのように依存するかを調べた。
ＮＭＯＳトランジスタＴｎとＰＭＯＳトランジスタＴｐとをそれぞれ形成し、これら２つのトランジスタＴｎ，Ｔｐのソース同士及びドレイン同士を配線で接続して、トランスファゲート５０を構成し、このトランスファゲート５０に記憶素子５１やアンプを接続して、図４に示す回路を作製した。そして、２つのトランジスタＴｎ，Ｔｐのゲート長を０．１８μｍとし、２つのトランジスタＴｎ，Ｔｐの各ゲート幅を変化させて、それぞれ試料を作製した。具体的には、ＰＭＯＳトランジスタＴｐのゲート幅は、０．５μｍ・１μｍ・１．５μｍ・２μｍの４通りとし、ＮＭＯＳトランジスタＴｎのゲート幅は、０．５μｍ・１μｍ・１．５μｍの３通りとし、合計１２種類の試料を作製した。
そして、各試料について、Ｖｄｄの大きさを２．５Ｖとして、ビット線ＢＬ及びセンス線ＳＬに対して、一方にＶｄｄを印加し、他方に接地電位（０Ｖ）を印加して、それぞれの電圧極性、即ちそれぞれの電流極性における、飽和電流量をそれぞれ測定した。測定結果を図５に示す。

図５において、上側（＋）は、ビット線ＢＬにＶｄｄを、センス線ＳＬに接地電位を印加した場合を示している。また、下側（−）は、ビット線ＢＬに接地電位を、センス線ＳＬにＶｄｄを印加した場合を示している。
図５の縦軸は飽和電流（ｍＡ）であり、横軸（ＰＭＯＳ幅）はＰＭＯＳトランジスタＴｐのゲート幅（μｍ）である。

図５に示すように、ＰＭＯＳトランジスタＴｐのゲート幅（ＰＭＯＳ幅）とＮＭＯＳトランジスタＴｎのゲート幅（ＮＭＯＳ幅）をそれぞれ特定の組み合わせとした場合を除いて、飽和電流の絶対値が＋−両極性で異なっていることがわかる。
即ち、トランスファゲート５０の２つのトランジスタＴｎ，Ｔｐを通過させられる最大電流値が非対称である。

また、図５を詳細に見ると、次のことがわかる。
＋−両極性の電流とも、ＰＭＯＳトランジスタＴｐのゲート幅（ＰＭＯＳ幅）が広いほど、またＮＭＯＳトランジスタＴｎのゲート幅（ＮＭＯＳ幅）が広いほど、飽和電流の絶対値が大きくなる。
ただし、＋極性の電流では、ＮＭＯＳトランジスタＴｎのゲート幅（ＮＭＯＳ幅）の変化の影響が大きく、−極性の電流では、ＰＭＯＳトランジスタＴｐのゲート幅（ＰＭＯＳ幅）の変化の影響が大きい。
図５の範囲では、ＮＭＯＳ幅が０．５μｍでＰＭＯＳ幅が１μｍ以上の試料及びＮＭＯＳ幅が１μｍでＰＭＯＳ幅が２μｍの試料は−極性の方が飽和電流の絶対値が大きいが、他の試料はいずれも＋極性の方が飽和電流の絶対値が大きい。

そして、図８に示したスピントランスファを利用して情報を記憶する記憶素子における＋−両極性の記録電流、図５に示す選択トランジスタによる飽和電流はいずれも＋−両極性で非対称であるが、従来はこれらの極性は任意の組み合わせで使用されている。

本発明では、図８に示したスピントランスファを利用して情報を記憶する記憶素子における＋−両極性の記録電流の非対称性と、図５に示す選択トランジスタによる飽和電流（最大電流）の＋−両極性の非対称性とを一致させ、記憶素子に情報を記録するために、より多くの電流を必要とする電流極性と、前記選択トランジスタに、より多くの飽和電流を流すことのできる電流極性とを同一の電流極性とする。
即ち、図８において絶対値が大きい方の記録電流の極性（＋Ｉｗ）を、図５の飽和電流の大きい方の極性（例えば、ＮＭＯＳ幅１μｍでＰＭＯＳ幅０．５μｍの場合には＋側）と一致させる。

これにより、メモリセルの選択トランジスタのゲート幅を小さくして、メモリセルのサイズを小さくすることが可能になる。

続いて、本発明の具体的な実施の形態を説明する。
本発明の一実施の形態として、メモリの概略構成図(断面図)を図１に示す。この図１は、メモリ(記憶装置)を構成する１つのメモリセルの断面図を示している。
このメモリは、磁化状態で情報を保持することができる記憶素子１０により、メモリセルが構成されている。
この記憶素子１０は、スピントランスファにより磁化の向きが反転する強磁性層から成る記憶層を有する。

また、シリコン基板等の半導体基体１１に、各メモリセルを選択するための選択用トランジスタを構成する、ドレイン領域１２、ソース領域１３、並びにゲート電極１４が、それぞれ形成されている。
このうち、ゲート電極１４は、図１とは別の断面にあるワード線ＷＬ（図２参照）に接続される。ドレイン領域１２は、コンタクト層１５Ｄ、第１層の配線層１６Ａ、埋め込み金属層１７を介して、第２層の配線層１６Ｂから成るセンス線ＳＬに接続されている。ソース領域１３は、コンタクト層１５Ｓ、第１層の配線層１６Ａ、第２層の配線層１６Ｂ，第３層の配線層１６Ｃ及び各配線層１６Ａ，１６Ｂ，１６Ｃの間の埋め込み金属層１７を介して、記憶素子１０に接続されている。
そして、記憶素子１０は、その上の第４層の配線層１８から成るビット線ＢＬに接続されている。
なお、ドレイン領域１２を、例えば２つの選択用トランジスタに共通して形成することにより、センス線ＳＬを２個のメモリセルに共通とすることが可能になる。

また、本実施の形態のメモリの１つのメモリセルについて、第１層の配線層１６Ａより下層を示した平面図を図２Ａに示し、上面図を図２Ｂに示す。
図２Ａ及び図２Ｂに示すように、選択用トランジスタは、ＮＭＯＳトランジスタ１９Ｎ及びＰＭＯＳトランジスタ１９Ｐを、ソース同士及びドレイン同士で、それぞれ第１層の配線層１６Ａを介して電気的に接続することによって、構成されている。
これにより、これらＮＭＯＳトランジスタ１９Ｎ及びＰＭＯＳトランジスタ１９Ｐから、所謂トランスファゲートが構成される。
そして、このトランスファゲートにより、記憶素子１０に電流を流したり、記憶素子１０に電流が流れないようにしたり、とスイッチングすることができる。
ＮＭＯＳトランジスタ１９Ｎのゲート電極１４は、コンタクト層１５Ｇを介してワード線ＷＬ１に接続されている。ＰＭＯＳトランジスタ１９Ｐのゲート電極１４は、コンタクト層１５Ｇを介して、第１層の配線層１６Ａにより形成されたワード線ＷＬ２に接続されている。記憶素子１０に流す電流のオン・オフに対応して、ＮＭＯＳトランジスタ１９Ｎ側のワード線ＷＬ１と、ＰＭＯＳトランジスタ１９Ｐ側のワード線ＷＬ２とには、図４に示したと同様に、一方に制御信号ＳＣが供給され、他方には同じ制御信号ＳＣをインバータＩＮＶに通した制御信号が供給される。

ビット線ＢＬとセンス線ＳＬに対して、正又は負の電位差を与え、ワード線ＷＬに制御信号ＳＣとしてハイレベルの電圧を印加してトランスファゲートをオン状態にすることにより、記憶素子１０の積層方向のいずれかの向きに電流を流すことができる。

次に、本実施の形態のメモリを構成する記憶素子１０の概略構成図（断面図）を図３に示す。
この記憶素子１０は、下層から、下地層１、記憶層２、非磁性層３、磁化固定層４、反強磁性層５、キャップ層６の順に、各層が積層されてなる。

磁化固定層４の上に反強磁性層５が設けられており、この反強磁性層５により、磁化固定層４の磁化Ｍ１の向きが固定される。図３では磁化固定層４の磁化Ｍ１の向きが、右向きに固定されている。

記憶層２は、情報を磁化状態即ち記憶層２の磁化Ｍ２の向きにより保持するものであり、磁化Ｍ２の向きが右向きであるか左向きであるかにより、それぞれ情報を保持することができる。

また、記憶層２と磁化固定層４との間に非磁性層３が設けられていることにより、記憶層２と磁化固定層４とにより、ＧＭＲ素子又はＭＴＪ素子が構成される。これにより、磁気抵抗効果を利用して、記憶層２の磁化Ｍ２の向きを検出することができる。
即ち、記憶層２の磁化Ｍ２の向きが、磁化固定層４の磁化Ｍ１の向き（右向き）に対して、平行（右向き）の場合には電気抵抗が低くなり、反平行（左向き）の場合には電気抵抗が高くなることから、磁気抵抗効果を利用して、記憶層２の磁化Ｍ２の向きを検出することができる。

記憶層２や磁化固定層４の材料としては、特に限定はないが、ＣｏＦｅ，ＮｉＦｅ等、鉄、ニッケル、コバルトの１種もしくは２種以上からなる合金材料やこれらを含む酸化物を用いることができる。さらにＮｂ，Ｚｒ等の遷移金属元素や、例えばＣｏＦｅＢ等のようにＢ等の軽元素を含有させることもできる。
反強磁性層５の材料としては、鉄、ニッケル、白金、イリジウム、ロジウム等の金属元素とマンガンとの合金、コバルトやニッケルの酸化物等が使用できる。

非磁性層３は、非磁性導電層により、或いは、トンネルバリア層等の絶縁層により構成する。非磁性導電層としては、例えば、ルテニウム、銅、クロム、金、銀等が使用できる。トンネルバリア層としては、酸化アルミニウム、酸化マグネシウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウム等の酸化物や、窒化アルミニウム等の窒化物、或いはそれらを一種以上含んで成る絶縁材料を使用することができる。

なお、各層の積層順序を図３の記憶素子１０とは逆にして、記憶素子を構成しても良い。

本実施の形態のメモリにおいては、特に、図５における＋の電流極性を、図８における＋の電流極性と、同一の電流極性に対応させる。
このように、電流極性を対応させることにより、記憶素子に情報を記録するために、より多くの電流を必要とする電流極性（図８における＋の電流極性）と、選択トランジスタに、より多くの飽和電流を流すことのできる電流極性（図５における＋の電流極性）とが一致することから、前述したように、メモリセルの選択トランジスタのゲート幅を小さくして、メモリセルのサイズを小さくすることが可能になる。
これにより、例えば、トランスファゲートを構成するＮＭＯＳトランジスタ１９Ｎのゲート幅（ＮＭＯＳ幅）を１μｍ、ＰＭＯＳトランジスタ１９Ｐのゲート幅（ＰＭＯＳ幅）を０．５μｍと設定することができる。
そして、この設定で充分な記録電流を発生させることが可能である。

本実施の形態のメモリにおいて、図５における＋の電流極性を、図８における＋の電流極性と、同一の電流極性に対応させるには、記憶素子１０と選択トランジスタ１９Ｎ，１９Ｐを有するメモリセルを次のように構成すればよい。
図３に示す記憶素子１０は、磁化固定層４よりも記憶層２が下層にあるため、記憶素子１０に対して、下層から上層（記憶層２から磁化固定層４）へ向けて電子を流す、即ち電流を上層から下層に流す方が、磁化固定層４及び記憶層２の磁化Ｍ１，Ｍ２の向きを互いに反平行とするので大きい電流を必要とする。従って、この上層から下層に流す電流が図８の＋Ｉｗとなる。
また、図５における＋の電流極性は、例えば、記憶素子１０側のビット線ＢＬに正極性のハイレベルの電位を、トランジスタ側のセンス線ＳＬに正極性のローレベルの電位を印加して、電子をセンス線ＳＬからビット線ＢＬに流す、即ち電流をビット線ＢＬからセンス線ＳＬに流すようにした場合を示している。このとき、下層のトランジスタから上層の記憶素子１０へ電子が流れるため、記憶素子１０内も下層から上層に電子が流れることになる。
従って、図１の構成のメモリセルにおいて、記憶素子１０の層構成を図３に示すように磁化固定層４よりも記憶層２が下層にある構成とすれば、図５における＋の電流極性及び図８における＋の電流極性が同一の電流極性に対応し、情報の記録に多くの電流を必要とする電流極性の飽和電流が大きくなる。
なお、記憶素子の層構成が磁化固定層よりも記憶層が上層にある場合には、逆に、下層のトランジスタから上層の記憶素子へ電流が流れる、即ち上層の記憶素子から下層のトランジスタへ電子が流れるように、ビット線ＢＬ及びセンス線ＳＬに印加する電位を選定すれば、同様の効果が得られる。

ここで、比較例のメモリデバイスとして、図５における＋の電流極性を、図８における−の電流極性と、同一の電流極性に対応させた場合の構成を図６Ａ及び図６Ｂに示す。比較例のメモリデバイスの１つのメモリセルについて、第１層の配線層より下層を示した平面図を図６Ａに示し、上面図を図６Ｂに示す。
図６Ａ及び図６Ｂに示すように、この比較例のデバイスでは、充分な記録電流を確保するために、例えば、トランスファゲートを構成するＮＭＯＳトランジスタ１９Ｎのゲート幅（ＮＭＯＳ幅）を１μｍ、ＰＭＯＳトランジスタ１９Ｐのゲート幅（ＰＭＯＳ幅）は１．５μｍと設定している。

図２と図６とを比較してわかるように、本実施の形態のメモリは、比較例のメモリデバイスと比較して、メモリセルが小さくなり、同じチップサイズで大容量とすることが可能であることがわかる。

上述の本実施の形態のメモリによれば、図５における＋の電流極性を、図８における＋の電流極性と同一の電流極性に対応させることにより、記憶素子１０に情報を記録するために、より多くの電流を必要とする電流極性と、選択トランジスタに、より多くの飽和電流を流すことのできる電流極性とが一致するので、メモリセルの選択トランジスタ、特にＰＭＯＳトランジスタ１９Ｐのゲート幅（ＰＭＯＳ幅）を小さくすることが可能であり、メモリセルのサイズを小さくすることが可能になる。
これにより、記憶素子１０等、メモリセルのその他の部分の材料や回路構成を大きく変更しなくても、選択トランジスタ１９Ｎ，１９Ｐの大きさを必要最小限に抑えることが可能になる。

従って、メモリセルを高密度に集積させることが可能になり、メモリの記憶容量の増大やメモリの小型化を図ることができる。

上述の各実施の形態における記憶素子の層構成は、その本質的な役割を果たす範囲において変更が可能である。
例えば、磁化固定層として、反強磁性層との積層によらず、単独で十分に大きな保磁力を有する強磁性材料を用いてもよい。
また、記憶層や磁化固定層を構成する磁性体層は、単層の磁性体層に限定されるものではなく、組成の異なる２層以上の磁性体層を直接積層したり、２層以上の磁性体層を非磁性層を介して積層した積層フェリ構造としたりすることも可能である。

なお、上述した本発明における動作原理は、スピントランスファを利用するメモリに限らず、双極性の電流により情報（０情報／１情報）の記録を行い、任意方向の電流で抵抗変化を検出して情報を読み出すメモリに対しても、一般的に適用することが可能であると考えられる。

本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。

本発明の一実施の形態のメモリの概略構成図（１つのメモリセルの断面図）である。Ａ図１のメモリセルの第１層の配線層より下層を示した平面図である。Ｂ図１のメモリセルの上面図である。図１の記憶素子の概略構成図（断面図）である。トランスファゲートの構成を示す回路図である。図４の回路において、トランジスタのゲート幅を変化させて、それぞれの電流極性における飽和電流量を測定した結果を示す図である。Ａ比較例のメモリデバイスのメモリセルの第１層の配線層より下層を示した平面図である。Ｂ比較例のメモリデバイスのメモリセルの上面図である。スピントランスファを利用して情報の記録を行う記憶素子の、一般的な構成の概略断面図である。スピントランスファを利用して情報の記録を行う記憶素子において、書き込み動作及び読み出し動作におけるそれぞれの動作電流の相互関係を、模式的に示す図である。外部磁界が書き込み電流に与える影響を示す図である。

符号の説明

１下地層、２記憶層、３非磁性層、４磁化固定層、５反強磁性層、６キャップ層、１０記憶素子、１２ドレイン領域、１３ソース領域、１４ゲート電極、１９ＮＮＭＯＳトランジスタ、１９ＰＰＭＯＳトランジスタ、ＷＬワード線、ＢＬビット線、ＳＬセンス線

Claims

情報を磁性体の磁化状態により保持する記憶層を有し、
前記記憶層に対して、中間層を介して磁化固定層が設けられ、
積層方向に電流を流すことにより、前記記憶層の磁化の向きが変化して、前記記憶層に対して情報の記録が行われる記憶素子と、
選択トランジスタとを備えて各メモリセルが構成され、
記録のためにより多くの電流を必要とする極性と、前記選択トランジスタにより多くの飽和電流を流すことのできる極性とを一致させている
ことを特徴とするメモリ。