JP2006155119A - Lsi物理設計方法、プログラム及び装置 - Google Patents
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Abstract
【解決手段】フロアプラン処理部28は、チップ38内に非矩形領域を含む複数の回路ブロック40,42を配置するフロアプランを作成する。配置処理部30はフロアプランに適合するようにチップ38内に非矩形領域をもつ複数の非矩形回路ブロックの各々を複数の矩形形状に分割して配置する。配線処理部32は複数の回路ブロックを相互に配線する。非矩形領域は、複数の分割矩形領域40−1,40−2の集合体で構成され、複数の矩形領域の対角頂点a1,a2及びb1,b2を示す2次元座標値の集合を示すデータ構造を有する。回路ブロックに配置するセルについても非矩形領域を導入する。
【選択図】 図1
Description
チップ38内に非矩形領域の回路ブロック(非矩形回路ブロック40,42)を含む複数の回路ブロックを配置するフロアプランを作成するフロアプラン処理ステップと、
フロアプランに適合するようにチップ内に非矩形領域の回路ブロック、例えば非矩形回路ブロック40を複数の分割矩形領域40−1,40−2に分割して配置する配置ステップと、
非矩形領域の回路ブロックを含む複数の回路ブロックを相互に配線する配線ステップと、
を備えたことを特徴とする。
チップ内に非矩形領域の回路ブロックを含む複数の回路ブロックを配置するフロアプランを作成するフロアプラン処理ステップと、
フロアプランに適合するようにチップ内に非矩形領域の回路ブロックを複数の矩形領域に分割して配置する配置ステップと、
非矩形領域をもつ回路ブロックを含む複数の回路ブロックを相互に配線する配線ステップと、
を実行させることを特徴とする。
チップ38内に非矩形領域の回路ブロックを含む複数の回路ブロックを配置するフロアプランを作成するフロアプラン処理部28と、
フロアプランに適合するようにチップ38内に非矩形領域をもつ回路ブロックを複数の矩形領域に分割して配置する配置処理部30と、
非矩形領域をもつ回路ブロックを含む複数の回路ブロックを相互に配線する配線処理部32と、
を備えたことを特徴とする。
非矩形領域{A(a1,a2),B(b1,b2)}
で表現することができる。
(1)セルがいずれかの分割矩形領域に含まれていれば、非矩形回路ブロックに含まれている。
(2)セルが複数の分割矩形領域に含まれていれば、非矩形回路ブロックに含まれている。
(3)セルがどの分割矩形領域にも含まれていない場合には、非矩形回路ブロックに含まれていない。
(4)セルの一部が1または複数のいずれかの分割矩形領域に含まれている場合は、非矩形回路ブロックに含まれていない。
(付記1)
チップ内に非矩形領域の回路ブロックを含む複数の回路ブロックを配置するフロアプランを作成するフロアプラン処理ステップと、
前記フロアプランに適合するように前記チップ内に前記非矩形領域の回路ブロックを複数の矩形領域に分割して配置する配置ステップと、
前記非矩形領域の回路ブロックを含む複数の回路ブロックを相互に配線する配線ステップと、
を備えたことを特徴とするLSI物理設計方法。(1)
付記1記載のLSI物理設計方法に於いて、前記非矩形領域は、複数の分割矩形領域の集合体で構成され、前記複数の分割矩形領域の対角頂点を示す2次元座標値の集合を示すデータ構造を有することを特徴とするLSI物理設計方法。
付記1記載のLSI物理設計方法に於いて、前記フロアプラン処理ステップは、前記チップ内に矩形領域をもつ回路ブロックを複数配置した後に、空き領域ををもつ隣接した一対の回路ブロックを検索し、一方の回路ブロックの向い合う辺の1部から自己の矩形空き領域を削除すると共に他方の回路ブロックの向い合う辺の残り部分から自己の矩形空き領域を削除して凹凸嵌合形状を持つ一対の非矩形領域を形成することを特徴とするLSI物理設計方法。
付記1記載のLSI物理設計方法に於いて、前記フロアプラン処理ステップは、前記チップ内に矩形領域をもつ回路ブロックを複数配置した後に、混雑領域と空き領域をもつ隣接した一対の回路ブロックを検索し、混雑領域をもつ回路ブロックの向い合う辺の1部に矩形領域を付加すると共に空き領域を持つ回路ブロックの向い合う辺の部分から前記付加した矩形領域に相当する形状を削除して凹凸嵌合形状を持つ一対の非矩形領域を形成することを特徴とするLSI物理設計方法。
付記1記載のLSI物理設計方法に於いて、前記配置ステップは、前記非矩形領域を複数の分割矩形領域の集合体として扱い、前記複数の分割矩形領域の少なくとも1つが他の非矩形領域の分割矩形領域に重なっていた場合に、前記2つの非矩形領域が重なっていると判定して再配置により重なりを解消することを特徴とするLSI物理設計方法。(2)
付記1記載のLSI物理設計方法に於いて、更に、前記非矩形領域をもつ回路ブロック内にセルを配置するセル配置ステップを備え、
前記セル配置ステップは、
配置されたセルが1又は複数の分割矩形領域に含まれている場合は前記非矩形領域に含まれていると判定し、
配置されたセルが複数の分割矩形領域のいずれにも含まれていない場合又は前記セルの一部が前記分割矩形領域に含まれている場合、前記セルは前記非矩形領域に含まれていないと判定することを特徴とするLSI物理設計方法。(3)
付記1記載のLSI物理設計方法に於いて、前記配置ステップは、更に、非矩形領域のセルを前記回路ブロック内に配置することを特徴とするLSI物理設計方法。
コンピュータに、
チップ内に非矩形領域の回路ブロックを含む複数の回路ブロックを配置するフロアプランを作成するフロアプラン処理ステップと、
前記フロアプランに適合するように前記チップ内に前記非矩形領域の回路ブロックを複数の矩形領域に分割して配置する配置ステップと、
前記非矩形領域の回路ブロックを含む複数の回路ブロックを相互に配線する配線ステップと、
を実行させることを特徴とするLSI物理設計プログラム。(4)
付記8記載のLSI物理設計プログラムに於いて、前記非矩形領域は、複数の分割矩形領域の集合体で構成され、前記複数の分割矩形領域の対角頂点を示す2次元座標値の集合を示すデータ構造を有することを特徴とするLSI物理設計プログラム。
付記8記載のLSI物理設計プログラムに於いて、前記フロアプラン処理ステップは、前記チップ内に矩形領域の回路ブロックを複数配置した後に、空き領域をもつ隣接した一対の回路ブロックを検索し、一方の回路ブロックの向い合う辺の1部から自己の矩形空き領域を削除すると共に他方の回路ブロックの向い合う辺の残り部分から自己の矩形空き領域を削除して凹凸嵌合形状を持つ一対の非矩形領域を形成することを特徴とするLSI物理設計プログラム。
付記8記載のLSI物理設計プログラムに於いて、前記フロアプラン処理ステップは、前記チップ内に矩形領域をもつ回路ブロックを複数配置した後に、混雑領域と空き領域をもつ隣接した一対の回路ブロックを検索し、混雑領域をもつ回路ブロックの向い合う辺の1部に矩形領域を付加すると共に空き領域を持つ回路ブロックの向い合う辺の部分から前記付加した矩形領域に相当する形状を削除して凹凸嵌合形状を持つ一対の非矩形領域を形成することを特徴とするLSI物理設計プログラム。
付記8記載のLSI物理設計プログラムに於いて、前記配置ステップは、前記非矩形領域を複数の分割矩形領域の集合体として扱い、前記複数の分割矩形領域の少なくとも1つが他の非矩形領域の分割矩形領域に重なっていた場合に、前記2つの非矩形領域が重なっていると判定して再配置により重なりを解消することを特徴とするLSI物理設計プログラム。
付記8記載のLSI物理設計プログラムに於いて、更に、前記非矩形領域をもつ回路ブロック内にセルを配置するセル配置ステップを備え、
前記セル配置ステップは、
配置されたセルが1又は複数の分割矩形領域に含まれている場合は前記非矩形領域に含まれていると判定し、
配置されたセルが複数の分割矩形領域のいずれにも含まれていない場合又は前記セルの一部が前記分割矩形領域に含まれている場合、前記セルは前記非矩形領域に含まれていないと判定することを特徴とするLSI物理設計プログラム。
付記8記載のLSI物理設計プログラムに於いて、前記配置ステップは、更に、非矩形領域をもつセルを前記回路ブロック内に配置することを特徴とするLSI物理設計プログラム。
チップ内に非矩形領域の回路ブロックを含む複数の回路ブロックを配置するフロアプランを作成するフロアプラン処理部と、
前記フロアプランに適合するように前記チップ内に前記非矩形領域の回路ブロックを複数の矩形領域に分割して配置する配置処理部と、
前記非矩形領域をもつ回路ブロックを含む複数の回路ブロックを相互に配線する配線処理部と、
を実行させることを特徴とするLSI物理設計装置。(5)
付記15記載のLSI物理設計装置に於いて、前記非矩形領域は、複数の分割矩形領域の集合体で構成され、前記複数の分割矩形領域の対角頂点を示す2次元座標値の集合を示すデータ構造を有することを特徴とするLSI物理設計装置。
付記15記載のLSI物理設計装置に於いて、前記フロアプラン処理部は、前記チップ内に矩形領域の回路ブロックを複数配置した後に、空き領域をもつ隣接した一対の回路ブロックを検索し、一方の回路ブロックの向い合う辺の1部から自己の矩形空き領域を削除すると共に他方の回路ブロックの向い合う辺の残り部分から自己の矩形空き領域を削除して凹凸嵌合形状を持つ一対の非矩形領域を形成することを特徴とするLSI物理設計装置。
付記15記載のLSI物理設計装置に於いて、前記フロアプラン処理部は、前記チップ内に矩形領域の回路ブロックを複数配置した後に、混雑領域と空き領域をもつ隣接した一対の回路ブロックを検索し、混雑領域をもつ回路ブロックの向い合う辺の1部に矩形領域を付加すると共に空き領域を持つ回路ブロックの向い合う辺の部分から前記付加した矩形領域に相当する形状を削除して凹凸嵌合形状を持つ一対の非矩形領域を形成することを特徴とするLSI物理設計装置。
付記15記載のLSI物理設計装置に於いて、前記配置処理部は、前記非矩形領域を複数の分割矩形領域の集合体として扱い、前記複数の分割矩形領域の少なくとも1つが他の非矩形領域の分割矩形領域に重なっていた場合に、前記2つの非矩形領域が重なっていると判定して再配置により重なりを解消することを特徴とするLSI物理設計装置。
付記15記載のLSI物理設計装置に於いて、更に、前記非矩形領域をもつ回路ブロック内にセルを配置するセル配置処理部を備え、
前記セル配置処理部は、
配置されたセルが1又は複数の分割矩形領域に含まれている場合は前記非矩形領域に含まれていると判定し、
配置されたセルが複数の分割矩形領域のいずれにも含まれていない場合又は前記セルの一部が前記分割矩形領域に含まれている場合、前記セルは前記非矩形領域に含まれていないと判定することを特徴とするLSI物理設計装置。
付記15記載のLSI物理設計装置に於いて、前記配置処理部は、更に、非矩形領域をもつセルを前記回路ブロック内に配置することを特徴とするLSI物理設計装置。
12:機能設計部
14:論理設計部
16:回路設計部
18:レイアウト設計部
20:設計検証部
22:LSI製造部
24:LSI物理設計装置
26:ネットリスト
28:フロアプラン処理部
30:配置処理部
32:配線処理部
34:階層設計制御部
35−1〜35−4:外部ピン
36:マスクパターンデータ
38:チップ
40−1,40−2,90−1〜90−3,92−1〜92−3,95−1〜95−3:分割矩形領域
40,42,44,90,92,94,580,600,620,640:非矩形回路ブロック
44:配線領域
45:端子
47:データ構造
46,48,58,60,62,64:矩形回路ブロック
50,52:デッドスペース
54,56,80,84,88:削除矩形領域
55,96〜98:セル
66,68,70:混雑エリア
72,74,76:空きエリア
78,82,86:矩形拡張領域
Claims (5)
- チップ内に非矩形領域の回路ブロックを含む複数の回路ブロックを配置するフロアプランを作成するフロアプラン処理ステップと、
前記フロアプランに適合するように前記チップ内に前記非矩形領域の回路ブロックを複数の矩形領域に分割して配置する配置ステップと、
前記非矩形領域の回路ブロックを含む複数の回路ブロックを相互に配線する配線ステップと、
を備えたことを特徴とするLSI物理設計方法。
- 請求項1記載のLSI物理設計方法に於いて、前記配置ステップは、前記非矩形領域を複数の分割矩形領域の集合体として扱い、前記複数の分割矩形領域の少なくとも1つが他の非矩形領域の分割矩形領域に重なっていた場合に、前記2つの非矩形領域が重なっていると判定して再配置により重なりを解消することを特徴とするLSI物理設計方法。
- 請求項1記載のLSI物理設計方法に於いて、更に、前記非矩形領域をもつ回路ブロック内にセルを配置するセル配置ステップを備え、
前記セル配置ステップは、
配置されたセルが1又は複数の分割矩形領域に含まれている場合は前記非矩形領域に含まれていると判定し、
配置されたセルが複数の分割矩形領域のいずれにも含まれていない場合又は前記セルの一部が前記分割矩形領域に含まれている場合、前記セルは前記非矩形領域に含まれていないと判定することを特徴とするLSI物理設計方法。
- コンピュータに、
チップ内に非矩形領域の回路ブロックを含む複数の回路ブロックを配置するフロアプランを作成するフロアプラン処理ステップと、
前記フロアプランに適合するように前記チップ内に前記非矩形領域の回路ブロックを複数の矩形領域に分割して配置する配置ステップと、
前記非矩形領域の回路ブロックを含む複数の回路ブロックを相互に配線する配線ステップと、
を実行させることを特徴とするLSI物理設計プログラム。
- チップ内に非矩形領域の回路ブロックを含む複数の回路ブロックを配置するフロアプランを作成するフロアプラン処理部と、
前記フロアプランに適合するように前記チップ内に前記非矩形領域の回路ブロックを複数の矩形領域に分割して配置する配置処理部と、
前記非矩形領域をもつ回路ブロックを含む複数の回路ブロックを相互に配線する配線処理部と、
を備えたことを特徴とするLSI物理設計装置。
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