JP2006145959A - アクティブマトリックスｔｆｔアレイの測定方法 - Google Patents

Abstract

【課題】ＴＦＴアレイの保持容量の保持特性試験において高精度な測定方法を提供する。
【解決手段】保持容量を備えた複数の画素回路を含むアクティブマトリクスのＴＦＴアレイの保持特性測定方法であって、前記複数の画素回路には少なくとも第１と第２の画素回路を備え、第１の画素回路の保持容量に充電し、次に第２の画素回路の保持容量に充電し、浮遊容量による影響解消操作を行い、充電後所定の保持時間経過した前記第１と第２の画素回路の保持容量の電荷を測定するステップを含むことを特徴とする測定方法。
【選択図】図１

Description

本発明は、アクティブマトリックス表示パネルのＴＦＴ（薄膜トランジスタ）アレイの保持特性の測定方法に関する。

液晶あるいはエレクトロルミネッセンス（以後ＥＬと記す。例えば有機ＥＬ等のＥＬ素子が知られている）によるアクティブマトリクス表示パネルの試験においては、各画素回路がマトリクス状にパネル上に形成されたＴＦＴアレイについて、アレイテストと呼ばれる各画素毎の回路試験をする。このアレイテストに使われるＴＦＴアレイには、本明細書においては、液晶またはＥＬなどを形成する前の状態であってもよいし、それらを形成された後の状態のものも含むものとする。一般的には、高価な画素形成前に不良品を除去することが、製造コスト低減のために望ましい。

これらの表示パネルのＴＦＴアレイの各画素回路は、おおむね、画素を選択する画素選択トランジスタと、画素に供給する電圧を蓄積する保持容量、および、供給電圧に応じて画素を駆動する画素駆動部で構成される。

アレイテストの試験の一つに、この保持容量の保持特性を調べる試験がある。これは、保持容量に所定の電荷を書き込み、所定の保持時間（一般的に、フレーム時間の１６．７ｍｓであることが多い）経過後、残っている電荷を読み出す試験である。特許文献１の図１３、図１４、段落４９〜５５には、アクティブマトリクス液晶に関して、液晶のＴＦＴアレイについての保持特性試験における、測定時間短縮のアルゴリズムが示されている。

他方、近年のアクティブマトリクスの液晶については、非特許文献１に記載されているように、ＴＦＴアレイの水平あるいは垂直シフトレジスタに双方向のシフト方向に対応したシフトレジスタを設けたものがある。

特願平７−５４０８号公報、図１３、図１４、段落４９〜５５ ソニー、ＬＣＸ０２８ＢＭＴ（４．６ｃｍ（１．８−ｉｎｃｈ）Ｂｌａｃｋ−ａｎｄ−Ｗｈｉｔｅ ＬＣＤ Ｐａｎｅｌ） Ｄａｔａ Ｓｈｅｅｔ

特許文献１の図１３に開示されている試験方法を元に、画素選択用シフトレジスタへの制御線を備えたアクティブマトリクス表示パネルのＴＦＴアレイに対して、本発明者が想定する保持容量の測定方法を考察すると、以下のようになる。
なお、ここでは、特許文献１と同様に、保持容量への書き込み時間Ｔｗと読み出し時間Ｔｒは共に等しくτであるとして考察する。

図１０に本発明者の想定する一般的な試験装置１３００のブロック図として示すように、ＴＦＴアレイ１３０２にはデータ線を選択するＨシフトレジスタ（水平方向シフトレジスタ）１３４０とゲート線を選択するＶシフトレジスタ（垂直方向シフトレジスタ）１３４２が備えられ、これらにより、画素（代表的に１３５６、１３５８、１３６０として示す）が選択され、試験される。両シフトレジスタには、クロック端子（ＣＬＫ＿Ｈ １３２８、ＣＬＫ＿Ｖ １３４８）とパルス入力端子（Ｓｔａｒｔ＿Ｈ １３３０、Ｓｔａｒｔ＿Ｖ １３４６）が設けられていて、これらによりシフト操作を行う。Ｖシフトレジスタには、イネーブル端子（ＥＮＢ＿Ｖ）が接続されている。Ｈシフトレジスタには、電源端子１３２４に電荷計Ｑ １３１０と可変電圧源１３２２が直列に接続されている。

ところで、当業者には容易に理解できるように、特許文献１の図１３による測定方法では、まとめて書き込みと読み出しを行う画素に対する保持時間Ｔｈをどの画素に対しても等しくする必要があるため、ＴｗとＴｒは等しくすることが必要である。

次に、本発明者の想定する図１０に示す試験装置による測定方法を、図１１のタイミングチャートを用いて説明する。なお、この試験方法では、全画素を複数の画素グループに分割し、各画素グループごとに試験をする手順となる。ここでは、ｊ番目の画素グループに着目して説明する。１番目の画素Ｐ_ｊ，１の保持容量に対して、時刻ｔ_１０から書き込み時間Ｗ（すなわち特許文献１の図１３のＴｗ）をかけて書き込みすなわち充電した後、保持時間Ｈ（すなわち特許文献１の図１３のＴｈ）経過後の時刻ｔ_１３から読み出し時間Ｒをかけて電荷の読み出しすなわち測定をする。ここで、Ａ_１は、各画素の保持時間Ｈを確保する為に、書き込み時間Ｗと読み出し時間Ｒとの差による書き込み時の待ち時間である。

図１１に示した方法では、各画素グループの画素の数Ｎは、保持時間Ｈと読み出し時間Ｒの関係から、最大Ｎ＝Ｈ／Ｒ個となる。また画素グループの数は全部でＭ個とする。
なお、今後、本明細書中ではｊ番目の画素グループのｉ番目の画素をＰ_ｉ，ｊと表すとする。画素グループとは、１グループとしてまとめて測定される画素を示す。
なお図１１においてＡ_３とは、保持時間Ｈと読み出し時間Ｒとの関係で端数となった待ち時間である。

これを図１０に当てはめると、データ線Ｄｍを書き込み電圧Ｖｗに設定して、画素１３５６、１３５８、１３６０・・・と、上から下へＮ個の書き込みを行い、次に、データ線Ｄｍを読み出し電圧Ｖｒに設定して、画素１３５６、１３５８、１３６０・・・と、保持時間Ｈが経過した画素を上から下へ読み出して、保持測定を検査するという行程をとる。
ここで、ＴＦＴアレイに内蔵される回路のため、さまざまな浮遊容量が存在することが懸念される。特にデータ線とその他の各種信号線との間に存在する浮遊容量については、Ｎ個分の書き込みを終わった時点でこれらの浮遊容量に蓄積された電荷が、その次の読み出し動作の最初の画素の測定の際に測定値に誤差となって影響を与えることが懸念される。

そこで、本発明で解決しようとする課題は、ＴＦＴアレイの保持容量の保持特性試験において、書き込み時の浮遊容量への電荷の蓄積によって読み出し時の測定値に及ぶ影響を低減する試験方法を提供することである。

また、本発明で解決しようとする別の課題は、書き込み時に浮遊容量へ蓄積される電荷の影響を読み出し測定をする前に解消する影響解消操作を行うことで、読み出し時の測定値への影響を低減する試験方法を提供することである。従来のＴＦＴアレイの保持容量の保持特性試験を大幅に変更しないで、読み出し時の測定を高精度に行う試験方法を提供することである。

また、本発明で解決しようとする別の課題は、従来のＴＦＴアレイの保持容量の保持特性試験を大幅に変更しないで、読み出し時の測定を高精度に行う試験方法を提供することである。

本発明の上記の目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明による保持容量を備えた複数の画素回路を含むアクティブマトリクスのＴＦＴアレイの保持特性測定方法の第１の態様は、この複数の画素回路の各々は、保持容量と、保持容量にデータ線を接続するためのスイッチング用トランジスタと、スイッチング用トランジスタのスイッチング動作を制御するゲート線を備え、これら複数の画素回路には少なくとも第１と第２の画素回路を備え、この測定方法は、第１の画素回路の保持容量に充電し、次に第２の画素回路の保持容量に充電し、影響解消操作を行い、充電後所定の保持時間経過した第１と第２の画素回路の保持容量の電荷を測定するステップを含む。

本発明による測定方法は、さらに、複数の画素回路は第３の画素回路を含み、影響解消操作は、第３の画素回路のデータ線とゲート線を選択するステップを含む態様と、影響解消操作は、さらに第３の画素回路の保持容量の電荷を測定するステップを含む態様と、記影響解消操作は、複数の画素回路に接続されたゲート線が接続されたシフトレジスタを操作して、イネーブル端子に論理オンを与えながらも、どのゲート線も選択されないようにする態様を含む。
本発明による測定方法は、さらに、第１および第２の画素が第１のデータ線に接続された態様と、第１のデータ線には、さらに第３の画素も接続された態様と、第２および第３の画素は、第１の画素に互いに隣接していることを特徴とする態様を含む。

本発明による保持容量を備えた複数の画素回路を含むアクティブマトリクスのＴＦＴアレイの保持特性測定方法のさらに別の態様は、複数の画素回路の各々は、保持容量と、保持容量にデータ線を接続するためのスイッチング用トランジスタと、スイッチング用トランジスタのスイッチング動作を制御するゲート線を備え、複数の画素回路は少なくとも第１と第２の画素回路を含む第１の画素グループと、第１の画素グループに含まれない第３の画素回路を備え、さらにこの測定方法は、第１の画素グループに含まれる各画素回路の保持容量に順次充電し、第３の画素回路に対して影響解消操作を行い、記第１の画素グループに含まれる各画素回路の保持容量の電荷を順次測定するステップを含み、さらに、第１の画素グループに含まれる全ての画素回路と第３の画素回路とは、第１のデータ線に接続された態様を含む。

本発明を用いることにより、アクティブマトリクス表示パネルのＴＦＴアレイにおいて、書き込み時に浮遊容量に対して蓄積される電荷が読み出しによって測定値に及ぼす影響を、短時間で簡単に排除することができる。

本発明を実施するための最良の形態を、以下に図１ないし図８を使って説明する。

図１に本発明によるＴＦＴアレイの測定装置１００のブロック図を示す。
なお、以下の説明では、ＴＦＴアレイの各画素回路を単に「画素」と呼ぶことにする。

ＴＦＴアレイ１０２は、複数の画素（代表的に、その一部に１５６、１５８、１６０の参照番号を付してある）を備え、Ｖシフトレジスタ１４２によりゲート線１５２を、またＨシフトレジスタ１４０によりデータ線１５４を選択することで、特定の画素にデータ線で規定される電圧を書き込む。Ｈシフトレジスタ１４０及びＶシフトレジスタ１４２には、クロック信号端子としてＣＬＫ＿Ｈ（１２８）、ＣＬＫ＿Ｖ（１４８）、パルス入力端子Ｓｔａｒｔ＿Ｈ（１３０）、Ｓｔａｒｔ＿Ｖ（１４６）、シフト方向端子Ｄｉｒ＿Ｈ（１２６）、Ｄｉｒ＿Ｖ（１５０）、イネーブル端子ＥＮＢ＿Ｖ（１４９）がそれぞれ備えられている。

Ｈシフトレジスタ１４０は、パルス入力端子Ｓｔａｒｔ＿Ｈ（１３０）に与えられた論理ハイ信号を、クロック端子ＣＬＫ＿Ｈ（１２８）に与えられたクロック信号の数ほど、Ｄｉｒ＿Ｈ端子１２６で指定された方向にシフト動作し、Ｄａｔａ端子１２４に与えられた信号を、データ線１５４の内、所望のデータ線に出力させる。ここで、選択されなかったデータ線は、一般に、開放状態、あるいは他電位に短絡された状態となる。
なお、Ｈシフトレジスタには、イネーブル端子を備えたものもあり、その場合には、イネーブル端子が論理ハイになっているときだけ、Ｄａｔａ端子１２４に与えられた信号が、所望のデータ線に出力される。

次に、Ｖシフトレジスタ１４２は、パルス入力端子Ｓｔａｒｔ＿Ｖ（１４６）に与えられた論理ハイ信号を、クロック端子ＣＬＫ＿Ｖ（１４８）に与えられたクロック信号の数ほど、Ｄｉｒ＿Ｖ端子１５０で指定された方向にシフト動作し、イネーブル端子ＥＮＢ＿Ｖ（１４９）に論理ハイ信号が与えられているときだけ、ゲート線１５２の内、所望のゲート線にオン電圧Ｖｏｎを出力させる。

一方、選択されなかったシフトレジスタにつながるゲート線にはオフ電圧Ｖｏｆｆが出力される。

なお、Ｖシフトレジスタには、イネーブル端子ＥＮＢ＿Ｖ（１４９）を備えないものもあり、その場合には、シフトレジスタを選択するだけで所望のゲート線にオン電圧Ｖｏｎが出力される。

Ｈシフトレジスタ１４０の電源端子１２４には、選択したデータ線に電圧を印加する為の可変電圧源１２２と、データ線を通して移動した電荷量を測定する電荷計１１０が直列に接続されている。

ＴＦＴアレイ１０２の各画素は、例えば画素１５８に示されているように、それぞれ所定のゲート線（画素１５８の場合Ｇ_ｎ）と線１６２により接続され、同様に所定のデータ線（画素１５８の場合Ｄ_ｍ）と線１６４により接続されている。

なお、特に断らない限り、本明細書中では、画素あるいは保持容量へ「書き込む」とは、その画素の保持容量に「充電する」ことを指し、画素あるいは保持容量から「読み出す」とは、その画素の保持容量から「電荷を放電させ、その電荷量を測定する」ことを指すものとする。

本発明による試験に用いられるＴＦＴアレイ１０２は、液晶またはＥＬ用の表示パネルであって、液晶やＥＬの形成前の表示パネルについて適用することができる。また、液晶またはＥＬが形成された後の表示パネルについても、本発明を適用することができる。
各画素の構造は、液晶あるいはＥＬのどちらの表示素子であっても図２（Ａ）に示すように、ゲート線Ｇ_ｎ（１５２）とデータ線Ｄ_ｍ（１５４）に、それぞれゲートとソースが接続された画素選択トランジスタＱ１（１８２）と、そのドレイン端子につながれて、コモン電源Ｖ１（１８８）との間でトランジスタＱ１の出力電圧を保存する保持容量Ｃ１（１８４）と、同じくそのドレインにつながれた画素駆動回路１８６を備える。

液晶の表示パネルの場合は、図２（Ｂ）に示すように、画素駆動回路には液晶を形成するためのＩＴＯ電極用端子１９０が存在するだけである。

ＥＬ用の表示パネルの場合は、図２（Ｃ）に示すように、画素駆動回路１８６には、電流駆動用トランジスタＱ２（１９２）と、ＩＴＯ電極用端子１９４と、ＥＬ駆動用電源Ｖ２（１９６）を備える。ＩＴＯ電極用端子１９４上にはＥＬを形成して、その先に何らかの信号線に接続することができる。なお、ＩＴＯ電極用端子１９４上にはＥＬが形成されていても、いなくても、保持容量の特性の測定には支障はないことに注意されたい。

次に図３を用いて、本発明の測定アルゴリズムの説明をする。なお、本明細書では、ｊ番目の画素グループのｉ番目の画素をＰ_ｊ，ｉと表現し、その画素のゲート線をＧ_ｊ，ｉ、その画素のデータ線をＤ_ｊ，ｉと表記する。なお、画素グループの画素の数ＳはＳ＝Ｎ−１個とし、Ｎは、Ｎ＝Ｈ／Ｒで決定される。また全画素グループの数はＴとする。

まず、本発明におけるｊ番目の画素グループの１番目の画素Ｐ_ｊ，１の保持容量について着目し、時刻ｔ_０に書き込みを開始する。次に、書き込み時間Ｗ経過後の時刻ｔ_１に書き込み時間と読み出し時間の差分の待ち時間Ａ_１待つ。次に、時刻ｔ_２にｊ番目の画素グループの２番目の画素Ｐ_ｊ，２について書き込みを開始し、その後、待ち時間Ａ_１待つ。このように、Ｓ−１個すなわちＮ−２個の画素に対して書き込みを行い、待ち時間Ａ_１を待つ。次に、Ｓ個目すなわちＮ−１個目の画素に対して書き込みを行い、時刻ｔ_３から、待ち時間Ａ_２を待つ。待ち時間Ａ_２は、ダミー読み出しにかかる時間Ｒ_ｘとの関係で、画素Ｐ_ｊ，１の保持容量が保持期間Ｈを保てるよう決定される。

次に、一連の書き込みシーケンスの最後に、浮遊容量に蓄積された影響の全部または一部を取り除くための影響解消操作として、ダミーの読み出しＲ_ｘを時刻ｔ_４から行う。このダミーの読み出しは、ｊ番目の画素グループ以外の画素に対して行われ、好ましくは、ｊ番目の画素グループの１番目の画素とデータ線が同じで、すぐ隣（この例では画素Ｐ_ｊ，１の上に位置する画素）の画素が望ましい。この影響解消操作、すなわち、ダミーの読み出しでは、実際に画素の読み出し操作をして、画素の保持容量から放電される電荷を電荷計で測定しても良いし、単に画素につながるデータ線に読み出し電圧Ｖｒを与え、その画素のつながるゲート線にオン電圧を設定するだけで、電荷計での測定は行わなくても良い。後者の場合、例えば電荷計に備えられたリセット回路を閉成するなどの周知の方法で、データ線に流れ出た電荷の移動は、電荷計をバイパスして、電荷計への影響を回避することができれる。

次に、ダミーの読み出し時間Ｒｘが経過した時刻ｔ_５から、ｊ番目の画素グループの１番目の画素Ｐ_ｊ，１の読み出しを開始し、その後、順次、Ｓ番目の画素まで読み出しを行い、時刻ｔ_７となる。

このようにすれば、Ｓ個の画素に対して書き込みを行って浮遊容量に電荷が蓄積されたとしても、Ｓ個の画素に対して読み出しを行う直前に、この影響を解消する操作としてダミーの読み出し操作をするので、浮遊容量に蓄積された電荷による測定値への影響を減少させることができる。ここで、ダミーの読み出しをする画素は、Ｓ個の読み出し画素の最初の一つと同じデータ線につながり、もっとも近い位置にある物が望ましい。このようにダミーの読み出しをする画素を決定すれば、ダミーの読み出しの後で、Ｖシフトレジスタを操作したとしても、その操作は最も短い移動で済むので、この操作によって新たに浮遊容量に電荷が蓄積されるとしても、極めて少なくて済むことにも注意されたい。

なお、各画素間のゲート線の選択にはＶシフトレジスタを使うため、実際はＳ個の画素への書き込みまたは読み出しの間は、特定の方向に移動を続けるようにＤｉｒ＿Ｖ １５０が指定される。その後、Ｓ個のある画素に書き込みを終了したら、ダミーの読み出しを行う画素の位置への最適な移動方向をＤｉｒ＿Ｖ １５０で指定し、目的とする画素への移動に必要なクロック分シフト動作をするよう、試験装置が制御（図１には図示されてない）する。従って、このシフト動作の時間マージンを考慮した測定タイミング設計が必要となる。しかし、シフトレジスタの動作クロックは書き込み時間、読み出し時間に比べて十分に短いので、ダミー読み出しの画素への移動に対応するように、試験プログラムを適応させるのは容易である。

次に図４を用いて、より具体的に図３で紹介したアルゴリズムを説明する。図４は、ｊ番目の画素グループにおける試験開始（ノードＳ）から試験終了（ノードＥ）までの、書き込み時間／読み出し時間／待ち時間の関係を模式的に示したものであり、横軸の長さは時間の長さに比例する。ノードＳからノード１までの間は、第ｊ番目の画素グループの１番目からＳ番目までの画素に対して書き込みを行う期間を示し、各書き込み期間Ｗ_ｊ，１〜Ｗ_ｊ，Ｓ（４０１、４０４、４０８、４１２、４１６）の後には、待ち時間Ａ_１（４０２、４０６、４１０、４１４、４１５）あるいは待ち時間Ａ_２（４１８）が設けられ、その後、ダミーの読み出し時間Ｒ_ｘ４２０が挿入されてノード１に達する。

次に、ノード１からノードＥの間は、事前に保持容量に充電されて、保持時間Ｈが経過した各画素の読み出しを行う期間である。すなわち、事前に書き込みが行われ、保持時間Ｈが経過した、ｊ番目の画素グループの１番目からＮ−１番目の画素の読み出しＲ_{ｊ−１，１}（４２０）、Ｒ_{ｊ−１，２}（４２４）、Ｒ_{ｊ−１，３}（４２４）、Ｒ_{ｊ−１，４}（４２４）、Ｒ_{ｊ−１，Ｓ}（４２４）を行いノードＥに達する。以上のノードＳからノードＥまでの行程を、すべての画素グループについて繰り返して試験を終了する。なお、最後の画素グループの画素数は、表示パネルの画素数との関係でＳ個に満たない場合も考えられ、その場合には、適宜上記のアルゴリズムを修正して対応することができる。

また、最後の画素グループでなくても、画素グループ内の画素がＴＦＴアレイの端部にかかる場合は、共通のデータ線を使うために画素数をＳ個未満とすることもできる。その場合、保持時間Ｈを確保するために、適宜書き込みあるいは読み出しサイクルを、待ち時間に置き換えて変更するなど、適宜修正を加えることもできる。

次に図５ないし図７のフローチャートを用いて、図３および図４に示したアルゴリズムをさらに詳細に説明する。図５において、ステップ６１０でプログラムを開始すると、ステップ６１２で画素グループ番号を示す変数ｊを１に初期化する。次にステップ６１３で、このｊ番目の画素グループにつながるデータ線（以下、データ線は各画素グループごとに１つしか使用しないとして、代表してＤ_ｊ，０と表記する）が、既にＨシフトレジスタで選択されている場合に繰り返して選択する時間を節約するために、既に選択されているデータ線がＤ_ｊ，０と同じか判定し、Ｎｏならば、ステップ６１４でＨシフトレジスタ１４０にデータ線Ｄ_ｊ，０を選択して、ステップ６１６に進む。これにより、データ線Ｄ_ｊ，０にＨシフトレジスタ１４０を介して電荷計１１０と可変電圧源１２２が接続される。ステップ６１３の判定がＹｅｓの場合は、ステップ６１４をスキップしてステップ６１６に進む。

ステップ６１６で画素グループ内の画素番号を示す変数ｉを１に初期化する。次にステップ６１７で可変電圧源１２２の出力を書き込み電圧Ｖｗとし、データ線Ｄ_ｊ，０に書き込み電圧Ｖｗを出力させる。次にステップ６１８でｉ番目の画素Ｐ_ｊ，ｉの保持容量に対して充電、すなわち書き込みを行い、ステップ６２０で必要な待ち時間Ａ_１またはＡ_２を待つ。次に、ステップ６２２でＳ個の画素について充電したかを判定し、Ｎｏなら、ステップ６２４で変数ｉをインクリメントしてステップ６１８に戻る。ステップ６２２の判定がＹｅｓなら、ステップ６２５で、可変電圧源１２２の出力を読み出し電圧Ｖｒとし、データ線Ｄ_ｊ，０に読み出し電圧Ｖｒを出力させる。次に、ステップ６２６で、ダミーの読み出しを行うために、Ｖシフトレジスタ１４２でダミーの読み出しに割り当てられた画素のゲート線Ｇ_ｘを選択し、ダミーの読み出しを行う。

次にステップ６２８で、変数ｉを１に初期化し、ステップ６３０でｉ番目の画素Ｐ_ｊ，ｉの保持容量に対して測定、すなわち読み出しを行い、ステップ６３２でＳ個全部の画素について読み出しが完了したか判定し、Ｎｏならステップ６３４で変数ｉをインクリメントしてステップ６３０に戻り、Ｙｅｓならステップ６３８で全部のＴ画素グループに対して終了したか判定し、Ｎｏならステップ６４０で変数ｊをインクリメントしてステップ６１４に戻り、Ｙｅｓならステップ６４２でプログラムを終了する。なお、一例として、書き込み電圧Ｖｗは５Ｖ、読み出し電圧Ｖｒは０Ｖである。

次に図６を参照して、図５のステップ６１８を詳細に説明する。ステップ７１０でこのサブルーチンを開始すると、ステップ７１２でＶシフトレジスタ１４２で目的の画素Ｐ_ｊ，ｉに接続されているゲート線Ｇ_ｊ，ｉを選択する。次に、ステップ７１４で可変電圧源１２２の出力に書き込み電圧Ｖｗを設定する。次にステップ７１５で、イネーブル端子ＥＮＢ＿Ｖを論理ハイにし、ゲート線Ｇ_ｊ，ｉをＶｏｆｆからＶｏｎにセットする。次にステップ７１６で保持容量への充電時間として所定期間待つ。次にステップ７１８で、イネーブル端子ＥＮＢ＿Ｖを論理ローにし、ゲート線Ｇ_ｊ，ｉの出力をオン電圧Ｖｏｎからオフ電圧Ｖｏｆｆにする。最後に、ステップ７２０でこのルーチンの動作を終了する。

さらに、図７を参照して、図５のステップ６３０を詳細に説明する。ステップ８１０でこのルーチンが開始すると、ステップ８１２で、Ｖシフトレジスタ１４２で画素Ｐ_ｊ，ｉに接続されているゲート線Ｇ_ｊ，ｉを選択する。
次に、ステップ８１４で、イネーブル端子ＥＮＢ＿Ｖを所定期間論理ハイにし、ゲート線Ｇ_ｊ，ｉを所定期間オフ電圧Ｖｏｆｆからオン電圧Ｖｏｎにセットし、その後オフ電圧Ｖｏｆｆにもどす。これにより、画素Ｐ_ｊ，ｉの画素選択トランジスタＱ１（図２の１８２）は、保持容量の放電時間として所定期間オン状態となり、データ線Ｄ_ｊ，０の電位差とのバランスにより、保持容量Ｃ１（図２の１８４）と電荷計（図１の１１０）との間でトランジスタＱ１（１８２）を介して電荷の移動が起こる。

次にステップ８１７により、電荷計１１０でデータ線Ｄ_ｊ，０を介して移動した電荷量を測定し、ステップ８２０でこのルーチンの動作を終了する。

次に本発明における測定アルゴリズムに適用される、読み出し・書き込みを行う画素、すなわち、画素グループ（画素配列）の定め方と、ダミーの読み出しをする画素の選び方について、図８を用いて説明する。

なお、説明のために、図８では各画素の位置を表示パネルの左上隅を１とするＸ，Ｙ座標を使って表す。例えば、図８で画素（１，３）は「１ｃ」と書かれた、すなわちラベル付けされた、画素として表されている。さらに、画素にかかれているラベルについては、１桁目の数字が画素グループの番号示し、２桁目のアルファベットがその画素グループ内での画素の順番を示す。例えば、図８の画素（１，３）には「１ｃ」とラベル付けされており、これは１番目の画素グループの３番目の画素を表している。図８では１番目の画素グループの各画素は，１ａの画素（１，１）から１Ｓの画素（１，Ｓ）まで順に上から下に割り当てられている。また、表示パネルの大きさは、データ線の数がＵ、ゲート線の数がＶの、Ｕ×Ｖとして説明する。

図８は、本発明による画素選択動作の割り当て方法による実施例の一つである。第１の画素グループは、画素（１，１）を起点として、上から下にＳ個を選び、次の画素グループはそのさらに下に、画素（１，Ｓ＋１）を起点として、上から下にＳ個選び、表示パネルの下端に達したら、その次の画素グループ（図ではｎ番目の画素グループとして示す）は、第１の画素グループの右隣の列について、「ｎａ」とラベル付けされた画素（２、１）を起点として、上から下へＳ個選ぶというような順で表示パネルの全画素について画素グループを割り当てる。この方法だと、特定の画素グループ内で書き込みを繰り返したりまたは読み出しを繰り返しても、データ線を選択しなおす必要がなく、ゲート線は隣のものを選択すればよいので、アルゴリズムとしても簡単だし、対象画素の移動にかかる時間も短いことが理解されよう。

次に、第１の画素グループの最後の画素１Ｓに書き込みをした後、ダミーの読み出し画素を選択するときの動作について説明する。まず、ダミー読み出しをする画素は、既に説明したように、この画素グループの最初の画素の一つ上に位置する画素が望ましく、この場合、画素１ａの一つ上に位置する、画素Ｘとラベル付けされた座標（１，Ｖ）の画素となる。次に、画素Ｘから画素１ａへの移動に当たっては、この場合のように上下に離れた位置にあっても、Ｖシフトレジスタでシフト方向を下方向に選び、スタート端子に論理ハイを与えて、１サイクルのクロックを入力すれば、表示パネルの下端から上端へサイクリックにつながるものとして、１クロックで移動できることに注意されたい。
これに先立ち、画素１Ｓから画素ＸにＶシフトレジスタの選択を変更する場合には、この場合下方向にシフトするよりは上方向にＳ画素分シフトしたほうが少ないクロックサイクルで済むので、シフト方向端子Ｄｉｒ＿Ｖ（１５０）の設定をそれまでの下向きから上向きに変更し、パルス入力端子Ｓｔａｒｔ＿Ｖ（１４６）に論理ハイを入力し、クロック信号端子ＣＬＫ＿Ｖ（１４８）にＳクロック分クロック信号を与えてＶシフトレジスタ１４２を操作することで、画素Ｘを選択する。
ここで、ある画素から次の画素への移動方向は、相互の位置関係から、常に最適な方向およびシフト距離が決定されるべきなのは、言うまでもない。

画素Ｘでのダミー読み出しを終了したら、シフト方向端子Ｄｉｒ＿Ｖ（１５０）の設定をそれまでの上向きから下向きに変更して、パルス入力端子Ｓｔａｒｔ＿Ｖ（１４６）に論理ハイを入力し、クロック信号端子ＣＬＫ＿Ｖ（１４８）に１クロック分クロック信号を与えて、Ｖシフトレジスタ１４２を操作して、画素１ａを選択して読み出しを行う。

同様に、第２の画素グループのダミー読み出し用の画素は画素１Ｓであり、第３の画素グループ用のダミー読み出し用画素は画素２Ｓというように、特定され、操作される。

上記の実施例では、ダミーの読み出し画素の位置は、各画素グループの最初の画素の一つ上に位置する画素として説明したが、これは、この場合各画素グループ内での画素の割り当て方法が上から下に割り当てられていることと、ダミーの読み出し画素からその画素グループへの移動距離をできるだけ短くしたいことによることを理解されたい。そのため、以下の別のバリエーションにおけるダミーの読み出し画素の位置は、これらの制約に従って最適な近隣の画素が選ばれる。

さらに、画素グループの最初と最後の画素の位置と、ダミーの読み出し画素の位置との相互の移動にかかわる時間と、最初の読み出しへの浮遊容量の影響度のトレードオフを考慮することにより、ダミーの読み出し画素の位置を、画素部ループに含まれる画素の近傍に位置する別の画素とする、代替方法をとることもできる。

この方法の別のバリエーションとして、上記の割り当て方法において、ある画素グループで表示パネルの１列分の割り当てが終わった後、次の画素グループの最初の画素として、既に割り当てられた画素の列の左隣の列の画素を選ぶこともできる。

この方法のさらに別のバリエーションとして、各画素グループでの画素の選択方向を上から下ではなく、下から上とし、次の列の割り当て方向を先の列の右隣あるいは左隣のどちらか一方向として選ぶことができる。

次に図９を用いて別のダミー読み出し方法を備えた別の実施例によるフローチャートについて説明する。保持時間Ｈが読み出し時間Ｒに比べて十分長いか、ＴＦＴアレイの縦の画素数Ｖが少ない場合には、Ｓ＝Ｎ−１＝Ｖとすることができる。この場合、図９に示すようなフローチャートのステップ９２６のようにダミー読み出しを簡素化することができる。

すなわち、ステップ９１０でプログラムを開始すると、ステップ９１２で画素グループ番号を示す変数ｊを１に初期化する。ステップ９１４でＨシフトレジスタ１４０にデータ線Ｄ_ｊ，０を選択する。この実施例では画素グループごとにデータ線は異なるので、図５のステップ６１３は省略されている。

ステップ９１６で画素グループ内の画素番号を示す変数ｉを１に初期化する。次にステップ９１７で可変電圧源１２２の出力を書き込み電圧Ｖｗとし、データ線Ｄ_ｊ，０に書き込み電圧Ｖｗを出力させる。次に図５と同じステップ６１８でｉ番目の画素Ｐ_ｊ，ｉの保持容量に対して充電、すなわち書き込みを行い、ステップ９２０で必要な待ち時間Ａ_１またはＡ_２を待つ。次に、ステップ９２２でＳ個の画素、この場合はＶ個の画素について充電したかを判定し、Ｎｏなら、ステップ９２４で変数ｉをインクリメントしてステップ９１８に戻る。ステップ９２２の判定がＹｅｓなら、ステップ９２５で、可変電圧源１２２の出力を読み出し電圧Ｖｒとし、データ線Ｄ_ｊ，０に読み出し電圧Ｖｒを出力させる。次に、ステップ９２６で、浮遊容量に蓄積された影響を解消する操作として、Ｖシフトレジスタ１４２において、シフト方向端子Ｄｉｒ＿Ｖ（１５０）に与える信号はそれまでの信号を維持し、パルス入力端子Ｓｔａｒｔ＿Ｖ（１４６）に論理オフＶｏｆｆを与え、イネーブル端子ＥＮＢ＿Ｖ（１４９）に論理オンＶｏｎを与え、クロック端子ＣＬＫ＿Ｖ（１３４８）に１周期分のクロック信号を与え、必要な待ち時間を待つことでダミーの読み出しを行う。すなわち図８で説明すると、ステップ９２５に達したときには画素（１，Ｖ）が選択し終わった状態であるが、この後、ステップ９２６で１クロック分シフトするがパルス入力端子１４６に論理オンを与えないので、画素（１，１）のゲート線は選択されず、どのゲート線もＶシフトレジスタ１４２によって選択されない状態、すなわち架空のゲート線を選択した状態となる。このようにＶシフトレジスタ１４２を操作することで、電荷計１１０へも影響も与えずに、影響解消操作を行うことができる。この場合、シフト動作にかかる時間が極めて短いので、ダミー読み出しのための時間が短くて済む。

次にステップ９２８で、変数ｉを１に初期化し、次に図５と同じステップ６３０でｉ番目の画素Ｐ_ｊ，ｉの保持容量に対して測定、すなわち読み出しを行い、ステップ９３２でＳ個全部の画素について読み出しが完了したか判定し、Ｎｏならステップ９３４で変数ｉをインクリメントしてステップ９３０に戻り、Ｙｅｓならステップ９３８で全部のＴ画素グループに対して終了したか判定し、Ｎｏならステップ９４０で変数ｊをインクリメントしてステップ９１４に戻り、Ｙｅｓならステップ９４２でプログラムを終了する。書き込みステップ６１８と読み出しステップ６３０は、図６および図７を用いることができるので、説明は省略する。

以上のように、本発明によるアクティブアレイマトリクスの保持容量の保持特性を、実施例を交えて説明してきたが、これらは本発明を例示目的で開示されたものであり、本発明を制限するものではないことに注意されたい。当業者には容易に理解できるように、様々な改変を施すことができよう。例えば、画素グループ内の次の画素への移動量として１より多い移動量の方式を考えることもできるし、最初の画素グループの開始画素を表示パネルの端部以外の場所に設定することもできる。さらに、試験に適用される素子としては、図２（Ｃ）以外の方式のエレクトロルミネッセンス表示パネルの保持容量の特性測定にも応用することができる。

なお、本発明は、十分な画素選択時間マージンを考慮することで、Ｈシフトレジスタ及び／またはＶシフトレジスタが、双方向ではなく単一方向にシフトするシフトレジスタの表示パネルについても、本発明を実施することができる。

さらに、ＴＦＴアレイ上にＨシフトレジスタおよび／またはＶシフトレジスタを備えないＴＦＴアレイについても、図１に図示されていない試験装置でＴＦＴアレイのデータ線およびゲート線を適宜制御することにより、本発明を適用することができる。

さらにまた、本発明による保持容量の特性の良否をＴＦＴアレイ製造プロセスの前段階にフィードバックして、プロセスの品質改善に使用することもできよう。

本発明による試験回路のブロック図である。 本発明で試験対象となる画素回路を説明するブロック図である。 本発明による試験を説明するタイミングチャートである。 図３に示す試験のシーケンスを説明する為の模式図である。 本発明の実施例の一つを説明するフローチャートである。 図５のフローチャートの一部を詳しく説明するフローチャートである。 図５のフローチャートの一部を詳しく説明するフローチャートである。 本発明による実施例の一つにおける、画素グループの選び方等を説明する模式図である。 本発明の別の実施例を説明するフローチャートである。 従来技術の試験方法による試験装置のブロック図である。 従来技術に基づく試験方法を説明するタイミングチャートである。

符号の説明

１００ ＴＦＴアレイ測定装置
１０２ ＴＦＴアレイ
１１０ 電荷計
１２２ 可変電圧源
１２４ Ｄａｔａ端子
１２６、１５０ シフト方向端子
１２８、１４８ クロック信号端子
１３０、１４６ パルス入力端子
１４０ Ｈシフトレジスタ
１４２ Ｖシフトレジスタ
１４９ イネーブル端子
１５２ ゲート線
１５４ データ線
１５６、１５８、１６０ 画素回路
１６２、１６４ 接続線

Claims (9)

1. 保持容量を備えた複数の画素回路を含むアクティブマトリクスのＴＦＴアレイの保持特性測定方法であって、前記複数の画素回路の各々は、前記保持容量と、該保持容量にデータ線を接続するためのスイッチング用トランジスタと、前記スイッチング用トランジスタのスイッチング動作を制御するゲート線を備え、前記複数の画素回路には少なくとも第１と第２の画素回路を備え、前記測定方法は、
   前記第１の画素回路の保持容量に充電し、次に前記第２の画素回路の保持容量に充電し、
   影響解消操作を行い、
   充電後所定の保持時間経過した前記第１と第２の画素回路の保持容量の電荷を測定する
   ステップを含むことを特徴とする測定方法。
2. 前記複数の画素回路は第３の画素回路を含み、前記影響解消操作は、前記第３の画素回路のデータ線とゲート線を選択するステップを含む請求項１に記載の測定方法。
3. 前記影響解消操作は、さらに前記第３の画素回路の保持容量の電荷を測定するステップを含む請求項２に記載の測定方法。
4. 前記影響解消操作は、前記複数の画素回路に接続されたゲート線が接続されたシフトレジスタを操作して、イネーブル端子に論理オンを与えながらも、どのゲート線も選択されないようにするステップを含む請求項１に記載の測定方法。
5. 前記第１および第２の画素は第１のデータ線に接続されたことを特徴とする請求項１ないし４のいずれかに記載の測定方法。
6. 前記第１のデータ線には、さらに前記第３の画素も接続されたことを特徴とする請求項２ないし５のいずれかに記載の測定方法。
7. 前記第２および第３の画素は、前記第１の画素に互いに隣接していることを特徴とする請求項６に記載の測定方法。
8. 保持容量を備えた複数の画素回路を含むアクティブマトリクスのＴＦＴアレイの保持特性測定方法であって、前記複数の画素回路の各々は、前記保持容量と、該保持容量にデータ線を接続するためのスイッチング用トランジスタと、前記スイッチング用トランジスタのスイッチング動作を制御するゲート線を備え、前記複数の画素回路は少なくとも第１と第２の画素回路を含む第１の画素グループと、該第１の画素グループに含まれない第３の画素回路を備え、前記測定方法は、
   前記第１の画素グループに含まれる各画素回路の保持容量に順次充電し、
   前記第３の画素回路に対して影響解消操作を行い、
   前記第１の画素グループに含まれる各画素回路の保持容量の電荷を順次測定する
   ステップを含むことを特徴とする測定方法。
9. 前記第１の画素グループに含まれる全ての画素回路と前記第３の画素回路とは、第１のデータ線に接続されたことを特徴とする請求項８に記載の測定方法。
   
   

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