KR100811255B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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Abstract

본 발명의 반도체 소자의 캐패시터 형성방법은, 반도체 기판의 층간절연막 상에 컨택플러그를 형성하는 단계; 컨택플러그 위에 산화막 및 비정질 카본막의 이중구조로 스토리지노드 절연막을 형성하는 단계; 스토리지노드 절연막의 소정영역을 노출시키는 비정질 카본막 패턴을 형성하는 단계; 비정질 카본막 패턴을 마스크로 스토리지노드 절연막을 제거하여 스토리지노드 콘택홀을 형성하는 단계; 스토리지노드 콘택홀 상에 스토리지노드전극용 금속막을 형성하는 단계; 비정질 카본막 패턴을 건식식각방법으로 제거하는 단계; 스토리지노드전극 전면에 유전체막 및 플레이트전극을 형성하는 단계를 포함한다.
비정질 카본막, 컵구조, 실린더구조

Description

반도체 소자의 캐패시터 형성방법{Method for fabricating capacitor in semiconductor device}
도 1a 내지 도 1c는 종래 기술에 따른 실린더 타입의 캐패시터를 설명하기 위해 도면들이다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 240 : 산화막
250 : 비정질 카본막 255 : 스토리지노드 절연막
290 : 금속실리사이드막 300 : 스토리지노드전극
320 : 유전체막 330 : 플레이트전극
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
최근 반도체 메모리소자의 집적도가 급격히 증가함으로 인해, 반도체 메모리 소자의 셀 단면적도 급격하게 감소하고 있다. 이에 따라 캐패시터를 포함하는 반도체소자, 예컨대 디램(DRAM; Dynamic Random Access Memory)소자에서 소자동작에 필요한 커패시턴스를 얻기가 점점 어려워지고 있는 실정이다. 이와 같은 추세에 따라서 유전체막의 두께를 줄이는 박막화작업과 함께 3차원 구조의 스토리지노드(storage node) 형성 작업을 통해 커패시턴스를 증가시키려는 노력이 지속적으로 이루어지고 있다. 현재 주로 사용되고 있는 캐패시터의 스토리지노드 형태들 중의 하나는 컵(cup) 구조이다. 또한 이 외에도 스토리지노드의 표면적을 증대시키기 위하여 반구형그레인(HSG; Hemi-Spherical Grain) 폴리실리콘막이나 또는 준안정성폴리실리콘성장층(MPS; Metastable PolySilicon)을 스토리지노드 표면에 형성하는 방법도 많이 사용되고 있다.
그러나 스토리지노드전극용 물질로서 티타늄나이트라이드(TiN)과 같은 금속막을 이용하는 경우에는 반구형그레인(HSG)과 같은 방법으로 캐패시터 표면적을 증가시킬 수 없으므로 컵(cup) 구조의 캐패시터로는 캐패시터의 정전용량을 확보하기 위해서는 캐패시터의 높이를 증가시키는 방법밖에 없다. 그러나 캐패시터의 높이를 높일 경우, 후속 금속배선 공정의 난이도를 증가시켜 안정적인 수율을 확보하는 것이 어렵다. 이에 따라 캐패시터의 구조를 실린더(cylinder)구조로 형성하는 방법이 제안되어 있다.
도 1a 내지 도 1c는 종래 기술에 따른 실린더 타입의 캐패시터를 설명하기 위해 도면들이다.
먼저 도 1a를 참조하면, 트랜지스터 및 비트라인(도시하지 않음)의 제조 공 정이 완료된 반도체 기판(100) 상에 층간절연막(110)을 증착한 후, 층간절연막(110)을 관통하여 반도체 기판(100)의 활성영역과 연결되는 컨택플러그(120)를 형성한다.
다음에 도 1b를 참조하면, 층간절연막(110) 및 컨택플러그(120) 상에 상기 컨택플러그(120)의 소정 영역을 노출시키는 콘택홀(140)을 포함하는 스토리지노드 절연막(130)을 형성한다. 보다 구체적으로 스토리지노드 절연막(130) 위에 감광막 패턴(도시하지 않음)을 형성하고, 이 감광막 패턴을 마스크로 한 식각공정을 수행하여 스토리지노드 절연막(130) 내에 컨택플러그(120)의 일부를 노출하는 콘택홀(140)을 형성한다. 계속해서 콘택홀(140)이 형성된 결과물 전면에 스토리지노드전극용 금속막(150)을 증착한다.
다음에 도 1c를 참조하면, 스토리지노드전극용 금속막(150)에 분리 공정을 진행하여 스토리지노드 절연막(130) 상부의 스토리지노드전극용 금속막(150)을 제거한 후, 스토리지노드 절연막(130)을 제거하여 스토리지노드전극(160)을 형성한다. 다음에 비록 도면에 도시하지는 않았지만, 스토리지노드전극(160) 위에 유전체막 및 플레이트전극을 순차적으로 형성한다. 여기서 스토리지노드 절연막(130)은 식각용액을 이용한 습식식각방법을 이용하여 제거할 수 있다. 그런데 습식식각방법을 이용하여 스토리지노드 절연막(130)을 제거하는 동안, 식각용액이 스토리지노드전극용 금속막(150)을 통해 층간절연막(110)으로 침투하여 후속 공정을 진행하는 과정에 하드마스크막, 질화막과 같은 하부 구조물을 식각하여 홀(hole)(170)을 형성하는 벙커 결함(bunker defect)이 나타난다. 이렇게 발생한 벙커 결함은 IDD 불 량을 유발한다. 또한, 스토리지노드전극의 높이가 높아지면서 홀(170)이 일정 크기 이상이 될 경우 스토리지노드전극이 기울어지는 리닝(leaning) 현상과 같은 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 실린더 타입의 캐패시터에서 벙커 결함과 기울어짐 현상을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 반도체 기판의 층간절연막 상에 컨택플러그를 형성하는 단계; 상기 컨택플러그 위에 산화막 및 비정질 카본막의 이중구조로 스토리지노드 절연막을 형성하는 단계; 상기 스토리지노드 절연막의 소정영역을 노출시키는 비정질 카본막 패턴을 형성하는 단계; 상기 비정질 카본막 패턴을 마스크로 상기 스토리지노드 절연막을 제거하여 스토리지노드 콘택홀을 형성하는 단계; 상기 스토리지노드 콘택홀 상에 스토리지노드전극용 금속막을 형성하는 단계; 상기 비정질 카본막 패턴을 건식식각방법으로 제거하는 단계; 상기 스토리지노드전극 전면에 유전체막 및 플레이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 산화막은 PETEOS 산화막의 단일막 또는 PSG막과 PETEOS 산화막의 이중막으로 형성할 수 있다.
상기 비정질 카본막은 200-700℃의 온도에서 화학적 기상증착방법 또는 플라 즈마 화학적 기상증착 방법 가운데 하나를 이용하여 형성할 수 있다.
상기 비정질 카본막은 C3H6, CH4, C2H4, C2H6의 그룹으로 이루어진 탄화수소 가운데 하나를 소스물질로 이용할 수 있다.
상기 스토리지노드 콘택홀 하부면에 금속실리사이드막을 형성하는 단계를 더 포함할 수 있다.
상기 금속실리사이드막을 형성하는 단계는, 상기 스토리지노드 콘택홀 하부면에 금속막을 형성하는 단계; 및 상기 금속막에 열처리를 실시하는 단계를 포함하는 것이 바람직하다.
상기 금속막은 티타늄(Ti)을 이용할 수 있다.
상기 스토리지노드전극용 금속막은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성할 수 있다.
상기 스토리지노드전극용 금속막은 TiN, WN TaN, Pt, Ru 또는 비정질 실리콘을 포함하는 그룹에서 하나를 이용하여 형성할 수 있다.
상기 유전체막은 HfO2, Al2O3, Al2O3/HfO2 라미네이트, ZrO2, Al2O3/ZrO2 라미네이트 가운데 하나를 이용하여 형성할 수 있다.
상기 유전체막은 원자층증착법(ALD)을 이용하여 형성할 수 있다.
상기 플레이트전극은 화학기상증착법(CVD)과 물리기상증착법(PVD)을 이용하거나 또는 원자층증착법(ALD)과 물리기상증착법(PVD)을 이용하여 이중막으로 형성할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 캐패시터는, 트랜지스터 및 비트라인을 포함하는 하부구조물이 형성되어 있는 반도체 기판과; 상기 반도체 기판 상에 형성되어 있고, 상기 하부구조물과 스토리지노드전극을 연결하는 컨택플러그를 포함하고 있는 층간절연막과; 상기 층간절연막 및 컨택플러그 상에 형성되어 있는 스토리지노드전극과; 상기 스토리지노드전극의 형성부를 제외한 상기 층간절연막 상에 상기 스토리지노드전극보다 낮은 소정 높이로 형성되어 있는 스토리지노드 절연막과; 상기 스토리지노드 절연막 위와 상기 스토리지노드전극 위에 형성되어 있는 유전체막과; 상기 유전체막 위에 형성되어 있는 플레이트전극을 포함한다.
상기 스토리지노드전극은, 하부면에 금속실리사이드막을 더 포함할 수 있다.
상기 금속실리사이드막은 티타늄실리사이드(TiN)막으로 이루어진다.
상기 스토리지노드전극 및 플레이트전극은 TiN, WN TaN, Pt, Ru 또는 비정질 실리콘을 포함하는 그룹에서 하나를 이용할 수 있다.
상기 유전체막은, HfO2, Al2O3, Al2O3/HfO2 라미네이트, ZrO2, Al2O3/ZrO2 라미네이트 가운데 하나를 이용할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분 에 대해서는 동일한 도면 부호를 붙였다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 도 2a를 참조하면, 트랜지스터 및 비트라인 등의 하부구조물(미도시)이 형성되어 있는 반도체 기판(200) 상에 층간절연막(210)을 형성한다. 그리고 층간절연막(210) 상에 반도체 기판(200)의 소정 표면이 노출되는 컨택홀(미도시)을 형성하고, 컨택홀 내부를 도전성 물질로 매립한 후, 평탄화 공정을 진행하여 하부구조물과 이후 형성하는 캐패시터와 연결되는 컨택플러그(220)를 형성한다. 계속해서 컨택플러그(220) 위에 실리콘질화막(Si3N4)(230)을 형성한다. 여기서 실리콘질화막(230)은 이후 하부전극용 컨택홀을 형성시 식각정지막으로 작용하며 화학기상증착법(CVD)으로 형성할 수 있다.
다음에 도 2b를 참조하면, 실리콘질화막(230) 위에 스토리지노드 절연막(255)으로서 산화막(240) 및 비정질 카본막(250)을 캐패시터가 형성될 높이만큼 적층한다. 여기서 산화막(240)은 화학기상증착법을 이용하여 PETEOS 산화막을 단일막으로 형성하거나 PSG막과 PETEOS 산화막의 이중막으로 형성할 수 있다. 또한, 비정질 카본(amorphous carbon)막(250)은 200-700℃의 온도에서 화학기상증착법 또는 플라즈마 화학기상증착법(PECVD) 가운데 하나를 이용하여 형성할 수 있다. 이때, 비정질 카본막(250)은 C3H6, CH4, C2H4, C2H6의 그룹으로 이루어진 탄화수소를 소스가스로 이용할 수 있다.
다음에 도 2c를 참조하면, 비정질 카본막(250) 위에 감광막(미도시)을 도포 및 패터닝하여 산화막(240)의 소정영역을 노출시키는 비정질 카본막 패턴(260)을 형성한다. 여기서 상기 비정질 카본막 패턴(260)은 스토리지노드 절연막(255)과 후속 공정에서 스토리지노드 컨택홀 형성시 하드마스크막 역할을 한다.
다음에 도 2d를 참조하면, 비정질 카본막 패턴(260)을 하드마스크로 식각공정을 진행하여 산화막(240)을 소정깊이, 예를 들어 실리콘질화막(230)이 노출될 때까지 제거해 스토리지노드 콘택홀(280)을 형성한다. 계속해서 스토리지노드 콘택홀(280) 하부의 실리콘질화막(230)도 제거하여 컨택플러그(220)를 노출시킨다.
다음에 도 2e를 참조하면, 실리콘질화막(230)이 제거되어 노출된 컨택플러그(220) 상에 금속실리사이드막(290)을 형성한다. 이를 구체적으로 살펴보면, 컨택플러그(220) 상에 금속막(미도시), 예를 들어 티타늄(Ti)막을 화학기상증착법(CVD)을 이용하여 형성하고, 급속 열처리를 진행한다. 그러면 금속막과 노출된 컨택플러그(220)의 실리콘(Si)이 반응하여 금속실리사이드막(290), 예컨대 티타늄실리사이드(Ti)막을 형성한다. 여기서 금속실리사이드막(290)은 후속 공정에서 형성되는 스토리지노드전극과 컨택플러그(220)와의 접촉저항을 감소시키는 역할을 한다.
다음에 도 2f를 참조하면, 스토리지노드 콘택홀(280) 상에 스토리지노드전극(300)을 형성한다. 이를 구체적으로 살펴보면, 금속실리사이드막(290)이 형성된 스토리지노드 컨택홀(280) 상에 화학기상증착법(CVD) 또는 원자층 증착법(ALD)을 이용하여 스토리지노드전극용 금속막(미도시)을 형성한다. 다음에 스토리지노드전극용 금속막에 대한 에치백(etch back)을 수행하여 비정질 카본막 패턴(260) 상부의 스토리지노드전극용 금속막을 제거한다. 그러면 도시된 바와 같이, 노드 분리된 스토리지노드전극(300)이 형성된다. 여기서 스토리지노드전극용 금속막은 TiN, WN TaN, Pt, Ru 및 비정질 실리콘을 포함하는 그룹에서 하나를 이용하여 형성할 수 있다.
다음에 도 2g를 참조하면, 비정질 카본막 패턴(260)을 제거하여 스토리지노드전극(300)의 바깥쪽의 일부분(310)이 노출되도록 한다. 여기서 비정질 카본막 패턴(260)은 건식식각, 예를 들어 플라즈마 식각 또는 애슁 공정을 진행하여 제거할 수 있다. 이때, 종래 기술에서는 실린더 타입의 캐패시터를 형성하기 위해 스토리지노드 절연막을 식각용액을 이용한 습식식각방법으로 제거하였다. 이렇게 습식식각방법으로 제거할 경우, 식각용액이 스토리지노드전극용 금속막, 예를 들어 티타늄나이트라이드(TiN)막을 통해 하부 구조물로 침투하여 상기 하부구조물 등을 식각해 홀(hole)을 형성하는 벙커 결함(bunker defect)이 발생하는 문제가 있었다(도 1c참조). 반면에 본 발명에 따른 캐패시터 형성방법에서는, 스토리지노드 절연막(255)을 산화막(240)과 비정질 카본막 패턴(260)의 이중 구조로 형성하고, 비정질 카본막 패턴(260)을 건식식각을 이용하여 제거해 식각용액이 스토리지노드전극용 금속막으로 침투하여 소자에 손상을 끼칠 위험이 없다. 또한, 비정질 카본막 패턴(260)을 제거하여 스토리지노드전극(300)의 바깥쪽 일부분(310)을 노출시켜 바깥쪽 면적을 사용할 수 있으므로 캐패시터의 정전용량을 증가시킬 수 있다. 또한, 캐패시터 정전용량이 증가하면 캐패시터의 높이를 낮출 수 있어 후속의 금속배선 공정의 난이도를 낮출 수 있어 수율이 증가하는 장점도 있다.
다음에 도 2h를 참조하면, 스토리지노드전극(300) 전면에 유전체막(320)을 30-100Å의 두께로 형성할 수 있다. 여기서 유전체막(320)은 HfO2, Al2O3, Al2O3/HfO2 라미네이트, ZrO2, Al2O3/ZrO2 라미네이트 가운데 하나를 이용하여 200-480℃의 온도에서 원자층증착법(ALD)으로 형성할 수 있다. 이때, 하프늄옥사이드(HfO2)의 소스물질로 Hf[N(CH3)]2, Hf[N(CH2CH3)]2, Hf[N(CH)(CH2CH)]를 이용할 수 있고, 알루미늄(Al)의 소스물질로 Al(CH3)3을 이용할 수 있으며 산소(O)의 소스물질로는 O3 가스 또는 H2O를 이용할 수 있다.
다음에 도 2i를 참조하면, 유전체막(320) 위에 플레이트전극(330)을 형성한다. 여기서 플레이트전극(330)은 화학기상증착법(CVD)을 이용하여 티타늄나이트라이드(TiN)막을 형성하고, 물리기상증착법(PVD)을 이용하여 티타늄나이트라이드(TiN)막의 이중층으로 형성할 수 있다. 이때, 상기 플레이트전극(330)은 원자층증착법(ALD)과 물리기상증착법(PVD)을 이용한 이중층을 형성할 수도 있다. 또한 플레이트 전극(330)은 TiN, WN TaN, Pt, Ru 및 비정질 실리콘 가운데 하나를 이용하여 형성할 수 있다.
본 발명에 따른 반도체 소자의 캐패시터는, 트랜지스터 및 비트라인을 포함하는 하부구조물(미도시)이 형성되어 있는 반도체 기판(200)과, 상기 반도체 기판(200) 상에 형성되어 있고, 상기 하부구조물과 스토리지노드전극(300)을 연결하는 컨택플러그(290)를 포함하고 있는 층간절연막(210)과, 상기 층간절연막(210) 및 컨 택플러그(220) 상에 형성되어 있는 스토리지노드전극(300)과, 상기 스토리지노드전극(300)의 형성부를 제외한 상기 층간절연막(210) 상에 상기 스토리지노드전극(300)보다 낮은 소정 높이로 형성되어 있는 스토리지노드 절연막(255)과, 상기 스토리지노드 절연막(255) 위와 상기 스토리지노드전극(300) 위에 형성되어 있는 유전체막(320)과, 상기 유전체막(320) 위에 형성되어 있는 플레이트전극(330)을 포함하여 구성한다. 여기서 스토리지노드전극(300)은, 하부면에 금속실리사이드막(290)을 더 포함하여 구성할 수 있으며, 상기 금속실리사이드막(290)은 티타늄실리사이드(TiN)막을 포함하여 이루어진다. 또한, 상기 스토리지노드전극(300) 및 플레이트전극(330)은 TiN, WN TaN, Pt, Ru 또는 비정질 실리콘을 포함하는 그룹에서 하나를 이용할 수 있으며, 유전체막(320)은, HfO2, Al2O3, Al2O3/HfO2 라미네이트, ZrO2, Al2O3/ZrO2 라미네이트 가운데 하나를 이용할 수 있다.
본 발명에 따른 반도체 소자의 캐패시터 및 그 형성방법은, 비정질 카본막을 스토리지노드 콘택홀을 형성하기 위한 하드마스크막과 절연막과 함께 스토리지노드 산화막의 두 가지 역할로 사용하여 부분적으로 잠긴(partial dip-out)구조의 캐패시터를 형성한다. 이러한 구조의 캐패시터는 컵(cup) 구조와 실린더(cylinder) 구조의 장점을 결합하여 실린더형 캐패시터 형성시 발생하는 벙커 결함과 리닝(leaning) 현상을 방지할 수 있으면서 스토리지노드전극의 바깥쪽 일부분을 노출하여 상기 바깥쪽 면적을 사용할 수 있으므로 정전용량을 증가시킬 수 있고, 이에 따라 스토리지노드전극의 높이를 감소시켜 후속의 금속배선 공정의 어려움을 제거할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 및 그 형성방법에 의하면, 캐패시터 형성시 스토리지노드 산화막을 비정질 카본막과 절연막의 이중구조로 형성하고, 상기 비정질 카본막을 건식식각을 이용하여 제거함으로써 습식식각을 이용할 경우 발생하는 벙커 결함을 방지할 수 있다.
또한, 스토리지노드전극의 바깥쪽의 소정 부분을 노출하여 컵 구조와 실린더 구조의 장점을 결합한 구조의 캐패시터를 형성하고, 캐패시터의 외벽을 활용하여 정전용량을 확보할 수 있어 캐패시터의 높이를 낮출 수 있다.

Claims (17)

  1. 반도체 기판상에 컨택플러그가 구비된 층간절연막을 형성하는 단계;
    상기 컨택플러그 위에 산화막 및 비정질 카본막의 이중 구조로 스토리지노드 절연막을 형성하는 단계;
    상기 비정질 카본막을 패터닝하여 캐패시터가 형성될 영역의 상기 산화막을 노출시키는 비정질 카본막 패턴을 형성하는 단계;
    상기 비정질 카본막 패턴을 마스크로 노출된 상기 산화막을 식각하여 스토리지노드 콘택홀을 형성하는 단계;
    상기 스토리지노드 컨택홀 내에 스토리지노드 전극을 형성하는 단계;
    상기 비정질 카본막 패턴을 식각하여 상기 산화막 및 상기 스토리지노드 전극의 측면 일부를 노출시키는 단계; 및
    상기 노출된 스토리지노드 전극 및 상기 산화막 위에 유전체막 및 플레이트전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법.
  2. 제1항에 있어서,
    상기 산화막은 PETEOS 산화막의 단일막 또는 PSG막과 PETEOS 산화막의 이중막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제1항에 있어서,
    상기 비정질 카본막은 200-700℃의 온도에서 화학적 기상증착방법 또는 플라즈마 화학적 기상증착 방법 가운데 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제1항에 있어서,
    상기 비정질 카본막은 C3H6, CH4, C2H4, C2H6의 그룹으로 이루어진 탄화수소 가운데 하나를 소스물질로 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제1항에 있어서,
    상기 스토리지노드 콘택홀 하부면에 금속실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제5항에 있어서, 상기 금속실리사이드막을 형성하는 단계는,
    상기 스토리지노드 콘택홀 하부면에 금속막을 형성하는 단계; 및
    상기 금속막에 열처리를 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  7. 제6항에 있어서,
    상기 금속막은 티타늄(Ti)을 이용하는 것을 특징으로 하는 반도체 소자의 캐 패시터 형성방법.
  8. 제1항에 있어서,
    상기 스토리지노드 전극은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  9. 제1항에 있어서,
    상기 스토리지노드 전극은 TiN, WN TaN, Pt, Ru 또는 비정질 실리콘을 포함하는 그룹에서 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  10. 제1항에 있어서,
    상기 유전체막은 HfO2, Al2O3, Al2O3/HfO2 라미네이트, ZrO2, Al2O3/ZrO2 라미네이트 가운데 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  11. 제1항에 있어서,
    상기 유전체막은 원자층증착법(ALD)을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  12. 제1항에 있어서,
    상기 플레이트전극은 화학기상증착법(CVD)과 물리기상증착법(PVD)을 이용하거나 또는 원자층증착법(ALD)과 물리기상증착법(PVD)을 이용하여 이중막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  13. 트랜지스터 및 비트라인을 포함하는 하부구조물이 형성되어 있는 반도체 기판과;
    상기 반도체 기판 상에 형성되어 있고, 상기 하부구조물과 스토리지노드전극을 연결하는 컨택플러그를 포함하고 있는 층간절연막과;
    상기 층간절연막 및 컨택플러그 상에 형성되어 있는 스토리지노드전극과;
    상기 스토리지노드전극의 형성부를 제외한 상기 층간절연막 상에 상기 스토리지노드전극보다 낮은 소정 높이로 형성되어 있는 스토리지노드 절연막과;
    상기 스토리지노드 절연막 위와 상기 스토리지노드전극 위에 형성되어 있는 유전체막과;
    상기 유전체막 위에 형성되어 있는 플레이트전극을 포함하는 반도체 소자의 캐패시터.
  14. 제13항에 있어서,
    상기 스토리지노드전극은, 하부면에 금속실리사이드막을 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터.
  15. 제14항에 있어서,
    상기 금속실리사이드막은 티타늄실리사이드(TiN)막인 것을 특징으로 하는 반도체 소자의 캐패시터.
  16. 제13항에 있어서,
    상기 스토리지노드전극 및 플레이트전극은 TiN, WN TaN, Pt, Ru 또는 비정질 실리콘을 포함하는 그룹에서 하나를 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터.
  17. 제13항에 있어서,
    상기 유전체막은, HfO2 , Al2O3, Al2O3/HfO2 라미네이트, ZrO2, Al2O3/ZrO2 라미네이트 가운데 하나를 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터.
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