JP2006133511A - アクティブマトリクス型の表示装置 - Google Patents
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Abstract
【課題】アクティブマトリクス型表示装置において、表示装置間で信号遅延等にばらつきが存在しても個々に調整を必要とすることなく、ゲートバスライン等の表示部の信号線における信号遅延の影響を抑えることにより、高精細で高品質の表示を行えるようにする。
【解決手段】ゲートバスラインを通過した信号に基づきゲートバスライン上の信号遅延を示す遅延時間Δτgを遅延検出回路601によって検出し、データ信号線駆動回路300に供給すべきデジタル画像信号DAの表すn列目の画素データDn(n番目のデータ信号Snに対応する画素データ)を遅延時間Δτgおよび列番号nに応じて修正し、修正後の画素データDncからなる修正デジタル画像データをDAcをデータ信号線駆動回路300に供給する。これにより、液晶パネル500に印加される各データ信号Siの振幅がゲートバスライン上の信号遅延に応じて調整される。
【選択図】図1
【解決手段】ゲートバスラインを通過した信号に基づきゲートバスライン上の信号遅延を示す遅延時間Δτgを遅延検出回路601によって検出し、データ信号線駆動回路300に供給すべきデジタル画像信号DAの表すn列目の画素データDn(n番目のデータ信号Snに対応する画素データ)を遅延時間Δτgおよび列番号nに応じて修正し、修正後の画素データDncからなる修正デジタル画像データをDAcをデータ信号線駆動回路300に供給する。これにより、液晶パネル500に印加される各データ信号Siの振幅がゲートバスライン上の信号遅延に応じて調整される。
【選択図】図1
Description
本発明は、アクティブマトリクス型の表示装置に関するものであり、更に詳しくは、そのような表示装置の駆動に関する。
従来のアクティブマトリクス型の液晶パネルは、液晶層を挟む2枚の透明基板のうちの一方の基板上に、複数のデータ信号線(以下「ソースバスライン」ともいう)と当該複数のデータ信号線に交差する複数の走査信号線(以下「ゲートバスライン」ともいう)とを形成し、各交差点に対応して形成される画素電極をマトリクス状に配置した構成となっている。そして、各画素電極は、それに対応する交差点を通過するデータ信号線にスイッチング素子としてのTFT(Thin Film Transistor)を介して接続され、そのTFTのゲート端子は、その交差点を通過する走査信号線に接続されている。そして他方の透明基板には、上記複数の画素電極に共通の共通電極が形成され、画素電極と共通電極により画素容量Cpが形成されている。このような構成の液晶パネルを使用する液晶表示装置は、その液晶パネルに画像を表示させるための駆動回路として、上記複数の走査信号線を順次に選択するための走査信号を上記複数の走査信号線に印加する走査信号線駆動回路(「ゲートドライバ」とも呼ばれる)と、上記液晶パネルにおける各画素形成部にデータを書き込むために上記複数のデータ信号線にデータ信号を印加するデータ信号線駆動回路(「データドライバ」または「ソースドライバ」とも呼ばれる)とを備えている。このような構成において、データ信号線駆動回路は、データ信号線を介して、各画素電極と共通電極との間に当該画素電極に対応する画素の値に相当する電圧を印加して、当該画素容量Cpを充電する。その結果、当該充電電圧に応じて液晶層の透過率が変化して上記液晶パネルに画像が表示される。したがって、液晶パネルにおいて良好な表示を実現するには、各画素容量Cpは表示すべき画像の画素値に応じた電圧に確実に充電されなければならず、画素容量Cpにおいて充電不足が生じると、適切な液晶層の透過率が得られず表示品質が低下する。
特開2003−162262号公報
特許第3333470号公報
特許第3160262号公報
しかし、近年、液晶表示装置の大型化・高精細化が進んでいるという状況下で、画素容量Cpへの充電が不足するという問題が顕在化しつつある。この問題については、下記のように、大きく二つの原因がある。
第1の原因は、液晶表示装置の大型化・高精細化により、ゲートバスライン(走査信号線)およびソースバスライン(データ信号線)の数が増加することとなり、そのために走査期間が短くなり、その結果として画素容量Cpの充電期間を十分に確保できないことである。この原因に対処することで充電不足の問題を解決するために数々の手段が提案されている。このような解決手段として、例えば、ゲートバスラインに接続されたTFTを導通(オン)させる信号を1水平期間中に2回出力するもの(ゲート2パルス駆動:特許第2820336号参照)、TFTのオン時間を拡大しオフ時間を短縮するもの(許第3050997号参照)、TFTのオン信号の電圧波形を操作するもの(特開2002-99256参照)、ソース・ゲート信号を双方向から入力するもの(特許第2950808号参照)、などがある。
第2の原因は、これも液晶表示装置の大型化・高精細化により、液晶表示パネル内のゲートバスラインの配線が長くなる結果、その配線抵抗が大きくなることによって、信号がゲートバスライン上で遅延し、ゲートバスラインの終端部分(図1に示すbの部分をいう)に接続されたTFTのオンしている期間(以下「オン期間」という)が、ゲートバスラインの先端部分(図1のaに示す部分をいう)に接続されたTFTのオンしている期間よりも短くなってしまうことである。図1からわかるように、ここでは、ゲートバスラインの両端部のうち走査信号線駆動回路400に近い方の端部を「先端部分」と称し、走査信号線駆動回路400から遠い方の端部を「終端部分」と称しており、これは以下においても同様である。また、ソースバスライン上の信号遅延によっても画素容量Cpへの充電が不足する。すなわち、液晶表示装置の大型化・高精細化により、液晶表示パネル内のソースバスラインの配線が長くなる結果、その配線抵抗が大きくなることによって、信号がソースバスライン上で遅延し、ソースバスラインの終端部分(図6に示すdの部分をいう)におけるデータ信号の波形は、ソースバスラインの先端部分(図6に示すcに示す部分をいう)におけるデータ信号の波形よりも鈍っており、このデータ信号の波形鈍りは画素容量Cpにおける充電不足の原因となる。なお、この場合、ソースバスラインの両端部のうちデータ信号線駆動回路300に近い方の端部を「先端部分」と称し、データ信号線駆動回路300から遠い方の端部を「終端部分」と称しており、これは以下においても同様である。
以下、上記第2の原因およびそれに起因する問題につき図2を参照しつつ説明する。図2(a)は、ゲートバスラインの先端部分aにおけるデータ信号Si(iは“1”または“1”に近い自然数)、走査信号としてのゲート信号Gj(j=1,2,3,…)およびデータ信号線駆動回路の出力制御信号としてのラッチパルス信号(1ライン分の画像データをラッチするためのパルス信号)LPの波形図である。また、図2(b)は、ゲートバスラインの終端部分bにおけるデータ信号Si(iはソースバスラインの本数NまたはNに近い自然数)、ゲート信号Gj(j=1,2,3,…)およびデータ信号線駆動回路の出力制御信号としてのラッチパルス信号LPの波形図である。ゲートバスラインの先端部分aでは、図2(a)に示されているようにゲート信号Gjに鈍りはないが、ゲートバスラインの終端部分bでは、図2(b)に示されているようにゲート信号Gjに鈍りが生じる。そのため、当該ゲートバスラインの終端部分bに接続されるTFTをゲート信号Gjがオンさせる期間Tbは、当該ゲートバスラインの先端部分aに接続されるTFTをゲート信号Gjがオンさせる期間Taに比べて短くなる。したがって、ゲートバスラインの先端付近aでの画素容量Cpへの充電率に比べ、ゲートバスラインの終端付近bでの画素容量Cpへの充電率が低下する、という問題が生じる。特に表示装置の高精細化が進むにしたがって、ゲートバスラインの配線幅も減少してゲートバスラインの抵抗成分が増大し、これによりゲートバスライン終端付近でのゲート信号の遅延の影響がより顕著になる。
このような第2の原因に対処することで充電不足の問題を解決するために、ゲートバスラインでの信号遅延と同時にデータ信号の出力タイミングも遅延させる手段が提案されている。このような先行例としての解決手段は、特許第3333470号公報や、特許第3160262号公報、特開2003-162262号公報等に開示されている。これらはいずれも、データ信号線駆動回路の出力制御信号を遅延素子(バッファや、抵抗、コンデンサ等により構成)35により遅延させて、ゲートバスラインでの遅延時間内にはデータ信号線駆動回路からデータを出力しないようにすることで、画素容量Cpへの充電期間の短縮化を防止するものである。
図10および図11は、このようにデータ信号線駆動回路の出力制御信号を遅延素子により遅延させることで画素容量Cpへの充電期間の短縮化を防止するための従来の構成例を模式的に示す回路図である。これらの構成例では、液晶パネルの各ソースバスラインに印加すべきデータ信号Si(i=1〜N)を出力する下記のような出力回路31がデータ信号線駆動回路に設けられている。すなわち、これらの構成例におけるN個の出力回路31は、外部からソースデータとして供給されるデジタル画像データDAを順次取り込んで1水平期間ずつ保持し、当該保持されている画像データを1水平期間に対応する1表示ライン分ずつ出力制御信号としてのラッチパルス信号LPでラッチすると共にアナログ電圧に変換しデータ信号Si(i=1〜N)として出力する。
液晶パネルのゲートバスラインに印加される走査信号としてのゲート信号Gjは、図7または図8に示すように、走査信号線駆動回路に供給されるゲート側クロック信号の立ち上がりまたは立ち下がりに同期してアクティブとなる(ゲート信号Gjの電圧がTFTをオンさせる値となる)。その後、ラッチパルス信号LPが立ち上がり、ソースバスラインに印加すべきデータ信号のデータ信号線駆動回路からの出力が開始される。しかし、ゲート信号Gjは、ゲートバスラインの先端部分aから終端部分bに向かうにしたがって波形が鈍るので、当該ゲートバスラインに接続される各TFTがオンする期間は異なる。すなわち、ゲートバスラインの先端部分aに近いTFTのオン期間は図12(a)に示す期間T1であるが、ゲートバスラインの終端部分bに近づくにしたがってオン期間の開始時点が遅れ、例えば、k番目のソースバスラインと交差する位置では、TFTのオン期間が図12(b)に示す期間T2となり、オン期間の開始がΔτgkだけ遅延する(以下、この遅延時間を「オン動作遅延時間」という)。したがって、図12(b)に示すように、k番目のソースバスラインに印加すべきデータ信号Skを出力する出力回路31には、ラッチパルス信号LPを上記オン動作遅延時間Δτgkだけ遅延させた信号LPkを出力制御信号として与えればよい。
図10および図11に示すように、本構成例のデータ信号線駆動回路の出力回路31には、ラッチパルス信号LPを遅延素子35で遅延させた信号が出力制御信号として入力される。すなわち、遅延素子1つ当たりの遅延量をΔτとすると、k番目のソースバスラインに印加すべきデータ信号Skを出力する出力回路31には、ラッチパルス信号LPをk・Δτだけ遅延させた信号LPkが出力制御信号として入力される。したがって、k番目のソースバスラインに接続されるTFTのオン動作遅延時間Δτgkにk・Δτがほぼ等しくなるように、Δτ(遅延素子1つ当たりの遅延量)を設定すればよい。これにより、ゲートバスライン上の信号遅延による画素容量の充電不足を防止することができる。
しかしながら、これら先行例においては、個々の表示装置に対して遅延量を調整することはできるが、表示装置間での信号遅延等のばらつきに対しても個々に調整を必要としなければならず、手間がかかるという問題がある。
そこで本発明は、表示装置間で信号遅延等のばらつきが存在しても個々に調整を必要とすることなく、ゲートバスライン等の表示部の信号線における信号遅延の影響を抑えることにより、高精細で高品質の表示を行えるアクティブマトリクス型表示装置を提供することを目的とする。
第1の発明は、複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれに対応しマトリクス状に配置された複数の画素形成部と、前記複数の画素形成部にて形成すべき画像を表す複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、前記複数の走査信号線を順次選択するための走査信号を前記複数の走査信号線に印加する走査信号線駆動回路とを有し、各画素形成部は対応交差点を通過する走査信号線が選択されているときに当該対応交差点を通過するデータ信号線上のデータ信号を画素値として取り込む、アクティブマトリクス型の表示装置であって、
各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響を抑えるための遅延補償回路と、
前記複数の走査信号線のうち少なくとも1つの走査信号線を通過した信号を前記遅延補償回路へ導くための信号経路とを備え、
前記遅延補償回路は、前記少なくとも1つの走査信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする。
各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響を抑えるための遅延補償回路と、
前記複数の走査信号線のうち少なくとも1つの走査信号線を通過した信号を前記遅延補償回路へ導くための信号経路とを備え、
前記遅延補償回路は、前記少なくとも1つの走査信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする。
第2の発明は、第1の発明において、
前記遅延補償回路は、前記少なくとも1つの走査信号線を通過した信号に基づき、前記データ信号線駆動回路に供給すべき信号を修正することにより、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする。
前記遅延補償回路は、前記少なくとも1つの走査信号線を通過した信号に基づき、前記データ信号線駆動回路に供給すべき信号を修正することにより、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする。
第3の発明は、第1の発明において、
前記遅延補償回路は、前記少なくとも1つの走査信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号の振幅を調整することを特徴とする。
前記遅延補償回路は、前記少なくとも1つの走査信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号の振幅を調整することを特徴とする。
第4の発明は、第3の発明において、
前記遅延補償回路は、
前記少なくとも1つの走査信号線を通過した信号の遅延量を検出する検出手段と、
各画素形成部に対応する交差点を通過するデータ信号線に印加すべきデータ信号の振幅を修正する修正手段であって、当該振幅の修正量を前記信号の遅延量が大きくなるにしたがって増大させると共に当該対応する交差点が前記走査信号線駆動回路から離れるにしたがって増大させる修正手段とを含むことを特徴とする。
前記遅延補償回路は、
前記少なくとも1つの走査信号線を通過した信号の遅延量を検出する検出手段と、
各画素形成部に対応する交差点を通過するデータ信号線に印加すべきデータ信号の振幅を修正する修正手段であって、当該振幅の修正量を前記信号の遅延量が大きくなるにしたがって増大させると共に当該対応する交差点が前記走査信号線駆動回路から離れるにしたがって増大させる修正手段とを含むことを特徴とする。
第5の発明は、第1の発明において、
前記遅延補償回路は、前記少なくとも1つの走査信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号の出力タイミングを調整することを特徴とする。
前記遅延補償回路は、前記少なくとも1つの走査信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号の出力タイミングを調整することを特徴とする。
第6の発明は、第1の発明において、
前記複数のデータ信号線のうち少なくとも1つのデータ信号線を通過した信号を前記遅延補償回路へ導くための信号経路を更に備え、
前記遅延補償回路は、前記少なくとも1つの走査信号線を通過した信号および前記少なくとも1つのデータ信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延および当該対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする。
前記複数のデータ信号線のうち少なくとも1つのデータ信号線を通過した信号を前記遅延補償回路へ導くための信号経路を更に備え、
前記遅延補償回路は、前記少なくとも1つの走査信号線を通過した信号および前記少なくとも1つのデータ信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延および当該対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする。
第7の発明は、複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれに対応しマトリクス状に配置された複数の画素形成部と、前記複数の画素形成部にて形成すべき画像を表す複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、前記複数の走査信号線を順次選択するための走査信号を前記複数の走査信号線に印加する走査信号線駆動回路とを有し、各画素形成部は対応交差点を通過する走査信号線が選択されているときに当該対応交差点を通過するデータ信号線上のデータ信号を画素値として取り込む、アクティブマトリクス型の表示装置であって、
各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響を抑えるための遅延補償回路と、
前記複数のデータ信号線のうち少なくとも1つのデータ信号線を通過した信号を前記遅延補償回路へ導くための信号経路とを備え、
前記遅延補償回路は、前記少なくとも1つのデータ信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号および/または当該対応する交差点を通過する走査信号線に印加すべき走査信号を調整することを特徴とする。
各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響を抑えるための遅延補償回路と、
前記複数のデータ信号線のうち少なくとも1つのデータ信号線を通過した信号を前記遅延補償回路へ導くための信号経路とを備え、
前記遅延補償回路は、前記少なくとも1つのデータ信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号および/または当該対応する交差点を通過する走査信号線に印加すべき走査信号を調整することを特徴とする。
第8の発明は、第7の発明において、
前記遅延補償回路は、前記少なくとも1つのデータ信号線を通過した信号に基づき、前記データ信号線駆動回路に供給すべき信号を修正することにより、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする。
前記遅延補償回路は、前記少なくとも1つのデータ信号線を通過した信号に基づき、前記データ信号線駆動回路に供給すべき信号を修正することにより、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする。
第9の発明は、第7の発明において、
前記遅延補償回路は、前記少なくとも1つのデータ信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号の振幅を調整することを特徴とする。
前記遅延補償回路は、前記少なくとも1つのデータ信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号の振幅を調整することを特徴とする。
第10の発明は、第9の発明において、
前記遅延補償回路は、
前記少なくとも1つのデータ信号線を通過した信号の遅延量を検出する検出手段と、
各画素形成部が対応する交差点を通過するデータ信号線から前記画素値として取り込むべきデータ信号の振幅を修正する修正手段であって、当該振幅の修正量を前記信号の遅延量が大きくなるにしたがって増大させると共に当該対応する交差点が前記データ信号線駆動回路から離れるにしたがって増大させる修正手段とを含むことを特徴とする。
前記遅延補償回路は、
前記少なくとも1つのデータ信号線を通過した信号の遅延量を検出する検出手段と、
各画素形成部が対応する交差点を通過するデータ信号線から前記画素値として取り込むべきデータ信号の振幅を修正する修正手段であって、当該振幅の修正量を前記信号の遅延量が大きくなるにしたがって増大させると共に当該対応する交差点が前記データ信号線駆動回路から離れるにしたがって増大させる修正手段とを含むことを特徴とする。
第11の発明は、第7の発明において、
前記遅延補償回路は、前記少なくとも1つのデータ信号線を通過した信号に基づき、前記走査信号線駆動回路に供給すべき信号を修正することにより、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過する走査信号線に印加すべき走査信号を調整することを特徴とする。
前記遅延補償回路は、前記少なくとも1つのデータ信号線を通過した信号に基づき、前記走査信号線駆動回路に供給すべき信号を修正することにより、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過する走査信号線に印加すべき走査信号を調整することを特徴とする。
上記第1の発明によれば、少なくとも1つの走査信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号が調整される。すなわち、各走査信号線上の信号遅延による画素値への影響を抑制すべく、少なくとも1つの走査信号線上の信号遅延がデータ信号線駆動回路にフィードバックされて各データ信号が調整される。したがって、表示装置間での制御信号の遅延量等のばらつきを個々に調整することなく、走査信号線上の信号遅延による画素値への影響を抑制され(例えば液晶表示装置の場合には走査信号線上の信号遅延による画素容量の充電低下が補償され)、これによりアクティブマトリクス型の表示装置において高精細で高品質の表示が可能となる。
上記第2の発明によれば、少なくとも1つの走査信号線を通過した信号に基づき、データ信号線駆動回路に供給すべき信号(例えば表示すべき画像を表すデジタル画像信号)を修正することにより、各データ信号線に印加すべきデータ信号が調整される。したがって、簡単な構成で、少なくとも1つの走査信号線上の信号遅延をデータ信号線駆動回路にフィードバックして、各走査信号線上の信号遅延による画素値への影響を抑制し、アクティブマトリクス型の表示装置において高精細で高品質の表示を行うことができる。
上記第3または第4の発明によれば、各データ信号線に印加すべきデータ信号の振幅が調整されることで、各走査信号線上の信号遅延による画素値への影響が抑制され、アクティブマトリクス型の表示装置において高精細で高品質の表示が可能となる。
上記第5の発明によれば、各データ信号線に印加すべきデータ信号の出力タイミングが調整されることで、各走査信号線上の信号遅延による画素値への影響が抑制され、アクティブマトリクス型の表示装置において高精細で高品質の表示が可能となる。
上記第6の発明によれば、少なくとも1つの走査信号線上の信号遅延がデータ信号線駆動回路にフィードバックされると共に少なくとも1つのデータ信号線上の信号遅延がデータ信号線駆動回路にフィードバックされ、これらのフィードバックに基づきデータ信号が調整されることで、各走査信号線上の信号遅延による画素値への影響および各データ信号線上の信号遅延による画素値への影響が抑制される。これにより、アクティブマトリクス型の表示装置において更に高精細で高品質の表示が可能となる。
上記第7の発明によれば、少なくとも1つのデータ信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号および/または当該対応する交差点を通過する走査信号線に印加すべき走査信号が調整される。すなわち、各データ信号線上の信号遅延による画素値への影響を抑制すべく、少なくとも1つのデータ信号線上の信号遅延がデータ信号線駆動回路および/または走査信号線駆動回路にフィードバックされて各データ信号および/または走査信号が調整される。したがって、表示装置間での制御信号の遅延量等のばらつきを個々に調整することなく、データ信号線上の信号遅延による画素値への影響が抑制され、これによりアクティブマトリクス型の表示装置において高精細で高品質の表示が可能となる。
上記第8の発明によれば、少なくとも1つのデータ信号線を通過した信号に基づき、データ信号線駆動回路に供給すべき信号(例えば表示すべき画像を表すデジタル画像信号)を修正することにより、各データ信号線に印加すべきデータ信号が調整される。したがって、簡単な構成で、少なくとも1つのデータ信号線上の信号遅延をデータ信号線駆動回路にフィードバックして、各データ信号線上の信号遅延による画素値への影響を抑制し、アクティブマトリクス型の表示装置において高精細で高品質の表示を行うことができる。
上記第9または第10の発明によれば、各データ信号線に印加すべきデータ信号の振幅が調整されることで、各データ信号線上の信号遅延による画素値への影響が抑制され、アクティブマトリクス型の表示装置において高精細で高品質の表示が可能となる。
上記第11の発明によれば、少なくとも1つのデータ信号線を通過した信号に基づき、走査信号線駆動回路に供給すべき信号を修正することにより、各走査信号線に印加すべき走査信号が調整される。したがって、簡単な構成で、少なくとも1つのデータ信号線上の信号遅延を走査信号線駆動回路にフィードバックして、各データ信号線上の信号遅延による画素値への影響を抑制し、アクティブマトリクス型の表示装置において高精細で高品質の表示を行うことができる。
以下、本発明の実施形態について添付図面を参照して説明する。
<1.第1の実施形態>
<1.1 全体の構成および動作>
図1は、本発明の第1の実施形態に係る液晶表示装置の構成を示すブロック図である。この液晶表示装置は、表示制御回路200と、データ信号線駆動回路300と、走査信号線駆動回路400と、アクティブマトリクス型の液晶パネル500と、遅延補償回路600とを備えている。
<1.第1の実施形態>
<1.1 全体の構成および動作>
図1は、本発明の第1の実施形態に係る液晶表示装置の構成を示すブロック図である。この液晶表示装置は、表示制御回路200と、データ信号線駆動回路300と、走査信号線駆動回路400と、アクティブマトリクス型の液晶パネル500と、遅延補償回路600とを備えている。
この液晶表示装置における表示部としての液晶パネル500は、外部のコンピュータにおけるCPU等から受け取る画像データDvの表す画像における水平走査線にそれぞれが対応する複数本の走査信号線としてのゲートバスラインと、それら複数本のゲートバスラインのそれぞれと交差する複数本のデータ信号線としてのソースバスラインと、それら複数本のゲートバスラインと複数本のソースバスラインとの交差点にそれぞれ対応して設けられた複数の画素形成部とを含む。各画素形成部の構成は、基本的には従来のアクティブマトリクス型液晶パネルにおける構成と同様である(詳細は後述)。
本実施形態では、液晶パネル500に表示すべき画像を表す(狭義の)画像データおよび表示動作のタイミング等を決めるデータ(例えば表示用クロックの周波数を示すデータ)(以下「表示制御データ」という)は、外部のコンピュータにおけるCPU等から表示制御回路200に送られる(以下、外部から送られるこれらのデータDvを「広義の画像データ」という)。すなわち、外部のCPU等は、広義の画像データDvを構成する(狭義の)画像データおよび表示制御データを、アドレス信号ADwを表示制御回路200に供給して、表示制御回路200内の表示メモリおよびレジスタにそれぞれ書き込む。
表示制御回路200は、レジスタに書き込まれた表示制御データに基づき、表示用のソース側クロック信号SCKおよびゲート側クロック信号GCKや、ソース側スタートパルス信号SSPおよびゲート側スタートパルス信号GSP、ソース側の出力制御信号としてのラッチパルス信号LPおよびゲート側の出力パルス制御信号としてのOEなどを生成する。また、表示制御回路200は、外部のCPU等によって表示メモリに書き込まれた(狭義の)画像データを表示メモリから読み出して、デジタル画像信号DAとして出力する。このようにして表示制御回路200によって生成される信号のうち、ソース側のクロック信号SCK、スタートパルス信号SSPおよび出力制御信号としてのラッチパルス信号LPはデータ信号線駆動回路300に供給され、ゲート側のクロック信号GCK、スタートパルス信号GSPおよび出力パルス制御信号OEは走査信号線駆動回路400に供給され、デジタル画像信号DAは遅延補償回路600を介して修正デジタル画像信号DAcとしてデータ信号線駆動回路300に供給される。なお、表示制御回路200からのデジタル画像信号DAおよび遅延補償回路600からの修正デジタル画像信号DAcは、共に画素単位でシリアルに入出力される。
遅延補償回路600は、ゲートバスライン上で遅延した信号に基づき表示制御回路200からのデジタル画像信号DAを修正し、その修正後の信号を修正デジタル画像信号DAcとしてデータ信号線駆動回路300に供給する。データ信号線駆動回路300から液晶パネル500に印加すべきデータ信号Si(i=1,2,3,…)にゲートバスライン上での信号遅延を反映させることで、当該信号遅延を補償するためである。
データ信号線駆動回路300には、上記のようにして、液晶パネル500に表示すべき画像を表すデータが画素単位でシリアルに修正デジタル画像信号DAcとして供給されると共に、タイミングを示す制御信号としてクロック信号SCK、スタートパルス信号SSPおよびラッチパルス信号LPが供給される。データ信号線駆動回路300は、これらの信号DAc,SCK、SSP,LPに基づき、液晶パネル500を駆動するための画像信号である複数のデータ信号Si(i=1〜N)を生成し、これらを液晶パネル500における上記複数本(N本)のソースバスラインにそれぞれ印加する。
走査信号線駆動回路400は、ゲート側クロック信号GCK、出力パルス制御信号OEおよびゲート側スタートパルス信号GSPに基づき、液晶パネル500における上記複数本(M本)のゲートバスラインを1水平走査期間ずつ順次に選択するために各ゲートバスラインに印加すべき走査信号Gj(j=1〜M)を生成し、全ゲートバスラインのそれぞれを順に選択するためのアクティブな走査信号Gjの各ゲートバスラインへの印加を1垂直走査期間(1フレーム期間)を周期として繰り返す。
図3(a)は、液晶パネル500の構成を示す模式図であり、図3(b)は、この液晶パネル500の一部(4画素に相当する部分)510の等価回路を示す回路図である。この液晶パネル500は、データ信号線駆動回路300の複数(N個)の出力端子にそれぞれ接続される複数(N本)のソースバスラインLsと、走査信号線駆動回路400の複数(M個)の出力端子にそれぞれ接続される複数(M本)のゲートバスラインLgとを備え、当該複数のソースバスラインLsと当該複数のゲートバスラインLgとは、各ソースバスラインLsと各ゲートバスラインLgとが交差するように格子状に配設されている。そして既述のように、当該複数のソースバスラインLsと当該複数のゲートバスラインLgとの交差点に対応して複数の画素形成部Pxがそれぞれ設けられている。各画素形成部Pxは、図3(b)に示すように、対応する交差点を通過するソースバスラインである対応ソースバスラインLsにソース端子が接続されると共に、対応する交差点を通過するゲートバスラインである対応ゲートバスラインLgにゲート端子が接続されたTFT10と、そのTFT10のドレイン端子に接続された画素電極Epと、上記複数の画素形成部Pxに共通的に設けられた共通電極Ecと、上記複数の画素形成部Pxに共通的に設けられ画素電極Epと共通電極Ecとの間に挟持された液晶層とからなる。上記の画素形成部Pxは、マトリクス状に配置されて画素形成マトリクスを構成する。
上記構成の液晶パネル500において、ソースバスラインLsにはデータ信号線駆動回路300から修正デジタル画像信号DAcに基づくデータ信号Siが印加され、ゲートバスラインLgには走査信号線駆動回路400から走査信号Gjが印加される。これにより各画素形成部Pxは、対応ゲートバスラインがアクティブな走査信号Gjを印加されて選択されているときに、対応ソースバスライン上のデータ信号Siを画素値として取り込む。すなわち、各画素形成部Pxの画素電極Epには、対応ソースバスラインに印加されるデータ信号Siの電圧が、対応ゲートバスライン上の走査信号GjによってオンされたTFTを介して与えられる。その後、対応ゲートバスラインの走査信号Gjが非アクティブとなって当該TFTがオフすると、次に当該走査信号Gjがアクティブとなるまで、当該画素電極Epと共通電極Ecによって形成される画素容量Cpに、上記データ信号Siによって与えられた電圧が画素値として保持される。このようにして各画素容量Cpに保持される電圧は、当該画素電極Epと共通電極Ecとの間の液晶に印加され、この電圧印加によって液晶の透過率が変化することにより、外部のCPU等から受け取った画像データDvの表す画像が液晶パネル500に表示される。
<1.2 実装例>
上記のように、遅延補償回路600においてゲートバスライン上の信号遅延に基づきデジタル画像信号DAを修正するために、少なくとも1本のゲートバスラインを通過した信号が遅延補償回路600に入力される構成となっている。そこで、このための実装例を説明する。この例では、遅延補償回路600は、表示制御回路200と共に1つのコントロール回路(不図示)として形成されている。そして図4に示すように、液晶パネル17(図1に示す液晶パネル500に相当)には、ソースバスラインに接続される配線を有するソース側フレキシブル基板181と、ゲートバスラインに接続される配線を有するゲート側フレキシブル基板182とが取り付けられている。ソース側フレキシブル基板181には、データ信号線駆動回路300を構成するソースドライブIC(Integrated Circuit)19が搭載されており、液晶パネル17に接続される側の反対側にソース配線基板211が接続されている。ゲート側フレキシブル基板182には、走査信号線駆動回路400を構成するゲートドライブIC20が搭載されており、液晶パネル17に接続される側の反対側にゲート側配線基板212が接続されている。
上記のように、遅延補償回路600においてゲートバスライン上の信号遅延に基づきデジタル画像信号DAを修正するために、少なくとも1本のゲートバスラインを通過した信号が遅延補償回路600に入力される構成となっている。そこで、このための実装例を説明する。この例では、遅延補償回路600は、表示制御回路200と共に1つのコントロール回路(不図示)として形成されている。そして図4に示すように、液晶パネル17(図1に示す液晶パネル500に相当)には、ソースバスラインに接続される配線を有するソース側フレキシブル基板181と、ゲートバスラインに接続される配線を有するゲート側フレキシブル基板182とが取り付けられている。ソース側フレキシブル基板181には、データ信号線駆動回路300を構成するソースドライブIC(Integrated Circuit)19が搭載されており、液晶パネル17に接続される側の反対側にソース配線基板211が接続されている。ゲート側フレキシブル基板182には、走査信号線駆動回路400を構成するゲートドライブIC20が搭載されており、液晶パネル17に接続される側の反対側にゲート側配線基板212が接続されている。
ソース側配線基板211およびゲート側配線基板212における配線は、コントロール回路(不図示)に接続されており、各ソースドライブIC19には、ソース側配線基板211およびソース側フレキシブル基板181を介してコントロール回路から所要の信号(既述の信号SCK,SSP,LP,DAc等)が供給され、各ゲートドライブIC20には、ゲート側配線基板212よびゲート側フレキシブル基板182を介してコントロール回路から所要の信号(既述の信号GCK,GSP,OE等)が供給される。また、各ソースドライブIC19は、ソース側フレキシブル基板181を介して液晶パネル17のソースバスラインに接続され、各ゲートドライブIC20は、ゲート側フレキシブル基板182を介して液晶パネル17のゲートバスラインに接続されている。さらに、ゲートドライブIC20から出力されて液晶パネル17のアクティブエリア16内の所定のゲートバスラインLgaを通過した走査信号Gaをコントロール回路に導くための配線が、液晶パネル17のアクティブエリア16外、ソース側フレキシブル基板181およびソース側配線基板211に形成されている。
上記実装例によれば、所定のゲートバスラインLgaを通過した走査信号Gaが液晶パネル17のアクティブエリア16外の一部、ソース側フレキシブル基板181およびソース側配線基板211を介してコントロール回路に入力される。コントロール回路内の遅延補償回路600では、このゲートバスラインLgaを通過した走査信号Gaに基づき、既述のようにして、ゲートバスラインにおける信号の遅延時間Δτgが検出され、データ信号線駆動回路(ソースドライブIC19)に供給すべきデジタル画像信号DAが当該遅延時間Δτgに応じて修正される。これにより、ゲートバスライン上の信号遅延がデータ信号線駆動回路にフィードバックされ、当該信号遅延による影響が相殺されるようにデータ信号Skの振幅(電圧)が調整される。
なお、上記実装例では、液晶パネル17のアクティブエリア16内のゲートバスラインLgaを通過した走査信号Gaがコントロール回路に入力されるように構成されているが、これに代えて、図5に示すように液晶パネル17のアクティブエリア16外のゲートバスラインLgbを通過した信号が、ソース側フレキシブル基板181およびソース側配線基板211を介してコントロール回路に入力されるように構成されてもよい。
また、上記実装例におけるソース側フレキシブル基板181およびゲート側フレキシブル基板182を省略して、ソースドライブICおよびゲートドライブICを液晶パネル17上に搭載する構成とすることも可能である。この場合、上記ゲートバスラインLgaまたはLgbを通過した信号は、例えば、液晶パネル17に接続されるフレキシブル基板で構成されるソース側配線基板を介してコントロール回路に入力される。
<1.3 遅延補償回路>
次に、図1および図2を参照しつつ遅延補償回路600の構成および動作について説明する。この遅延補償回路600は、遅延検出回路601、演算回路602およびレジスタ603を備える。遅延検出回路601は、走査信号線としてのゲートバスラインの終端部分bにおける走査信号の波形をゲートバスラインの先端部分aにおける走査信号の波形と比較し、ゲートバスラインの終端部分bにおける走査信号のゲートバスラインの先端部分aにおける走査信号に対する遅れ時間Δτgを検出する。
次に、図1および図2を参照しつつ遅延補償回路600の構成および動作について説明する。この遅延補償回路600は、遅延検出回路601、演算回路602およびレジスタ603を備える。遅延検出回路601は、走査信号線としてのゲートバスラインの終端部分bにおける走査信号の波形をゲートバスラインの先端部分aにおける走査信号の波形と比較し、ゲートバスラインの終端部分bにおける走査信号のゲートバスラインの先端部分aにおける走査信号に対する遅れ時間Δτgを検出する。
演算回路602には、デジタル画像信号DAの表すn列目の画素データDn(n番目のデータ信号Snに対応する画素データ)から修正後のn列目の画素データDncを算出するための関数として、
Dnc=f(Δτg,n)・Dn …(1)
を満たす補正関数f(Δτg,n)が予め設定されており、この補正関数f(Δτg,n)を決定するパラメータの値がレジスタ603に予め格納されている(1≦n≦N)。そこで演算回路602は、検出された上記遅れ時間Δτgとレジスタ603に格納された上記パラメータ値とを用いて、上記式(1)によって修正後のn列目の画素データDncを順次算出することにより、修正デジタル画像信号DAcを生成する。ここで、補正関数f(Δτg,n)は、Δτgが大きいほど大きくなりかつ列番号nが大きいほど大きくなる正の関数である。したがって、演算回路602は、各画素形成部に対応する交差点を通過するデータ信号線に印加すべきデータ信号Snの振幅を修正する修正手段であって、当該振幅の修正量を前記遅れ時間τgが大きくなるにしたがって増大させると共に当該対応する交差点が走査信号線駆動回路400から離れるにしたがって増大させる修正手段として機能することになる。なお、上記補正関数f(Δτg,n)を決定するパラメータの値については、実験または計算機シミュレーション等に基づき、後述の画素容量Cpの充電不足補償の観点から予め適切に設定される。
Dnc=f(Δτg,n)・Dn …(1)
を満たす補正関数f(Δτg,n)が予め設定されており、この補正関数f(Δτg,n)を決定するパラメータの値がレジスタ603に予め格納されている(1≦n≦N)。そこで演算回路602は、検出された上記遅れ時間Δτgとレジスタ603に格納された上記パラメータ値とを用いて、上記式(1)によって修正後のn列目の画素データDncを順次算出することにより、修正デジタル画像信号DAcを生成する。ここで、補正関数f(Δτg,n)は、Δτgが大きいほど大きくなりかつ列番号nが大きいほど大きくなる正の関数である。したがって、演算回路602は、各画素形成部に対応する交差点を通過するデータ信号線に印加すべきデータ信号Snの振幅を修正する修正手段であって、当該振幅の修正量を前記遅れ時間τgが大きくなるにしたがって増大させると共に当該対応する交差点が走査信号線駆動回路400から離れるにしたがって増大させる修正手段として機能することになる。なお、上記補正関数f(Δτg,n)を決定するパラメータの値については、実験または計算機シミュレーション等に基づき、後述の画素容量Cpの充電不足補償の観点から予め適切に設定される。
上記のようにして生成された修正デジタル画像信号DAcは、データ信号線駆動回路300に入力され、液晶パネル500におけるソースバスラインの数に対応する数のアナログ電圧信号であるデータ信号Si(i=1〜N)に変換されて、データ信号線駆動回路300から出力される。これらのデータ信号Siの電圧は、それぞれ、ソースバスラインを経てオン状態のTFTに接続される画素容量Cpに与えられる。
ところで図2に示すように、ゲートバスラインの終端部分bにおけるTFTをオンさせる期間Tbが、ゲートバスラインの先端部分aにおけるTFTをオンさせる期間Taより短くなる。このようにゲートバスラインにおいて先端部分aから終端部分bへ向かうにしたがってオン期間が短縮されるのに対し、遅延補償回路600では、上記式(1)に基づく補正によってデータ信号Siの振幅Dsが振幅Dscへと増大してオン期間の短縮による画素容量Cpの充電不足が補償されるように、上記の補正関数f(Δτg,n)およびそのパラメータ値が設定されている。
<1.4 作用および効果>
以上のように本実施形態では、ゲートバスラインの終端部分bにおける走査信号の遅延時間Δτgが検出され、ゲートバスライン上の信号遅延による影響を相殺(抑制)すべく、この遅延時間Δτgに基づき、ゲートバスラインの終端部分bに近いソースバスラインほどデータ信号の振幅の修正量が大きくなるように、デジタル画像信号DAが遅延補償回路600において修正される(上記式(1)参照)。このように、ゲートバスライン上の走査信号Gjの遅れをデータ信号線駆動回路300にフィードバックしてデータ信号Siの振幅を調節することにより、装置間での制御信号の遅延量等のばらつきを個々に調整することなく、ゲートバスライン上の信号遅延による影響を相殺して画素容量の充電不足を解消または緩和することができる。これにより、液晶表示装置において高精細で高品質の表示が可能となる。
以上のように本実施形態では、ゲートバスラインの終端部分bにおける走査信号の遅延時間Δτgが検出され、ゲートバスライン上の信号遅延による影響を相殺(抑制)すべく、この遅延時間Δτgに基づき、ゲートバスラインの終端部分bに近いソースバスラインほどデータ信号の振幅の修正量が大きくなるように、デジタル画像信号DAが遅延補償回路600において修正される(上記式(1)参照)。このように、ゲートバスライン上の走査信号Gjの遅れをデータ信号線駆動回路300にフィードバックしてデータ信号Siの振幅を調節することにより、装置間での制御信号の遅延量等のばらつきを個々に調整することなく、ゲートバスライン上の信号遅延による影響を相殺して画素容量の充電不足を解消または緩和することができる。これにより、液晶表示装置において高精細で高品質の表示が可能となる。
<2.第2の実施形態>
図6は、本発明の第2の実施形態に係る液晶表示装置の構成を示すブロック図である。この液晶表示装置は、表示制御回路200と、データ信号線駆動回路300と、走査信号線駆動回路400と、アクティブマトリクス型の液晶パネル500と、遅延補償回路700とを備えている。本実施形態における遅延補償回路700の構成は、上記第1の実施形態における遅延補償回路600と相違し、また、遅延補償回路700には、ゲートバスラインを通過した後の信号(走査信号)に代えて、ソースバスラインを通過した後の信号(データ信号)が入力される。しかし他の部分については第1の実施形態と同様であるので、同一部分には同一の参照符号を付して説明を省略する。なお、ソースバスラインを通過した信号を遅延補償回路700(またはそれを含むコントロール回路)に入力するための構成(実装形態)は、第1の実施形態につき図4または図5に示した構成から明らかであり、本実施形態において、所定のソースバスラインを通過した信号は、ゲート側フレキシブル基板182およびゲート側配線基板212を介してコントロール回路に入力される。以下では、遅延補償回路700を中心に本実施形態について説明する。
図6は、本発明の第2の実施形態に係る液晶表示装置の構成を示すブロック図である。この液晶表示装置は、表示制御回路200と、データ信号線駆動回路300と、走査信号線駆動回路400と、アクティブマトリクス型の液晶パネル500と、遅延補償回路700とを備えている。本実施形態における遅延補償回路700の構成は、上記第1の実施形態における遅延補償回路600と相違し、また、遅延補償回路700には、ゲートバスラインを通過した後の信号(走査信号)に代えて、ソースバスラインを通過した後の信号(データ信号)が入力される。しかし他の部分については第1の実施形態と同様であるので、同一部分には同一の参照符号を付して説明を省略する。なお、ソースバスラインを通過した信号を遅延補償回路700(またはそれを含むコントロール回路)に入力するための構成(実装形態)は、第1の実施形態につき図4または図5に示した構成から明らかであり、本実施形態において、所定のソースバスラインを通過した信号は、ゲート側フレキシブル基板182およびゲート側配線基板212を介してコントロール回路に入力される。以下では、遅延補償回路700を中心に本実施形態について説明する。
<2.1 遅延補償回路>
図6および図7を参照しつつ、遅延補償回路700の構成および動作について説明する。遅延補償回路700は、遅延検出回路701、演算回路702およびレジスタ703を備えており、ソースバスライン上で遅延した信号をデータ信号線駆動回路300にフィードバックすべく、データ信号線駆動回路300に供給すべき画像データDAを当該遅延した信号に基づき修正する。
図6および図7を参照しつつ、遅延補償回路700の構成および動作について説明する。遅延補償回路700は、遅延検出回路701、演算回路702およびレジスタ703を備えており、ソースバスライン上で遅延した信号をデータ信号線駆動回路300にフィードバックすべく、データ信号線駆動回路300に供給すべき画像データDAを当該遅延した信号に基づき修正する。
遅延検出回路701は、データ信号線としてのソースバスラインの終端部分(図6に示すdの部分)におけるデータ信号の波形をソースバスラインの先端部分(図6に示すcの部分)におけるデータ信号の波形と比較して、ソースバスラインの終端部分dにおけるデータ信号のソースバスラインの先端部分cにおけるデータ信号に対する遅れ時間Δτsを検出する。ここでは、ソースバスラインの両端部のうちデータ信号線駆動回路300に近い方の端部を「先端部分」と称し、データ信号線駆動回路300から遠い方の端部を「終端部分」と称しており、これは以下においても同様である。
演算回路702には、デジタル画像信号DAの表す各フレームのm行目の画素データDm(m番目の走査信号線が選択されたときの各データ信号Si(i=1,2,…)に対応する画素データ)から修正後のm行目の画素データDmcを算出するための関数として、
Dmc=g(Δτs,m)・Dm …(2)
を満たす補正関数g(Δτs,m)が予め設定されており、この補正関数g(Δτs,m)を決定するパラメータの値がレジスタ703に予め格納されている(1≦m≦M)。そこで演算回路702は、検出された上記遅れ時間Δτsとレジスタ703に格納された上記パラメータ値とを用いて、上記式(2)によって修正後のm行目の画素データDmcを順次算出することにより、修正デジタル画像信号DAcを生成する。ここで、補正関数g(Δτs,m)は、Δτsが大きいほど大きくなりかつ行番号mが大きいほど大きくなる正の関数である。したがって、演算回路702は、各画素形成部が対応する交差点を通過するデータ信号線から画素値(画素容量Cpに保持すべき電圧)として取り込むべきデータ信号Si(i=1〜N)の振幅を修正する修正手段であって、当該振幅の修正量を前記遅れ時間τsが大きくなるにしたがって増大させると共に当該対応する交差点がデータ信号線駆動回路300から離れるにしたがって増大させる修正手段として機能することになる。なお、上記補正関数g(Δτs,m)を決定するパラメータの値については、実験または計算機シミュレーション等に基づき、後述の画素容量Cpの充電不足補償の観点から予め適切に設定される。
Dmc=g(Δτs,m)・Dm …(2)
を満たす補正関数g(Δτs,m)が予め設定されており、この補正関数g(Δτs,m)を決定するパラメータの値がレジスタ703に予め格納されている(1≦m≦M)。そこで演算回路702は、検出された上記遅れ時間Δτsとレジスタ703に格納された上記パラメータ値とを用いて、上記式(2)によって修正後のm行目の画素データDmcを順次算出することにより、修正デジタル画像信号DAcを生成する。ここで、補正関数g(Δτs,m)は、Δτsが大きいほど大きくなりかつ行番号mが大きいほど大きくなる正の関数である。したがって、演算回路702は、各画素形成部が対応する交差点を通過するデータ信号線から画素値(画素容量Cpに保持すべき電圧)として取り込むべきデータ信号Si(i=1〜N)の振幅を修正する修正手段であって、当該振幅の修正量を前記遅れ時間τsが大きくなるにしたがって増大させると共に当該対応する交差点がデータ信号線駆動回路300から離れるにしたがって増大させる修正手段として機能することになる。なお、上記補正関数g(Δτs,m)を決定するパラメータの値については、実験または計算機シミュレーション等に基づき、後述の画素容量Cpの充電不足補償の観点から予め適切に設定される。
上記のようにして生成された修正デジタル画像信号DAcは、データ信号線駆動回路300に入力され、液晶パネル500におけるソースバスラインの数に対応する数のアナログ電圧信号であるデータ信号Si(i=1〜N)に変換されてデータ信号線駆動回路300から出力される。これらのデータ信号Siの電圧は、それぞれ、ソースバスラインを経てオン状態のTFTに接続される画素容量Cpに与えられる。
ところで、ソースバスラインの終端部分dに近い画素容量Cpほど、それへの印加電圧の波形が鈍っているので、充電不足となる傾向がある。これに対し、遅延補償回路700における上記の演算回路702では、上記式(2)に基づく補正によってデータ信号Siの振幅Dsが振幅Dscへと増大して印加電圧の波形鈍りによる画素容量Cpの充電不足が補償されるように、上記の補正関数g(Δτs,m)およびそのパラメータ値が設定される。すなわち、本実施形態に係る液晶表示装置の信号波形図である図7を参照して説明すると、走査信号線駆動回路400においてゲート側クロック信号GCKおよび出力パルス制御信号OEに基づき順次アクティブ(ハイレベル)となる走査信号G1,G2,G3,…,GMが生成され、時間軸上において走査信号G1のアクティブ期間から走査信号GMのアクティブ期間へと向かうにしたがってデータ信号Si(i=1〜N)の振幅の補正量が大きくなるように、デジタル画像信号DAが上記補正関数g(Δτs,m)に基づき修正される。これにより、ソースバスライン上の信号遅延による波形鈍りに起因する充電不足が補償される。
なお、図7に示した信号波形図では、ゲート信号Gj(j=1,2,…,M)は、ゲート側クロック信号GCKの立ち上がりでアクティブ(ハイレベル)となり、出力禁止範囲を規定する出力パルス制御信号OE(図7(b))に立ち上がりで非アクティブ(ローレベル)となるが、このようなゲート信号Gjを出力するゲートドライバを走査信号線駆動回路400として使用する代わりに、図8に示すようにゲート側クロック信号GCKの立ち下がりでアクティブとなるゲート信号Gjを出力するゲートドライバを使用してもよい。この場合においても、上記と同様にしてソースバスライン上の信号遅延による波形鈍りに起因する充電不足を補償することができる。なお、この場合、ゲート信号Gjは、ゲート側クロック信号GCKの立ち上がりで非アクティブとなるので、上記の出力パルス制御信号OEは不要となる。
<2.2 作用および効果>
以上のように本実施形態では、ソースバスラインの終端部分dにおけるデータ信号の遅延時間Δτsが検出され、ソースバスライン上の信号遅延による波形鈍りの影響を相殺すべく、この遅延時間Δτsに基づき、ソースバスラインの終端部分dに近い画素容量Cpほど印加電圧(の振幅)の修正量が大きくなるように、デジタル画像信号DAが遅延補償回路700において修正される(上記式(2)参照)。このように、ソースバスライン上のデータ信号の遅れをデータ信号線駆動回路300にフィードバックしてデータ信号の振幅を調節することにより、装置間での制御信号の遅延量のばらつきを個々に調整することなく、ソースバスライン上の信号遅延による影響を相殺して画素容量の充電不足を解消または緩和することができる。これにより、液晶表示装置において高精細で高品質の表示が可能となる。
以上のように本実施形態では、ソースバスラインの終端部分dにおけるデータ信号の遅延時間Δτsが検出され、ソースバスライン上の信号遅延による波形鈍りの影響を相殺すべく、この遅延時間Δτsに基づき、ソースバスラインの終端部分dに近い画素容量Cpほど印加電圧(の振幅)の修正量が大きくなるように、デジタル画像信号DAが遅延補償回路700において修正される(上記式(2)参照)。このように、ソースバスライン上のデータ信号の遅れをデータ信号線駆動回路300にフィードバックしてデータ信号の振幅を調節することにより、装置間での制御信号の遅延量のばらつきを個々に調整することなく、ソースバスライン上の信号遅延による影響を相殺して画素容量の充電不足を解消または緩和することができる。これにより、液晶表示装置において高精細で高品質の表示が可能となる。
<3.第3の実施形態>
図9は、本発明の第3の実施形態に係る液晶表示装置の構成を示すブロック図である。この液晶表示装置は、表示制御回路200と、データ信号線駆動回路300と、走査信号線駆動回路400と、アクティブマトリクス型の液晶パネル500と、遅延補償回路800とを備えている。本実施形態における遅延補償回路800の構成は、上記第1および第2の実施形態における遅延補償回路600,700と相違し、また、遅延補償回路800には、ゲートバスラインを通過した後の信号(走査信号)と、ソースバスラインを通過した後の信号(データ信号)との双方が入力される。しかし他の部分については第1の実施形態と同様であるので、同一部分には同一の参照符号を付して説明を省略する。以下では、遅延補償回路800を中心に本実施形態について説明する。
図9は、本発明の第3の実施形態に係る液晶表示装置の構成を示すブロック図である。この液晶表示装置は、表示制御回路200と、データ信号線駆動回路300と、走査信号線駆動回路400と、アクティブマトリクス型の液晶パネル500と、遅延補償回路800とを備えている。本実施形態における遅延補償回路800の構成は、上記第1および第2の実施形態における遅延補償回路600,700と相違し、また、遅延補償回路800には、ゲートバスラインを通過した後の信号(走査信号)と、ソースバスラインを通過した後の信号(データ信号)との双方が入力される。しかし他の部分については第1の実施形態と同様であるので、同一部分には同一の参照符号を付して説明を省略する。以下では、遅延補償回路800を中心に本実施形態について説明する。
<3.1 遅延補償回路>
図9を参照しつつ、遅延補償回路800の構成および動作について説明する。遅延補償回路800は、遅延検出回路801、演算回路802およびレジスタ803を備えており、ソースバスライン上で遅延した信号およびゲートバスライン上で遅延した信号をデータ信号線駆動回路300にフィードバックすべく、データ信号線駆動回路300に供給すべき画像データDAを当該遅延した信号に基づき修正する。
図9を参照しつつ、遅延補償回路800の構成および動作について説明する。遅延補償回路800は、遅延検出回路801、演算回路802およびレジスタ803を備えており、ソースバスライン上で遅延した信号およびゲートバスライン上で遅延した信号をデータ信号線駆動回路300にフィードバックすべく、データ信号線駆動回路300に供給すべき画像データDAを当該遅延した信号に基づき修正する。
遅延検出回路801は、第1の実施形態と同様、走査信号線としてのゲートバスラインの終端部分bにおける走査信号の波形をゲートバスラインの先端部分aにおける走査信号の波形と比較し、ゲートバスラインの終端部分bにおける走査信号のゲートバスラインの先端部分aにおける走査信号に対する遅れ時間Δτgを検出する。また遅延検出回路801は、第2の実施形態と同様、データ信号線としてのソースバスラインの終端部分dにおけるデータ信号の波形をソースバスラインの先端部分cにおけるデータ信号の波形と比較して、ソースバスラインの終端部分dにおけるデータ信号のソースバスラインの先端部分cにおけるデータ信号に対する遅れ時間Δτsを検出する。
演算回路802には、デジタル画像信号DAの表す各フレームのm行目n列目の画素データDmn(m番目の走査信号線が選択されたときのデータ信号Snに対応する画素データ)から修正後のm行目n列目の画素データDmncを算出するための関数として、
Dmnc=h(Δτg,Δτs,m,n)・Dmn …(3)
を満たす補正関数h(Δτg,Δτs,m,n)をが予め設定されており、この補正関数h(Δτg,Δτs,m,n)を決定するパラメータの値がレジスタ803に予め格納されている。そこで演算回路802は、検出された上記遅れ時間ΔτgおよびΔτsとレジスタ803に格納された上記パラメータ値とを用いて、上記式(3)によって修正後のm行目n列目の画素データDmncを順次算出することにより、修正デジタル画像信号DAcを生成する。ここで、補正関数h(Δτg,Δτs,m,n)は、Δτg、Δτsが大きいほど大きくなりかつ列番号n、行番号mが大きいほど大きくなる正の関数である。なお、上記補正関数h(Δτg,Δτs,m,n)を決定するパラメータの値については、実験または計算機シミュレーション等に基づき、後述の画素容量Cpの充電不足補償の観点から予め適切に設定される。
Dmnc=h(Δτg,Δτs,m,n)・Dmn …(3)
を満たす補正関数h(Δτg,Δτs,m,n)をが予め設定されており、この補正関数h(Δτg,Δτs,m,n)を決定するパラメータの値がレジスタ803に予め格納されている。そこで演算回路802は、検出された上記遅れ時間ΔτgおよびΔτsとレジスタ803に格納された上記パラメータ値とを用いて、上記式(3)によって修正後のm行目n列目の画素データDmncを順次算出することにより、修正デジタル画像信号DAcを生成する。ここで、補正関数h(Δτg,Δτs,m,n)は、Δτg、Δτsが大きいほど大きくなりかつ列番号n、行番号mが大きいほど大きくなる正の関数である。なお、上記補正関数h(Δτg,Δτs,m,n)を決定するパラメータの値については、実験または計算機シミュレーション等に基づき、後述の画素容量Cpの充電不足補償の観点から予め適切に設定される。
上記のようにして生成された修正デジタル画像信号DAcは、データ信号線駆動回路300に入力され、液晶パネル500におけるソースバスラインの数に対応する数のアナログ電圧信号であるデータ信号Si(i=1〜N)に変換されて、データ信号線駆動回路300から出力される。これらのデータ信号Siの電圧は、それぞれ、ソースバスラインを経てオン状態のTFTに接続される画素容量Cpに与えられる。
既述のように、ゲートバスラインの終端部分bに近い画素容量Cpほど、それに繋がるTFTをオンさせる期間が短くなるので、充電不足となる傾向があり、また、ソースバスラインの終端部分dに近い画素容量Cpほど、それへの印加電圧の波形が鈍っているので、充電不足となる傾向がある。これに対し、遅延補償回路800では、上記式(3)に基づく補正によってデータ信号Siの振幅が増大することでオン期間の短縮による画素容量Cpの充電不足および印加電圧の波形鈍りによる画素容量Cpの充電不足が補償されるように、上記の補正関数h(Δτg,Δτs,m,n)およびそのパラメータ値が設定される。
<3.2 作用および効果>
以上のように本実施形態では、ゲートバスラインの終端部分bにおける走査信号の遅延時間Δτgおよびソースバスラインの終端部分dにおけるデータ信号の遅延時間Δτsが検出され、ゲートバスライン上の信号遅延によるTFTのオン期間の短縮化の影響およびソースバスライン上の信号遅延による波形鈍りの影響を相殺すべく、これらの遅延時間ΔτgおよびΔτsに基づき、ゲートバスラインの終端部分bに近い画素容量Cpほど、またソースバスラインの終端部分dに近い画素容量Cpほど、印加電圧(の振幅)の修正量が大きくなるように、デジタル画像信号DAが遅延補償回路700において修正される(上記式(3)参照)。このように、ゲートバスライン上の走査信号の遅れおよびソースバスライン上のデータ信号の遅れをデータ信号線駆動回路300にフィードバックしてデータ信号の振幅を調節することにより、装置間での制御信号の遅延量等のばらつきを個々に調整することなく、ゲートバスライン上およびソースバスライン上の信号遅延による影響を相殺して画素容量の充電不足を解消または緩和することができる。これにより、液晶表示装置において高精細で高品質の表示が可能となる。
以上のように本実施形態では、ゲートバスラインの終端部分bにおける走査信号の遅延時間Δτgおよびソースバスラインの終端部分dにおけるデータ信号の遅延時間Δτsが検出され、ゲートバスライン上の信号遅延によるTFTのオン期間の短縮化の影響およびソースバスライン上の信号遅延による波形鈍りの影響を相殺すべく、これらの遅延時間ΔτgおよびΔτsに基づき、ゲートバスラインの終端部分bに近い画素容量Cpほど、またソースバスラインの終端部分dに近い画素容量Cpほど、印加電圧(の振幅)の修正量が大きくなるように、デジタル画像信号DAが遅延補償回路700において修正される(上記式(3)参照)。このように、ゲートバスライン上の走査信号の遅れおよびソースバスライン上のデータ信号の遅れをデータ信号線駆動回路300にフィードバックしてデータ信号の振幅を調節することにより、装置間での制御信号の遅延量等のばらつきを個々に調整することなく、ゲートバスライン上およびソースバスライン上の信号遅延による影響を相殺して画素容量の充電不足を解消または緩和することができる。これにより、液晶表示装置において高精細で高品質の表示が可能となる。
<4.変形例>
上記第2または第3の実施形態では、ソースバスライン上の信号遅延による影響を相殺して画素容量の充電不足を解消または低減すべく、それらの信号遅延に基づきデータ信号Siの振幅を調整しているが、これに代えて又はこれと共に、走査信号線駆動回路400の走査信号Gjの振幅を対応する走査信号線の位置に応じて(jに応じて)調整するようにしてもよい。具体的には、例えば走査信号線駆動回路400に供給すべきオン電圧(アクティブな走査信号Gjの振幅を決定する電圧)を調整すればよい。
上記第2または第3の実施形態では、ソースバスライン上の信号遅延による影響を相殺して画素容量の充電不足を解消または低減すべく、それらの信号遅延に基づきデータ信号Siの振幅を調整しているが、これに代えて又はこれと共に、走査信号線駆動回路400の走査信号Gjの振幅を対応する走査信号線の位置に応じて(jに応じて)調整するようにしてもよい。具体的には、例えば走査信号線駆動回路400に供給すべきオン電圧(アクティブな走査信号Gjの振幅を決定する電圧)を調整すればよい。
また、上記第1から第3の実施形態では、ゲートバスライン上および/またはソースバスライン上の信号遅延に基づきデータ信号Siの振幅を調整しているが、ソースバスライン上の信号遅延に基づくデータ信号Siの振幅調整に代えて又はこれと共に、走査信号Gjの出力タイミングを遅延素子等によって調整するようにしてもよいし、ゲートバスライン上の信号遅延に基づくデータ信号Siの振幅調整に代えて又はこれと共に、データ信号Siの出力タイミングを遅延素子等によって調整するようにしてもよい。
例えば、既述の従来例のように、データ信号線駆動回路300の出力制御信号としてのラッチパルス信号LPを遅延素子によって遅延させるようにしてもよい。すなわち、図10および図11に示した従来の構成において、遅延素子1つ当たりの遅延量をΔτとし、ゲートバスラインを通過した信号に基づき遅延検出回路601等で検出される遅延量をΔτgとしたとき、Δτg=N・Δτ(Nはデータ信号Siの数)となるように、検出されるΔτgに応じて遅延素子1つ当たりの遅延量Δτを決定する。そして、このように決定されたΔτに基づき、ゲートバスラインの先端側からk番目のソースバスラインに印加すべきデータ信号Skの出力タイミングの遅延量、すなわちデータ信号Skの出力制御信号としてのラッチパルス信号の遅延量をk・Δτとする(1≦k≦N)。なお、遅延素子1つ当たりの遅延量Δτの調整は、例えば各遅延素子としてのバッファの動作電圧や出力側容量値の調節等により行うことができる。
上記のようにしてデータ信号Siの振幅(データ信号電圧)以外を調整する場合においても、ゲートバスライン上および/またはソースバスライン上の信号遅延をフィードバックしてそれらの信号遅延の影響が抑制されるように(信号遅延が補償されるように)出力制御信号としてのラッチパルス信号LPの遅延量やゲート信号Gjの振幅等が調整されるので、装置間での制御信号の遅延量等のばらつきを個々に調整することなく、画素容量の充電不足を解消または緩和することができる。
また、上記実施形態では、ゲートバスライン上および/またはソースバスライン上の信号遅延を遅延補償回路600,700または800を介してデータ信号線駆動回路300および/または走査信号線駆動回路400にフィードバックするために、1本のゲートバスラインを通過した信号および/または1本のソースバスラインを通過した信号が遅延補償回路600,700または800に入力されるが、これに代えて2本以上のゲートバスラインを通過した信号および/または2本以上のソースバスラインを通過した信号が遅延補償回路600,700または800に入力され、入力されるそれらの信号の遅延時間(例えばそれらの遅延時間の平均値)に基づいてデータ信号Siおよび/または走査信号の振幅や出力制御信号としてのラッチパルス信号LPの遅延量等が調整される構成としてもよい。
なお、上記実施形態については液晶表示装置を例に挙げて説明したが、これに限定されるものではなく、アクティブマトリクス型の表示パネルを使用した表示装置であれば本発明の適用が可能である。
10 …TFT(薄膜トランジスタ)
200 …表示制御回路
300 …データ信号線駆動回路
400 …走査信号線駆動回路
500 …液晶パネル
600,700,800 …遅延補償回路
601,701,801 …遅延検出回路
602,702,802 …演算回路
603,703,803 …レジスタ
Ls …ソースバスライン(データ信号線)
Lg …ゲートバスライン(走査信号線)
Px …画素形成部
Cp …画素容量
Ep …画素電極
Ec …共通電極
SCK …ソース側クロック信号
SSP …ソース側スタートパルス信号
GCK …ゲート側クロック信号
GSP …ゲート側スタートパルス信号
LP …ラッチパルス信号(出力制御信号)
DA …デジタル画像信号
DAc …修正デジタル画像信号
Ds …未補正のデータ信号の振幅
Dsc …補正後のデータ信号の振幅
Si …データ信号(i=1,2,…,N)
Gj …走査信号(j=1,2,…,M)
200 …表示制御回路
300 …データ信号線駆動回路
400 …走査信号線駆動回路
500 …液晶パネル
600,700,800 …遅延補償回路
601,701,801 …遅延検出回路
602,702,802 …演算回路
603,703,803 …レジスタ
Ls …ソースバスライン(データ信号線)
Lg …ゲートバスライン(走査信号線)
Px …画素形成部
Cp …画素容量
Ep …画素電極
Ec …共通電極
SCK …ソース側クロック信号
SSP …ソース側スタートパルス信号
GCK …ゲート側クロック信号
GSP …ゲート側スタートパルス信号
LP …ラッチパルス信号(出力制御信号)
DA …デジタル画像信号
DAc …修正デジタル画像信号
Ds …未補正のデータ信号の振幅
Dsc …補正後のデータ信号の振幅
Si …データ信号(i=1,2,…,N)
Gj …走査信号(j=1,2,…,M)
Claims (11)
- 複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれに対応しマトリクス状に配置された複数の画素形成部と、前記複数の画素形成部にて形成すべき画像を表す複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、前記複数の走査信号線を順次選択するための走査信号を前記複数の走査信号線に印加する走査信号線駆動回路とを有し、各画素形成部は対応交差点を通過する走査信号線が選択されているときに当該対応交差点を通過するデータ信号線上のデータ信号を画素値として取り込む、アクティブマトリクス型の表示装置であって、
各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響を抑えるための遅延補償回路と、
前記複数の走査信号線のうち少なくとも1つの走査信号線を通過した信号を前記遅延補償回路へ導くための信号経路とを備え、
前記遅延補償回路は、前記少なくとも1つの走査信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする表示装置。 - 前記遅延補償回路は、前記少なくとも1つの走査信号線を通過した信号に基づき、前記データ信号線駆動回路に供給すべき信号を修正することにより、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする、請求項1に記載の表示装置。
- 前記遅延補償回路は、前記少なくとも1つの走査信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号の振幅を調整することを特徴とする、請求項1に記載の表示装置。
- 前記遅延補償回路は、
前記少なくとも1つの走査信号線を通過した信号の遅延量を検出する検出手段と、
各画素形成部に対応する交差点を通過するデータ信号線に印加すべきデータ信号の振幅を修正する修正手段であって、当該振幅の修正量を前記信号の遅延量が大きくなるにしたがって増大させると共に当該対応する交差点が前記走査信号線駆動回路から離れるにしたがって増大させる修正手段と
を含むことを特徴とする、請求項3に記載の表示装置。 - 前記遅延補償回路は、前記少なくとも1つの走査信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号の出力タイミングを調整することを特徴とする、請求項1に記載の表示装置。
- 前記複数のデータ信号線のうち少なくとも1つのデータ信号線を通過した信号を前記遅延補償回路へ導くための信号経路を更に備え、
前記遅延補償回路は、前記少なくとも1つの走査信号線を通過した信号および前記少なくとも1つのデータ信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過する走査信号線上の信号遅延および当該対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする表示装置。 - 複数のデータ信号線と、前記複数のデータ信号線と交差する複数の走査信号線と、前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれに対応しマトリクス状に配置された複数の画素形成部と、前記複数の画素形成部にて形成すべき画像を表す複数のデータ信号を前記複数のデータ信号線に印加するデータ信号線駆動回路と、前記複数の走査信号線を順次選択するための走査信号を前記複数の走査信号線に印加する走査信号線駆動回路とを有し、各画素形成部は対応交差点を通過する走査信号線が選択されているときに当該対応交差点を通過するデータ信号線上のデータ信号を画素値として取り込む、アクティブマトリクス型の表示装置であって、
各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響を抑えるための遅延補償回路と、
前記複数のデータ信号線のうち少なくとも1つのデータ信号線を通過した信号を前記遅延補償回路へ導くための信号経路とを備え、
前記遅延補償回路は、前記少なくとも1つのデータ信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該対応する交差点を通過するデータ信号線に印加すべきデータ信号および/または当該対応する交差点を通過する走査信号線に印加すべき走査信号を調整することを特徴とする表示装置。 - 前記遅延補償回路は、前記少なくとも1つのデータ信号線を通過した信号に基づき、前記データ信号線駆動回路に供給すべき信号を修正することにより、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号を調整することを特徴とする、請求項7に記載の表示装置。
- 前記遅延補償回路は、前記少なくとも1つのデータ信号線を通過した信号に基づき、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過するデータ信号線に印加すべきデータ信号の振幅を調整することを特徴とする、請求項7に記載の表示装置。
- 前記遅延補償回路は、
前記少なくとも1つのデータ信号線を通過した信号の遅延量を検出する検出手段と、
各画素形成部が対応する交差点を通過するデータ信号線から前記画素値として取り込むべきデータ信号の振幅を修正する修正手段であって、当該振幅の修正量を前記信号の遅延量が大きくなるにしたがって増大させると共に当該対応する交差点が前記データ信号線駆動回路から離れるにしたがって増大させる修正手段と
を含むことを特徴とする、請求項9に記載の表示装置。 - 前記遅延補償回路は、前記少なくとも1つのデータ信号線を通過した信号に基づき、前記走査信号線駆動回路に供給すべき信号を修正することにより、各画素形成部に対応する交差点を通過するデータ信号線上の信号遅延による前記画素値への影響が抑制されるように、当該交差点を通過する走査信号線に印加すべき走査信号を調整することを特徴とする、請求項7に記載の表示装置。
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JP2004322540A JP2006133511A (ja) | 2004-11-05 | 2004-11-05 | アクティブマトリクス型の表示装置 |
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JP2004322540A JP2006133511A (ja) | 2004-11-05 | 2004-11-05 | アクティブマトリクス型の表示装置 |
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Publication Number | Publication Date |
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JP (1) | JP2006133511A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007322538A (ja) * | 2006-05-30 | 2007-12-13 | Toshiba Corp | 半導体装置及び表示装置 |
US8159447B2 (en) | 2006-09-25 | 2012-04-17 | Casio Computer Co., Ltd. | Display driving apparatus and display apparatus comprising the same |
KR101344835B1 (ko) | 2006-12-11 | 2013-12-26 | 삼성디스플레이 주식회사 | 게이트 구동 신호 지연을 감소시키는 방법 및 액정 표시장치 |
JP2015184508A (ja) * | 2014-03-25 | 2015-10-22 | 株式会社Jvcケンウッド | 表示装置 |
WO2024105771A1 (ja) * | 2022-11-15 | 2024-05-23 | シャープディスプレイテクノロジー株式会社 | 表示装置 |
-
2004
- 2004-11-05 JP JP2004322540A patent/JP2006133511A/ja active Pending
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