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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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Abstract
Description
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を含む半導体装置およびその作製方法に関する。例えば、液晶表示パネルやＥＬ表示パネルに代表される電気光学装置およびその様な電気光学装置（電子装置）を部品として搭載した電子機器（電子器具）に関する。 The present invention relates to a semiconductor device including a circuit formed of a thin film transistor (hereinafter referred to as TFT) and a manufacturing method thereof. For example, the present invention relates to an electro-optical device typified by a liquid crystal display panel or an EL display panel and an electronic device (electronic apparatus) on which such an electro-optical device (electronic device) is mounted as a component.
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。 Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and an electro-optical device, a semiconductor circuit, and an electronic device are all semiconductor devices.
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に液晶表示パネルやＥＬ表示パネルのスイッチング素子として開発が急がれている。 In recent years, a technique for forming a thin film transistor (TFT) using a semiconductor thin film (having a thickness of about several to several hundred nm) formed on a substrate having an insulating surface has attracted attention. Thin film transistors are widely applied to electronic devices such as ICs and electro-optical devices, and development of switching elements for liquid crystal display panels and EL display panels is particularly urgent.
液晶表示パネルにおいては、アモルファスシリコンまたはポリシリコンを半導体としたＴＦＴをマトリクス状に配置して、各ＴＦＴに接続された画素電極とソース線とゲート線とがそれぞれ形成された素子基板と、これに対向配置された対向電極を有する対向基板との間に液晶材料が挟持されている。また、カラー表示するためのカラーフィルタは対向基板上に形成されている。そして、素子基板と対向基板にそれぞれ光シャッタとして偏光板を配置し、カラー画像を表示している。 In a liquid crystal display panel, TFTs made of amorphous silicon or polysilicon as semiconductors are arranged in a matrix, and an element substrate on which pixel electrodes, source lines, and gate lines connected to each TFT are formed, and A liquid crystal material is sandwiched between a counter substrate having counter electrodes arranged opposite to each other. A color filter for color display is formed on the counter substrate. A polarizing plate is disposed as an optical shutter on each of the element substrate and the counter substrate to display a color image.
ここで、液晶表示パネルのカラーフィルタは、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の着色層と、画素の間隙だけを残して遮光マスクとを有し、光を透過させることによって赤色、緑色、青色の光を抽出するものである。また、カラーフィルタの遮光マスクは、一般的に金属膜または黒色顔料を含有した有機膜で構成されている。このカラーフィルターは、画素に対応する位置に形成され、これにより画素ごとに取り出す光の色を変えることができる。なお、画素に対応した位置とは、画素電極と一致する位置を指す。 Here, the color filter of the liquid crystal display panel has a colored layer of R (red), G (green), and B (blue), and a light-shielding mask leaving only a gap between pixels, and transmits light. Extracts red, green, and blue light. The light shielding mask of the color filter is generally composed of a metal film or an organic film containing a black pigment. The color filter is formed at a position corresponding to the pixel, and thereby, the color of the light extracted for each pixel can be changed. Note that the position corresponding to the pixel refers to a position that matches the pixel electrode.
また、ＥＬ表示装置においては、赤色、緑色、あるいは青色を有する光を発光するＥＬ素子をマトリクス状に配置するカラー化方式と、白色光を発光するＥＬ素子を用いカラーフィルタによるカラー化方式とがある。この白色光を発光するＥＬ素子を用いカラーフィルタによるカラー化方式は、原理的にはカラーフィルターを用いた液晶表示装置のカラー化方式と同様である。 In addition, in an EL display device, there are a colorization method in which EL elements that emit light having red, green, or blue color are arranged in a matrix, and a colorization method by a color filter that uses EL elements that emit white light. is there. A colorization method using a color filter using an EL element that emits white light is in principle the same as the colorization method of a liquid crystal display device using a color filter.
カラーフィルタを対向基板に設けた液晶表示パネルでは素子基板と対向基板とを極めて高い精度で位置合わせして組み立てることが必要であり、この精度が低い場合には開口率が低下して表示が暗くなるという問題があった。 In a liquid crystal display panel provided with a color filter on a counter substrate, it is necessary to assemble the element substrate and the counter substrate by aligning them with extremely high accuracy. If this accuracy is low, the aperture ratio decreases and the display becomes dark There was a problem of becoming.
また、カラーフィルタの遮光マスクとして金属膜を用いた液晶表示パネルでは、他の配線との寄生容量が形成され信号の遅延が生じやすいという問題が生じていた。また、有機膜を用いた場合、製造工程が増加するという問題が生じていた。 Further, in a liquid crystal display panel using a metal film as a light-shielding mask for a color filter, there is a problem that a parasitic capacitance with other wirings is formed and a signal delay is likely to occur. Moreover, when an organic film is used, the problem that the manufacturing process increases has arisen.
また、赤色、緑色、あるいは青色を有する光を発光するＥＬ素子を用いたＥＬ表示装置では、色ごとにＥＬ材料が異なるため素子特性も異なり均一な表示を得ることは困難であった。例えば、ＥＬ材料の劣化速度等がそれぞれ異なるため経過時間によって表示がばらついてしまうという問題が生じていた。 Further, in an EL display device using an EL element that emits light having red, green, or blue color, it is difficult to obtain uniform display because the EL material is different for each color and the element characteristics are different. For example, there is a problem in that the display varies depending on the elapsed time because the deterioration rates of the EL materials are different.
また、白色光を発光するＥＬ素子を用いたＥＬ表示装置では、原理的にはカラーフィルターを用いた液晶表示装置と同様であるため、同様の上記問題が生じていた。 In addition, the EL display device using an EL element that emits white light is similar in principle to a liquid crystal display device using a color filter, and thus the same problem described above has occurred.
本明細書で開示する発明の構成は、
画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板上に有する半導体装置において、
前記駆動回路のｐチャネル型ＴＦＴ、前記駆動回路のｎチャネル型ＴＦＴ、及び前記画素部の画素ＴＦＴは、ゲート絶縁膜上に接して形成されたカラーフィルタと、前記カラーフィルタ上に接して有機絶縁物材料からなる層間絶縁膜とを有していることを特徴とする半導体装置である。
The configuration of the invention disclosed in this specification is as follows.
In a semiconductor device having a pixel TFT provided in a pixel portion and a driving circuit in which a p-channel TFT and an n-channel TFT are provided around the pixel portion on the same substrate,
The p-channel TFT of the driving circuit, the n-channel TFT of the driving circuit, and the pixel TFT of the pixel portion are in contact with the color filter formed on the gate insulating film and on the color filter with organic insulation. The semiconductor device includes an interlayer insulating film made of a material.
また、他の発明の構成は、
画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板上に有する半導体装置において、
前記駆動回路のｐチャネル型ＴＦＴ、前記駆動回路のｎチャネル型ＴＦＴ、及び前記画素部の画素ＴＦＴは、ゲート電極の上方に設けた無機絶縁物材料から成る保護絶縁膜と、該絶縁膜上に接して形成されたカラーフィルタと、前記カラーフィルタ上に接して有機絶縁物材料からなる層間絶縁膜とを有していることを特徴とする半導体装置である。
In addition, the configuration of other inventions is as follows:
In a semiconductor device having a pixel TFT provided in a pixel portion and a driving circuit in which a p-channel TFT and an n-channel TFT are provided around the pixel portion on the same substrate,
The p-channel TFT of the driving circuit, the n-channel TFT of the driving circuit, and the pixel TFT of the pixel portion are provided with a protective insulating film made of an inorganic insulating material provided above the gate electrode, and on the insulating film A semiconductor device comprising: a color filter formed in contact; and an interlayer insulating film made of an organic insulating material in contact with the color filter.
また、他の発明の構成は、
画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板上に有する半導体装置において、
前記駆動回路のｐチャネル型ＴＦＴ、前記駆動回路のｎチャネル型ＴＦＴ、及び前記画素ＴＦＴは、ゲート電極の上方に設けた無機絶縁物材料から成る保護絶縁膜と、該絶縁膜上に接して形成されたカラーフィルタとを有し、
前記画素部に設けた画素電極は、前記カラーフィルタ上に接して形成され、少なくとも前記保護絶縁膜と前記カラーフィルタとに設けられた開孔を介して形成された、前記画素ＴＦＴに接続する導電性金属配線と接続していることを特徴とする半導体装置である。
In addition, the configuration of other inventions is as follows:
In a semiconductor device having a pixel TFT provided in a pixel portion and a driving circuit in which a p-channel TFT and an n-channel TFT are provided around the pixel portion on the same substrate,
The p-channel TFT of the driving circuit, the n-channel TFT of the driving circuit, and the pixel TFT are formed on and in contact with a protective insulating film made of an inorganic insulating material provided above the gate electrode. Color filters, and
A pixel electrode provided in the pixel portion is formed on and in contact with the color filter and is connected to the pixel TFT formed through an opening provided in at least the protective insulating film and the color filter. The semiconductor device is characterized by being connected to a conductive metal wiring.
また、上記構成において、前記駆動回路のｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴのゲート電極の上方に設けられたカラーフィルタは、赤に着色された着色膜であることを特徴としている。 In the above structure, the color filter provided above the gate electrode of the p-channel TFT and the n-channel TFT of the driver circuit is a colored film colored red.
また、上記各構成において、前記画素ＴＦＴのゲート電極の上方に設けられたカラーフィルタは、赤に着色された着色膜であることを特徴としている。 In each of the above structures, the color filter provided above the gate electrode of the pixel TFT is a colored film colored red.
また、上記各構成において、前記画素部に設けた画素電極は、前記層間絶縁膜上に形成され、少なくとも前記保護絶縁膜と前記層間絶縁膜とに設けられた開孔を介して形成された、前記画素ＴＦＴに接続する導電性金属配線と接続していることを特徴としている。 Further, in each of the above configurations, the pixel electrode provided in the pixel portion is formed on the interlayer insulating film, and is formed through an opening provided in at least the protective insulating film and the interlayer insulating film. It is characterized by being connected to a conductive metal wiring connected to the pixel TFT.
また、上記各構成において、前記画素部に設けた画素電極は光透過性を有していることを特徴としている。 In each of the above structures, the pixel electrode provided in the pixel portion is light transmissive.
また、上記各構成において、前記駆動回路のｐチャネル型ＴＦＴは、少なくとも、アナログスイッチとして使用されていることを特徴としている。 In each of the above structures, the p-channel TFT of the driving circuit is used as at least an analog switch.
また、他の発明の構成は、
画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板上に有する半導体装置において、
前記駆動回路のｐチャネル型ＴＦＴ、前記駆動回路のｎチャネル型ＴＦＴ、及び前記画素部の画素ＴＦＴは、ゲート電極の上方に設けた無機絶縁物材料から成る保護絶縁膜と、該絶縁膜上に接して形成されたカラーフィルタと、前記カラーフィルタ上に接して有機絶縁物材料からなる層間絶縁膜とを有し、
前記画素部の画素ＴＦＴは、前記層間絶縁膜上に画素電極を有し、前記画素電極を陽極とするＥＬ素子が接続していることを特徴とする半導体装置である。
In addition, the configuration of other inventions is as follows:
In a semiconductor device having a pixel TFT provided in a pixel portion and a driving circuit in which a p-channel TFT and an n-channel TFT are provided around the pixel portion on the same substrate,
The p-channel TFT of the driving circuit, the n-channel TFT of the driving circuit, and the pixel TFT of the pixel portion are provided with a protective insulating film made of an inorganic insulating material provided above the gate electrode, and on the insulating film A color filter formed in contact with the interlayer insulating film made of an organic insulating material in contact with the color filter;
The pixel TFT in the pixel portion is a semiconductor device having a pixel electrode on the interlayer insulating film, and an EL element having the pixel electrode as an anode is connected.
上記構成において、前記画素部に設けた画素電極は、前記層間絶縁膜上に形成され、少なくとも前記保護絶縁膜と前記層間絶縁膜とに設けられた開孔を介して形成された、前記画素ＴＦＴに接続する導電性金属配線と接続していることを特徴としている。 In the above configuration, the pixel TFT provided in the pixel portion is formed on the interlayer insulating film, and is formed through an opening provided in at least the protective insulating film and the interlayer insulating film. It is characterized in that it is connected to a conductive metal wiring connected to.
また、他の発明の構成は、
画素部に設けた画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとを設けた駆動回路とを同一の基板上に有する半導体装置において、
前記駆動回路のｐチャネル型ＴＦＴ、前記駆動回路のｎチャネル型ＴＦＴ、及び前記画素ＴＦＴは、ゲート電極の上方に設けた無機絶縁物材料から成る保護絶縁膜と、該絶縁膜上に接して形成されたカラーフィルタとを有し、
前記画素部に設けた画素電極は、前記カラーフィルタ上に接して形成され、少なくとも前記保護絶縁膜と前記カラーフィルタとに設けられた開孔を介して形成された、前記画素ＴＦＴに接続する導電性金属配線と接続され、且つ、前記画素電極を陽極とするＥＬ素子が接続していることを特徴とする半導体装置である。
In addition, the configuration of other inventions is as follows:
In a semiconductor device having a pixel TFT provided in a pixel portion and a driving circuit in which a p-channel TFT and an n-channel TFT are provided around the pixel portion on the same substrate,
The p-channel TFT of the driving circuit, the n-channel TFT of the driving circuit, and the pixel TFT are formed on and in contact with a protective insulating film made of an inorganic insulating material provided above the gate electrode. Color filters, and
A pixel electrode provided in the pixel portion is formed on and in contact with the color filter and is connected to the pixel TFT formed through an opening provided in at least the protective insulating film and the color filter. The semiconductor device is characterized in that an EL element connected to the conductive metal wiring and having the pixel electrode as an anode is connected.
上記構成において、前記駆動回路のｐチャネル型ＴＦＴ及びｎチャネル型ＴＦＴのゲート電極の上方に設けられたカラーフィルタは、赤に着色された着色膜であることを特徴としている。 In the above structure, the color filter provided above the gate electrodes of the p-channel TFT and the n-channel TFT of the driver circuit is a colored film colored red.
上記各構成において、前記画素ＴＦＴのゲート電極の上方に設けられたカラーフィルタは、赤に着色された着色膜であることを特徴としている。 In each of the above structures, the color filter provided above the gate electrode of the pixel TFT is a colored film colored in red.
上記各構成のいずれか一において、前記ＥＬ素子から発した光は前記基板を透過して放射されることを特徴としている。 In any one of the above-described configurations, the light emitted from the EL element is emitted through the substrate.
本発明によってカラーフィルタはブラックマスクの役割を果たすため、従来必要であったブラックマスクの形成工程が省略できる。 According to the present invention, since the color filter plays the role of a black mask, the step of forming a black mask which has been conventionally required can be omitted.
本願発明の実施形態について、以下に説明する。 Embodiments of the present invention will be described below.
本発明は、対向基板ではなく、素子基板上にＴＦＴの遮光膜としてカラーフィルタを形成することを特徴としている。特に赤色のカラーフィルタを通過する光の波長は高く、非単結晶珪素膜にほとんど影響を与えないため、有効である。参考までに非単結晶珪素膜５５ｎｍに対する吸収率と照射される波長との関係を図２３に示した。 The present invention is characterized in that a color filter is formed as a TFT light-shielding film on an element substrate, not on a counter substrate. In particular, the wavelength of light passing through the red color filter is high, which is effective because it hardly affects the non-single crystal silicon film. For reference, FIG. 23 shows the relationship between the absorptance for the non-single crystal silicon film 55 nm and the irradiated wavelength.
本発明において、光の劣化から保護するためにＴＦＴのゲート電極の上方、即ちチャネル形成領域を覆うカラーフィルタ（Ｒ）を形成する。具体的にはゲート電極を覆う保護絶縁膜（窒化珪素膜等）に接してカラーフィルタを形成し、カラーフィルタに接して層間絶縁膜を形成し、その層間絶縁膜上に画素電極を形成する。この層間絶縁膜は平坦化のために形成されており、カラーフィルタが十分な絶縁性、または平坦性を有しているのであれば層間絶縁膜はなくてもよい。また、保護絶縁膜は、カラーフィルタに含まれる不純物による汚染を防ぐ上で重要な役割を果たしている。 In the present invention, in order to protect against light deterioration, a color filter (R) that covers the TFT gate electrode, that is, the channel formation region is formed. Specifically, a color filter is formed in contact with a protective insulating film (such as a silicon nitride film) covering the gate electrode, an interlayer insulating film is formed in contact with the color filter, and a pixel electrode is formed on the interlayer insulating film. This interlayer insulating film is formed for planarization. If the color filter has sufficient insulation or flatness, the interlayer insulating film may be omitted. In addition, the protective insulating film plays an important role in preventing contamination by impurities contained in the color filter.
カラーフィルタには、最も単純なストライプパターンをはじめとして、斜めモザイク配列、三角モザイク配列、ＲＧＢＧ四画素配列、ＲＧＢＷ四画素配列などがある。 Color filters include the simplest stripe pattern, diagonal mosaic arrangement, triangular mosaic arrangement, RGBG four-pixel arrangement, and RGBW four-pixel arrangement.
図６にストライプ状のカラーフィルタとした場合で本発明を適用した一例を示す。図６（Ａ）は基板４００上に設けられた画素部４０１、ソース線側駆動回路４０２、及びゲート線側駆動回路４０３とカラーフィルタ４０４〜４０５との配置関係を簡略に示した上面図である。本発明は、周辺回路である駆動回路４０２、４０３上に赤のカラーフィルタ（Ｒ）４０４ａ、４０４ｂが設けられ、ＴＦＴの活性層の光劣化を防止すると同時に平坦化の役割も果たしている。また、画素部４０１上にはストライプ状にカラーフィルタ（Ｂ）４０５ｂ、カラーフィルタ（Ｒ）４０５ａ、カラーフィルタ（Ｇ）４０５ｃが繰り返し配置されている。図６（Ｂ）に画素の一部（３×３行列）を拡大した模式図を示した。図６（Ｂ）に示すように画素ＴＦＴ部４０７を保護するカラーフィルタ４０５ｄが各画素毎に形成されている。なお、ここではソース線、ゲート線、電極を図示していないが、各カラーフィルタの間隙と重なるように配置されているため、光漏れはない。このようにすることによってカラーフィルタ４０５ｄはブラックマスクの役割を果たすため、従来必要であったブラックマスクの形成工程が省略できる。また、ここでは画素電極と画素ＴＦＴとを接続するコンタクトホールを図示していないが、実際には画素ＴＦＴと画素電極との層間にカラーフィルタを形成しているためコンタクトホールの箇所には開口が存在している。
FIG. 6 shows an example in which the present invention is applied to a stripe-shaped color filter. FIG. 6A is a top view schematically showing the arrangement relationship between the color filter 404 to 405 and the pixel portion 401 provided on the
また、図７にマトリクス状のカラーフィルタとした場合で本発明を適用した一例を示す。図７（Ａ）は基板５００上に設けられた画素部５０１、ソース線側駆動回路５０２、及びゲート線側駆動回路５０３とカラーフィルタ５０４、５０５との配置関係を簡略に示した上面図である。本発明は、周辺回路である駆動回路５０２、５０３上に赤のカラーフィルタ（Ｒ）５０４ａが設けられ、ＴＦＴの活性層の光劣化を防止すると同時に平坦化の役割も果たしている。また、画素部５０１上にはマトリクス状にカラーフィルタ（Ｂ）５０５ｂ、カラーフィルタ（Ｇ）５０５ｃが配置され、それらの間隙を埋めるようにカラーフィルタ（Ｒ）５０５ａが形成されている。図７（Ｂ）に画素の一部（３×３行列）を拡大した模式図を示した。図７（Ｂ）に示すように画素ＴＦＴ部５０７を保護するカラーフィルタ５０５ｄは互いに繋がっている。なお、ここではソース線、ゲート線、電極を図示していないが、各カラーフィルタの間隙と重なるように配置されているため、光漏れはない。このようにすることによってカラーフィルタ５０５ａはブラックマスクの役割を果たすため、従来必要であったブラックマスクの形成工程が省略できる。また、ここでは画素電極と画素ＴＦＴとを接続するコンタクトホールを図示していないが、実際には画素ＴＦＴと画素電極との層間にカラーフィルタを形成しているためコンタクトホールの箇所には開口が存在している。
FIG. 7 shows an example in which the present invention is applied to a matrix color filter. FIG. 7A is a top view schematically showing the positional relationship between the pixel portion 501, the source line side driver circuit 502, the gate line side driver circuit 503, and the color filters 504 and 505 provided over the
また、図６及び図７で示したカラーフィルタの配置は一例であって、特にその配置、形状に限定されず、少なくともＴＦＴのゲート電極の上方、即ちチャネル形成領域の上方を覆うカラーフィルタ（Ｒ）を適宜形成すればよい。 Further, the arrangement of the color filters shown in FIGS. 6 and 7 is an example, and the arrangement and shape are not particularly limited, and the color filter (R) covering at least the gate electrode of the TFT, that is, the upper part of the channel formation region. ) May be formed as appropriate.
また、本発明はアクティブマトリクス基板を用いる表示装置であれば適用することができ、例えば液晶表示装置やＥＬ表示装置にも適用することができる。白色発光のＥＬ素子を用いたＥＬ表示装置においては、画素電極を陽極とし、ＥＬ素子から発した光はアクティブマトリクス基板を透過して放射される。また、有色発光のＥＬ素子を用いたＥＬ表示装置においても、色純度を上げるためにカラーフィルタを用いる場合に本発明を適用できる。 The present invention can be applied to any display device using an active matrix substrate, and can be applied to, for example, a liquid crystal display device or an EL display device. In an EL display device using a white light emitting EL element, a pixel electrode is used as an anode, and light emitted from the EL element is transmitted through an active matrix substrate and emitted. The present invention can also be applied to an EL display device using EL elements that emit colored light when a color filter is used to increase color purity.
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。 The present invention having the above-described configuration will be described in more detail with the following examples.
本発明の実施例を図１〜図３を用いて説明する。ここでは、画素部の画素ＴＦＴおよび保持容量と、表示領域の周辺に設けられる駆動回路のＴＦＴを同時に作製する方法について工程に従って詳細に説明する。 An embodiment of the present invention will be described with reference to FIGS. Here, a method for simultaneously manufacturing the pixel TFT and the storage capacitor of the pixel portion and the TFT of the driver circuit provided in the periphery of the display region will be described in detail according to the process.
図１（Ａ）において、基板１０１にはコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板の他に、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）など光学的異方性を有しないプラスチック基板を用いることができる。ガラス基板を用いる場合には、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。そして、基板１０１のＴＦＴを形成する表面に、基板１０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜１０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜１０２ａを１０〜２００nm（好ましくは５０〜１００nm）、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜１０２ｂを５０〜２００ｎｍ（好ましくは１００〜１５０nm）の厚さに積層形成する。
In FIG. 1A, a
酸化窒化シリコン膜は従来の平行平板型のプラズマＣＶＤ法を用いて形成する。酸化窒化シリコン膜１０２ａは、ＳｉＨ4を１０SCCM、ＮＨ3を１００SCCM、Ｎ2Ｏを２０SCCMとして反応室に導入し、基板温度３２５℃、反応圧力４０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。一方、酸化窒化水素化シリコン膜１０２ｂは、ＳｉＨ4を５SCCM、Ｎ2Ｏを１２０SCCM、Ｈ2を１２５SCCMとして反応室に導入し、基板温度４００℃、反応圧力２０Pa、放電電力密度０．４１W/cm2、放電周波数６０MHzとした。これらの膜は、基板温度を変化させ、反応ガスの切り替えのみで連続して形成することもできる。
The silicon oxynitride film is formed by using a conventional parallel plate type plasma CVD method. The
このようにして作製した酸化窒化シリコン膜１０２ａは、密度が９．２８×１０22/cm3であり、フッ化水素アンモニウム（ＮＨ4ＨＦ2）を７．１３％とフッ化アンモニウム（ＮＨ4Ｆ）を１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）の２０℃におけるエッチング速度が約６３nm/minと遅く、緻密で硬い膜である。このような膜を下地膜に用いると、この上に形成する半導体層にガラス基板からのアルカリ金属元素が拡散するのを防ぐのに有効である。
The
次に、２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで非晶質構造を有する半導体層１０３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。例えば、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成する。非晶質構造を有する半導体膜には、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜１０２と非晶質半導体層１０３ａとは両者を連続形成することも可能である。例えば、前述のように酸化窒化シリコン膜１０２ａと酸化窒化水素化シリコン膜１０２ｂをプラズマＣＶＤ法で連続して成膜後、反応ガスをＳｉＨ4、Ｎ2Ｏ、Ｈ2からＳｉＨ4とＨ2或いはＳｉＨ4のみに切り替えれば、一旦大気雰囲気に晒すことなく連続形成できる。その結果、酸化窒化水素化シリコン膜１０２ｂの表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
Next, a
そして、結晶化の工程を行い非晶質半導体層１０３ａから結晶質半導体層１０３ｂを作製する。その方法としてレーザーアニール法や熱アニール法（固相成長法）、またはラピットサーマルアニール法（ＲＴＡ法）を適用することができる。前述のようなガラス基板や耐熱性の劣るプラスチック基板を用いる場合には、特にレーザーアニール法を適用することが好ましい。ＲＴＡ法では、赤外線ランプ、ハロゲンランプ、メタルハライドランプ、キセノンランプなどを光源に用いる。或いは特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質半導体層１０３ｂを形成することもできる。結晶化の工程ではまず、非晶質半導体層が含有する水素を放出させておくことが好ましく、４００〜５００℃で１時間程度の熱処理を行い含有する水素量を５atom％以下にしてから結晶化させると膜表面の荒れを防ぐことができるので良い。
Then, a crystallization step is performed to form a
結晶化をレーザーアニール法にて行う場合には、パルス発振型または連続発光型のエキシマレーザーやアルゴンレーザーをその光源とする。パルス発振型のエキシマレーザーを用いる場合には、レーザー光を線状に加工してレーザーアニールを行う。レーザーアニール条件は実施者が適宣選択するものであるが、例えば、レーザーパルス発振周波数３０Ｈｚとし、レーザーエネルギー密度を１００〜５００mJ/cm2(代表的には３００〜４００mJ/cm2)とする。そして線状ビームを基板全面に渡って照射し、この時の線状ビームの重ね合わせ率（オーバーラップ率）を８０〜９８％として行う。このようにして図１（Ｂ）に示すように結晶質半導体層１０３ｂを得ることができる。
When crystallization is performed by laser annealing, a pulse oscillation type or continuous light emission type excimer laser or argon laser is used as the light source. In the case of using a pulse oscillation type excimer laser, laser annealing is performed by processing laser light into a linear shape. The laser annealing conditions are appropriately selected by the practitioner. For example, the laser pulse oscillation frequency is 30 Hz, and the laser energy density is 100 to 500 mJ / cm 2 (typically 300 to 400 mJ / cm 2 ). Then, a linear beam is irradiated over the entire surface of the substrate, and the linear beam superposition ratio (overlap ratio) at this time is set to 80 to 98%. In this way, a
そして、結晶質半導体層１０３ｂ上にフォトマスクを用い、フォトリソグラフィーの技術を用いてレジストパターンを形成し、ドライエッチングによって結晶質半導体層を島状に分割し、島状半導体層１０４〜１０８を形成しする。ドライエッチングにはＣＦ4とＯ2の混合ガスを用いる。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの厚さの酸化シリコン膜によるマスク層１９４を形成する。
Then, a photomask is used over the
この状態で島状半導体層に対し、ＴＦＴのしきい値電圧（Ｖth）を制御する目的でｐ型を付与する不純物元素を１×１０16〜５×１０17atoms／cm3程度の濃度で島状半導体層の全面に添加しても良い。半導体に対してｐ型を付与する不純物元素には、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律表第１３族の元素が知られている。その方法として、イオン注入法やイオンドープ法を用いることができるが、大面積基板を処理するにはイオンドープ法が適している。イオンドープ法ではジボラン（Ｂ2Ｈ6）をソースガスとして用いホウ素（Ｂ）を添加する。このような不純物元素の注入は必ずしも必要でなく省略しても差し支えないが、特にｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために好適に用いる手法である。 In this state, for the purpose of controlling the threshold voltage (Vth) of the TFT, the island-shaped semiconductor layer is doped with an impurity element imparting p-type at a concentration of about 1 × 10 16 to 5 × 10 17 atoms / cm 3. It may be added to the entire surface of the semiconductor layer. As an impurity element imparting p-type to a semiconductor, elements of Group 13 of the periodic table such as boron (B), aluminum (Al), and gallium (Ga) are known. As the method, an ion implantation method or an ion doping method can be used, but an ion doping method is suitable for processing a large-area substrate. In the ion doping method, diborane (B 2 H 6 ) is used as a source gas and boron (B) is added. Such implantation of the impurity element is not always necessary and may be omitted. However, this is a technique that is particularly suitable for keeping the threshold voltage of the n-channel TFT within a predetermined range.
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素を島状半導体層１０５、１０７に選択的に添加する。そのため、あらかじめレジストマスク１９５ａ〜１９５ｅを形成した。ｎ型を付与する不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域は低濃度ｎ型不純物領域１９６、１９７として、このリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域１９６、１９７に含まれるｎ型を付与する不純物元素の濃度を（ｎ-）と表す。また、不純物領域１９８は、画素マトリクス回路の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した（図１（Ｄ））。
In order to form the LDD region of the n-channel TFT of the driver circuit, an impurity element imparting n-type conductivity is selectively added to the island-shaped semiconductor layers 105 and 107. Therefore, resist
次に、レジストマスク１９５ａ〜１９５ｅを除去した後、添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。レーザー活性化の方法による場合、ＫｒＦエキシマレーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。マスク層１９４は、この段階でフッ酸などの溶液でエッチング除去する。
Next, after removing the resist
次いで、島状半導体層を覆って形成されるゲート絶縁膜１０９はプラズマＣＶＤ法またはスパッタ法を用い、膜厚を４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒化シリコン膜から形成すると良い。また、ＳｉＨ4とＮ2ＯにＯ2を添加させて作製された酸化窒化シリコン膜は、膜中の固定電荷密度が低減されているのでこの用途に対して好ましい材料となる。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い（図１（Ｅ））。
Next, the
そして、図１（Ｅ）に示すように、ゲート絶縁膜１０９上にゲート電極を形成するための耐熱性導電層を形成する。耐熱性導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。このような耐熱性導電性材料を用い、例えば、導電性の窒化物金属膜から成る導電層（Ａ）１１０と金属膜から成る導電層（Ｂ）１１１とを積層した構造とすると良い。導電層（Ｂ）１１１はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）１１０は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）などで形成する。また、導電層（Ａ）１１０はタングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）１１１は低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
Then, as shown in FIG. 1E, a heat resistant conductive layer for forming a gate electrode is formed over the
導電層（Ａ）１１０は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）１１１は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。Ｗをゲート電極とする場合には、Ｗをターゲットとしたスパッタ法で、アルゴン（Ａｒ）ガスと窒素（Ｎ2）ガスを導入して導電層（Ａ）１１１を窒化タングステン（ＷＮ）で５０nmの厚さに形成し、導電層（Ｂ）１１０をＷで２５０nmの厚さに形成する。その他の方法として、Ｗ膜は６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。 The conductive layer (A) 110 may be 10 to 50 nm (preferably 20 to 30 nm), and the conductive layer (B) 111 may be 200 to 400 nm (preferably 250 to 350 nm). When W is a gate electrode, argon (Ar) gas and nitrogen (N 2 ) gas are introduced by sputtering using W as a target, and the conductive layer (A) 111 is made of tungsten nitride (WN) with a thickness of 50 nm. The conductive layer (B) 110 is formed to a thickness of 250 nm with W. As another method, the W film can be formed by thermal CVD using tungsten hexafluoride (WF 6 ). In any case, in order to use as a gate electrode, it is necessary to reduce the resistance, and the resistivity of the W film is desirably 20 μΩcm or less. The resistivity of the W film can be reduced by increasing the crystal grains. However, when there are many impurity elements such as oxygen in W, crystallization is hindered and the resistance is increased. Therefore, in the case of sputtering, the resistivity is obtained by using a W target with a purity of 99.9999% and forming a W film with sufficient consideration so that impurities are not mixed in the gas phase during film formation. 9-20 μΩcm can be realized.
一方、導電層（Ａ）１１０にＴａＮ膜を、導電層（Ｂ）１１１にＴａ膜を用いる場合には、同様にスパッタ法で形成することが可能である。ＴａＮ膜はＴａをターゲットとしてスパッタガスにＡｒと窒素との混合ガスを用いて形成し、Ｔａ膜はスパッタガスにＡｒを用いる。また、これらのスパッタガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、この上にＴａ膜を形成すればα相のＴａ膜が容易に得られた。尚、図示しないが、導電層（Ａ）１１０の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層（Ａ）１１０または導電層（Ｂ）１１１が微量に含有するアルカリ金属元素がゲート絶縁膜１０９に拡散するのを防ぐことができる。いずれにしても、導電層（Ｂ）１１１は抵抗率を１０〜５０μΩcmの範囲ですることが好ましい。
On the other hand, when a TaN film is used for the conductive layer (A) 110 and a Ta film is used for the conductive layer (B) 111, it can be similarly formed by sputtering. The TaN film is formed using Ta as a target and a mixed gas of Ar and nitrogen as a sputtering gas, and the Ta film uses Ar as a sputtering gas. In addition, when an appropriate amount of Xe or Kr is added to these sputtering gases, the internal stress of the film to be formed can be relaxed and the film can be prevented from peeling. The resistivity of the α-phase Ta film is about 20 μΩcm and can be used as a gate electrode, but the resistivity of the β-phase Ta film is about 180 μΩcm and is not suitable for a gate electrode. Since the TaN film has a crystal structure close to an α phase, an α phase Ta film can be easily obtained by forming a Ta film thereon. Although not shown, it is effective to form a silicon film doped with phosphorus (P) with a thickness of about 2 to 20 nm under the conductive layer (A) 110. This improves adhesion and prevents oxidation of the conductive film formed thereon, and at the same time, an alkali metal element contained in a trace amount in the conductive layer (A) 110 or the conductive layer (B) 111 is added to the
次に、フォトマスクを用い、フォトリソグラフィーの技術を使用してレジストマスク１１２〜１１７を形成し、導電層（Ａ）１１０と導電層（Ｂ）１１１とを一括でエッチングしてゲート電極１１８〜１２２と容量配線１２３を形成する。ゲート電極１１８〜１２２と容量配線１２３は、導電層（Ａ）から成る１１８ａ〜１２２ａと、導電層（Ｂ）から成る１１８ｂ〜１２２ｂとが一体として形成されている（図２（Ａ））。
Next, resist masks 112 to 117 are formed using a photomask using a photolithographic technique, and the conductive layer (A) 110 and the conductive layer (B) 111 are collectively etched to form
導電層（Ａ）および導電層（Ｂ）をエッチングする方法は実施者が適宣選択すれば良いが、前述のようにＷを主成分とする材料で形成されている場合には、高速でかつ精度良くエッチングを実施するために高密度プラズマを用いたドライエッチング法を適用することが望ましい。高密度プラズマを得る手法の一つとして、誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）エッチング装置を用いると良い。ＩＣＰエッチング装置を用いたＷのエッチング法は、エッチングガスにＣＦ4とＣｌ2の２種のガスを反応室に導入し、圧力０．５〜１．５Ｐａ（好ましくは１Ｐａ）とし、誘導結合部に２００〜１０００Ｗの高周波（１３．５６ＭＨｚ）電力を印加する。この時、基板が置かれたステージには２０Ｗの高周波電力が印加され、自己バイアスで負電位に帯電することにより、正イオンが加速されて異方性のエッチングを行うことができる。ＩＣＰエッチング装置を使用することにより、Ｗなどの硬い金属膜も２〜５nm／秒のエッチング速度を得ることができる。また、残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増しオーバーエッチングをすると良い。しかし、この時に下地とのエッチングの選択比に注意する必要がある。例えば、Ｗ膜に対する酸化窒化シリコン膜（ゲート絶縁膜１０９）の選択比は２．５〜３であるので、このようなオーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされて実質的に薄くなった。 A method for etching the conductive layer (A) and the conductive layer (B) may be appropriately selected by a practitioner. However, when the conductive layer (A) and the conductive layer (B) are formed of a material containing W as a main component as described above, the method is performed at a high speed. In order to perform etching with high accuracy, it is desirable to apply a dry etching method using high-density plasma. As one method for obtaining high-density plasma, an inductively coupled plasma (ICP) etching apparatus may be used. In the etching method of W using an ICP etching apparatus, two kinds of gases, CF 4 and Cl 2 , are introduced into the reaction chamber as the etching gas, and the pressure is set to 0.5 to 1.5 Pa (preferably 1 Pa). 200 to 1000 W of high frequency (13.56 MHz) power is applied to At this time, high-frequency power of 20 W is applied to the stage on which the substrate is placed, and the negative ions are charged by self-bias, whereby positive ions are accelerated and anisotropic etching can be performed. By using an ICP etching apparatus, a hard metal film such as W can obtain an etching rate of 2 to 5 nm / second. Further, in order to perform etching without leaving a residue, overetching is preferably performed by increasing the etching time at a rate of about 10 to 20%. However, it is necessary to pay attention to the etching selectivity with the base at this time. For example, since the selection ratio of the silicon oxynitride film (gate insulating film 109) to the W film is 2.5 to 3, the surface where the silicon oxynitride film is exposed is etched by about 20 to 50 nm by such over-etching treatment. Has been substantially thinned.
そして、画素ＴＦＴのｎチャネル型ＴＦＴにＬＤＤ領域を形成するために、ｎ型を付与する不純物元素添加の工程（ｎ--ドープ工程）を行った。ゲート電極１１８〜１２２をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。ｎ型を付与する不純物元素として添加するリン（Ｐ）の濃度は１×１０16〜５×１０19atoms／cm3の濃度範囲で添加する。このようにして、図２（Ｂ）に示すように島状半導体層に低濃度ｎ型不純物領域１２４〜１２９を形成する。
Then, in order to form an LDD region in the n-channel type TFT of the pixel TFT, the impurity element doping step which imparts n-type - was (n doping step). An impurity element imparting n-type in a self-aligning manner is added by ion doping using the
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する高濃度ｎ型不純物領域の形成を行った（ｎ+ドープ工程）。まず、フォトマスクを用い、レジストのマスク１３０〜１３４を形成し、ｎ型を付与する不純物元素を添加して高濃度ｎ型不純物領域１３５〜１４０を形成した。ｎ型を付与する不純物元素にはリン（Ｐ）を用い、その濃度が１×１０20〜１×１０21atoms／cm3の濃度範囲となるようにフォスフィン（ＰＨ3）を用いたイオンドープ法で行った（図２（Ｃ））。
Next, in the n-channel TFT, a high-concentration n-type impurity region functioning as a source region or a drain region was formed (n + doping step). First, resist
そして、ｐチャネル型ＴＦＴを形成する島状半導体層１０４、１０６にソース領域およびドレイン領域とする高濃度ｐ型不純物領域１４４、１４５を形成する。ここでは、ゲート電極１１８、１２０をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に高濃度ｐ型不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体膜１０５、１０７、１０８は、フォトマスク４（ＰＭ４）を用いてレジストマスク１４１〜１４３を形成し全面を被覆しておく。高濃度ｐ型不純物領域１４４、１４５はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。この領域のボロン（Ｂ）濃度は３×１０20〜３×１０21atoms／cm3となるようにする（図２（Ｄ））。この高濃度ｐ型不純物領域１４４、１４５には、前工程においてリン（Ｐ）が添加されていて、高濃度ｐ型不純物領域１４４ａ、１４５ａには１×１０20〜１×１０21atoms／cm3の濃度で、高濃度ｐ型不純物領域１４４ｂ、１４５ｂには１×１０16〜５×１０19atoms／cm3の濃度で含有しているが、この工程で添加するボロン（Ｂ）の濃度を１．５から３倍となるようにすることにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能する上で何ら問題はなかった。
Then, high-concentration p-type impurity regions 144 and 145 serving as a source region and a drain region are formed in the island-like semiconductor layers 104 and 106 forming the p-channel TFT. Here, an impurity element imparting p-type is added using the
その後、図３（Ａ）に示すように、ゲート電極およびゲート絶縁膜上から保護絶縁膜１４６を形成する。保護絶縁膜は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても保護絶縁膜１４６は無機絶縁物材料から形成する。保護絶縁膜１４６の膜厚は１００〜２００ｎｍとする。ここで、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法で、オルトケイ酸テトラエチル（Tetraethyl Orthosilicate：ＴＥＯＳ）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Pa、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成することができる。また、ＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
After that, as shown in FIG. 3A, a protective
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板１０１に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい（図３（Ｂ））。
Thereafter, a step of activating the impurity element imparting n-type or p-type added at each concentration is performed. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is 1 ppm or less, preferably 0.1 ppm or less in a nitrogen atmosphere at 400 to 700 ° C., typically 500 to 600 ° C. In this example, the temperature is 550 ° C. for 4 hours. Heat treatment was performed. Further, in the case where a plastic substrate having a low heat resistant temperature is used for the
活性化の工程の後、さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体膜を水素化する工程を行った。この工程は熱的に励起された水素により島状半導体膜にある１０16〜１０18/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。 After the activation step, a heat treatment was performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen to perform a step of hydrogenating the island-shaped semiconductor film. This step is a step of terminating dangling bonds of 10 16 to 10 18 / cm 3 in the island-like semiconductor film by thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
活性化および水素化の工程が終了したら、前記保護絶縁膜に接してカラーフィルタ１７１を形成する。図３（Ｃ）では赤のカラーフィルタしか図示していないが、青のカラーフィルタ、緑のカラーフィルタが適宜所定の配置及び形状で形成されている。本実施例では、カラーフィルタを図６に示した配置とした。また、微細なパターンであるためカラーフィルタはドライエッチングでパターニングすることが好ましく、ここでは３回のパターニングを行い３色のカラーフィルタを形成した。ここでは、後に形成される画素電極と画素ＴＦＴを接続するためのコンタクトホールを形成する箇所のカラーフィルタは除去した。
When the activation and hydrogenation steps are completed, a
次いで、カラーフィルタ上に有機絶縁物材料からなる層間絶縁膜１４７を１．０〜２．０μｍの平均厚を有して形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンで３００℃で焼成して形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで８０℃で６０秒の予備加熱を行い、さらにクリーンオーブンで２５０℃で６０分焼成して形成することができる。
Next, an
このように、層間絶縁膜を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減するできる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、保護絶縁膜１４６として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いる必要がある。
Thus, the surface can be satisfactorily flattened by forming the interlayer insulating film with an organic insulating material. In addition, since the organic resin material generally has a low dielectric constant, parasitic capacitance can be reduced. However, it is hygroscopic and is not suitable as a protective film, and thus needs to be used in combination with a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or the like formed as the protective
次いで、透明導電膜を全面に形成し、フォトマスクを用いたパターニングにより画素電極１５８を形成する。
Next, a transparent conductive film is formed over the entire surface, and a
透明導電膜の材料は、酸化インジウム（Ｉｎ2Ｏ3）や酸化インジウム酸化スズ合金（Ｉｎ2Ｏ3―ＳｎＯ2；ＩＴＯ）などをスパッタ法や真空蒸着法などを用いて形成して用いることができる。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）を用いても良い。酸化インジウム酸化亜鉛合金は表面平滑性に優れ、ＩＴＯに対して熱安定性にも優れているので、ドレイン配線１６９の端面で接触するＡｌとの腐蝕反応を防止できる。同様に、酸化亜鉛（ＺｎＯ）も適した材料であり、さらに可視光の透過率や導電率を高めるためにガリウム（Ｇａ）を添加した酸化亜鉛（ＺｎＯ：Ｇａ）などを用いることができる。 As the material for the transparent conductive film, indium oxide (In 2 O 3 ), indium oxide tin oxide alloy (In 2 O 3 —SnO 2 ; ITO), or the like is used by using a sputtering method, a vacuum evaporation method, or the like. it can. Etching treatment of such a material is performed with a hydrochloric acid based solution. However, in particular, since etching of ITO is likely to generate a residue, an indium oxide-zinc oxide alloy (In 2 O 3 —ZnO) may be used to improve etching processability. Since the indium oxide-zinc oxide alloy has excellent surface smoothness and thermal stability with respect to ITO, it can prevent a corrosion reaction with Al coming into contact with the end face of the drain wiring 169. Similarly, zinc oxide (ZnO) is also a suitable material, and zinc oxide (ZnO: Ga) to which gallium (Ga) is added to further increase the transmittance and conductivity of visible light can be used.
その後、フォトマスクを用い、所定のパターンのレジストマスクを形成し、それぞれの島状半導体膜に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成する。コンタクトホールの形成はドライエッチング法により行う。この場合、エッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る層間絶縁膜をまずエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として保護絶縁膜１４６をエッチングする。さらに、島状半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えてゲート絶縁膜をエッチングすることにより、良好にコンタクトホールを形成することができる。なお、本実施例では、層間絶縁膜を本焼成後にパターニングした例（図４（Ａ）を示したが、仮焼成後にパターニングを行い、その後で本焼成を行うことで開口部におけるエッジを図４（Ｃ）に示したように滑らかにして配線２５７を形成する方法を用いてもよい。
After that, a resist mask having a predetermined pattern is formed using a photomask, and contact holes reaching the source region or the drain region formed in each island-shaped semiconductor film are formed. Contact holes are formed by dry etching. In this case, an interlayer insulating film made of an organic resin material is first etched using a mixed gas of CF 4 , O 2 , and He as an etching gas, and then the protective
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、フォトマスクによりレジストマスクパターンを形成し、エッチングによってソース配線１４８〜１５２とドレイン配線１５３〜１５７を形成する。ここで、ドレイン配線１５７は画素電極１５８と重なる部分を設け、接続構造を形成している。また、図４（Ａ）及び（Ｂ）に示したように、本実施例ではドレイン配線１５７を、Ｔｉ膜１５７ａを５０〜１５０nmの厚さで形成し、島状半導体層のソースまたはドレイン領域を形成する半導体膜とコンタクトを形成し、そのＴｉ膜上に重ねてアルミニウム膜（Ａｌ膜）１５７ｂを３００〜４００nmの厚さで形成して配線とした。
Then, a conductive metal film is formed by sputtering or vacuum deposition, a resist mask pattern is formed by a photomask, and source wirings 148 to 152 and
この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。また、このような熱処理により保護絶縁膜１４６や、下地膜１０２にに存在する水素を島状半導体膜１０４〜１０８に拡散させ水素化をすることもできる。いずれにしても、島状半導体膜１０４〜１０８中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度付与すれば良かった（図３（Ｃ））。
When the hydrogenation treatment was performed in this state, favorable results were obtained with respect to the improvement of TFT characteristics. For example, heat treatment may be performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen, or the same effect can be obtained by using a plasma hydrogenation method. Further, by such heat treatment, hydrogen present in the protective
こうして、同一の基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成させることができる。駆動回路には第１のｐチャネル型ＴＦＴ２００、第１のｎチャネル型ＴＦＴ２０１、第２のｐチャネル型ＴＦＴ２０２、第２のｎチャネル型ＴＦＴ２０３、画素部には画素ＴＦＴ２０４、保持容量２０５が形成されている。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
In this manner, a substrate having the TFT of the driving circuit and the pixel TFT of the pixel portion on the same substrate can be completed. A first p-
駆動回路の第１のｐチャネル型ＴＦＴ２００には、島状半導体膜１０４にチャネル形成領域２０６、高濃度ｐ型不純物領域から成るソース領域２０７ａ、２０７ｂ、ドレイン領域２０８ａ，２０８ｂを有したシングルドレインの構造を有している。第１のｎチャネル型ＴＦＴ２０１には、島状半導体膜１０５にチャネル形成領域２０９、ゲート電極１１９と重なるＬＤＤ領域２１０、ソース領域２１２、ドレイン領域２１１を有している。このＬＤＤ領域において、ゲート電極１１９と重なるＬＤＤ領域をＬovとしてそのチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜２．０μｍとした。ｎチャネル型ＴＦＴにおけるＬＤＤ領域の長さをこのようにすることにより、ドレイン領域近傍に発生する高電界を緩和して、ホットキャリアの発生を防ぎ、ＴＦＴの劣化を防止することができる。駆動回路の第２のｐチャネル型ＴＦＴ２０２は同様に、島状半導体膜１０６にチャネル形成領域２１３、高濃度ｐ型不純物領域から成るソース領域２１４ａ、２１４ｂ、ドレイン領域２１５ａ，２１５ｂを有したシングルドレインの構造を有している。第２のｎチャネル型ＴＦＴ２０３には、島状半導体膜１０７にチャネル形成領域２１６、ゲート電極１２１と一部が重なるＬＤＤ領域２１７、２１８、ソース領域２２０、ドレイン領域２１９が形成されている。このＴＦＴのゲート電極と重なるＬovの長さも０．５〜３．０μｍ、好ましくは１．０〜２．０μｍとした。また、ゲート電極と重ならないＬＤＤ領域をＬoffとして、このチャネル長方向の長さは０．５〜４．０μｍ、好ましくは１．０〜２．０μｍとした。画素ＴＦＴ２０４には、島状半導体膜１０８にチャネル形成領域２２１、２２２、ＬＤＤ領域２２３〜２２５、ソースまたはドレイン領域２２６〜２２８を有している。ＬＤＤ領域（Ｌoff）のチャネル長方向の長さは０．５〜４．０μｍ、好ましくは１．５〜２．５μｍである。さらに、容量配線１２３と、ゲート絶縁膜と同じ材料から成る絶縁膜と、画素ＴＦＴ２０４のドレイン領域２２８に接続する半導体層２２９とから保持容量２０５が形成されている。図３（Ｃ）では画素ＴＦＴ２０４をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
The first p-
以上の様な構成は、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能としている。さらにゲート電極を耐熱性を有する導電性材料で形成することによりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易としている。 The configuration as described above makes it possible to optimize the structure of the TFT constituting each circuit according to the specifications required by the pixel TFT and the drive circuit, and to improve the operation performance and reliability of the semiconductor device. Furthermore, activation of the LDD region, the source region, and the drain region is facilitated by forming the gate electrode from a heat-resistant conductive material.
本実施例では、実施例１とは異なる画素電極の形成方法の例を図５に示す。なお、本実施例は画素部における画素電極とドレイン配線の重なり部分以外は実施例１と同一であるため同一の符号を用いる。 In this embodiment, an example of a pixel electrode forming method different from that in Embodiment 1 is shown in FIG. Since this embodiment is the same as the first embodiment except for the overlapping portion of the pixel electrode and the drain wiring in the pixel portion, the same reference numerals are used.
図５（Ａ）は、画素部における断面構造図を示している。本実施例では、層間絶縁膜にコンタクトホールを形成した後、Ｔｉ膜３５７ａとＡｌ膜３５７ｂとＴｉ膜３５７ｃの積層膜からなるドレイン配線３５７を形成し、この配線と一部からなるように画素電極３５８を形成する。
FIG. 5A illustrates a cross-sectional structure diagram of the pixel portion. In this embodiment, after a contact hole is formed in the interlayer insulating film, a
高精細で高画質の液晶表示装置を実現するためには、画素ＴＦＴや駆動回路の各回路を構成するＴＦＴの特性を向上させる必要がある。要求されるＴＦＴの特性は、しきい値電圧や電界効果移動度、サブスレショルド定数（Ｓ値）などの他に、オフ状態で流れる電流（オフ電流）値を低減させることがある。オフ電流値が高い場合には、消費電力が増大するばかりでなく、駆動回路の動作特性が悪化して画質の低下をもたらす要因となる。実施例１で作製したｎチャネル型ＴＦＴにはＬＤＤ領域が形成され、これによってオフ電流値を問題ない程度にまで低減させることができる。一方、ｐチャネル型ＴＦＴはシングルドレイン構造なので、オフ電流値の増加がしばしば問題となることがある。本実施例では図８を用いてそのような場合に適したオフセット領域を有するｐチャネル型ＴＦＴの作製方法を説明する。 In order to realize a high-definition and high-quality liquid crystal display device, it is necessary to improve the characteristics of the TFTs that constitute each circuit of the pixel TFT and the drive circuit. In addition to threshold voltage, field-effect mobility, subthreshold constant (S value), etc., the required TFT characteristics may reduce the current (off current) value flowing in the off state. When the off-current value is high, not only the power consumption increases, but also the operating characteristics of the drive circuit are deteriorated, causing a reduction in image quality. An LDD region is formed in the n-channel TFT manufactured in Embodiment 1, which can reduce the off-current value to an extent that there is no problem. On the other hand, since a p-channel TFT has a single drain structure, an increase in off-current value often becomes a problem. In this embodiment, a method for manufacturing a p-channel TFT having an offset region suitable for such a case will be described with reference to FIGS.
まず、実施例１と同様にして図１（Ａ）〜図２（Ａ）に示す工程を行い、ゲート電極１１８〜１２２と容量配線１２３までを形成する。そして、ｎチャネル型ＴＦＴにＬＤＤ領域を形成するために、ｎ型を付与する不純物元素添加の工程（ｎ-ドープ工程）を行う。ここではゲート電極をマスクとして自己整合的にｎ型を付与する不純物元素を添加するが、フォトマスクを用いてｐチャネル型ＴＦＴを形成する島状半導体層１０４、１０６の全面をレジストマスク１５８、１５９で被覆して不純物元素が添加されないようにする。このようにして、図８（Ａ）に示すように島状半導体層に低濃度ｎ型不純物領域１２５〜１２９を形成する。
First, the steps shown in FIGS. 1A to 2A are performed in the same manner as in Example 1 to form the
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する高濃度ｎ型不純物領域の形成を行う。フォトマスクを用い、レジストのマスク１３０〜１３４を形成し、ｎ型を付与する不純物元素を添加して高濃度ｎ型不純物領域１３５〜１４０を形成する（図８（Ｂ））。
Next, in the n-channel TFT, a high-concentration n-type impurity region that functions as a source region or a drain region is formed. Resist
その後、実施例１と同様にして保護絶縁層１４６を形成する。そして、ｐチャネル型ＴＦＴを形成する島状半導体層１０４、１０６にソース領域およびドレイン領域とする高濃度ｐ型不純物領域１４４、１４５を形成する。ｎチャネル型ＴＦＴを形成する島状半導体膜１０５、１０７、１０８は、フォトマスクを用いてレジストマスク１６０〜１６２を形成し全面を被覆しておく。この工程はイオンドープ法などで行われるものであり、注入される不純物元素は僅かなゆらぎを持つものの、島状半導体層の表面に対してほぼ垂直に入射する。ここで、保護絶縁層１４６はゲート電極の端部においても被覆性良く形成されるので、その端部に形成された保護絶縁層がマスクとして機能するので、実質的にその膜厚分だけゲート電極から離れて高濃度ｐ型不純物領域１４４、１４５が形成される。即ち、チャネル形成領域と高濃度ｐ型不純物領域との間にオフセット領域２３０、２３１がＬoの長さで形成される。具体的にＬoの長さは、保護絶縁層１４６の厚さに相当するものであるから、１００〜２００ｎｍの長さで形成される。
Thereafter, a protective
このようなオフセット領域は、ＴＦＴの電気的特性において直列抵抗成分として寄与し、オフ電流値を１／１０から１／１００程度低減させることができる。以降は、実施例１と同様にして図３（Ａ）からの工程を行うことによりアクティブマトリクス基板を完成させることができる。 Such an offset region contributes as a series resistance component in the electrical characteristics of the TFT, and can reduce the off-current value by about 1/10 to 1/100. Thereafter, the active matrix substrate can be completed by performing the steps from FIG. 3A in the same manner as in the first embodiment.
また、本実施例は実施例２と組み合わせることができる。 This embodiment can be combined with the second embodiment.
本実施例では、実施例１〜実施例３で示したアクティブマトリクス基板のＴＦＴの活性層を形成する結晶質半導体層の他の作製方法について示す。本実施例では特開平７−１３０６５２号公報で開示されている触媒元素を用いる結晶化法を適用することもできる。図９を用いて、その場合の例を説明する。 In this embodiment, another method for manufacturing a crystalline semiconductor layer for forming an active layer of a TFT of the active matrix substrate shown in Embodiments 1 to 3 will be described. In this embodiment, a crystallization method using a catalytic element disclosed in Japanese Patent Application Laid-Open No. 7-130652 can also be applied. An example of that case will be described with reference to FIG.
図９（Ａ）で示すように、実施例１と同様にして、ガラス基板１０１上に下地膜１０２ａ、１０２ｂ、非晶質半導体層１０３ａを２５〜８０nmの厚さで形成する。例えば、非晶質シリコン膜を５５nmの厚さで形成する。そして、重量換算で１０ｐｐｍの触媒元素を含む水溶液をスピンコート法で塗布して触媒元素を含有する層１７０を形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元素を含有する層１７０は、スピンコート法の他にスパッタ法や真空蒸着法によって上記触媒元素の層を１〜５nmの厚さに形成しても良い。
As shown in FIG. 9A, as in Example 1,
そして、図９（Ｂ）に示す結晶化の工程では、まず４００〜５００℃で１時間程度の熱処理を行い、非晶質シリコン膜の含有水素量を５atom％以下にする。そして、ファーネスアニール炉を用い、窒素雰囲気中で５５０〜６００℃で１〜８時間の熱アニールを行う。以上の工程により結晶質シリコン膜から成る結晶質半導体層１０３ｃを得ることができる（図９（Ｃ））。 Then, in the crystallization step shown in FIG. 9B, first, heat treatment is performed at 400 to 500 ° C. for about 1 hour, so that the hydrogen content of the amorphous silicon film is 5 atom% or less. Then, using a furnace annealing furnace, thermal annealing is performed at 550 to 600 ° C. for 1 to 8 hours in a nitrogen atmosphere. Through the above steps, a crystalline semiconductor layer 103c made of a crystalline silicon film can be obtained (FIG. 9C).
このうようにして作製された結晶質半導体層１０３ｃから島状半導体層１０４〜１０８を作製すれば、実施例１と同様にしてアクティブマトリクス基板を完成させることができる。しかし、結晶化の工程においてシリコンの結晶化を助長する触媒元素を使用した場合、島状半導体膜中には微量（１×１０17〜１×１０19atoms/cm3程度）の触媒元素が残留する。勿論、そのような状態でもＴＦＴを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲッタリング作用を利用する手段がある。 If the island-like semiconductor layers 104 to 108 are produced from the crystalline semiconductor layer 103c thus produced, an active matrix substrate can be completed in the same manner as in the first embodiment. However, when a catalyst element that promotes crystallization of silicon is used in the crystallization process, a small amount (about 1 × 10 17 to 1 × 10 19 atoms / cm 3 ) of the catalyst element remains in the island-like semiconductor film. To do. Of course, it is possible to complete the TFT even in such a state, but it is more preferable to remove at least the remaining catalyst element from the channel formation region. One means for removing this catalytic element is a means that utilizes the gettering action of phosphorus (P).
この目的におけるリン（Ｐ）によるゲッタリング処理は、図３（Ｂ）で説明した活性化工程で同時に行うことができる。この様子を図１０で説明する。ゲッタリングに必要なリン（Ｐ）の濃度は高濃度ｎ型不純物領域の不純物濃度と同程度でよく、活性化工程の熱アニールにより、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触媒元素をその濃度でリン（Ｐ）を含有する不純物領域へ偏析させることができる（図１０で示す矢印の方向）。その結果その不純物領域には１×１０17〜１×１０19atoms/cm3程度の触媒元素が偏析した。このようにして作製したＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。 The gettering process using phosphorus (P) for this purpose can be performed simultaneously in the activation step described with reference to FIG. This will be described with reference to FIG. The concentration of phosphorus (P) necessary for gettering may be approximately the same as the impurity concentration of the high-concentration n-type impurity region, and the catalyst from the channel formation region of the n-channel TFT and the p-channel TFT is formed by thermal annealing in the activation process. The element can be segregated to the impurity region containing phosphorus (P) at that concentration (in the direction of the arrow shown in FIG. 10). As a result, about 1 × 10 17 to 1 × 10 19 atoms / cm 3 of catalytic elements segregated in the impurity region. The TFT manufactured in this manner has a low off-current value and good crystallinity, so that high field-effect mobility can be obtained and good characteristics can be achieved.
本実施例においては、実施例１とは異なる構造のアクティブマトリクス基板を図１１を用いて示す。本発明は、層間絶縁膜としてカラーフィルタを用いた例である。なお、本実施例は実施例１の図３（Ｂ）までの工程と同一である。 In this embodiment, an active matrix substrate having a structure different from that of Embodiment 1 is shown with reference to FIG. The present invention is an example in which a color filter is used as an interlayer insulating film. Note that this example is the same as the process up to FIG.
まず、実施例１に従って図３（Ｂ）の状態を得る。次いで、保護絶縁膜上に接して実施例１と同様にカラーフィルタ６７１を形成する。本実施例においては平坦性の高いカラーフィルタを用いた。次いでカラーフィルタ上に透明導電膜からなる画素電極６５８を形成した。次いで、カラーフィルタ６７１と、保護絶縁膜と、ゲート絶縁膜とを選択的に除去してコンタクトホールを形成する。次いで、配線６４８〜６５７を形成し、画素電極６５８と重なる部分を形成した。以降の工程は実施例１に従えばよい。
First, the state shown in FIG. 3B is obtained according to the first embodiment. Next, a color filter 671 is formed in contact with the protective insulating film as in the first embodiment. In this embodiment, a color filter with high flatness is used. Next, a
実施例１ではゲート電極の材料にＷやＴａなどの耐熱性導電性材料を用いる例を示した。このような材料を用いる理由は、ゲート電極形成後に価電子制御を目的として半導体層に添加した不純物元素を主として、４００〜７００℃の熱アニールによって活性化させることに起因している。しかしながら、このような耐熱性導電性材料は面積抵抗で１０Ω程度あり、画面サイズが４インチクラスかそれ以上の液晶表示装置には適していなかった。ゲート電極に接続するゲート配線を同じ材料で形成すると、基板面上における引回し長さが必然的に大きくなり、配線抵抗の影響による配線遅延の問題を無視することができなくなるためであった。 In Example 1, an example in which a heat-resistant conductive material such as W or Ta is used as the material of the gate electrode is shown. The reason for using such a material is that the impurity element added to the semiconductor layer for the purpose of valence electron control after the formation of the gate electrode is mainly activated by thermal annealing at 400 to 700 ° C. However, such a heat-resistant conductive material has a sheet resistance of about 10Ω and is not suitable for a liquid crystal display device having a screen size of 4 inches class or more. When the gate wiring connected to the gate electrode is formed of the same material, the routing length on the substrate surface is inevitably increased, and the problem of wiring delay due to the influence of wiring resistance cannot be ignored.
本実施例では、このような液晶表示装置を実現する手段として、ゲート配線をＡｌや銅（Ｃｕ）などの低抵抗導電性材料で形成する方法について図１２を用いて説明する。 In this embodiment, as a means for realizing such a liquid crystal display device, a method of forming a gate wiring with a low-resistance conductive material such as Al or copper (Cu) will be described with reference to FIG.
まず、実施例１と同様にして図１（Ａ）〜図２（Ｄ）に示す工程を行う。そして、価電子制御を目的としてそれぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５２５℃で４時間の熱処理を行った。 First, the steps shown in FIGS. 1A to 2D are performed in the same manner as in the first embodiment. And the process of activating the impurity element added to each island-like semiconductor layer for the purpose of valence electron control is performed. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is 1 ppm or less, preferably 0.1 ppm or less in a nitrogen atmosphere at 400 to 700 ° C., typically 500 to 600 ° C. In this example, the temperature is 525 ° C. for 4 hours. Heat treatment was performed.
この熱処理において、ゲート電極１１８〜１２２と容量配線１２３を形成する導電層（Ｂ）１１８ｂ〜１２３ｂは、表面から５〜８０ｎｍの厚さで導電層（Ｃ）１１８ｃ〜１２３ｃが形成される。例えば、導電層（Ｂ）１１８ｂ〜１２３ｂがタングステン（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒化タンタル（ＴａＮ）が形成される。また、導電層（Ｃ）１１８ｃ〜１２３ｃは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極１１８〜１２３を晒しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。（図１２（Ａ））
In this heat treatment, the conductive layers (B) 118b to 123b forming the
活性化および水素化の工程が終了したら、ゲート配線を低抵抗導電性材料で形成する。この低抵抗導電性層はＡｌやＣｕを主成分とする導電層（Ｄ）で形成する。例えば、Ｔｉを０．１〜２重量％含むＡｌ膜を導電層（Ｄ）として全面に形成する（図示せず）。導電層（Ｄ）１４５は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。そして、フォトマスクを用いて所定のレジストパターンを形成し、エッチング処理（リン酸系のエッチング溶液によるウエットエッチング等）して、ゲート配線１６３、１６４と容量配線１６５を形成する。そして保護絶縁膜１４６を形成する（図１２（Ｂ））。
When the activation and hydrogenation steps are completed, the gate wiring is formed of a low resistance conductive material. This low resistance conductive layer is formed of a conductive layer (D) mainly composed of Al or Cu. For example, an Al film containing 0.1 to 2% by weight of Ti is formed on the entire surface as a conductive layer (D) (not shown). The conductive layer (D) 145 may have a thickness of 200 to 400 nm (preferably 250 to 350 nm). Then, a predetermined resist pattern is formed using a photomask, and etching processing (wet etching or the like using a phosphoric acid-based etching solution) is performed to form the
その後、実施例１と同様にしてカラーフィルタ１７３、有機絶縁物材料から成る層間絶縁膜１４７、画素電極１５８、ソース配線１４８〜１５２、ドレイン配線１５３〜１５７を形成してアクティブマトリクス基板を完成させることができる。図１３（Ａ）、（Ｂ）はこの状態の上面図を示し、図１３（Ａ）のＢ−Ｂ'断面および図１３（Ｂ）のＣ−Ｃ'断面は図１２（Ｃ）のＢ−Ｂ'及びＣ−Ｃ'に対応している。図１３（Ａ）、（Ｂ）ではゲート絶縁膜、保護絶縁膜、カラーフィルタ、層間絶縁膜を省略して示しているが、また、図１３（Ａ）のＤ−Ｄ'断面およびＢ−Ｂ'断面を図１４（Ａ）と（Ｂ）にそれぞれ示す。ゲート配線１６３はゲート電極１１８、１１９と、またゲート配線１６４はゲート電極１２２と島状半導体層１０４、１０５、１０８の外側で重なるように形成され、導電層（Ｃ）と導電層（Ｄ）が接触して電気的に導通している。このようにゲート配線低抵抗導電性材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ）が４インチクラス以上の表示装置に適用することができる。
Thereafter, the
本実施例では実施例１で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を説明する。 In this embodiment, a process of manufacturing an active matrix liquid crystal display device from the active matrix substrate manufactured in Embodiment 1 will be described.
まず、図１５（Ａ）に示すように、図３（Ｃ）の状態のアクティブマトリクス基板に柱状スペーサから成るスペーサを形成する。このようなスペーサの材料に限定はないが、例えば、ＪＳＲ社製のＮＮ７００を用い、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどで１５０〜２００℃で加熱して硬化させる。 First, as shown in FIG. 15A, spacers made of columnar spacers are formed on the active matrix substrate in the state of FIG. Although there is no limitation on the material of such a spacer, for example, NN700 manufactured by JSR Co. is used, and after applying with a spinner, a predetermined pattern is formed by exposure and development processing. Further, it is cured by heating at 150 to 200 ° C. in a clean oven or the like.
その後、配向膜１８４を形成する。通常液晶表示素子の配向膜にはポリイミド樹脂を用る。配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角を持って配向するようにした。また、ラビング処理では静電気の発生がしばしば問題となるが、駆動回路のＴＦＴ上にもスペーサ１８２を形成しておくと、スペーサとしての本来の役割と、静電気からＴＦＴを保護する効果を得ることができる。
Thereafter, an
対向側の対向基板１８５には、透明導電膜１８７および配向膜１８８を形成する。そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤１８９で貼り合わせる。シール剤１８９にはフィラー１９０が混入されていて、このフィラー１９０とスペーサ１８２、１８３によって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。このようにして図１５に示すアクティブマトリクス型液晶表示装置が完成する。
A transparent
本実施例は、実施例１と異なり、ゲート電極の形状がテーパー形状を有しており、このテーパー形状を利用したドーピング方法による作製方法の一例を示す。 In this embodiment, unlike the first embodiment, the gate electrode has a tapered shape, and an example of a manufacturing method by a doping method using the tapered shape is shown.
本実施例では、島状半導体層、ゲート絶縁膜の形成を行った後、ゲート電極を形成するために導電層（Ａ）をＷＮ膜で、導電層（Ｂ）をＷ膜で形成した。次に、レジストマスクを形成し、導電層（Ａ）と導電層（Ｂ）とを一括でエッチングしてゲート電極７０１〜７０５と容量配線７０６を形成する。ゲート電極７０１〜７０５と容量配線７０６は、導電層（Ａ）と、導電層（Ｂ）とが一体として形成されている。
In this embodiment, after forming the island-shaped semiconductor layer and the gate insulating film, the conductive layer (A) is formed of a WN film and the conductive layer (B) is formed of a W film in order to form a gate electrode. Next, a resist mask is formed, and the conductive layer (A) and the conductive layer (B) are etched together to form
このとき少なくともゲート電極７０１〜７０５の端部にテーパー部が形成されるようにエッチングする。このエッチング加工はＩＣＰエッチング装置により行う。その技術の詳細は前述の如くである。具体的なエッチング条件として、エッチングガスにＣＦ4とＣｌ2の混合ガスを用いその流量をそれぞれ３０SCCMとして、放電電力３．２W/cm2(13.56MHz)、バイアス電力２２４mW/cm2(13.56MHz)、圧力１．０Ｐａでエッチングを行った。このようなエッチング条件によって、ゲート電極７０１〜７０５の端部において、該端部から内側にむかって徐々に厚さが増加するテーパー部が形成され、その角度は５〜４５°、好ましくは１０〜３０°とする。テーパー部の角度は、後にＬＤＤ領域を形成する低濃度ｎ型不純物領域の濃度勾配に大きく影響する。
At this time, etching is performed so that a tapered portion is formed at least at the end portions of the
また、残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増しするオーバーエッチングを施すものとする。しかし、この時に下地とのエッチングの選択比に注意する必要がある。例えば、Ｗ膜に対する酸化窒化シリコン膜（ゲート絶縁膜）の選択比は２〜４（代表的には３）であるので、このようなオーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされて実質的に薄くなり、新たな形状のゲート絶縁膜が形成された。 Further, in order to perform etching without leaving a residue, overetching that increases the etching time at a rate of about 10 to 20% is performed. However, it is necessary to pay attention to the etching selectivity with the base at this time. For example, since the selection ratio of the silicon oxynitride film (gate insulating film) to the W film is 2 to 4 (typically 3), the surface where the silicon oxynitride film is exposed by such over-etching treatment is 20 The gate insulating film having a new shape was formed by etching about ˜50 nm to be substantially thinned.
そして、画素ＴＦＴおよび駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物元素添加の工程（ｎ-ドープ工程）を行う。ゲート電極の形成に用いたレジストマスクをそのまま残し、端部にテーパー部を有するゲート電極７０１〜７０５をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ここでは、ｎ型を付与する不純物元素をゲート電極の端部におけるテーパー部とゲート絶縁膜とを通して、その下に位置する半導体層に達するように添加するためにドーズ量を１×１０13〜５×１０14atoms／cm2とし、加速電圧を８０〜１６０ｋｅＶとして行う。ここではｎ型を付与する不純物元素としてリン（Ｐ）を用いた。このようなイオンドープ法により半導体層のリン（Ｐ）濃度は１×１０16〜１×１０19atoms／cm3の濃度範囲で添加する。このようにして、島状半導体層に低濃度ｎ型不純物領域を形成する。
Then, in order to form the LDD regions of the pixel TFT and the n-channel TFT of the driving circuit, an impurity element addition step (n − doping step) for imparting n-type is performed. The resist mask used for forming the gate electrode is left as it is, and an impurity element imparting n-type is added by ion doping in a self-aligning manner using the
この工程において、低濃度ｎ型不純物領域において、少なくともゲート電極７０１〜７０５に重なった部分に含まれるリン（Ｐ）の濃度勾配は、ゲート電極７０１〜７０５のテーパー部の膜厚変化を反映する。即ち、低濃度ｎ型不純物領域へ添加されるリン（Ｐ）の濃度は、ゲート電極に重なる領域において、ゲート電極の端部に向かって徐々に濃度が高くなる。これはテーパー部の膜厚の差によって、半導体層に達するリン（Ｐ）の濃度が変化するためである。
In this step, the concentration gradient of phosphorus (P) contained at least in the portion overlapping with the
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する高濃度ｎ型不純物領域の形成を行う（ｎ+ドープ工程）。レジストのマスクを残し、さらにフォトマスクを用い、レジストマスクに重ねて新たなレジストマスクを形成する。これは、ゲート電極と島状半導体層の一部を覆うように形成する。そして、イオンドープ法において１０〜３０ｋｅＶの低加速電圧の条件で添加する。このようにして高濃度ｎ型不純物領域を形成する。この領域におけるゲート絶縁膜は、前述のようにゲート電極の加工のおいてオーバーエッチングが施されたため、当初の膜厚である１２０nmから薄くなり、７０〜１００nmとなっている。そのためこのような低加速電圧の条件でも良好にリン（P）を添加することができる。そして、この領域のリン（Ｐ）の濃度は１×１０20〜１×１０21atoms／cm3の濃度範囲となるようにする。 Next, in the n-channel TFT, a high-concentration n-type impurity region that functions as a source region or a drain region is formed (n + doping step). A resist mask is left, and a new resist mask is formed on the resist mask by using a photomask. This is formed so as to cover a part of the gate electrode and the island-shaped semiconductor layer. And it adds on the conditions of the low acceleration voltage of 10-30 keV in the ion doping method. In this way, a high concentration n-type impurity region is formed. The gate insulating film in this region has been reduced from the initial film thickness of 120 nm to 70 to 100 nm because over-etching has been performed in the processing of the gate electrode as described above. Therefore, phosphorus (P) can be added well even under such low acceleration voltage conditions. The concentration of phosphorus (P) in this region is set to a concentration range of 1 × 10 20 to 1 × 10 21 atoms / cm 3 .
そして、ｐチャネル型ＴＦＴを形成する島状半導体層にソース領域およびドレイン領域とする高濃度ｐ型不純物領域を形成する。ここでは、ゲート電極をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に高濃度ｐ型不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層は、フォトマスクを用いてレジストマスクを形成し全面を被覆しておく。ここで形成される不純物領域はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。そして、ゲート電極と重ならない高濃度ｐ型不純物領域のボロン（Ｂ）濃度は、３×０20〜３×１０21atoms／cm3となるようにする。また、ゲート電極と重なる不純物領域は、ゲート絶縁膜とゲート電極のテーパー部を介して不純物元素が添加されるので、実質的に低濃度ｐ型不純物領域として形成され、少なくとも１．５×１０19atoms／cm3以上の濃度とする。この高濃度ｐ型不純物領域および低濃度ｐ型不純物領域には、前工程においてリン（Ｐ）が添加されていて、高濃度ｐ型不純物領域には１×１０20〜１×１０21atoms／cm3の濃度で、低濃度ｐ型不純物領域には１×１０16〜１×１０19atoms／cm3の濃度で含有しているが、この工程で添加するボロン（Ｂ）の濃度をリン（Ｐ）濃度の１．５から３倍となるようにすることにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じなかった。 Then, high-concentration p-type impurity regions serving as a source region and a drain region are formed in the island-shaped semiconductor layer forming the p-channel TFT. Here, an impurity element imparting p-type is added using the gate electrode as a mask, and a high-concentration p-type impurity region is formed in a self-aligning manner. At this time, the island-shaped semiconductor layer forming the n-channel TFT is covered with a resist mask using a photomask. The impurity region formed here is formed by an ion doping method using diborane (B 2 H 6 ). The boron (B) concentration in the high-concentration p-type impurity region that does not overlap with the gate electrode is set to 3 × 0 20 to 3 × 10 21 atoms / cm 3 . The impurity region overlapping with the gate electrode is substantially formed as a low-concentration p-type impurity region because the impurity element is added through the gate insulating film and the tapered portion of the gate electrode, and is at least 1.5 × 10 19. The concentration is atoms / cm 3 or more. The high-concentration p-type impurity region and the low-concentration p-type impurity region are doped with phosphorus (P) in the previous step, and the high-concentration p-type impurity region has 1 × 10 20 to 1 × 10 21 atoms / cm. The low-concentration p-type impurity region has a concentration of 1 × 10 16 to 1 × 10 19 atoms / cm 3 , and the concentration of boron (B) added in this step is phosphorus (P ) By causing the concentration to be 1.5 to 3 times the concentration, no problem occurred because it functions as the source region and drain region of the p-channel TFT.
その後、実施例１の図３（Ａ）以降の工程に従って、活性化、保護絶縁膜、カラーフィルタ、第１層間絶縁膜の形成を行えばよい。 Thereafter, the activation, the protective insulating film, the color filter, and the first interlayer insulating film may be formed in accordance with the steps after FIG.
以降の工程は、実施例１及び実施例７に従えば図１６に示した液晶表示装置が完成する。 If the subsequent steps are in accordance with the first and seventh embodiments, the liquid crystal display device shown in FIG. 16 is completed.
本実施例では、実施例１とは異なるゲート電極を用いた例を示す。 In this embodiment, an example in which a gate electrode different from that in Embodiment 1 is used is shown.
本実施例で示すＴＦＴのゲート電極は実施例１で示したように２層構造を有している。しかし、その第１層目と第２層目とはいずれもＴａ、Ｗ、Ｔｉ、Ｍｏから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成する点が異なる。その場合における最も好ましい組み合わせは、第１層目をＴａまたは窒化タンタル（ＴａＮ）、若しくは窒化タンタル（ＴａＮ）とＴａの積層構造で形成し、第２層目をＷで形成することである。 The gate electrode of the TFT shown in this embodiment has a two-layer structure as shown in the first embodiment. However, the first layer and the second layer are different from each other in that they are formed of an element selected from Ta, W, Ti, and Mo, or an alloy material or a compound material containing the element as a main component. In this case, the most preferable combination is that the first layer is formed of Ta or tantalum nitride (TaN), or a laminated structure of tantalum nitride (TaN) and Ta, and the second layer is formed of W.
まず、実施例１と同様にして島状半導体層を形成した後、厚さ４０〜１５０ｎｍのゲート絶縁膜をプラズマＣＶＤ法またはスパッタ法により、シリコンを含む絶縁膜で形成する。 First, after an island-shaped semiconductor layer is formed in the same manner as in Example 1, a gate insulating film having a thickness of 40 to 150 nm is formed of an insulating film containing silicon by plasma CVD or sputtering.
そして、ゲート絶縁膜上にゲート電極を形成するための第１の導電膜と第２の導電膜とを形成する。本実施例では、第１の導電膜をＴａで５０〜１００ｎｍの厚さに形成し、第２の導電膜をＷで１００〜３００ｎｍの厚さに形成する。 Then, a first conductive film and a second conductive film for forming a gate electrode are formed on the gate insulating film. In this embodiment, the first conductive film is formed with Ta to a thickness of 50 to 100 nm, and the second conductive film is formed with W to a thickness of 100 to 300 nm.
Ｔａ膜はスパッタ法で形成し、ＴａのターゲットをＡｒでスパッタする。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することができる。また、α相のＴａ膜の抵抗率は２０μΩcm程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。 The Ta film is formed by sputtering, and a Ta target is sputtered with Ar. In this case, when an appropriate amount of Xe or Kr is added to Ar, the internal stress of the Ta film can be relieved and peeling of the film can be prevented. The resistivity of the α-phase Ta film is about 20 μΩcm and can be used for the gate electrode, but the resistivity of the β-phase Ta film is about 180 μΩcm and is not suitable for the gate electrode. In order to form an α-phase Ta film, tantalum nitride having a crystal structure close to Ta's α-phase is formed on a Ta base with a thickness of about 10 to 50 nm, so that an α-phase Ta film can be easily obtained. be able to.
Ｗ膜はＷをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。 The W film is formed by sputtering using W as a target. In addition, it can be formed by a thermal CVD method using tungsten hexafluoride (WF 6 ). When the sputtering method is used, a resistivity of 9 to 20 μΩcm is obtained by using a W target with a purity of 99.9999% and forming a W film with sufficient consideration so that impurities are not mixed in from the gas phase during film formation. Can be realized.
次に、レジストによるマスクを形成し、ゲート電極を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。 Next, a resist mask is formed, and a first etching process for forming a gate electrode is performed. In this embodiment, an ICP (Inductively Coupled Plasma) etching method is used, CF 4 and Cl 2 are mixed in an etching gas, and 500 W of RF (13.56 MHz) power is applied to a coil type electrode at a pressure of 1 Pa. To generate plasma. 100 W RF (13.56 MHz) power is also applied to the substrate side (sample stage), and a substantially negative self-bias voltage is applied. When CF 4 and Cl 2 are mixed, the W film and the Ta film are etched to the same extent.
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０nm程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１のテーパー形状の導電層（第１の導電層と第２の導電層）が形成される。 Under the above etching conditions, by making the shape of the resist mask suitable, the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. The angle of the tapered portion is 15 to 45 °. In order to perform etching without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of about 10 to 20%. Since the selection ratio of the silicon oxynitride film to the W film is 2 to 4 (typically 3), the surface where the silicon oxynitride film is exposed is etched by about 20 to 50 nm by the over-etching process. Thus, the first tapered conductive layer (the first conductive layer and the second conductive layer) including the first conductive layer and the second conductive layer is formed by the first etching process.
そして、第１のドーピング処理を行いｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法若しくはイオン注入法で行えば良い。イオントドープ法では、ドーズ量を１×１０13〜５×１０14atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。この場合、導電層がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域が形成される。第１の不純物領域には１×１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素が添加される。 Then, an impurity element imparting n-type is added by performing a first doping process. The doping method may be an ion doping method or an ion implantation method. In the ion doping method, the dose is set to 1 × 10 13 to 5 × 10 14 atoms / cm 2 and the acceleration voltage is set to 60 to 100 keV. As an impurity element imparting n-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As), is used here, but phosphorus (P) is used. In this case, the conductive layer serves as a mask for the impurity element imparting n-type conductivity, and the first impurity region is formed in a self-aligning manner. An impurity element imparting n-type conductivity is added to the first impurity region in a concentration range of 1 × 10 20 to 1 × 10 21 atomic / cm 3 .
次に、第２のエッチング処理を行う。同様にＩＣＰエッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生成して行う。基板側（試料ステージ）には２０WのＲＦ（13.56MHz）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を選択的に異方性エッチングし、第２の導電層を第１の矩形状の導電層とする。このとき第１のテーパー形状の導電層はそのまま残る。 Next, a second etching process is performed. Similarly, using the ICP etching method, CF 4 , Cl 2 and O 2 are mixed in the etching gas, and 500 W of RF power (13.56 MHz) is supplied to the coil-type electrode at a pressure of 1 Pa to generate plasma. Do. 20 W RF (13.56 MHz) power is applied to the substrate side (sample stage), and a lower self-bias voltage is applied than in the first etching process. Under such conditions, the W film is selectively anisotropically etched to make the second conductive layer a first rectangular conductive layer. At this time, the first tapered conductive layer remains as it is.
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスにＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度には大きな差が生じ、Ｗ膜の選択的なエッチングが可能となる。 The etching reaction of the W film or Ta film with the mixed gas of CF 4 and Cl 2 can be estimated from the generated radical or ion species and the vapor pressure of the reaction product. When the vapor pressures of W and Ta fluorides and chlorides are compared, WF 6 which is a fluoride of W is extremely high, and other WCl 5 , TaF 5 and TaCl 5 are similar. Therefore, both the W film and the Ta film are etched with a mixed gas of CF 4 and Cl 2 . However, when O 2 is added to this mixed gas, CF 4 and O 2 react to become CO and F, and a large amount of F radicals or F ions are generated. As a result, the etching rate of the W film having a high fluoride vapor pressure is increased. On the other hand, the increase in etching rate of Ta is relatively small even when F increases. Further, since Ta is more easily oxidized than W, the surface of Ta is oxidized by adding O 2 . Since the Ta oxide does not react with fluorine or chlorine, the etching rate of the Ta film further decreases. Therefore, a large difference occurs in the etching rate between the W film and the Ta film, and the W film can be selectively etched.
その後、第３のエッチング処理を行う。この条件は第１のエッチング処理と同じ条件で行い、端部に１５〜４５°の角度でテーパー部を有する第３の形状の導電層が形成される。導電層上のレジストによるマスクは、このエッチング時に同時に侵蝕され、第３のエッチング処理により第１の導電層と第２の導電層から成る第２のテーパー形状の導電層（第１の導電層と第２の導電層）が形成される。 Thereafter, a third etching process is performed. This condition is performed under the same conditions as in the first etching process, and a third shape conductive layer having a tapered portion at an angle of 15 to 45 ° at the end is formed. The resist mask on the conductive layer is simultaneously eroded during the etching, and a second tapered conductive layer (the first conductive layer and the second conductive layer formed of the first conductive layer and the second conductive layer is formed by the third etching process. Second conductive layer) is formed.
この状態から、第４のエッチング処理を行う。この条件は第２のエッチング処理と同じ条件でエッチングを行い、Ｗ膜を選択的に異方性エッチングして第２の導電層を第２の矩形状の導電層とする。このとき第２のテーパー形状の導電層はそのまま残る。 From this state, a fourth etching process is performed. This condition is the same as the second etching process, and the W film is selectively anisotropically etched to make the second conductive layer a second rectangular conductive layer. At this time, the second tapered conductive layer remains as it is.
そして、第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドーズ量で行い、島状半導体層に形成された第１の不純物領域の内側の領域に新な不純物領域を形成する。ドーピングは、第２の矩形状の導電層を不純物元素に対するマスクとして用い、第２のテーパー形状の導電層の下側の領域にも不純物元素が添加されるようなドーピング条件を用いる。従って、第２のテーパー形状の導電層と重なる第３の不純物領域と、第１の不純物領域と第３の不純物領域との間の第２の不純物領域とが形成される。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０17〜１×１０19atoms/cm3の濃度となるようにし、第３の不純物領域で１×１０16〜１×１０18atoms/cm3の濃度となるようにする。 Then, an impurity element imparting n-type conductivity is doped under a condition of a high acceleration voltage with a dose amount lower than that in the first doping treatment. For example, the acceleration voltage is set to 70 to 120 keV, and a dose of 1 × 10 13 / cm 2 is used to form a new impurity region in a region inside the first impurity region formed in the island-shaped semiconductor layer. Doping is performed using a doping condition in which the second rectangular conductive layer is used as a mask for the impurity element and the impurity element is also added to the lower region of the second tapered conductive layer. Accordingly, a third impurity region overlapping with the second tapered conductive layer and a second impurity region between the first impurity region and the third impurity region are formed. The impurity element imparting n-type has a concentration of 1 × 10 17 to 1 × 10 19 atoms / cm 3 in the second impurity region, and 1 × 10 16 to 1 × 10 18 in the third impurity region. The concentration is atoms / cm 3 .
そして、ｐチャネル型ＴＦＴを形成する島状半導体層に一導電型とは逆の導電型の第４の不純物領域を形成する。第２の矩形状の導電層を不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する島状半導体層は、レジストのマスクで全面を被覆しておく。不純物領域はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。その領域の不純物濃度は２×１０20〜２×１０21atoms/cm3となるようにする。 Then, a fourth impurity region having a conductivity type opposite to the one conductivity type is formed in the island-shaped semiconductor layer forming the p-channel TFT. Using the second rectangular conductive layer as a mask for the impurity element, an impurity region is formed in a self-aligning manner. At this time, the entire surface of the island-like semiconductor layer forming the n-channel TFT is covered with a resist mask. The impurity region is formed by an ion doping method using diborane (B 2 H 6 ). The impurity concentration in that region is set to 2 × 10 20 to 2 × 10 21 atoms / cm 3 .
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。また、第２の矩形状の導電層とする。このとき第２のテーパー形状の導電層が一体となってゲート電極８０１〜８０５として機能する。また、同様に容量電極８０６が形成される。
Through the above steps, impurity regions are formed in each island-like semiconductor layer. In addition, the second rectangular conductive layer is used. At this time, the second tapered conductive layer is integrated to function as the
その後、実施例１の図３（Ａ）以降の工程に従って、活性化、保護絶縁膜、カラーフィルタ、第１層間絶縁膜の形成を行えばよい。 Thereafter, the activation, the protective insulating film, the color filter, and the first interlayer insulating film may be formed in accordance with the steps after FIG.
以降の工程は、実施例１及び実施例７に従えば図１７に示した液晶表示装置が完成する。 In the subsequent steps, the liquid crystal display device shown in FIG. 17 is completed according to the first and seventh embodiments.
実施例７〜９を用いて得られたアクティブマトリクス型液晶表示装置の構成を図１８の斜視図を用いて説明する。図１８においてアクティブマトリクス基板は、ガラス基板１０１上に形成された、画素部９０４と、走査信号駆動回路９０５と、画像信号駆動回路９０６とその他の信号処理回路９０７とで構成される。画素部９０４には画素ＴＦＴ２０４と保持容量２０５が設けられ、画素部の周辺に設けられる駆動回路はＣＭＯＳ回路を基本として構成されている。走査信号駆動回路９０５と、画像信号駆動回路９０６はそれぞれゲート配線１２２とソース配線１５２で画素ＴＦＴ２０４に接続している。また、フレキシブルプリント配線板（Flexible Printed Circuit：ＦＰＣ）９０８が外部入力端子９０２に接続していて画像信号などを入力するのに用いる。そして接続配線９０３でそれぞれの駆動回路に接続している。また、対向基板９０９には図示していないが、遮光膜や透明電極が設けられている。
The structure of the active matrix liquid crystal display device obtained by using Examples 7 to 9 will be described with reference to the perspective view of FIG. In FIG. 18, the active matrix substrate includes a
本実施例では実施例１に示したアクティブマトリクス基板の作製工程を応用して作製したＥＬ表示装置の例を図１９示す。 In this embodiment, an example of an EL display device manufactured by applying the manufacturing process of the active matrix substrate shown in Embodiment 1 is shown in FIG.
図１９において、基板１００１上に設けられたスイッチング用ＴＦＴ１１０２はｎチャネル型ＴＦＴを用いて形成される。作製プロセスは実施例１を参照すればよい。なお、本実施例ではダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。また、本願発明のｐチャネル型ＴＦＴを用いて形成しても構わない。
In FIG. 19, a switching TFT 1102 provided over a
また、電流制御用ＴＦＴ１１０１はｐチャネル型ＴＦＴを用いて作製される（実施例１を参照）。このとき、スイッチング用ＴＦＴ１１０２のドレイン配線１００８は配線１００６によって電流制御用ＴＦＴのゲート電極に電気的に接続されている。また、１００４で示される配線は、スイッチング用ＴＦＴ１１０２のゲート電極を電気的に接続するゲート配線である。
The current control TFT 1101 is manufactured using a p-channel TFT (see Example 1). At this time, the
また、本実施例では電流制御用ＴＦＴ１１０１をシングルゲート構造で図示しているが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対策として有効である。 In this embodiment, the current control TFT 1101 is shown as a single gate structure, but a multi-gate structure in which a plurality of TFTs are connected in series may be used. Further, a structure may be employed in which a plurality of TFTs are connected in parallel to substantially divide the channel formation region into a plurality of portions so that heat can be emitted with high efficiency. Such a structure is effective as a countermeasure against deterioration due to heat.
スイッチング用ＴＦＴ１１０２及び電流制御用ＴＦＴ１１０１の上には第１パッシベーション膜１００２が設けられ、その上にカラーフィルタ１００３が形成され、その上に樹脂絶縁膜でなる平坦化膜１００９が形成される。平坦化膜１００９を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
A
また、１０１０は透光性の高い導電膜でなる画素電極（ＥＬ素子の陽極）であり、電流制御用ＴＦＴ１１０１のドレインに電気的に接続される。画素電極１０１０としては透明導電膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
また、絶縁膜（好ましくは樹脂）で形成されたバンク１０１３a、１０１３bにより形成された溝（画素に相当する）の中に発光層１０１１が形成される。なお、ここでは一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
A light emitting layer 1011 is formed in a groove (corresponding to a pixel) formed by
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.Becker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に記載されたような材料を用いれば良い。 There are various types of PPV organic EL materials such as “H. Shenk, H. Becker, O. Gelsen, E. Kluge, W. Kreuder, and H. Spreitzer,“ Polymers for Light Emitting ”. Materials such as those described in “Diodes”, Euro Display, Proceedings, 1999, p. 33-37 ”and Japanese Patent Laid-Open No. 10-92576 may be used.
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎｍ（好ましくは４０〜１００ｎｍ）とすれば良い。 As a specific light emitting layer, cyanopolyphenylene vinylene may be used for a light emitting layer that emits red light, polyphenylene vinylene may be used for a light emitting layer that emits green light, and polyphenylene vinylene or polyalkylphenylene may be used for a light emitting layer that emits blue light. The film thickness may be 30 to 150 nm (preferably 40 to 100 nm).
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。 However, the above example is an example of an organic EL material that can be used as a light emitting layer, and is not necessarily limited to this. An EL layer (a layer for emitting light and moving carriers therefor) may be formed by freely combining a light-emitting layer, a charge transport layer, or a charge injection layer.
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。 For example, in this embodiment, an example in which a polymer material is used as the light emitting layer is shown, but a low molecular weight organic EL material may be used. It is also possible to use an inorganic material such as silicon carbide for the charge transport layer or the charge injection layer. As these organic EL materials and inorganic materials, known materials can be used.
ただし、発光層として白色発光の材料を用いる場合、前記ＥＬ素子から発した光は前記基板を透過して放射され、その際、基板側に設けられたカラーフィルタ１００３によってカラー化される。また、有色発光の材料を用いる場合、カラーフィルタ１００３は色純度を高めるフィルタとしての役割を果たす。なお、ＴＦＴ素子の上にカラーフィルタ１００３を設けることによってＴＦＴを光の劣化から保護している。 However, when a white light emitting material is used for the light emitting layer, the light emitted from the EL element is emitted through the substrate and is colored by the color filter 1003 provided on the substrate side. In the case where a colored light emitting material is used, the color filter 1003 serves as a filter for increasing color purity. Note that the TFT is protected from light deterioration by providing a color filter 1003 on the TFT element.
また、１０１２は反射性の高い導電膜でなる陰極が発光層上に接して形成される。この陰極としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層膜を用いることが好ましい。
陰極１０１２まで形成された時点でＥＬ素子１１０３が完成する。なお、ここでいうＥＬ素子１１０３は、画素電極（陽極）１０１０、発光層１０１１、陰極１０１２で形成されたコンデンサを指す。
When the
ところで、本実施例では、陰極１０１２の上にさらに第２パッシベーション膜１０１４を設けている。第２パッシベーション膜１０１４としては窒化珪素膜または窒化酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
Incidentally, in this embodiment, a
以上のように本願発明のＥＬ表示パネルは図１９のような構造の画素からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能なＥＬ表示パネルが得られる。 As described above, the EL display panel of the present invention has a pixel portion composed of pixels having a structure as shown in FIG. 19, and includes a switching TFT having a sufficiently low off-current value and a current control TFT resistant to hot carrier injection. Have. Therefore, an EL display panel having high reliability and capable of displaying a good image can be obtained.
なお、本実施例の構成は、実施例１〜６の構成と自由に組み合わせて実施することが可能である。 In addition, the structure of a present Example can be implemented in combination freely with the structure of Examples 1-6.
本実施例では、実施例１１に示したＴＦＴ構造において、実施例８に示したＴＦＴ構造とした例について説明する。説明には図２０を用いる。なお、図２０の構造と異なる点はＴＦＴ構造だけであるので、その他の説明は省略することとする。 In this embodiment, an example in which the TFT structure shown in Embodiment 11 is replaced with the TFT structure shown in Embodiment 8 will be described. FIG. 20 is used for the description. Note that the only difference from the structure of FIG. 20 is the TFT structure, and the other description is omitted.
図２０において、スイッチング用ＴＦＴ１３０２のゲート電極１２０２及び、電流制御用ＴＦＴ１３０１のゲート電極１２０１はテーパー形状を有している。このＴＦＴの作製方法は実施例８を参照すればよい。
In FIG. 20, the
実施例１１と同様に、発光層として白色発光の材料を用いる場合、前記ＥＬ素子から発した光は前記基板を透過して放射され、その際、基板側に設けられたカラーフィルタ１２０３によってカラー化される。また、有色発光の材料を用いる場合、カラーフィルタ１２０３は色純度を高めるフィルタとしての役割を果たす。なお、ＴＦＴ素子の上にカラーフィルタ１２０３を設けることによってＴＦＴを光の劣化から保護している。 As in Example 11, when a white light emitting material is used for the light emitting layer, the light emitted from the EL element is emitted through the substrate, and is colored by the color filter 1203 provided on the substrate side. Is done. In the case where a colored light emitting material is used, the color filter 1203 plays a role as a filter for increasing color purity. Note that the TFT is protected from light degradation by providing a color filter 1203 on the TFT element.
なお、本実施例の構成は、実施例１〜６の構成と自由に組み合わせて実施することが可能である。 In addition, the structure of a present Example can be implemented in combination freely with the structure of Examples 1-6.
本実施例では、実施例１１に示したＴＦＴ構造において、実施例９に示したＴＦＴ構造とした例について説明する。説明には図２１を用いる。なお、図２１の構造と異なる点はＴＦＴ構造だけであるので、その他の説明は省略することとする。 In this embodiment, an example in which the TFT structure shown in Embodiment 11 is changed to the TFT structure shown in Embodiment 9 will be described. FIG. 21 is used for the description. The only difference from the structure of FIG. 21 is the TFT structure, and the other description is omitted.
図２１において、スイッチング用ＴＦＴ１５０２のゲート電極１４０２及び、電流制御用ＴＦＴ１５０１のゲート電極１４０１はテーパー形状を有している。このＴＦＴの作製方法は実施例８を参照すればよい。
In FIG. 21, the
実施例１１と同様に、発光層として白色発光の材料を用いる場合、前記ＥＬ素子から発した光は前記基板を透過して放射され、その際、基板側に設けられたカラーフィルタ１４０３によってカラー化される。また、有色発光の材料を用いる場合、カラーフィルタ１４０３は色純度を高めるフィルタとしての役割を果たす。なお、ＴＦＴ素子の上にカラーフィルタ１４０３を設けることによってＴＦＴを光の劣化から保護している。 As in Example 11, when a white light emitting material is used for the light emitting layer, the light emitted from the EL element is emitted through the substrate and is colored by the color filter 1403 provided on the substrate side. Is done. In the case where a colored light emitting material is used, the color filter 1403 serves as a filter for increasing color purity. Note that the TFT is protected from light degradation by providing a color filter 1403 on the TFT element.
なお、本実施例の構成は、実施例１〜６の構成と自由に組み合わせて実施することが可能である。 In addition, the structure of a present Example can be implemented in combination freely with the structure of Examples 1-6.
本実施例では、実施例１１〜１３を用いて作製されたＥＬ（エレクトロルミネッセンス）表示装置の上面図及び断面図について説明する。 In this example, a top view and a cross-sectional view of an EL (electroluminescence) display device manufactured using Examples 11 to 13 will be described.
図２２（Ａ）は本願発明を用いたＥＬ表示装置の上面図である。図２２（Ａ）において、４０１０は基板、４０１１は画素部、４０１２はソース側駆動回路、４０１３はゲート側駆動回路であり、それぞれの駆動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７に至り、外部機器へと接続される。
FIG. 22A is a top view of an EL display device using the present invention. In FIG. 22A,
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材６０００、シーリング材（ハウジング材ともいう）７０００、密封材（第２のシーリング材）７００１が設けられている。
At this time, a
また、図２２（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４０１０、下地膜４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）４０２２及び画素部用ＴＦＴ４０２３（但し、ここではＥＬ素子への電流を制御するＴＦＴだけ図示している。）が形成されている。これらのＴＦＴは公知の構造（トップゲート構造またはボトムゲート構造）を用いれば良い。
FIG. 22B shows a cross-sectional structure of the EL display device of this embodiment. A driving circuit TFT (here, an n-channel TFT and a p-channel TFT are combined on a
本願発明を用いて駆動回路用ＴＦＴ４０２２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料でなる層間絶縁膜（平坦化膜）４０２６の上に画素部用ＴＦＴ４０２３のドレインと電気的に接続する透明導電膜でなる画素電極４０２７を形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０２７を形成したら、絶縁膜４０２８を形成し、画素電極４０２７上に開口部を形成する。
When the
次に、ＥＬ層４０２９を形成する。ＥＬ層４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能である。
Next, an
本実施例では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。本実施例では、白色発光層とカラーフィルタを組み合わせる方式を用いた。カラーフィルタは実施例１１〜１３に示したように画素電極の下層にカラーフィルタが存在している。また、画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青色発光層）を形成する方式があるが、その場合は、カラーフィルタは色純度を高める役割を果たしている。勿論、単色発光のＥＬ表示装置とすることもできる。 In this embodiment, the EL layer is formed by vapor deposition using a shadow mask. In this embodiment, a method of combining a white light emitting layer and a color filter was used. As shown in Examples 11 to 13, the color filter has a color filter in the lower layer of the pixel electrode. In addition, there is a method of forming a light emitting layer (a red light emitting layer, a green light emitting layer, and a blue light emitting layer) capable of emitting light having different wavelengths for each pixel. In this case, the color filter plays a role of increasing color purity. . Needless to say, an EL display device emitting monochromatic light can also be used.
ＥＬ層４０２９を形成したら、その上に陰極４０３０を形成する。陰極４０３０とＥＬ層４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中でＥＬ層４０２９と陰極４０３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気で形成し、大気解放しないで陰極４０３０を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。
After the
なお、本実施例では陰極４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０３０は４０３１で示される領域において配線４０１６に接続される。配線４０１６は陰極４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料４０３２を介してＦＰＣ４０１７に接続される。
In this embodiment, a stacked structure of a LiF (lithium fluoride) film and an Al (aluminum) film is used as the
４０３１に示された領域において陰極４０３０と配線４０１６とを電気的に接続するために、層間絶縁膜４０２６及び絶縁膜４０２８にコンタクトホールを形成する必要がある。これらは層間絶縁膜４０２６のエッチング時（画素電極用コンタクトホールの形成時）や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良い。また、絶縁膜４０２８をエッチングする際に、層間絶縁膜４０２６まで一括でエッチングしても良い。この場合、層間絶縁膜４０２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
In order to electrically connect the
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜６００３、充填材６００４、カバー材６０００が形成される。
A
さらに、ＥＬ素子部を囲むようにして、カバー材６０００と基板４０１０の内側にシーリング材が設けられ、さらにシーリング材７０００の外側には密封材（第２のシーリング材）７００１が形成される。
Further, a sealing material is provided inside the
このとき、この充填材６００４は、カバー材６０００を接着するための接着剤としても機能する。充填材６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
At this time, the
また、充填材６００４の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
In addition, a spacer may be included in the
スペーサーを設けた場合、パッシベーション膜６００３はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
In the case where a spacer is provided, the
また、カバー材６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材６００４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
As the
また、配線４０１６はシーリング材７０００および密封材７００１と基板４０１０との隙間を通ってＦＰＣ４０１７に電気的に接続される。なお、ここでは配線４０１６について説明したが、他の配線４０１４、４０１５も同様にしてシーリング材７０００および密封材７００１の下を通ってＦＰＣ４０１７に電気的に接続される。
The
実施例１では、トップゲート型ＴＦＴの例を示したが、本実施例では、ＴＦＴの構造が逆スタガ型ＴＦＴの例を示す。 In the first embodiment, an example of a top gate type TFT is shown, but in this embodiment, an example of a TFT structure having an inverted staggered TFT is shown.
ここでは、画素部における画素ＴＦＴ（ダブルゲート構造）に着目して図２４に説明する。 Here, the pixel TFT (double gate structure) in the pixel portion will be described with reference to FIG.
図２４において、基板上にゲート電極１６０１、容量電極１６０９を覆ってゲート絶縁膜１６０２が設けられている。このゲート絶縁膜１６０２上に半導体層が設けられている。半導体層のうち、ゲート電極の上方にはチャネル保護膜１６０４で保護されたチャネル形成領域が存在している。また、半導体層のうち、チャネル形成領域以外にはｎ型の導電性を付与する不純物が添加され、ソース領域、ドレイン領域、またはＬＤＤ領域が設けられている。半導体層を保護するために保護絶縁膜１６０５が形成されており、その保護絶縁膜上に接して赤色のカラーフィルタ１６０６が設けられている。また、カラーフィルタ１６０６を覆って層間絶縁膜が設けられている。また、接続電極１６０７によって画素電極１６０８と画素ＴＦＴが接続されている。また、容量電極と、ゲート絶縁膜と、容量電極上方の半導体層とで保持容量を構成している。 In FIG. 24, a gate insulating film 1602 is provided on the substrate so as to cover the gate electrode 1601 and the capacitor electrode 1609. A semiconductor layer is provided over the gate insulating film 1602. In the semiconductor layer, a channel formation region protected by a channel protective film 1604 exists above the gate electrode. In addition, an impurity imparting n-type conductivity is added to the semiconductor layer other than the channel formation region, and a source region, a drain region, or an LDD region is provided. A protective insulating film 1605 is formed to protect the semiconductor layer, and a red color filter 1606 is provided on and in contact with the protective insulating film. Further, an interlayer insulating film is provided so as to cover the color filter 1606. In addition, the pixel electrode 1608 and the pixel TFT are connected by the connection electrode 1607. In addition, a storage capacitor is formed by the capacitor electrode, the gate insulating film, and the semiconductor layer above the capacitor electrode.
また、ＴＦＴ上方に形成されたカラーフィルタ１６０６は半導体層、特にチャネル形成領域１６０３を光の劣化から保護する目的で形成されている。また、画素電極の下方に形成されたカラーフィルタはカラー化のために形成されている。 The color filter 1606 formed above the TFT is formed for the purpose of protecting the semiconductor layer, particularly the channel formation region 1603 from light deterioration. The color filter formed below the pixel electrode is formed for colorization.
実施例１では、トップゲート型ＴＦＴでポリシリコンを活性層とした例を示したが、本実施例では、ＴＦＴの構造が逆スタガ型ＴＦＴでアモルファスシリコンを半導体層とした例を示す。 In the first embodiment, an example in which polysilicon is used as the active layer in the top gate type TFT is shown. However, in this embodiment, an example in which the TFT structure is an inverted stagger type TFT and amorphous silicon is used as the semiconductor layer is shown.
ここでは、画素部における画素ＴＦＴ（シングルゲート構造）に着目して図２５に説明する。 Here, the pixel TFT (single gate structure) in the pixel portion will be described with reference to FIG.
図２５において、基板上にゲート電極１７０１を覆ってゲート絶縁膜１７０２が設けられている。このゲート絶縁膜１７０２上に半導体層からなる活性層１７０３が設けられている。半導体層上にリンがドーピングされたｎ型半導体層が形成され、ゲート電極の上方には、エッチングストッパー１７０４が形成されている。半導体層を保護するために保護絶縁膜１７０９が形成されており、その保護絶縁膜上に接して赤色のカラーフィルタ１７１０が設けられている。また、カラーフィルタ１７１０を覆って層間絶縁膜が設けられている。また、接続電極１７１１によって画素電極１７１２と画素ＴＦＴが接続されている。 In FIG. 25, a gate insulating film 1702 is provided on the substrate so as to cover the gate electrode 1701. An active layer 1703 made of a semiconductor layer is provided on the gate insulating film 1702. An n-type semiconductor layer doped with phosphorus is formed on the semiconductor layer, and an etching stopper 1704 is formed above the gate electrode. A protective insulating film 1709 is formed to protect the semiconductor layer, and a red color filter 1710 is provided in contact with the protective insulating film. An interlayer insulating film is provided to cover the color filter 1710. In addition, the pixel electrode 1712 and the pixel TFT are connected by the connection electrode 1711.
また、ＴＦＴ上方に形成されたカラーフィルタ１７１０は半導体層、特にチャネル形成領域１７１０を光の劣化から保護する目的で形成されている。また、画素電極の下方に形成されたカラーフィルタはカラー化のために形成されている。 The color filter 1710 formed above the TFT is formed for the purpose of protecting the semiconductor layer, particularly the channel formation region 1710 from light deterioration. The color filter formed below the pixel electrode is formed for colorization.
実施例１では、トップゲート型ＴＦＴとした例を示したが、本実施例では、ＴＦＴの構造がサイドウォールを有するＴＦＴ構造とした例を示す。 In the first embodiment, an example in which a top gate TFT is used is shown, but in this embodiment, an example in which the TFT structure has a TFT structure having a sidewall is shown.
ここでは、画素部における画素ＴＦＴ（ダブルゲート構造）に着目して図２６に説明する。なお、実施例１と異なる点はＴＦＴ構造だけであるので、その他の説明は省略することとする。 Here, the pixel TFT (double gate structure) in the pixel portion will be described with reference to FIG. Since only the TFT structure is different from the first embodiment, other description is omitted.
ゲート電極はタングステンとシリサイドの積層構造で形成され、サイドウォールは異方性エッチングにより形成されている。 The gate electrode is formed of a laminated structure of tungsten and silicide, and the sidewall is formed by anisotropic etching.
また、画素ＴＦＴ上方に形成されたカラーフィルタ１８００は半導体層、特にチャネル形成領域を光の劣化から保護する目的で形成されている。また、画素電極の下方に形成されたカラーフィルタはカラー化のために形成されている。
Further, the
本願発明を実施して形成されたＣＭＯＳ回路や画素部は様々な電気光学装置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。 The CMOS circuit and the pixel portion formed by implementing the present invention can be used in various electro-optical devices (active matrix liquid crystal display, active matrix EL display, active matrix EC display). That is, the present invention can be implemented in all electronic devices in which these electro-optical devices are incorporated in the display unit.
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２７及び図２８に示す。 Such electronic devices include video cameras, digital cameras, projectors (rear or front type), head mounted displays (goggles type displays), car navigation systems, car stereos, personal computers, personal digital assistants (mobile computers, mobile phones) Or an electronic book). Examples of these are shown in FIGS.
図２７（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。本発明を画像入力部２００２、表示部２００３やその他の信号制御回路に適用することができる。
FIG. 27A illustrates a personal computer, which includes a main body 2001, an image input portion 2002, a display portion 2003, a
図２７（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等を含む。本発明を表示部２１０２やその他の信号制御回路に適用することができる。
FIG. 27B illustrates a video camera, which includes a main body 2101, a display portion 2102, an
図２７（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。本発明は表示部２２０５やその他の信号制御回路に適用できる。
FIG. 27C illustrates a mobile computer, which includes a main body 2201, a
図２７（Ｄ）は頭部取り付け型のＥＬディスプレイの一部（右片側）であり、本体２３０１、信号ケーブル２３０２、頭部固定バンド２３０３、表示部２３０４、光学系２３０５、表示装置２３０６等を含む。本願発明は表示装置２３０６に用いることができる。
FIG. 27D illustrates a part (right side) of a head-mounted EL display, which includes a main body 2301, a signal cable 2302, a
図２７（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２４０２やその他の信号制御回路に適用することができる。
FIG. 27E shows a player using a recording medium (hereinafter referred to as a recording medium) on which a program is recorded, and includes a main body 2401, a
図２７（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０３、操作スイッチ２５０４、受像部（図示しない）等を含む。本願発明を表示部２５０２やその他の信号制御回路に適用することができる。
FIG. 27F illustrates a digital camera, which includes a main body 2501, a
図２８（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の信号制御回路に適用することができる。
FIG. 28A shows a cellular phone, which includes a
図２８（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表示部３００２、３００３やその他の信号回路に適用することができる。
FIG. 28B illustrates a portable book (electronic book) which includes a
図２８（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
FIG. 28C shows a display, which includes a
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜１７のどのような組み合わせからなる構成を用いても実現することができる。 As described above, the application range of the present invention is extremely wide and can be applied to electronic devices in various fields. Moreover, the electronic apparatus of a present Example is realizable even if it uses the structure which consists of what combination of Examples 1-17.
Claims (30)
前記駆動回路のｐチャネル型ＴＦＴ、前記駆動回路のｎチャネル型ＴＦＴ、及び前記画素部の画素ＴＦＴは、ゲート絶縁膜上に接して形成されたカラーフィルタと、前記カラーフィルタ上に接して有機絶縁物材料からなる層間絶縁膜とを有していることを特徴とする半導体装置。 In a semiconductor device having a pixel TFT provided in a pixel portion and a driving circuit in which a p-channel TFT and an n-channel TFT are provided around the pixel portion on the same substrate,
The p-channel TFT of the driving circuit, the n-channel TFT of the driving circuit, and the pixel TFT of the pixel portion are in contact with the color filter formed on the gate insulating film and on the color filter with organic insulation. A semiconductor device comprising an interlayer insulating film made of a material.
前記駆動回路のｐチャネル型ＴＦＴ、前記駆動回路のｎチャネル型ＴＦＴ、及び前記画素部の画素ＴＦＴは、ゲート電極の上方に設けた無機絶縁物材料から成る保護絶縁膜と、該絶縁膜上に接して形成されたカラーフィルタと、前記カラーフィルタ上に接して有機絶縁物材料からなる層間絶縁膜とを有していることを特徴とする半導体装置。 In a semiconductor device having a pixel TFT provided in a pixel portion and a driving circuit in which a p-channel TFT and an n-channel TFT are provided around the pixel portion on the same substrate,
The p-channel TFT of the driving circuit, the n-channel TFT of the driving circuit, and the pixel TFT of the pixel portion are provided with a protective insulating film made of an inorganic insulating material provided above the gate electrode, and on the insulating film A semiconductor device comprising: a color filter formed in contact; and an interlayer insulating film made of an organic insulating material in contact with the color filter.
前記駆動回路のｐチャネル型ＴＦＴ、前記駆動回路のｎチャネル型ＴＦＴ、及び前記画素ＴＦＴは、ゲート電極の上方に設けた無機絶縁物材料から成る保護絶縁膜と、該絶縁膜上に接して形成されたカラーフィルタとを有し、
前記画素部に設けた画素電極は、前記カラーフィルタ上に接して形成され、少なくとも前記保護絶縁膜と前記カラーフィルタとに設けられた開孔を介して形成された、前記画素ＴＦＴに接続する導電性金属配線と接続していることを特徴とする半導体装置。 In a semiconductor device having a pixel TFT provided in a pixel portion and a driving circuit in which a p-channel TFT and an n-channel TFT are provided around the pixel portion on the same substrate,
The p-channel TFT of the driving circuit, the n-channel TFT of the driving circuit, and the pixel TFT are formed on and in contact with a protective insulating film made of an inorganic insulating material provided above the gate electrode. Color filters, and
A pixel electrode provided in the pixel portion is formed on and in contact with the color filter and is connected to the pixel TFT formed through an opening provided in at least the protective insulating film and the color filter. Device connected to a conductive metal wiring.
前記駆動回路のｐチャネル型ＴＦＴ、前記駆動回路のｎチャネル型ＴＦＴ、及び前記画素部の画素ＴＦＴは、ゲート電極の上方に設けた無機絶縁物材料から成る保護絶縁膜と、該絶縁膜上に接して形成されたカラーフィルタと、前記カラーフィルタ上に接して有機絶縁物材料からなる層間絶縁膜とを有し、
前記画素部の画素ＴＦＴは、前記層間絶縁膜上に画素電極を有し、前記画素電極を陽極とするＥＬ素子が接続していることを特徴とする半導体装置。 In a semiconductor device having a pixel TFT provided in a pixel portion and a driving circuit in which a p-channel TFT and an n-channel TFT are provided around the pixel portion on the same substrate,
The p-channel TFT of the driving circuit, the n-channel TFT of the driving circuit, and the pixel TFT of the pixel portion are provided with a protective insulating film made of an inorganic insulating material provided above the gate electrode, and on the insulating film A color filter formed in contact with the interlayer insulating film made of an organic insulating material in contact with the color filter;
The pixel TFT of the pixel portion has a pixel electrode on the interlayer insulating film, and an EL element having the pixel electrode as an anode is connected thereto.
前記駆動回路のｐチャネル型ＴＦＴ、前記駆動回路のｎチャネル型ＴＦＴ、及び前記画素ＴＦＴは、ゲート電極の上方に設けた無機絶縁物材料から成る保護絶縁膜と、該絶縁膜上に接して形成されたカラーフィルタとを有し、
前記画素部に設けた画素電極は、前記カラーフィルタ上に接して形成され、少なくとも前記保護絶縁膜と前記カラーフィルタとに設けられた開孔を介して形成された、前記画素ＴＦＴに接続する導電性金属配線と接続され、且つ、前記画素電極を陽極とするＥＬ素子が接続していることを特徴とする半導体装置。 In a semiconductor device having a pixel TFT provided in a pixel portion and a driving circuit in which a p-channel TFT and an n-channel TFT are provided around the pixel portion on the same substrate,
The p-channel TFT of the driving circuit, the n-channel TFT of the driving circuit, and the pixel TFT are formed on and in contact with a protective insulating film made of an inorganic insulating material provided above the gate electrode. Color filters, and
A pixel electrode provided in the pixel portion is formed on and in contact with the color filter and is connected to the pixel TFT formed through an opening provided in at least the protective insulating film and the color filter. A semiconductor device characterized in that an EL element connected to a conductive metal wiring and having the pixel electrode as an anode is connected.
前記基板に密接して下地膜を形成する工程と、
前記下地膜上に複数の島状半導体層を形成する工程と、
前記島状半導体層の選択された領域に、前記駆動回路のｎチャネル型ＴＦＴのゲート電極と一部が重なるＬＤＤ領域を形成する低濃度ｎ型不純物領域を形成する工程と、
前記島状半導体層の選択された領域に、前記画素ＴＦＴとのＬＤＤ領域を形成する低濃度ｎ型不純物領域を形成する工程と、
前記島状半導体層の選択された領域に、前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとにソース領域またはドレイン領域を形成する高濃度ｎ型不純物領域を形成する工程と、
前記島状半導体層の選択された領域に、前記駆動回路のｐチャネル型ＴＦＴのソース領域またはドレイン領域を形成する高濃度ｐ型不純物領域を形成する工程と、
前記駆動回路のｎチャネル型ＴＦＴと前記画素ＴＦＴとｐチャネル型ＴＦＴとのゲート電極の上方に、無機絶縁物材料から成る保護絶縁膜を形成する工程と、
該保護絶縁膜に接してカラーフィルタを形成する工程と、前記カラーフィルタ上に有機絶縁物材料からなる層間絶縁膜を形成する工程と、
前記画素ＴＦＴに接続する画素電極を前記層間絶縁膜上に形成する工程とを有することを特徴とする半導体装置の作製方法。 In a method for manufacturing a semiconductor device having a pixel TFT provided in a pixel portion and a driver circuit in which a p-channel TFT and an n-channel TFT are provided around the pixel portion on the same substrate,
Forming a base film in close contact with the substrate;
Forming a plurality of island-shaped semiconductor layers on the base film;
Forming a low-concentration n-type impurity region in an LDD region that partially overlaps a gate electrode of the n-channel TFT of the drive circuit in a selected region of the island-shaped semiconductor layer;
Forming a low concentration n-type impurity region for forming an LDD region with the pixel TFT in a selected region of the island-shaped semiconductor layer;
Forming a high-concentration n-type impurity region for forming a source region or a drain region in the n-channel TFT and the pixel TFT of the driving circuit in a selected region of the island-shaped semiconductor layer;
Forming a high-concentration p-type impurity region for forming a source region or a drain region of a p-channel TFT of the drive circuit in a selected region of the island-shaped semiconductor layer;
Forming a protective insulating film made of an inorganic insulating material above the gate electrodes of the n-channel TFT, the pixel TFT, and the p-channel TFT of the driving circuit;
Forming a color filter in contact with the protective insulating film; forming an interlayer insulating film made of an organic insulating material on the color filter;
Forming a pixel electrode connected to the pixel TFT over the interlayer insulating film.
前記画素ＴＦＴと、該画素部の周辺にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとのゲート電極を耐熱性導電性材料から形成する工程と、
前記駆動回路から延在し、該ゲート電極に接続するゲート配線を低抵抗導電性材料から形成する工程とを有することを特徴とする半導体装置の作製方法。 25. Any one of claims 22 to 24.
Forming a gate electrode of a p-channel TFT and an n-channel TFT from the heat-resistant conductive material around the pixel TFT and the pixel portion;
And a step of forming a gate wiring extending from the driver circuit and connected to the gate electrode from a low-resistance conductive material.
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