JP5019677B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。特に、液晶表示パネルに代表される電気光学装置およびその様な電気光学装置を部品として搭載した電子機器に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【０００２】
【従来の技術】
近年、絶縁表面を有する基板上に形成された薄膜（厚さ数〜数百ｎｍ程度）を用いてＴＦＴを構成し、このＴＦＴで形成した大面積集積回路を有する半導体装置の開発が進んでいる。その代表例として、アクティブマトリクス型の液晶表示装置が知られている。特に、結晶質珪素膜を活性領域として用いるＴＦＴは電界効果移動度が高いことから、いろいろな機能回路を形成することも可能である。
【０００３】
例えば、アクティブマトリクス型の液晶表示装置には、機能ブロックごとに画像表示を行う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッファ回路、サンプリング回路などの画素回路を制御するための駆動回路が一枚の基板上に形成される。
【０００４】
また、アクティブマトリクス型の液晶表示装置に代表される半導体装置は、使用される場がますます広がっており、それに伴って便利性が求められ、小型化、高輝度化、高精細化ならびに低価格化などを進めるための開発が続けられている。
【０００５】
例えば、液晶プロジェクターや電子機器の表示部に用いられるアクティブマトリクス型液晶表示装置の画素部は数百万個の画素により構成されている。各画素にはＴＦＴが形成されており、各画素のＴＦＴには画素電極が設けられている。液晶を挟んだ対向基板側には対向電極が設けられ、液晶を誘電体とした一種のコンデンサを形成している。そして、ＴＦＴのスイッチング機能によりこのコンデンサに蓄積される電荷を制御する。これにより、各画素に印加する電位を制御して液晶を駆動し、透過光量を制御して画像を表示する仕組みになっている。
【０００６】
このコンデンサはリーク電流により次第に蓄積された電荷が減少するため、透過光量が変化して画像表示のコントラストを低下させる原因となる場合がある。そこで、容量配線を設けて、液晶を誘電体とするコンデンサとは別のコンデンサ（保持容量）を並列に設ける方法がある。この保持容量は、液晶を誘電体とするコンデンサが損失する電荷を補う働きをしている。
【０００７】
一方、ＴＦＴは、少なくとも半導体膜と、酸化珪素膜や酸化窒化珪素膜等からなる絶縁膜と、各種金属材料等からなる配線と、画素電極とを有している。前記配線には、ソース配線やドレイン配線、ゲート配線（ゲート電極を含む）などがある。
【０００８】
前記ソース配線および前記ドレイン配線は、半導体膜上に絶縁膜を介してゲート電極を形成した後、前記ゲート電極を覆う層間絶縁膜を形成し、該層間絶縁膜を部分的にエッチングして、前記半導体膜を部分的に露呈させて形成する。前記層間絶縁膜のエッチング時間は、該層間絶縁膜の膜厚をエッチングレートで割って得られる時間としており、これをジャストエッチング時間と呼んでいる。しかしながら、前記層間絶縁膜は他の膜に比べて膜厚が厚いため、基板面内における膜厚のばらつきが顕著になる場合が多い。一方、半導体膜まで達するコンタクトホールを形成する際、少しでも前記層間絶縁膜が残っていると、配線と半導体膜との接触面積が減少して、コンタクト抵抗値を増加させ、ＴＦＴとしての機能をも低下させる原因となる。そのため、全てのコンタクトホールにおいて、前記層間絶縁膜を残渣なく、エッチングするためには、エッチング時間をジャストエッチング時間より長くする必要がある。ジャストエッチング時間より長くエッチングする時間をオーバーエッチング時間と言う。しかしながら、オーバーエッチング時間を行うと、前記層間絶縁膜の薄い領域の下方に存在する半導体膜は必要以上にエッチングされてしまい、該半導体膜が消失してしまう場合もある。
【０００９】
また、前記層間絶縁膜を薄く形成すると、該層間絶縁膜上に形成される配線と、ゲート電極との間に寄生容量が発生し、TFTを作製した際の電気的特性を低下させる要因となる。
【００１０】
そこで、半導体膜上に部分的に導電層を形成し、該導電層をエッチングストッパーとして機能させ、前記導電層を介して配線と半導体膜を接続させる方法がある。具体的には、基板１０上に下地絶縁膜１１を形成し、該下地絶縁膜１１上に半導体膜を形成し、該半導体膜１２上に絶縁膜１３を形成して、ドーピング処理を行った後、第１のエッチング処理として前記絶縁膜１３を部分的にエッチングを行って半導体膜を部分的に露呈させる。（図２（Ｃ））続いて導電膜３２を形成し、パターニングを行って、ゲート電極３４およびエッチングストッパーとして機能する導電層３３を形成する。続いて、前記ゲート絶縁膜３４および前記導電層３３を覆って層間絶縁膜３５を形成し、前記導電層３３に達するコンタクトホールを形成し、配線３８を形成する。（図２（Ｇ））このようにしてコンタクトホールを形成すれば、前記導電層３３がエッチングストッパーとなるので、半導体膜１２を必要以上にエッチングし、消失させることがない。なお、この方法では、配線の形成までに６枚のマスクが必要となる。
【００１１】
【発明が解決しようとする課題】
しかしながら、上述のようにして半導体膜と電気的に接続する配線を形成する方法は、導電層を形成する前に半導体膜に達するコンタクトホールを形成するため、工程数が増加する。つまり、ＴＦＴの作製に要するフォトマスクの枚数が増加する。また、図２で示したエッチングストッパーの形成方法は、マスク枚数が最も少ないものであり、ゲート電極と導電層が近過ぎる場合は、ゲート電極と導電層との間におけるリーク電流が発生し易くなり、ＴＦＴの電気的特性を低下させる要因となる。そのため、前記ゲート電極を形成した後、絶縁膜を形成し、続いて導電層を形成することになる。この方法では、ますますマスク枚数が増加してしまう。フォトマスクはフォトリソグラフィの技術において、エッチング工程の際に、マスクとするレジストパターンを基板上に形成するために用いる。従って、フォトマスクを１枚使用することは、その前後の工程において、被膜の成膜およびエッチングなどの工程の他に、レジスト剥離、洗浄や乾燥工程などが付加され、フォトリソグラフィの工程においても、レジスト塗布、プレベーク、露光、現像、ポストベークなどの煩雑な工程が行われることを意味する。
【００１２】
さらに、図２で示す構造において、導電層の材料に制限がある。例えば、前記導電層として、不純物元素にリンを導入した半導体膜を用いる場合について述べる。前記リンを導入した半導体膜と、ｎチャネル型ＴＦＴを形成する半導体膜とは電気的に接続できるが、ｐチャネル型ＴＦＴを形成する半導体膜においてはｐｎ接合が形成されてしまう。つまり、ｎチャネル型ＴＦＴを形成する半導体膜とｐチャネル型ＴＦＴを形成する半導体膜とで、異なる不純物元素を導入した半導体膜を用いなくてはならない。これは、工程数の増加を招く要因となる。
【００１３】
また、画素部に容量配線を用いた保持容量を形成して十分な容量を確保しようとすると、開口率を犠牲にしなければならない。特に、液晶プロジェクターに用いられるような小型の高精細な液晶表示装置において、小型化と同時に高精細化が求められる限り、画素サイズの縮小化が続くことは十分予想される。例えば、対角０．７インチ型の液晶表示装置で、ＸＧＡ（１０２４×７６８画素）という高精細な表示を実現するためには、画素のひとつひとつのサイズが、１４μｍ×１４μｍと言う極めて小さな面積となっている。
【００１４】
また、前記半導体膜と前記導電層とを接続するコンタクトの上方に、前記導電層と配線とを接続するコンタクトを形成すると、コンタクトホールの内部における配線のカバレッジが悪くなる場合がある。そのため、これらのコンタクトはそれぞれ重なりが生じないよう、他の場所に形成しなくてはならない。コンタクトホールの面積を１μｍ角とする場合でも、コンタクト形成領域の一辺は、カバレッジの問題等を考慮すると、少なくともコンタクトホールの一辺を１μｍずつ延長して、３μｍ角の面積を確保しなければならない。１画素の一辺が１４μｍの場合、３μｍ角のコンタクト形成領域を１つ形成すると、開口率は少なくとも４．６％低下することになる上、設計の自由度を制限する。コンタクト数は、画素サイズが小型化し続ける中で非常に重要な問題となっている。
【００１５】
現在、高輝度化のためには開口率を上げ、また高精細化のためには画素数を増やして対応してきているが、画素サイズが小型化し続けるなかで、開口率の向上および画素数の向上を同時に満たし、かつ十分な容量を確保する画素構造の設計をすることは、極めて難しい問題である。このような画素構造を実現しようとすれば、当然工程数が増え、工程も複雑になるため、歩留まりが悪くなり、半導体装置の製造コストが上がってしまうという問題がある。
【００１６】
本発明はこのような課題を解決するための技術であり、ＴＦＴと保持容量の構成に関し、従来より工程数を削減し、開口率が高く、高精細な表示を行うことができ、さらに、信頼性の高い半導体装置を実現することを課題としている。また、十数μm角という非常に小さな画素サイズで設計された液晶表示装置や発光装置および前記液晶表示装置や発光装置を表示部に用いた電子機器においても明るい高精細な画像表示を実現することを課題とする。
【００１７】
【課題を解決するための手段】
本発明は、以下に示すような作製工程でＴＦＴを作製することで、従来よりフォトマスクの枚数およびコンタクト数を削減し、半導体装置の製造コストを低減し、画素部における開口率を向上させることを特徴としている。
【００１８】
本明細書で開示する本発明の作製方法は、半導体膜上に絶縁膜を介してゲート電極および導電層を形成し、前記ゲート電極および前記導電層を覆って層間絶縁膜を形成し、前記層間絶縁膜上にフォトマスクを形成し、前記導電層をエッチングストッパーとして前記層間絶縁膜を部分的にエッチングし、次いで前記導電層を部分的にエッチングし、続いて前記絶縁膜を部分的にエッチングして前記半導体膜に達するコンタクトホールを形成して、前記半導体膜と電気的に接続する配線を形成することを特徴としている。
【００１９】
上記作製方法において、半導体膜の形成から配線の形成まで５枚のマスクで形成することが可能となり、従来と比較してマスク枚数の削減が実現できる。
【００２０】
また、本明細書で開示する本発明の他の作製方法は、半導体膜上に第１の絶縁膜を形成し、前記第１の絶縁膜上にゲート電極および容量配線を形成し、前記ゲート電極および前記容量配線を覆って第２の絶縁膜を形成し、前記第２の絶縁膜上に導電層を形成し、前記導電層を覆って層間絶縁膜を形成し、前記層間絶縁膜上にフォトマスクを形成し、前記導電層をエッチングストッパーとして前記層間絶縁膜を部分的にエッチングし、前記導電層を部分的にエッチングし、前記第２の絶縁膜を部分的にエッチングし、前記第１の絶縁膜を部分的にエッチングして前記半導体膜に達するコンタクトホールを形成して、前記半導体層と電気的に接続する配線を形成することを特徴とする。
【００２１】
上記作製方法では、前記第２の絶縁膜を誘電体として前記導電層と前記容量配線とで保持容量を形成することが可能となり、十分な保持容量が確保できる。
【００２２】
また、上記各作製方法において、前記導電層の材料の種類が従来より増加することを特徴とする。前記導電層は、ｎチャネル型ＴＦＴを形成する半導体膜およびｐチャネル型ＴＦＴを形成する半導体膜と直接接続することがない。そのため、前記導電層として、例えば不純物元素にリンを導入した半導体膜を用いても、工程数を増やすことなく、導電層を形成することが可能となる。
【００２３】
また、上記各作製方法において、半導体膜と配線とを直接接続することで、コンタクトの数を削減し、設計の自由度を向上させることを可能としている。特に画素部においては開口率を向上させることを可能としている。画素サイズが小型化し続ける中で開口率を向上させるために、コンタクトの数を少しでも削減することは非常に有用である。
【００２４】
このようにフォトマスク数を削減しながらも、本発明はＴＦＴの構成を適切なものとすることができる。本発明の構成を以下に示す。
【００２５】
本明細書で開示する本発明の構成は、半導体膜上に第１の絶縁膜を介して形成されているゲート電極および該ゲート電極と同一導電材料で形成されている導電層と、前記ゲート電極および前記導電層を覆う第２の絶縁膜と、前記半導体膜に接続する配線とを有する半導体装置であって、前記配線は、前記導電層を貫通していることを特徴としている。
【００２６】
また、本明細書で開示する本発明の他の構成は、半導体膜上に第１の絶縁膜を介して形成されているゲート電極と容量配線と、前記ゲート電極および前記容量配線を覆って形成されている第２の絶縁膜と、前記半導体膜上に前記第２の絶縁膜を介して形成されている導電層と、前記ゲート電極、前記容量配線および前記導電層を覆う第３の絶縁膜と、前記半導体膜に接続する配線とを有する半導体装置であって、前記配線は、前記導電層を貫通しており、前記容量配線、前記第２の絶縁膜および前記導電層とにより保持容量が形成されていることを特徴としている。
【００２７】
このように、本発明は、同じフォトマスクにより層間絶縁膜、導電層およびゲート絶縁膜をエッチングして半導体膜に達するコンタクトホールを形成することにより、従来より工程数を削減することが可能となり、歩留まりが向上し、半導体装置の製造コストが低減される。また、半導体膜と配線とを直接接続することで、コンタクトの数を削減し、設計の自由度を向上させることが可能となる。特に画素部においては、開口率を向上させることを可能としている。また、容量配線、絶縁膜および導電層により保持容量を形成することで、十分な保持容量を確保することを可能としている。
【００２８】
【発明の実施の形態】
図１の断面図を用いて、本発明について説明する。
【００２９】
基板１０上に下地絶縁膜１１を形成する。基板１０としては、ガラス基板や合成石英ガラス基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。 また、下地絶縁膜１１としては、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地絶縁膜１１を形成する。ここでは下地絶縁膜１１として単層構造を用いる例を示したが、前記絶縁膜を２層以上積層させた構造を用いても良い。なお、下地絶縁膜を形成しなくてもよい。
【００３０】
次いで、下地絶縁膜上に半導体膜１２を形成する。半導体膜１２は、公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により厚さは２５〜２００ｎｍ（好ましくは３０〜１００ｎｍ）の厚さで成膜した後、第１のフォトマスクを用いて所望の形状にパターニングして形成する。もちろん、公知の手段によって成膜された半導体膜が非晶質構造を有する場合には、公知の結晶化処理（レーザ結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って結晶性半導体膜を形成してからパターニングを行うのが望ましい。なお、半導体膜の材料に限定はないが、好ましくは珪素または珪素ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００３１】
そして、前記半導体膜１２を覆うゲート絶縁膜１３を形成する。（図１（Ｂ））前記ゲート絶縁膜１３は公知の手段（プラズマＣＶＤ法、スパッタ法など）により、厚さを４０〜１５０ｎｍとして絶縁膜の単層または積層構造で形成する。
【００３２】
続いて、第２のフォトマスク１４を形成して、前記半導体膜１２に選択的に不純物元素を導入し、不純物領域１５を形成する。前記不純物元素としては、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素または、ｎ型を付与する不純物元素およびｐ型を付与する不純物元素を導入する。続いて、熱処理を行って、不純物元素の活性化を行う。
【００３３】
そして、前記第２のフォトマスク１４を除去し、前記半導体膜１２上に前記ゲート絶縁膜１３を介して膜厚１００〜５００ｎｍの導電膜１６を形成する。（図１（Ｃ））ここでは前記導電膜を単層構造としているが、２層以上積層させてもよい。また、前記導電膜の材料としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。
【００３４】
続いて、前記導電膜１６上に第３のフォトマスクを形成して、前記導電膜１６に部分的にエッチングを行ってゲート電極１８および導電層１７を形成する。
【００３５】
次いで、前記ゲート電極１８および前記導電層１７を覆って、層間絶縁膜１９を形成する。前記層間絶縁膜１９は公知の手段（プラズマＣＶＤ法、スパッタ法など）により、厚さを０．５〜２．０μｍとして絶縁膜の単層または積層構造で形成する。
【００３６】
前記層間絶縁膜１９上に第４のフォトマスク２０を形成し、半導体膜１２に達するコンタクトホールを形成するためのエッチング処理を行う。前記エッチング処理は第１のエッチング条件乃至第３のエッチング条件により行う。もちろん、同じ材料で積層されている場合は、同じ条件でエッチングを行うことができるし、異なる材料であっても、同じ条件でエッチングを行うことができる場合もある。なお、いずれのエッチング条件もＲＩＥ（Reactive ion etching）法やＥＣＲ（Electron Cyclotron Resonance）法などに代表されるドライエッチング法により行うのが望ましい。ドライエッチングの方がウエットエッチングよりも異方性エッチングを行い易いためである。
【００３７】
まず、第１のエッチング条件により前記層間絶縁膜１９を部分的にエッチングを行って、前記導電層１７の一部を露呈させる。（図１（Ｅ））
【００３８】
次いで、前記第４のフォトマスク２０をそのままの状態にしたまま、第２のエッチング条件により、前記導電層１７を部分的にエッチングを行って、前記ゲート絶縁膜１３の一部を露呈させる。（図１（Ｆ））
【００３９】
更に、前記第４のフォトマスク２０をそのままの状態にしたまま、第３のエッチング条件により、前記ゲート絶縁膜を部分的にエッチングを行って、前記半導体膜１２の一部を露呈させる。（図１（Ｇ））
【００４０】
以上のような処理により、半導体膜１２に達するコンタクトホールが形成される。
【００４１】
そして、前記第４のフォトマスク２０を除去して、前記層間絶縁膜１６上に導電膜を形成し、第５のフォトマスクを用いてパターニングを行って配線２３を形成する。
【００４２】
こうして、５枚のフォトマスクにより、図１（Ｇ）に示す構造のＴＦＴを形成することができる。
【００４３】
このように、本発明は、前記層間絶縁膜１９の一部、前記導電層１７の一部、前記ゲート絶縁膜１３の一部を同一マスク２０によりエッチングすることに特徴がある。これにより、マスク枚数の削減を実現している。また、前記層間絶縁膜の一部をエッチングする際には前記導電層がエッチングストッパーとなるため、前記層間絶縁膜の膜厚のばらつきに影響を受けず、安定したエッチングを行うことが可能となる。また、半導体膜１２と配線２３とを直接接続することで、コンタクトの数を減らし、設計の自由度を向上させることを可能としている。特に画素部において開口率を向上させることを可能としている。
【００４４】
以上の構成でなる本発明について、以下に示す実施例によりさらに詳細な説明を行うこととする。
【００４５】
【実施例】
［実施例１］
本実施例では、実施の形態とは異なる構造について、図３の断面図を用いて説明する。
【００４６】
実施の形態に従って、半導体膜１２上に、ゲート絶縁膜１３を形成し、選択的に前記半導体膜に不純物元素を導入した後、前記半導体膜１２を覆って第１の導電膜１６を形成する。（図３（Ａ））なお、本実施例において、前記ゲート絶縁膜はプラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。また、前記第１の導電膜１６は実施の形態と同様に、単層構造としているが、２層以上積層させてもよい。また、前記第１の導電膜の材料としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。本実施例では、膜厚４００ｎｍのＴａＮ膜からなる第１の導電膜を形成する。
【００４７】
続いて、前記第１の導電膜１６上にフォトマスクを形成して、前記第１の導電膜１６に部分的にエッチングを行ってゲート電極１８を形成する。本実施例では、エッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行う。
【００４８】
なお、本実施例では、レジストを用いて不純物元素の導入を行っているが、ゲート電極をマスクとして半導体膜１２に不純物元素を導入してもよい。
【００４９】
次いで、前記ゲート電極１８を覆って、第１の層間絶縁膜５０を形成する。前記第１の層間絶縁膜５０は公知の手段（プラズマＣＶＤ法、スパッタ法など）により、厚さを１００〜２００ｎｍとして絶縁膜の単層または積層構造で形成する。第１の層間絶縁膜により、リーク電流は十分低減される。なお、ゲート絶縁膜１３と同じ材料で第１の層間絶縁膜を形成すれば、同じエッチング条件で半導体膜に達するコンタクトホールを形成することができる。本実施例では、プラズマＣＶＤ法により１５０ｎｍの厚さで酸化窒化珪素膜で形成する。
【００５０】
続いて、前記第１の層間絶縁膜５０上に第２の導電膜５１を形成する。第２の導電膜としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。また、第２の導電膜５１は第１の導電膜１６と同じ材料により形成しても良いし、異なる材料により形成してもよい。本実施例では、膜厚１５０ｎｍのＷ膜からなる第２の導電膜５１を形成する。
【００５１】
続いて、前記第２の導電膜５１上にフォトマスクを形成して、前記第２の導電膜５０に部分的にエッチングを行って導電層５２を形成する。本実施例では、ＲＩＥエッチング法により、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１０６．４Paの圧力で電極に５００WのＲＦ（13.56MHz）電力を投入してエッチングを行う。
【００５２】
そして、前記導電層５２を覆って、第２の層間絶縁膜５３を形成する。前記第１の層間絶縁膜５３は公知の手段（プラズマＣＶＤ法、スパッタ法など）により、厚さを０．５〜２．０μｍとして絶縁膜の単層または積層構造で形成する。本実施例では、膜厚２．０μｍの窒化珪素膜を形成する。
【００５３】
前記第２の層間絶縁膜５３上にフォトマスク５４を形成し、半導体膜１２に達するコンタクトホールを形成するためのエッチング処理を行う。前記エッチング処理は第１のエッチング条件乃至第４のエッチング条件により行う。いずれのエッチング条件もＲＩＥ（Reactive ion etching）法やＥＣＲ（Electron Cyclotron Resonance）法、ＩＣＰ法などに代表されるドライエッチング法により行うのが望ましい。
【００５４】
まず、第１のエッチング条件により前記第２の層間絶縁膜５３を部分的にエッチングを行って、前記導電層５２の一部を露呈させる。（図３（Ｄ））本実施例では、窒化珪素膜からなる前記第２の層間絶縁膜５３をエッチングするために、ＲＩＥエッチング法により、エッチング用ガスにＣＦ4とＯ2とＨｅとを用い、それぞれのガス流量比を４０：６０：３５（ｓｃｃｍ）とし、５３．２Paの圧力で電極に４００WのＲＦ（13.56MHz）電力を投入して前記第２の層間絶縁膜を部分的にエッチングする。前記導電層５２はＷにより形成されており、このエッチング条件でのＷに対する窒化珪素膜の選択比は約２０であるため、Ｗがエッチングストッパーとして十分機能する。
【００５５】
次いで、前記フォトマスク５４をそのままの状態にしたまま、第２のエッチング条件により、前記導電層５２を部分的にエッチングして、前記第１の層間絶縁膜５０の一部を露呈させる。（図３（Ｅ））本実施例では、Ｗからなる前記導電層５２をエッチングするために、ＲＩＥエッチング法により、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１０６．４Paの圧力で電極に５００WのＲＦ（13.56MHz）電力を投入してエッチングする。前記第１の層間絶縁膜５０は酸化窒化珪素膜により形成されており、このエッチング条件での酸化窒化珪素膜に対するＷの選択比は約１０であるため、酸化窒化珪素膜がエッチングストッパーとして十分機能する。
【００５６】
続いて、前記フォトマスク５４をそのままの状態にしたまま、第３のエッチング条件により、前記第１の層間絶縁膜５０を部分的にエッチングして、前記半導体膜１２の一部を露呈させる。（図３（Ｆ））本実施例では、酸化窒化珪素膜からなる前記第１の層間絶縁膜５０をエッチングするために、ＲＩＥエッチング法により、エッチング用ガスにＣＨＦ4を用い、ガス流量比を３５ｓｃｃｍとし、０．７Paの圧力で電極に８００WのＲＦ（13.56MHz）電力を投入して、前記第１の層間絶縁膜を部分的にエッチングする。
【００５７】
更に、前記フォトマスク５４をそのままの状態にしたまま、第４のエッチング条件により、前記ゲート絶縁膜１３を部分的にエッチングして、前記半導体膜１２の一部を露呈させる。（図３（Ｇ））本実施例では、前記ゲート絶縁膜と前記第１の層間絶縁膜が酸化窒化珪素膜により形成されているため、第４のエッチング条件は第３のエッチング条件と同様となる。もちろん、異なる材料により形成されている場合には、他のエッチング条件によりエッチングを行う必要がある。前記半導体膜１２は珪素膜により形成されており、このエッチング条件での珪素膜に対する酸化窒化珪素膜の選択比は約３０であるため、珪素膜がエッチングストッパーとして十分機能する。
【００５８】
以上のような処理により、半導体膜１２に達するコンタクトホールが形成される。また、本実施例のように、同じエッチング方法を用いれば、同じエッチング装置にてガスの種類や流量を変えるだけでエッチングを行うことができ、効率が良い。
【００５９】
そして、前記フォトマスク５４を除去して、前記第２の層間絶縁膜５２上に第３の導電膜を形成し、新たなフォトマスク（図示せず）を用いてパターニングを行って配線５７を形成する。
【００６０】
こうして、図３（Ｈ）に示す構造のＴＦＴを形成することができる。
【００６１】
なお、本実施例では、不純物領域としてソース領域およびドレイン領域のみを形成しているが、ＬＤＤ（Lightly Doped Drain）構造やＧＯＬＤ（Gate Overlapped ＬＤＤ）構造のＴＦＴにも適用できる。
【００６２】
さらに、本実施例のように、ゲート電極と同時に容量配線を形成して、前記ゲート電極と導電層との間に絶縁膜を形成して、前記ゲート電極と前記導電層とを異なる工程で形成すると、前記絶縁膜を誘電体として前記導電層と前記容量配線とで保持容量を形成することが可能となる。また、ゲート電極と導電層との間に生じるリーク電流の発生を低減することが可能となる。
【００６３】
このように、本発明は、前記第２の層間絶縁膜５３の一部、前記導電層５２の一部、前記第１の層間絶縁膜５０の一部、および前記ゲート絶縁膜１３の一部を同一のフォトマスク５４によりエッチングすることに特徴がある。これにより、マスク枚数の削減を実現している。また、前記第２の層間絶縁膜の一部をエッチングする際には前記導電層がエッチングストッパーとなるため、前記第２の層間絶縁膜の膜厚のばらつきに影響を受けず、安定したエッチングを行うことが可能となる。また、半導体膜１２と配線５７とを直接接続することで、コンタクトホールの数を減らし、設計の自由度を向上させることを可能としている。特に画素部において開口率を向上させることを可能としている。
【００６４】
［実施例２］
本実施例ではアクティブマトリクス基板の作製方法について図４〜図１２を用いて説明する。なお、本明細書ではＣＭＯＳ回路、及び駆動回路と、画素ＴＦＴ、保持容量とを有する画素部を同一基板上に形成された基板を、便宜上アクティブマトリクス基板と呼ぶ。
【００６５】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板５０１を用いる。なお、基板５００としては、合成石英ガラス基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。本実施例では合成石英ガラス基板を用いる。
【００６６】
次いで、基板５００上に下部遮光膜を形成する。まず、酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る膜厚１０〜１５０ｎｍ（好ましくは５０〜１００ｎｍ）の下地膜を形成する。もちろん、下地膜は２層以上の積層構造としても良いし、形成しなくてもよい。そして、本実施例の処理温度に耐え得るＴａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料およびその積層構造により３００nm程度の膜厚で下部遮光膜を形成する。前記下部遮光膜はゲート配線としての機能も有する。本実施例では膜厚７５ｎｍの結晶質珪素膜を形成し、続いて膜厚１５０ｎｍのＷＳｉｘ（x＝２．０〜２．８）を成膜した後、不要な部分をエッチングして下部遮光膜５０３を形成する。なお、本実施例では、下部遮光膜５０２として単層構造を用いるが、前記絶縁膜を２層以上積層させた構造を用いても良い。
【００６７】
そして基板５００および下部遮光膜５０２上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る膜厚１０〜６５０ｎｍ（好ましくは５０〜６００ｎｍ）の下地膜５０３を形成する。本実施例では下地膜５０３として単層構造を用いるが、前記絶縁膜を２層以上積層させた構造を用いても良い。本実施例では、下地膜５０３として、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される膜厚５８０ｎｍの酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成する。
【００６８】
次いで、下地膜５０３上に半導体膜５０４を形成する。半導体膜５０４は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により、２５〜２００ｎｍ（好ましくは３０〜１００ｎｍ）の厚さで形成する。半導体膜の材料に限定はないが、好ましくは珪素または珪素ゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。（図４（Ａ））
【００６９】
そして、公知の結晶化処理（レーザ結晶化法、熱結晶化法、ニッケルなどの触媒を用いた熱結晶化法等）により、半導体膜を結晶化する。本実施例では、酢酸ニッケル溶液（重量換算濃度１０ｐｐｍ、体積５ｍｌ）をスピンコートにより膜上全面に塗布し、温度５００度の窒素雰囲気中に１２時間曝す。（図４（Ｂ））
【００７０】
また、レーザ結晶化法も適用する場合には、パルス発振型または連続発光型のエキシマレーザやＹＡＧレーザ、ＹＬＦレーザ、ＹＶＯ4レーザ、もしくはＹＡｌＯ3レーザ等を用いることができる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜８００mJ/cm2(代表的には２００〜７００mJ/cm2)とする。また、ＹＡＧレーザを用いる場合にはその第２高調波を用いパルス発振周波数１〜３００Ｈｚとし、レーザーエネルギー密度を３００〜１０００mJ/cm2(代表的には３５０〜８００mJ/cm2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザビームを基板全面に渡って照射し、この時の線状レーザビームの重ね合わせ率（オーバーラップ率）を５０〜９８％として行ってもよい。
【００７１】
続いて、活性領域となる半導体層から、結晶化を助長するために用いた金属元素を除去または低減するために、ゲッタリングを行なう。ゲッタリングについては特開平１０−２７０３６３号公報に開示している方法を適用すればよい。本実施例では、マスクとして、膜厚５０ｎｍの酸化珪素膜を形成し、パターニングを行なって、所望の形状の酸化珪素膜５０８ａ〜５０８ｄを得る。そして、半導体膜に選択的にＰ（リン）を注入して不純物領域５１０ａ〜５１０ｆを形成し、熱処理を行うことで、活性領域となる半導体層５１１ａ〜５１１ｄから金属元素を除去または半導体特性に影響しない程度にまで低減することができる。このようにして作製した活性領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。（図４（Ｃ））
【００７２】
そして、結晶質半導体膜にエッチングを行って、半導体層５１１ａ〜５１１ｄを形成する。なお、半導体層５１１ａ〜５１１ｄを形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。
【００７３】
次いで、半導体層５１１ａ〜５１１ｄを覆う第１のゲート絶縁膜５１２を形成する。（図５（Ａ））第１のゲート絶縁膜５１２はプラズマＣＶＤ法またはスパッタ法を用い、厚さを２０〜１５０ｎｍとして絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により３５ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。もちろん、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の絶縁膜を用いても良い。
【００７４】
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００７５】
そして、前記ゲート絶縁膜を部分的にエッチングして、保持容量の電極の一方となる半導体層５１１ｄを露出させ、該半導体層５１１ｄに不純物元素を導入する。（図５（Ｂ））このとき、他の領域にはレジスト５１３が形成されており、不純物元素は導入されない。本実施例では、不純物元素としてＰ（リン）を用い、加速電圧１０ｋｅＶ、ドーズ量５×１０14/ｃｍ2としてドーピング処理を行う。
【００７６】
続いて、第２のゲート絶縁膜５１５を形成する。第２のゲート絶縁膜５１５はプラズマＣＶＤ法またはスパッタ法を用い、厚さを２０〜１５０ｎｍとして絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により５０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。もちろん、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の絶縁膜を用いても良い。
【００７７】
なお、本実施例では、保持容量において誘電体として機能する絶縁膜を薄くするため、２回に分けてゲート絶縁膜を形成しているが、１回で形成しても良い。
【００７８】
そして、下部遮光膜と接続するコンタクトを形成した後、膜厚２０〜１００ｎｍの第１の導電膜５１６ａと、膜厚１００〜４００ｎｍの第２の導電膜５１６ｂとを積層形成する。（図５（Ｃ））本実施例では、膜厚３０ｎｍのＴａＮ膜からなる第１の導電膜５１６ａと、膜厚３７０ｎｍのＷ膜からなる第２の導電膜５１６ｂを積層形成する。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタする。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。
【００７９】
なお、本実施例では、第１の導電膜５１６ａをＴａＮ、第２の導電膜５１６ｂをＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした結晶質珪素膜に代表される半導体膜を用いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化チタン（ＴｉＮ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００８０】
次に、フォトリソグラフィ法を用いてレジストからなるマスク（図示せず）を形成し、電極及び配線を形成するためのエッチング処理を行う。本実施例ではエッチング条件として、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz）電力を投入してプラズマを生成してエッチングを行い、導電層５１７〜５２１を形成する。もちろん、ＲＩＥ法、ＥＣＲ法などの他の公知のドライエッチング法を適用することも可能である。
【００８１】
そして、第２のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を導入する。（図６（Ａ））ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件は１×１０13〜５×１０14/cm2とし、加速電圧を３０〜８０ｋｅＶとして行う。本実施例ではドーズ量を１．５×１０13／cm2とし、加速電圧を６０ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５１７〜５２１がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に低濃度不純物領域５２３〜５２４が形成される。低濃度不純物領域５２３〜５２４には１×１０18〜１×１０20/cm3の濃度範囲でｎ型を付与する不純物元素を導入する。ここで、ｐチャネル型ＴＦＴを形成する半導体層にはレジストによるマスク５２２が形成されており、ｎ型を付与する不純物元素は導入されない。
【００８２】
次いで、レジストからなるマスクを除去し、新たにマスクを形成して、図６（Ｂ）に示すように、第３のドーピング処理を行う。イオンドープ法の条件はドーズ量を１×１０13〜１×１０15/cm2とし、加速電圧を３０〜１２０ｋｅＶとして行う。このとき、ｐチャネル型ＴＦＴを形成する半導体層にｎ型を付与する不純物元素を導入しないためにマスク５２５ｂを形成し、また、ｎチャネル型ＴＦＴを形成するための半導体層に選択的に高濃度不純物領域を形成するためにマスク５２５ａ、５２５ｃを形成する。本実施例ではドーズ量を２×１０15／ｃｍ2とし、加速電圧を５０ｋｅＶとして行った。こうして、高濃度不純物領域５２６、５２９が形成される。
【００８３】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク５３２ａおよび５３２ｂを形成して、図６（Ｃ）に示すように、第４のドーピング処理を行う。この第５のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が導入された不純物領域５３３を形成する。第２の導電層５１８を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を導入して自己整合的に不純物領域を形成する。本実施例では、不純物領域５３３はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。イオンドープ法の条件はドーズ量を１×１０13〜１×１０14/cm2とし、加速電圧を３０〜１２０ｋｅＶとして行う。この第４のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５３２ａおよび５３２ｂで覆われている。
【００８４】
次いで、レジストからなるマスクを除去し、新たにマスクを形成して、図７（Ａ）に示すように、第５のドーピング処理を行う。イオンドープ法の条件はドーズ量を１×１０13〜１×１０15/cm2とし、加速電圧を２０〜１２０ｋｅＶとして行う。このとき、ｎチャネル型ＴＦＴを形成する半導体層にｐ型を付与する不純物元素を導入しないためにマスク５３４ａ、５３４ｃを形成し、また、ｐチャネル型ＴＦＴを形成するための半導体層に選択的に高濃度不純物領域を形成するためにマスク５３４ｂを形成する。本実施例ではドーズ量を１×１０15／ｃｍ2とし、加速電圧を４０ｋｅＶとして行う。こうして、高濃度不純物領域５３５が形成される。
【００８５】
以上までの工程で、それぞれの半導体層に高濃度不純物領域および低濃度不純物領域が形成される。
【００８６】
次いで、レジストからなるマスク５３４を除去して第１の層間絶縁膜５３８を形成する。この第１の層間絶縁膜５３８としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜を形成する。もちろん、第１の層間絶縁膜５３８は酸化窒化珪素膜に限定されるものでなく、他の絶縁膜を単層または積層構造として用いても良い。
【００８７】
次いで、図７（Ｂ）に示すように、第３の熱処理を行って、半導体層の結晶性の回復、および、それぞれの半導体層に導入された不純物元素の活性化を行う。この熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施例では５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００８８】
また、第１の層間絶縁膜を形成する前に熱処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（珪素を主成分とする絶縁膜、例えば窒化珪素膜）を形成した後で熱処理を行うことが好ましい。
【００８９】
そして、熱処理（３００〜５５０℃で１〜１２時間の熱処理）を行うと水素化を行うことができる。この工程は第１の層間絶縁膜５３８に含まれる水素により半導体層のダングリングボンドを終端する工程である。もちろん、第１の層間絶縁膜の存在に関係なく半導体層を水素化することもできる。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）や、３〜１００％の水素を含む雰囲気中にて３００〜４５０℃で１〜１２時間の熱処理を行っても良い。
【００９０】
そして、前記第１の層間絶縁膜５３８上に第２の導電膜６００を形成する。（図７（Ａ））前記第２の導電膜６００は、単層構造としているが、２層以上積層させてもよい。また、前記第２の導電膜の材料としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。本実施例では、膜厚４００ｎｍのＴａＮ膜からなる第２の導電膜を形成する。
【００９１】
次いで、前記第２の導電膜に公知のドライエッチング法によりエッチングを行って、導電層６０１〜６０４を形成する。本実施例では、エッチング条件として、ＲＩＥエッチング法により、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）とし、１０６．４Paの圧力で電極に５００WのＲＦ（13.56MHz）電力を投入してエッチングを行う。
【００９２】
そして、前記導電層６０１〜６０４および前記第１の層間絶縁膜５３８上に、第２の層間絶縁膜６０５を形成する。前記第２の層間絶縁膜６０５は、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとして絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００ｎｍの窒化珪素膜を形成する。もちろん、第１の層間絶縁膜５３８は酸化窒化珪素膜に限定されるものでなく、他の絶縁膜を単層または積層構造として用いても良い。
【００９３】
次いで、第２の層間絶縁膜６０５上に無機絶縁膜材料または有機絶縁物材料から成る第３の層間絶縁膜５３９を形成する。本実施例では、膜厚１μｍの窒化酸化膜を形成する。
【００９４】
そして、フォトマスクを形成し、第２のエッチング処理により半導体層における各高濃度不純物領域に達するコンタクトホールを形成し、前記高濃度不純物領域とそれぞれ電気的に接続する配線５４０〜５４５を形成する。第２のエッチング処理は第１のエッチング条件乃至第４のエッチング条件によって行う。いずれのエッチング条件においてもドライエッチング法により行うことが好ましい。本実施例では、まず、第１のエッチング条件として、ＲＩＥエッチング法により、エッチング用ガスにＣＨＦ4を用い、ガス流量比を３５ｓｃｃｍとし、０．７Paの圧力で電極に８００WのＲＦ（13.56MHz）電力を投入して前記第３の層間絶縁膜を部分的にエッチングする。続いて、第２のエッチング条件として、ＲＩＥエッチング法により、エッチング用ガスにＣＦ4とＯ2とＨｅとを用い、それぞれのガス流量比を４０：６０：３５（ｓｃｃｍ）とし、５３．２Paの圧力で電極に４００WのＲＦ（13.56MHz）電力を投入して前記第２の層間絶縁膜を部分的にエッチングする。そして、第３のエッチング条件として、ＩＣＰエッチング法により、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０：３０（ｓｃｃｍ）とし、１Paの圧力で電極に５００WのＲＦ（13.56MHz）電力を投入して前記導電層を部分的にエッチングする。そして、第４のエッチング条件として、第１のエッチング条件と同条件により、前記第１の層間絶縁膜、第２のゲート絶縁膜および第３のゲート絶縁膜を部分的にエッチングする。本実施例では、第１のゲート絶縁膜、第２のゲート絶縁膜第１の層間絶縁膜および第３の層間絶縁膜が同じ材料により形成されているので、同じ条件によりエッチングすることができる。しかしながら、異なる材料で形成されている場合は、それぞれがエッチングされる条件に変える必要がある。
【００９５】
このようにして、半導体層に達するコンタクトホールを形成し、配線５４０〜５４５を形成する。（図８（Ｂ））なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また、配線の材料としては、ＡｌとＴｉに限らない。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。
【００９６】
図９にここまで作製された状態の上面図を示す。なお、図４〜図８に対応する部分には同じ符号を用いている。図８（Ｃ）中の鎖線Ａ−Ａ’は図９中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図８（Ｃ）中の鎖線Ｂ−Ｂ’は図９中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
【００９７】
次いで、第３の層間絶縁膜５３９および配線５４０〜５４２上に無機絶縁膜材料または有機絶縁物材料から成る第４の層間絶縁膜５６０を形成する。本実施例では、膜厚１．８μｍの窒化酸化珪素膜を形成する。
【００９８】
前記第４の層間絶縁膜５６０上にＡｌ、Ｔｉ、Ｗ、Ｃｒ、または黒色樹脂等の高い遮光性を持つ膜を所望の形状にパターニングして遮光膜５６１、５６２を形成する。この遮光膜５６１、５６２は画素の開口部以外を遮光するように網目状に配置する。（図１０（Ａ））
【００９９】
さらに、この遮光膜５６１、５６２を覆うように第５の層間絶縁膜５６３を無機絶縁材料により形成する。
【０１００】
そして、接続配線５４４に通じるコンタクトホールを形成し、ＩＴＯ等の透明導電膜を１００nm厚形成し、所望の形状にパターニングすることで画素電極５６４、５６５を形成する。（図１０（Ｂ））
【０１０１】
以上の様にして、ｎチャネル型ＴＦＴ５５１とｐチャネル型ＴＦＴ５５２からなるＣＭＯＳ回路を有する駆動回路５５５と、画素ＴＦＴ５５３、保持容量５５４とを有する画素部５５６を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。
【０１０２】
なお、本実施例は実施例１と自由に組み合わせることが可能である。
【０１０３】
［実施例３］
本実施例では、実施例２で作製したアクティブマトリクス基板から、反射型液晶表示装置を作製する工程を以下に説明する。説明には図１１を用いる。
【０１０４】
まず、実施例２に従い、図１０（Ｂ）の状態のアクティブマトリクス基板を得た後、図１０（Ｂ）のアクティブマトリクス基板上、少なくとも画素電極５６４、５６５上に配向膜５６７を形成しラビング処理を行う。なお、本実施例では配向膜５６７を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ５７２を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【０１０５】
次いで、対向基板５６９を用意する。次いで、対向基板５６９上に着色層５７０、平坦化膜５７３を形成する。
【０１０６】
次いで、平坦化膜５７３上に透明導電膜からなる対向電極５７６を少なくとも画素部に形成し、対向基板の全面に配向膜５７４を形成し、ラビング処理を施した。
【０１０７】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材５６８で貼り合わせる。シール材５６８にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５７５を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５７５には公知の液晶材料を用いれば良い。このようにして図１３に示す反射型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、対向基板のみに偏光板（図示しない）を貼りつけた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【０１０８】
以上のようにして作製される液晶表示装置における配線は、半導体膜との十分な接触がなされており、前記液晶表示装置の動作特性や信頼性も十分なものとなり得る。また、画素部においては、コンタクトの数を最小限に留めてあるので、開口率が向上させることを可能とする。また、ソース配線、第３の層間絶縁膜と第２の層間絶縁膜および第２の導電層、並びにゲート電極と同時に形成される第１の導電層、第２のゲート絶縁膜および半導体層により保持容量を形成することで、十分な保持容量の確保することを可能とする。このように、液晶表示装置の動作特性や信頼性を向上させ、高精細な表示を実現することが可能となる。そして、このような液晶表示装置は各種電子機器の表示部として用いることができる。
【０１０９】
なお、本実施例は実施例１または実施例２と自由に組み合わせることが可能である。
【０１１０】
［実施例４］
本実施例では、本発明を用いて発光装置を作製した例について説明する。本明細書において、発光装置とは、基板上に形成された発光素子を該基板とカバー材の間に封入した表示用パネルおよび該表示用パネルにＩＣを実装した表示用モジュールを総称したものである。なお、発光素子は、電場を加えることで発生するルミネッセンス（Electro Luminescence）が得られる有機化合物を含む層（有機発光層）と陽極層と、陰極層とを有する。また、有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）があり、これらのうちどちらか、あるいは両方の発光を含む。
【０１１１】
なお、本明細書中では、発光素子において陽極と陰極の間に形成された全ての層を有機発光層と定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的に発光素子は、陽極層、発光層、陰極層が順に積層された構造を有しており、この構造に加えて、陽極層、正孔注入層、発光層、陰極層や、陽極層、正孔注入層、発光層、電子輸送層、陰極層等の順に積層した構造を有していることもある。
【０１１２】
図１２は本実施例の発光装置の断面図である。図１２において、基板上に設けられたスイッチングＴＦＴ６０３は図８（Ｂ）のｎチャネル型ＴＦＴ５５１を用いて形成される。したがって、構造の説明はｎチャネル型ＴＦＴ５５１の説明を参照すれば良い。
【０１１３】
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【０１１４】
基板７００上に設けられた駆動回路は図１２の駆動回路を用いて形成される。従って、構造の説明はｎチャネル型ＴＦＴ５５１とｐチャネル型ＴＦＴ５５２の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０１１５】
また、配線７０１、７０３はＣＭＯＳ回路のソース配線、７０２はドレイン配線として機能する。また、配線７０４はソース配線とスイッチングＴＦＴのソース領域とを電気的に接続する配線として機能し、配線７０５はドレイン配線とスイッチングＴＦＴのドレイン領域とを電気的に接続する配線として機能する。
【０１１６】
なお、電流制御ＴＦＴ６０４は図８（Ｂ）のｐチャネル型ＴＦＴ５５２を用いて形成される。従って、構造の説明はｐチャネル型ＴＦＴ５０２の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０１１７】
また、配線７０６は電流制御ＴＦＴのソース配線（電流供給線に相当する）であり、７０７は電流制御ＴＦＴの画素電極７１１上に重ねることで画素電極７１１と電気的に接続する電極である。
【０１１８】
なお、７１１は、透明導電膜からなる画素電極（発光素子の陽極）である。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを導入したものを用いても良い。画素電極７１１は、上記配線を形成する前に平坦な層間絶縁膜７１０上に形成する。本実施例においては、樹脂からなる平坦化膜７１０を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形成される有機発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、有機発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【０１１９】
配線７０１〜７０７を形成後、図１２に示すようにバンク７１２を形成する。バンク７１２は１００〜４００ｎｍの絶縁膜もしくは有機樹脂膜をパターニングして形成すれば良い。
【０１２０】
なお、バンク７１２は絶縁膜であるため、成膜時における素子の静電破壊には注意が必要である。本実施例ではバンク７１２の材料となる絶縁膜中にカーボン粒子や金属粒子を導入して抵抗率を下げ、静電気の発生を抑制する。この際、抵抗率は１×１０6〜１×１０12Ωｍ（好ましくは１×１０8〜１×１０10Ωｍ）となるようにカーボン粒子や金属粒子の導入量を調節すれば良い。
【０１２１】
画素電極７１１の上には有機発光層７１３が形成される。なお、図１２では一画素しか図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けている。また、本実施例では蒸着法により低分子系有機発光材料を形成している。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌｑ3）膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を導入することで発光色を制御することができる。
【０１２２】
但し、以上の例は発光層として用いることのできる有機発光材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせて有機発光層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、本実施例では低分子系有機発光材料を発光層として用いる例を示したが、中分子系有機発光材料や高分子系有機発光材料を用いても良い。なお、本明細書中において、昇華性を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０μｍ以下の有機発光材料を中分子系有機発光材料とする。また、高分子系有機発光材料を用いる例として、正孔注入層として２０ｎｍのポリチオフェン（ＰＥＤＯＴ）膜をスピン塗布法により設け、その上に発光層として１００ｎｍ程度のパラフェニレンビニレン（ＰＰＶ）膜を設けた積層構造としても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機発光材料や無機材料は公知の材料を用いることができる。
【０１２３】
次に、有機発光層７１３の上には導電膜からなる陰極７１４が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を導入した導電膜を用いれば良い。
【０１２４】
この陰極７１４まで形成された時点で発光素子７１５が完成する。なお、ここでいう発光素子７１５は、画素電極（陽極）７１１、有機発光層７１３及び陰極７１４で形成されたダイオードを指す。
【０１２５】
発光素子７１５を完全に覆うようにしてパッシベーション膜７１６を設けることは有効である。パッシベーション膜７１６としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
【０１２６】
この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にＤＬＣ（ダイヤモンドライクカーボン）膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低い有機発光層７１３の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、有機発光層７１３の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間に有機発光層７１３が酸化するといった問題を防止できる。
【０１２７】
さらに、パッシベーション膜７１６上に封止材７１７を設け、カバー材７１８を貼り合わせる。封止材７１７としては紫外線硬化樹脂を用いれば良く、内部に吸湿効果を有する物質もしくは酸化防止効果を有する物質を設けることは有効である。また、本実施例においてカバー材７１８はガラス基板や合成石英ガラス基板やプラスチック基板（プラスチックフィルムも含む）の両面に炭素膜（好ましくはダイヤモンドライクカーボン膜）を形成したものを用いる。
【０１２８】
こうして図１２に示すような構造の発光装置が完成する。なお、バンク７１２を形成した後、パッシベーション膜７１６を形成するまでの工程をマルチチャンバー方式（またはインライン方式）の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。また、さらに発展させてカバー材７１８を貼り合わせる工程までを大気解放せずに連続的に処理することも可能である。
【０１２９】
こうして、基板にｎチャネル型ＴＦＴ６０１、６０２、スイッチングＴＦＴ（ｎチャネル型ＴＦＴ）６０３および電流制御ＴＦＴ（ｎチャネル型ＴＦＴ）６０４が形成される。ここまでの製造工程で必要としたマスク数は、一般的なアクティブマトリクス型発光装置よりも少ない。
【０１３０】
即ち、ＴＦＴの製造工程が大幅に簡略化されており、歩留まりの向上および製造コストの低減が実現できる。
【０１３１】
さらに、図１２を用いて説明したように、ゲート電極に絶縁膜を介して重なる不純物領域を設けることによりホットキャリア効果に起因する劣化に強いｎチャネル型ＴＦＴを形成することができる。そのため、信頼性の高い発光装置を実現できる。
【０１３２】
また、本実施例では画素部と駆動回路の構成のみ示しているが、本実施例の製造工程に従えば、その他にも信号分割回路、Ｄ／Ａコンバータ、オペアンプ、γ補正回路などの論理回路を同一の絶縁体上に形成可能であり、さらにはメモリやマイクロプロセッサをも形成しうる。
【０１３３】
さらに、発光素子を保護するための封止（または封入）工程まで行った後の本実施例の発光装置について図１３を用いて説明する。なお、必要に応じて図１２で用いた符号を引用する。
【０１３４】
図１３（Ａ）は、発光素子の封止までを行った状態を示す上面図、図１３（Ｂ）は図１３（Ａ）をＣ−Ｃ’で切断した断面図である。点線で示された８０１はソース側駆動回路、８０６は画素部、８０７はゲート側駆動回路である。また、９０１はカバー材、９０２は第１シール材、９０３は第２シール材であり、第１シール材９０２で囲まれた内側には封止材９０７が設けられる。
【０１３５】
なお、９０４はソース側駆動回路８０１及びゲート側駆動回路８０７に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）９０５からビデオ信号やクロック信号を受け取る。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における発光装置には、発光装置本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。
【０１３６】
次に、断面構造について図１３（Ｂ）を用いて説明する。基板７００の上方には画素部８０６、ゲート側駆動回路８０７が形成されており、画素部８０６は電流制御ＴＦＴ６０４とそのドレインに電気的に接続された画素電極７１１を含む複数の画素により形成される。また、ゲート側駆動回路８０７はｎチャネル型ＴＦＴ６０１とｐチャネル型ＴＦＴ６０２とを組み合わせたＣＭＯＳ回路（図１２参照）を用いて形成される。
【０１３７】
画素電極７１１は発光素子の陽極として機能する。また、画素電極７１１の両端にはバンク７１２が形成され、画素電極７１１上には有機発光層７１３および発光素子の陰極７１４が形成される。
【０１３８】
陰極７１４は全画素に共通の配線としても機能し、接続配線９０４を経由してＦＰＣ９０５に電気的に接続されている。さらに、画素部８０６及びゲート側駆動回路８０７に含まれる素子は全て陰極７１４およびパッシベーション膜５６７で覆われている。
【０１３９】
また、第１シール材９０２によりカバー材９０１が貼り合わされている。なお、カバー材９０１と発光素子との間隔を確保するために樹脂膜からなるスペーサを設けても良い。そして、第１シール材９０２の内側には封止材９０７が充填されている。なお、第１シール材９０２、封止材９０７としてはエポキシ系樹脂を用いるのが好ましい。また、第１シール材９０２はできるだけ水分や酸素を透過しない材料であることが望ましい。さらに、封止材９０７の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を含有させても良い。
【０１４０】
発光素子を覆うようにして設けられた封止材９０７はカバー材９０１を接着するための接着剤としても機能する。また、本実施例ではカバー材９０１を構成するプラスチック基板９０１aの材料としてＦＲＰ（Fiberglass-Reinforced Plastics）、ＰＶＦ（ポリビニルフロライド）、マイラー、ポリエステルまたはアクリルを用いることができる。
【０１４１】
また、封止材９０７を用いてカバー材９０１を接着した後、封止材９０７の側面（露呈面）を覆うように第２シール材９０３を設ける。第２シール材９０３は第１シール材９０２と同じ材料を用いることができる。
【０１４２】
以上のような構造で発光素子を封止材９０７に封入することにより、発光素子を外部から完全に遮断することができ、外部から水分や酸素等の有機発光層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高い発光装置が得られる。
【０１４３】
以上のようにして作製される発光装置における配線は、半導体膜との十分な接触がなされており、前記発光装置の動作特性や信頼性も十分なものとなり得る。また、画素部においては、コンタクトの数を最小限に留めてあるので、開口率が向上させることを可能とする。このように、発光装置の動作特性や信頼性を向上させ、高精細な表示を実現することが可能となる。そして、このような発光装置は各種電子機器の表示部として用いることができる。
【０１４４】
なお、本実施例は実施例１乃至３のいずれか一と自由に組み合わせることが可能である。
【０１４５】
［実施例５］
本発明を適用して、様々な電気光学装置（アクティブマトリクス型液晶表示装置、アクティブマトリクス型発光装置、アクティブマトリクス型ＥＣ表示装置）を作製することができる。即ち、それら電気光学装置を表示部に組み込んだ様々な電子機器に本発明を適用できる。
【０１４６】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの例を図１４、図１５及び図１６に示す。
【０１４７】
図１４（Ａ）はパーソナルコンピュータであり、本体３００１、画像入力部３００２、表示部３００３、キーボード３００４等を含む。本発明を表示部３００３に適用することができる。
【０１４８】
図１４（Ｂ）はビデオカメラであり、本体３１０１、表示部３１０２、音声入力部３１０３、操作スイッチ３１０４、バッテリー３１０５、受像部３１０６等を含む。本発明を表示部３１０２に適用することができる。
【０１４９】
図１４（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体３２０１、カメラ部３２０２、受像部３２０３、操作スイッチ３２０４、表示部３２０５等を含む。本発明は表示部３２０５に適用できる。
【０１５０】
図１４（Ｄ）はゴーグル型ディスプレイであり、本体３３０１、表示部３３０２、アーム部３３０３等を含む。本発明は表示部３３０２に適用することができる。
【０１５１】
図１４（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体３４０１、表示部３４０２、スピーカ部３４０３、記録媒体３４０４、操作スイッチ３４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部３４０２に適用することができる。
【０１５２】
図１４（Ｆ）はデジタルカメラであり、本体３５０１、表示部３５０２、接眼部３５０３、操作スイッチ３５０４、受像部（図示しない）等を含む。本発明を表示部３５０２に適用することができる。
【０１５３】
図１５（Ａ）はフロント型プロジェクターであり、投射装置３６０１、スクリーン３６０２等を含む。本発明は投射装置３６０１の一部を構成する液晶表示装置３８０８やその他の駆動回路に適用することができる。
【０１５４】
図１５（Ｂ）はリア型プロジェクターであり、本体３７０１、投射装置３７０２、ミラー３７０３、スクリーン３７０４等を含む。本発明は投射装置３７０２の一部を構成する液晶表示装置３８０８やその他の駆動回路に適用することができる。
【０１５５】
なお、図１５（Ｃ）は、図１５（Ａ）及び図１５（Ｂ）中における投射装置３６０１、３７０２の構造の一例を示した図である。投射装置３６０１、３７０２は、光源光学系３８０１、ミラー３８０２、３８０４〜３８０６、ダイクロイックミラー３８０３、プリズム３８０７、液晶表示装置３８０８、位相差板３８０９、投射光学系３８１０で構成される。投射光学系３８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１５（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１５６】
また、図１５（Ｄ）は、図１５（Ｃ）中における光源光学系３８０１の構造の一例を示した図である。本実施例では、光源光学系３８０１は、リフレクター３８１１、光源３８１２、レンズアレイ３８１３、３８１４、偏光変換素子３８１５、集光レンズ３８１６で構成される。なお、図１５（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１５７】
ただし、図１５に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及び発光装置での適用例は図示していない。
【０１５８】
図１６（Ａ）は携帯電話であり、本体３９０１、音声出力部３９０２、音声入力部３９０３、表示部３９０４、操作スイッチ３９０５、アンテナ３９０６等を含む。本発明を表示部３９０４に適用することができる。
【０１５９】
図１６（Ｂ）は携帯書籍（電子書籍）であり、本体４００１、表示部４００２、４００３、記憶媒体４００４、操作スイッチ４００５、アンテナ４００６等を含む。本発明は表示部４００２、４００３に適用することができる。
【０１６０】
図１６（Ｃ）はディスプレイであり、本体４１０１、支持台４１０２、表示部４１０３等を含む。本発明は表示部４１０３に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１６１】
以上の様に、本発明の適用範囲は極めて広く、さまざま分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例１〜４のどのような組み合わせからなる構成を用いても実現することができる。
【０１６２】
【発明の効果】
本発明の構成を採用することにより、以下に示すような基本的有意性を得ることが出来る。
（ａ）従来より工程数を削減することを可能とする。
（ｂ）層間絶縁膜をエッチングして、導電層の一部を露呈させる際、前記導電層がエッチングストッパーとして機能するため、前記層間絶縁膜の膜厚のばらつきに影響を受けずに、安定したエッチングを行うことが可能となる。
（ｃ）従来より導電層の材料の種類を増加することが可能となる。
（ｄ）従来よりコンタクトの数を削減することを可能とする。そのため、設計の自由度が向上する。また画素部においては、開口率の向上を可能とする。
（ｅ）ゲート電極と導電層を異なる工程で作製すれば、容量配線、絶縁膜および導電層により保持容量を形成することが可能となり、十分な容量が確保できる。
（ｆ）以上の利点を満たした上で、アクティブマトリクス型の液晶表示装置に代表される半導体装置において、半導体装置の動作特性および信頼性を向上させ、歩留まりの向上を実現することができる。さらに、半導体装置の製造コストを低減することを実現することができる。
【図面の簡単な説明】
【図１】 本発明の概念の一例を示す図。
【図２】 従来の例を示す図。
【図３】 本発明の概念の一例を示す図。
【図４】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図５】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図６】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図７】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図８】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図９】 画素ＴＦＴの作製工程を示す断面図および上面図。
【図１０】 画素ＴＦＴ、駆動回路のＴＦＴの作製工程を示す断面図。
【図１１】 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図１２】 発光装置の駆動回路及び画素部の断面構造図。
【図１３】 （Ａ）発光装置の上面図。
（Ｂ）発光装置の駆動回路及び画素部の断面構造図。
【図１４】 半導体装置の例を示す図。
【図１５】 半導体装置の例を示す図。
【図１６】 半導体装置の例を示す図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having a circuit formed of a thin film transistor (hereinafter referred to as TFT) and a manufacturing method thereof. In particular, the present invention relates to an electro-optical device typified by a liquid crystal display panel and an electronic apparatus in which such an electro-optical device is mounted as a component. Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and an electro-optical device, a semiconductor circuit, and an electronic device are all semiconductor devices.
[0002]
[Prior art]
In recent years, development of a semiconductor device having a large area integrated circuit in which a TFT is formed using a thin film (thickness of about several to several hundreds of nanometers) formed on a substrate having an insulating surface is progressing. . A typical example is an active matrix liquid crystal display device. In particular, since a TFT using a crystalline silicon film as an active region has high field effect mobility, various functional circuits can be formed.
[0003]
For example, in an active matrix liquid crystal display device, a pixel circuit that displays an image for each functional block, or a pixel circuit such as a shift register circuit based on a CMOS circuit, a level shifter circuit, a buffer circuit, or a sampling circuit is controlled. Are formed on a single substrate.
[0004]
In addition, semiconductor devices typified by active matrix liquid crystal display devices are used more and more, and as a result, convenience is required, and miniaturization, high brightness, high definition, and low price are required. Developments are ongoing to promote computerization.
[0005]
For example, a pixel portion of an active matrix type liquid crystal display device used for a display portion of a liquid crystal projector or an electronic device is composed of millions of pixels. A TFT is formed in each pixel, and a pixel electrode is provided in the TFT of each pixel. A counter electrode is provided on the counter substrate side with the liquid crystal interposed therebetween, and a kind of capacitor using the liquid crystal as a dielectric is formed. The charge stored in this capacitor is controlled by the switching function of the TFT. Thereby, the liquid crystal is driven by controlling the potential applied to each pixel, and the image is displayed by controlling the amount of transmitted light.
[0006]
Since this capacitor gradually reduces the accumulated charge due to the leakage current, the amount of transmitted light may change and cause a decrease in image display contrast. Thus, there is a method in which a capacitor (holding capacitor) is provided in parallel with a capacitor wiring, which is different from a capacitor having a liquid crystal as a dielectric. This holding capacity serves to compensate for the charge lost by the capacitor using the liquid crystal as a dielectric.
[0007]
On the other hand, the TFT includes at least a semiconductor film, an insulating film made of a silicon oxide film, a silicon oxynitride film, or the like, a wiring made of various metal materials, and a pixel electrode. Examples of the wiring include a source wiring, a drain wiring, and a gate wiring (including a gate electrode).
[0008]
The source wiring and the drain wiring, after forming a gate electrode over the semiconductor film through an insulating film, forming an interlayer insulating film covering the gate electrode, partially etching the interlayer insulating film, The semiconductor film is partially exposed. The etching time of the interlayer insulating film is a time obtained by dividing the film thickness of the interlayer insulating film by the etching rate, and this is called a just etching time. However, since the interlayer insulating film is thicker than other films, variations in the film thickness in the substrate surface are often significant. On the other hand, when forming the contact hole reaching the semiconductor film, if the interlayer insulating film remains as much as possible, the contact area between the wiring and the semiconductor film decreases, increasing the contact resistance value, and functioning as a TFT. It also causes a decrease. Therefore, in order to etch the interlayer insulating film without any residue in all contact holes, it is necessary to make the etching time longer than the just etching time. The etching time longer than the just etching time is called the overetching time. However, when the overetching time is performed, the semiconductor film existing below the thin region of the interlayer insulating film is etched more than necessary, and the semiconductor film may disappear.
[0009]
In addition, if the interlayer insulating film is formed thin, parasitic capacitance is generated between the wiring formed on the interlayer insulating film and the gate electrode, which causes a reduction in electrical characteristics when the TFT is manufactured. .
[0010]
Therefore, there is a method in which a conductive layer is partially formed over the semiconductor film, the conductive layer functions as an etching stopper, and the wiring and the semiconductor film are connected through the conductive layer. Specifically, a base
[0011]
[Problems to be solved by the invention]
However, the method for forming a wiring electrically connected to the semiconductor film as described above increases the number of steps because a contact hole reaching the semiconductor film is formed before the conductive layer is formed. That is, the number of photomasks required for manufacturing the TFT increases. In addition, the etching stopper forming method shown in FIG. 2 has the smallest number of masks. If the gate electrode and the conductive layer are too close, a leak current between the gate electrode and the conductive layer is likely to occur. This is a factor of deteriorating the electrical characteristics of the TFT. Therefore, after forming the gate electrode, an insulating film is formed, and then a conductive layer is formed. This method increases the number of masks. A photomask is used in photolithography to form a resist pattern as a mask on a substrate during an etching process. Therefore, the use of a single photomask means that in addition to processes such as film formation and etching in the processes before and after that, resist stripping, washing and drying processes are added, and also in the photolithography process, It means that complicated steps such as resist coating, pre-baking, exposure, development, and post-baking are performed.
[0012]
Further, in the structure shown in FIG. 2, the material of the conductive layer is limited. For example, the case where a semiconductor film in which phosphorus is introduced into an impurity element is used as the conductive layer is described. The semiconductor film in which phosphorus is introduced and the semiconductor film forming the n-channel TFT can be electrically connected, but a pn junction is formed in the semiconductor film forming the p-channel TFT. That is, a semiconductor film into which different impurity elements are introduced must be used for a semiconductor film for forming an n-channel TFT and a semiconductor film for forming a p-channel TFT. This causes an increase in the number of processes.
[0013]
In addition, when a storage capacitor using a capacitor wiring is formed in the pixel portion to secure a sufficient capacitance, the aperture ratio must be sacrificed. In particular, in a small high-definition liquid crystal display device used for a liquid crystal projector, it is sufficiently expected that the pixel size will continue to be reduced as long as downsizing and high definition are required. For example, in order to realize a high-definition display of XGA (1024 × 768 pixels) in a 0.7 inch diagonal liquid crystal display device, each pixel has a very small area of 14 μm × 14 μm. It has become.
[0014]
In addition, if a contact for connecting the conductive layer and the wiring is formed above the contact for connecting the semiconductor film and the conductive layer, the coverage of the wiring inside the contact hole may be deteriorated. Therefore, these contacts must be formed elsewhere so that they do not overlap each other. Even when the area of the contact hole is 1 μm square, it is necessary to secure at least 3 μm square area by extending at least one side of the contact hole by 1 μm in consideration of the coverage problem. When one side of one pixel is 14 μm, if one contact formation region of 3 μm square is formed, the aperture ratio is reduced by at least 4.6%, and the design freedom is limited. The number of contacts is a very important problem as the pixel size continues to be reduced.
[0015]
Currently, the aperture ratio has been increased for higher brightness, and the number of pixels has been increased for higher definition. However, as the pixel size continues to be reduced, the aperture ratio is improved and the number of pixels is increased. It is extremely difficult to design a pixel structure that satisfies the improvement and secures sufficient capacity. If such a pixel structure is to be realized, the number of processes is naturally increased and the process becomes complicated, resulting in a problem that the yield is lowered and the manufacturing cost of the semiconductor device is increased.
[0016]
The present invention is a technique for solving such a problem. Regarding the configuration of a TFT and a storage capacitor, the number of processes can be reduced as compared with the prior art, an aperture ratio can be high, and high-definition display can be performed. It is an object to realize a highly reliable semiconductor device. In addition, liquid crystal display devices and light-emitting devices designed with a very small pixel size of dozens of μm square, and high-definition image display can be realized even in electronic devices using the liquid crystal display devices and light-emitting devices as display portions. Is an issue.
[0017]
[Means for Solving the Problems]
According to the present invention, the number of photomasks and the number of contacts are conventionally reduced by manufacturing TFTs by the manufacturing process as described below, the manufacturing cost of the semiconductor device is reduced, and the aperture ratio in the pixel portion is improved. It is characterized by.
[0018]
In the manufacturing method of the present invention disclosed in this specification, a gate electrode and a conductive layer are formed over a semiconductor film with an insulating film interposed therebetween, an interlayer insulating film is formed to cover the gate electrode and the conductive layer, and the interlayer A photomask is formed on the insulating film, the interlayer insulating film is partially etched using the conductive layer as an etching stopper, then the conductive layer is partially etched, and then the insulating film is partially etched. A contact hole reaching the semiconductor film is formed, and a wiring electrically connected to the semiconductor film is formed.
[0019]
In the above manufacturing method, it is possible to form with five masks from the formation of the semiconductor film to the formation of the wiring, and the number of masks can be reduced as compared with the conventional method.
[0020]
Further, in another manufacturing method of the present invention disclosed in this specification, a first insulating film is formed over a semiconductor film, a gate electrode and a capacitor wiring are formed over the first insulating film, and the gate electrode And a second insulating film is formed to cover the capacitor wiring, a conductive layer is formed on the second insulating film, an interlayer insulating film is formed to cover the conductive layer, and a photo film is formed on the interlayer insulating film. Forming a mask; partially etching the interlayer insulating film using the conductive layer as an etching stopper; partially etching the conductive layer; partially etching the second insulating film; and A contact hole reaching the semiconductor film is formed by partially etching the insulating film, and a wiring electrically connected to the semiconductor layer is formed.
[0021]
In the above manufacturing method, it is possible to form a storage capacitor with the conductive layer and the capacitor wiring using the second insulating film as a dielectric, and a sufficient storage capacitor can be secured.
[0022]
In each of the above manufacturing methods, the type of material of the conductive layer is increased as compared with the conventional method. The conductive layer is not directly connected to the semiconductor film forming the n-channel TFT and the semiconductor film forming the p-channel TFT. Therefore, even when a semiconductor film in which phosphorus is introduced into an impurity element, for example, is used as the conductive layer, the conductive layer can be formed without increasing the number of steps.
[0023]
In each of the above manufacturing methods, the number of contacts can be reduced and the degree of design freedom can be improved by directly connecting the semiconductor film and the wiring. In particular, the aperture ratio can be improved in the pixel portion. In order to improve the aperture ratio as the pixel size continues to be reduced, it is very useful to reduce the number of contacts as much as possible.
[0024]
Thus, while reducing the number of photomasks, the present invention can make the structure of the TFT appropriate. The configuration of the present invention is shown below.
[0025]
The structure of the present invention disclosed in this specification includes a gate electrode formed over a semiconductor film via a first insulating film, a conductive layer formed of the same conductive material as the gate electrode, and the gate electrode And a semiconductor device having a second insulating film covering the conductive layer and a wiring connected to the semiconductor film, wherein the wiring penetrates the conductive layer.
[0026]
Further, another structure of the present invention disclosed in this specification includes a gate electrode and a capacitor wiring which are formed over a semiconductor film with a first insulating film interposed therebetween, and covers the gate electrode and the capacitor wiring. A second insulating film formed thereon, a conductive layer formed on the semiconductor film via the second insulating film, and a third insulating film covering the gate electrode, the capacitor wiring, and the conductive layer And a wiring connected to the semiconductor film, wherein the wiring penetrates the conductive layer, and the capacitor wiring, the second insulating film, and the conductive layer have a storage capacitor. It is characterized by being formed.
[0027]
As described above, the present invention can reduce the number of processes compared to the prior art by forming a contact hole reaching the semiconductor film by etching the interlayer insulating film, the conductive layer and the gate insulating film with the same photomask. The yield is improved and the manufacturing cost of the semiconductor device is reduced. Further, by directly connecting the semiconductor film and the wiring, the number of contacts can be reduced and the degree of design freedom can be improved. Particularly in the pixel portion, the aperture ratio can be improved. In addition, a sufficient storage capacity can be ensured by forming the storage capacitor with the capacitor wiring, the insulating film, and the conductive layer.
[0028]
DETAILED DESCRIPTION OF THE INVENTION
The present invention will be described with reference to the cross-sectional view of FIG.
[0029]
A
[0030]
Next, the
[0031]
Then, a
[0032]
Subsequently, a
[0033]
Then, the
[0034]
Subsequently, a third photomask is formed on the
[0035]
Next, an
[0036]
A
[0037]
First, the
[0038]
Next, while the
[0039]
Further, the gate insulating film is partially etched under a third etching condition while the
[0040]
By the processing as described above, a contact hole reaching the
[0041]
Then, the
[0042]
Thus, a TFT having the structure shown in FIG. 1G can be formed using five photomasks.
[0043]
As described above, the present invention is characterized in that a part of the
[0044]
The present invention configured as described above will be described in more detail with reference to the following examples.
[0045]
【Example】
[Example 1]
In this example, a structure different from that in the embodiment mode is described with reference to a cross-sectional view in FIG.
[0046]
According to the embodiment, a
[0047]
Subsequently, a photomask is formed on the first
[0048]
In this embodiment, the impurity element is introduced using a resist. However, the impurity element may be introduced into the
[0049]
Next, a first
[0050]
Subsequently, a second
[0051]
Subsequently, a photomask is formed on the second
[0052]
Then, a second
[0053]
A
[0054]
First, the second
[0055]
Next, the
[0056]
Subsequently, the first
[0057]
Further, the
[0058]
By the processing as described above, a contact hole reaching the
[0059]
Then, the
[0060]
Thus, a TFT having the structure shown in FIG. 3H can be formed.
[0061]
In this embodiment, only the source region and the drain region are formed as the impurity regions, but the present invention can also be applied to a TFT having an LDD (Lightly Doped Drain) structure or a GOLD (Gate Overlapped LDD) structure.
[0062]
Further, as in this embodiment, a capacitor wiring is formed simultaneously with the gate electrode, an insulating film is formed between the gate electrode and the conductive layer, and the gate electrode and the conductive layer are formed in different steps. Then, a storage capacitor can be formed by the conductive layer and the capacitor wiring using the insulating film as a dielectric. In addition, it is possible to reduce the occurrence of leakage current generated between the gate electrode and the conductive layer.
[0063]
As described above, according to the present invention, a part of the second
[0064]
[Example 2]
In this embodiment, a method for manufacturing an active matrix substrate will be described with reference to FIGS. Note that in this specification, a substrate in which a pixel portion including a CMOS circuit, a driver circuit, a pixel TFT, and a storage capacitor is formed over the same substrate is referred to as an active matrix substrate for convenience.
[0065]
First, in this embodiment, a
[0066]
Next, a lower light shielding film is formed on the
[0067]
Then, a
[0068]
Next, a
[0069]
Then, the semiconductor film is crystallized by a known crystallization process (laser crystallization method, thermal crystallization method, thermal crystallization method using a catalyst such as nickel). In this example, a nickel acetate solution (weight-
[0070]
When laser crystallization is also applied, a pulse oscillation type or continuous emission type excimer laser, YAG laser, YLF laser, YVO Four Laser or YAlO Three A laser or the like can be used. In the case of using these lasers, it is preferable to use a method in which a laser beam emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. Crystallization conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 300 Hz and the laser energy density is 100 to 800 mJ / cm. 2 (Typically 200-700mJ / cm 2 ). When a YAG laser is used, the second harmonic is used and the pulse oscillation frequency is 1 to 300 Hz, and the laser energy density is 300 to 1000 mJ / cm. 2 (Typically 350-800mJ / cm 2 ) Then, a laser beam condensed linearly with a width of 100 to 1000 μm, for example 400 μm, is irradiated over the entire surface of the substrate, and the superposition ratio (overlap ratio) of the linear laser beam at this time is set to 50 to 98%. Also good.
[0071]
Subsequently, gettering is performed in order to remove or reduce the metal element used to promote crystallization from the semiconductor layer serving as the active region. For the gettering, a method disclosed in JP-A-10-270363 may be applied. In this embodiment, a silicon oxide film having a thickness of 50 nm is formed as a mask and patterned to obtain
[0072]
Then, the crystalline semiconductor film is etched to form
[0073]
Next, a first
[0074]
When a silicon oxide film is used, TEOS (Tetraethyl Orthosilicate) and O 2 The reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.8 W / cm. 2 And can be formed by discharging. The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by thermal annealing at 400 to 500 ° C. thereafter.
[0075]
Then, the gate insulating film is partially etched to expose the
[0076]
Subsequently, a second
[0077]
In this embodiment, in order to thin the insulating film functioning as a dielectric in the storage capacitor, the gate insulating film is formed twice, but it may be formed once.
[0078]
Then, after forming a contact connected to the lower light-shielding film, a first
[0079]
In this embodiment, the first
[0080]
Next, a resist mask (not shown) is formed by photolithography, and an etching process is performed to form electrodes and wirings. In this embodiment, ICP (Inductively Coupled Plasma) etching is used as an etching condition, and CF is used as an etching gas. Four And Cl 2 And O 2 The gas flow ratio is 25:25:10 (sccm), and 500 W of RF (13.56 MHz) power is applied to the coil-type electrode at a pressure of 1 Pa to generate plasma and perform etching. Conductive layers 517 to 521 are formed. Of course, other known dry etching methods such as the RIE method and the ECR method can be applied.
[0081]
Then, a second doping process is performed to introduce an impurity element imparting n-type into the semiconductor layer. (FIG. 6A) The doping process may be performed by an ion doping method or an ion implantation method. The condition of the ion doping method is 1 × 10 13 ~ 5x10 14 /cm 2 And an acceleration voltage of 30 to 80 keV. In this embodiment, the dose is 1.5 × 10 13 /cm 2 The acceleration voltage is set to 60 keV. As an impurity element imparting n-type, an element belonging to
[0082]
Next, the resist mask is removed, a new mask is formed, and a third doping process is performed as shown in FIG. The condition of the ion doping method is a dose of 1 × 10 13 ~ 1x10 15 /cm 2 The acceleration voltage is set to 30 to 120 keV. At this time, a
[0083]
Next, after removing the resist mask, new resist
[0084]
Next, the resist mask is removed, a new mask is formed, and a fifth doping process is performed as shown in FIG. The condition of the ion doping method is a dose of 1 × 10 13 ~ 1x10 15 /cm 2 The acceleration voltage is set to 20 to 120 keV. At this time,
[0085]
Through the above steps, a high concentration impurity region and a low concentration impurity region are formed in each semiconductor layer.
[0086]
Next, the resist mask 534 is removed, and a first
[0087]
Next, as shown in FIG. 7B, third heat treatment is performed to recover the crystallinity of the semiconductor layers and activate the impurity elements introduced into the respective semiconductor layers. This heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method, it may be performed at 400 to 700 ° C., typically 500 to 550 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. The activation treatment was performed by heat treatment. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
[0088]
Further, heat treatment may be performed before forming the first interlayer insulating film. However, when the wiring material used is weak against heat, heat treatment is performed after an interlayer insulating film (insulating film containing silicon as a main component, for example, a silicon nitride film) is formed to protect the wiring and the like as in this embodiment. It is preferable to carry out.
[0089]
Then, hydrogenation can be performed by heat treatment (heat treatment at 300 to 550 ° C. for 1 to 12 hours). This step is a step of terminating dangling bonds in the semiconductor layer with hydrogen contained in the first
[0090]
Then, a second
[0091]
Next, the second conductive film is etched by a known dry etching method to form
[0092]
Then, a second
[0093]
Next, the second interlayer insulating film 605 A third
[0094]
Then, a photomask is formed, contact holes reaching the respective high concentration impurity regions in the semiconductor layer are formed by a second etching process, and wirings 540 to 545 electrically connected to the high concentration impurity regions are formed. The second etching process is performed under the first to fourth etching conditions. Any etching condition is preferably performed by a dry etching method. In this embodiment, first, as the first etching condition, CHF is used as an etching gas by RIE etching. Four Then, the gas flow ratio is set to 35 sccm, and 800 W RF (13.56 MHz) power is applied to the electrode at a pressure of 0.7 Pa to partially etch the third interlayer insulating film. Subsequently, as a second etching condition, CF3 is used as an etching gas by RIE etching. Four And O 2 And He are used, the respective gas flow ratios are set to 40:60:35 (sccm), and 400 W RF (13.56 MHz) power is applied to the electrodes at a pressure of 53.2 Pa to form the second interlayer insulating film. Partially etch. As the third etching condition, CFP is used as an etching gas by ICP etching. Four And Cl 2 Then, each gas flow rate ratio is set to 30:30 (sccm), and 500 W of RF (13.56 MHz) power is applied to the electrode at a pressure of 1 Pa to partially etch the conductive layer. As the fourth etching condition, the first interlayer insulating film, the second gate insulating film, and the third gate insulating film are partially etched under the same condition as the first etching condition. In this embodiment, since the first gate insulating film, the second gate insulating film, the first interlayer insulating film, and the third interlayer insulating film are formed of the same material, they can be etched under the same conditions. However, in the case of being formed of different materials, it is necessary to change the conditions so that each is etched.
[0095]
In this manner, contact holes reaching the semiconductor layer are formed, and wirings 540 to 545 are formed. Note that these wirings are formed by patterning a laminated film of a Ti film having a thickness of 50 nm and an alloy film (alloy film of Al and Ti) having a thickness of 500 nm. Of course, not only a two-layer structure but also a single-layer structure or a laminated structure of three or more layers may be used. Further, the wiring material is not limited to Al and Ti. For example, a wiring may be formed by patterning a laminated film in which Al or Cu is formed on a TaN film and a Ti film is further formed.
[0096]
FIG. 9 shows a top view of the state manufactured so far. In addition, the same code | symbol is used for the part corresponding to FIGS. A chain line AA ′ in FIG. 8C corresponds to a cross-sectional view taken along the chain line AA ′ in FIG. 9. Further, a chain line BB ′ in FIG. 8C corresponds to a cross-sectional view taken along the chain line BB ′ in FIG.
[0097]
Next, a fourth
[0098]
On the fourth
[0099]
Further, a fifth
[0100]
Then, a contact hole leading to the
[0101]
As described above, the CMOS circuit including the n-channel TFT 551 and the p-channel TFT 552 is used. The
[0102]
Note that this embodiment can be freely combined with Embodiment 1.
[0103]
[Example 3]
In this embodiment, a process for manufacturing a reflective liquid crystal display device from the active matrix substrate manufactured in Embodiment 2 will be described below. FIG. 11 is used for the description.
[0104]
First, after obtaining an active matrix substrate in the state of FIG. 10B according to Embodiment 2, an
[0105]
Next, a
[0106]
Next, a
[0107]
Then, the active matrix substrate on which the pixel portion and the driver circuit are formed and the counter substrate are attached to each other with a
[0108]
Wiring in the liquid crystal display device manufactured as described above is in sufficient contact with the semiconductor film, and the operating characteristics and reliability of the liquid crystal display device can be sufficient. In the pixel portion, the number of contacts is kept to a minimum, so that the aperture ratio can be improved. Also, held by the source wiring, the third interlayer insulating film, the second interlayer insulating film and the second conductive layer, and the first conductive layer, the second gate insulating film and the semiconductor layer which are formed simultaneously with the gate electrode By forming the capacitor, it is possible to ensure a sufficient storage capacity. As described above, it is possible to improve the operation characteristics and reliability of the liquid crystal display device and realize high-definition display. And such a liquid crystal display device can be used as a display part of various electronic devices.
[0109]
Note that this embodiment can be freely combined with Embodiment 1 or Embodiment 2.
[0110]
[Example 4]
In this example, an example in which a light-emitting device is manufactured using the present invention will be described. In this specification, the light emitting device is a general term for a display panel in which a light emitting element formed on a substrate is sealed between the substrate and a cover material, and a display module in which an IC is mounted on the display panel. is there. Note that the light-emitting element includes a layer containing an organic compound (organic light-emitting layer) from which luminescence (Electro Luminescence) generated by applying an electric field is obtained, an anode layer, and a cathode layer. In addition, luminescence in an organic compound includes light emission (fluorescence) when returning from a singlet excited state to a ground state and light emission (phosphorescence) when returning from a triplet excited state to a ground state, one of these, Or both luminescence is included.
[0111]
In the present specification, all layers formed between the anode and the cathode in the light emitting element are defined as organic light emitting layers. Specifically, the organic light emitting layer includes a light emitting layer, a hole injection layer, an electron injection layer, a hole transport layer, an electron transport layer, and the like. Basically, a light emitting element has a structure in which an anode layer, a light emitting layer, and a cathode layer are sequentially laminated. In addition to this structure, an anode layer, a hole injection layer, a light emitting layer, a cathode layer, and an anode layer , A hole injection layer, a light emitting layer, an electron transport layer, a cathode layer and the like may be laminated in this order.
[0112]
FIG. 12 is a cross-sectional view of the light emitting device of this example. In FIG. 12, a switching
[0113]
Note that although a double gate structure in which two channel formation regions are formed is used in this embodiment, a single gate structure in which one channel formation region is formed or a triple gate structure in which three channel formation regions are formed may be used.
[0114]
A driver circuit provided over the
[0115]
Further, the
[0116]
Note that the
[0117]
A
[0118]
[0119]
After the
[0120]
Note that since the
[0121]
An organic
[0122]
However, the above example is an example of an organic light emitting material that can be used as a light emitting layer, and it is not absolutely necessary to limit to this. An organic light emitting layer (a layer for emitting light and moving carriers therefor) may be formed by freely combining a light emitting layer, a charge transport layer, or a charge injection layer. For example, in this embodiment, an example in which a low molecular weight organic light emitting material is used as the light emitting layer is shown, but a medium molecular weight organic light emitting material or a high molecular weight organic light emitting material may be used. Note that in this specification, an organic light-emitting material that does not have sublimation and has 20 or less molecules or a chain molecule length of 10 μm or less is referred to as a medium molecular organic light-emitting material. As an example of using a polymer organic light emitting material, a 20 nm polythiophene (PEDOT) film is provided by a spin coating method as a hole injection layer, and a paraphenylene vinylene (PPV) film of about 100 nm is provided thereon as a light emitting layer. Alternatively, a laminated structure may be used. If a PPV π-conjugated polymer is used, the emission wavelength can be selected from red to blue. It is also possible to use an inorganic material such as silicon carbide for the charge transport layer or the charge injection layer. Known materials can be used for these organic light emitting materials and inorganic materials.
[0123]
Next, a
[0124]
When the
[0125]
It is effective to provide a
[0126]
At this time, it is preferable to use a film with good coverage as the passivation film, and it is effective to use a carbon film, particularly a DLC (diamond-like carbon) film. Since the DLC film can be formed in a temperature range of room temperature to 100 ° C., it can be easily formed over the organic
[0127]
Further, a sealing
[0128]
Thus, a light emitting device having a structure as shown in FIG. 12 is completed. Note that it is effective to continuously process the steps from the formation of the
[0129]
Thus, n-
[0130]
That is, the TFT manufacturing process is greatly simplified, and the yield can be improved and the manufacturing cost can be reduced.
[0131]
Further, as described with reference to FIGS. 12A and 12B, an n-channel TFT which is resistant to deterioration due to the hot carrier effect can be formed by providing an impurity region overlapping with the gate electrode through an insulating film. Therefore, a highly reliable light emitting device can be realized.
[0132]
Further, in this embodiment, only the configuration of the pixel portion and the drive circuit is shown. However, according to the manufacturing process of this embodiment, other logic circuits such as a signal dividing circuit, a D / A converter, an operational amplifier, and a γ correction circuit are provided. Can be formed on the same insulator, and a memory and a microprocessor can also be formed.
[0133]
Further, the light-emitting device of this example after performing the sealing (or sealing) process for protecting the light-emitting element will be described with reference to FIG. In addition, the code | symbol used in FIG. 12 is quoted as needed.
[0134]
13A is a top view illustrating a state where the light-emitting element is sealed, and FIG. 13B is a cross-sectional view taken along line CC ′ in FIG. 13A.
[0135]
[0136]
Next, a cross-sectional structure will be described with reference to FIG. A
[0137]
The
[0138]
The
[0139]
Further, a
[0140]
The sealing
[0141]
In addition, after the
[0142]
By encapsulating the light emitting element in the sealing
[0143]
The wiring in the light-emitting device manufactured as described above is in sufficient contact with the semiconductor film, and the operating characteristics and reliability of the light-emitting device can be sufficient. In the pixel portion, the number of contacts is kept to a minimum, so that the aperture ratio can be improved. As described above, it is possible to improve the operation characteristics and reliability of the light-emitting device and realize high-definition display. And such a light-emitting device can be used as a display part of various electronic devices.
[0144]
Note that this embodiment can be freely combined with any one of Embodiments 1 to 3.
[0145]
[Example 5]
By applying the present invention, various electro-optical devices (active matrix liquid crystal display device, active matrix light emitting device, active matrix EC display device) can be manufactured. That is, the present invention can be applied to various electronic devices in which these electro-optical devices are incorporated in a display unit.
[0146]
Such electronic devices include video cameras, digital cameras, projectors, head-mounted displays (goggles type displays), car navigation systems, car stereos, personal computers, personal digital assistants (mobile computers, mobile phones, electronic books, etc.), etc. Can be mentioned. Examples thereof are shown in FIG. 14, FIG. 15 and FIG.
[0147]
FIG. 14A shows a personal computer, which includes a main body 3001, an image input portion 3002, a display portion 3003, a
[0148]
FIG. 14B illustrates a video camera, which includes a main body 3101, a display portion 3102, an
[0149]
FIG. 14C illustrates a mobile computer, which includes a main body 3201, a camera unit 3202, an
[0150]
FIG. 14D shows a goggle type display, which includes a
[0151]
FIG. 14E shows a player using a recording medium (hereinafter referred to as a recording medium) on which a program is recorded, and includes a main body 3401, a
[0152]
FIG. 14F illustrates a digital camera, which includes a main body 3501, a
[0153]
FIG. 15A illustrates a front projector, which includes a
[0154]
FIG. 15B shows a rear projector, which includes a main body 3701, a
[0155]
FIG. 15C is a diagram showing an example of the structure of the
[0156]
FIG. 15D illustrates an example of the structure of the light source
[0157]
However, the projector shown in FIG. 15 shows a case where a transmissive electro-optical device is used, and an application example in a reflective electro-optical device and a light-emitting device is not shown.
[0158]
FIG. 16A illustrates a mobile phone, which includes a
[0159]
FIG. 16B illustrates a portable book (electronic book), which includes a
[0160]
FIG. 16C illustrates a display, which includes a
[0161]
As described above, the applicable range of the present invention is so wide that the present invention can be applied to electronic devices in various fields. Moreover, the electronic device of a present Example is realizable even if it uses the structure which consists of what combination of Examples 1-4.
[0162]
【Effect of the invention】
By adopting the configuration of the present invention, the following basic significance can be obtained.
(A) The number of processes can be reduced as compared with the prior art.
(B) When the interlayer insulating film is etched to expose a part of the conductive layer, the conductive layer functions as an etching stopper, so that it is stable without being affected by variations in the thickness of the interlayer insulating film. Etching can be performed.
(C) It is possible to increase the type of material for the conductive layer as compared with the conventional case.
(D) It is possible to reduce the number of contacts as compared with the prior art. As a result, the degree of freedom in design is improved. In the pixel portion, the aperture ratio can be improved.
(E) If the gate electrode and the conductive layer are manufactured in different steps, a storage capacitor can be formed by the capacitor wiring, the insulating film, and the conductive layer, and a sufficient capacitance can be secured.
(F) In the semiconductor device typified by the active matrix liquid crystal display device, the operating characteristics and reliability of the semiconductor device can be improved and the yield can be improved while satisfying the above advantages. Furthermore, it is possible to reduce the manufacturing cost of the semiconductor device.
[Brief description of the drawings]
FIG. 1 is a diagram showing an example of the concept of the present invention.
FIG. 2 is a diagram showing a conventional example.
FIG. 3 is a diagram showing an example of the concept of the present invention.
FIG. 4 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
FIG. 5 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
FIG. 6 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
FIG. 7 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
FIG. 8 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
9A and 9B are a cross-sectional view and a top view illustrating a manufacturing process of a pixel TFT.
FIG. 10 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
FIG. 11 is a cross-sectional view illustrating a manufacturing process of an active matrix liquid crystal display device.
12 is a cross-sectional structure diagram of a driver circuit and a pixel portion of a light-emitting device.
FIG. 13A is a top view of a light-emitting device.
FIG. 5B is a cross-sectional structure diagram of a driver circuit and a pixel portion of a light emitting device.
FIG 14 illustrates an example of a semiconductor device.
FIG 15 illustrates an example of a semiconductor device.
FIG 16 illustrates an example of a semiconductor device.
Claims (9)
前記第１及び前記第２の半導体層上に第１の絶縁膜を形成し、Forming a first insulating film on the first and second semiconductor layers;
前記第１の絶縁膜上に第１の導電膜を形成し、Forming a first conductive film on the first insulating film;
前記第１の導電膜をエッチングすることにより、前記第１の半導体層と重なりゲート電極となる第１の導電層と、前記第２の半導体層と重なる第２の導電層とを形成し、Etching the first conductive film forms a first conductive layer that overlaps with the first semiconductor layer and becomes a gate electrode, and a second conductive layer that overlaps with the second semiconductor layer,
前記第１の絶縁膜、前記第１の導電層及び前記第２の導電層を覆うように、第２の絶縁膜を形成し、Forming a second insulating film so as to cover the first insulating film, the first conductive layer, and the second conductive layer;
前記第２の絶縁膜上に第２の導電膜を形成し、Forming a second conductive film on the second insulating film;
前記第２の導電膜をエッチングすることにより、前記第１及び前記第２の絶縁膜を介して前記第１の半導体層のソース領域またはドレイン領域と重なる第３の導電層を形成し、Etching the second conductive film to form a third conductive layer overlapping the source region or the drain region of the first semiconductor layer via the first and second insulating films;
前記第２の絶縁膜及び前記第３の導電層を覆うように、第３の絶縁膜を形成し、Forming a third insulating film so as to cover the second insulating film and the third conductive layer;
前記第３の絶縁膜、前記第３の導電層、前記第２の絶縁膜及び前記第１の絶縁膜のそれぞれの一部をエッチングし、前記第１の半導体層の前記ソース領域または前記ドレイン領域に達するコンタクトホールを形成し、A part of each of the third insulating film, the third conductive layer, the second insulating film, and the first insulating film is etched, and the source region or the drain region of the first semiconductor layer is etched. Forming a contact hole that reaches
前記コンタクトホールに、前記第１の半導体層の前記ソース領域または前記ドレイン領域と電気的に接続する配線を形成し、Forming a wiring electrically connected to the source region or the drain region of the first semiconductor layer in the contact hole;
前記第２の半導体層、前記第１の絶縁膜及び前記第２の導電層により前記保持容量を形成することを特徴とする半導体装置の作製方法。A manufacturing method of a semiconductor device, wherein the storage capacitor is formed by the second semiconductor layer, the first insulating film, and the second conductive layer.
前記第１及び前記第２の半導体層上に第１の絶縁膜を形成し、Forming a first insulating film on the first and second semiconductor layers;
前記第１の絶縁膜上に第１の導電膜を形成し、Forming a first conductive film on the first insulating film;
前記第１の導電膜をエッチングすることにより、前記第１の半導体層と重なりゲート電極となる第１の導電層と、前記第２の半導体層と重なる第２の導電層とを形成し、Etching the first conductive film forms a first conductive layer that overlaps with the first semiconductor layer and becomes a gate electrode, and a second conductive layer that overlaps with the second semiconductor layer,
前記第１の絶縁膜、前記第１の導電層及び前記第２の導電層を覆うように、第２の絶縁膜を形成し、Forming a second insulating film so as to cover the first insulating film, the first conductive layer, and the second conductive layer;
前記第２の絶縁膜上に第２の導電膜を形成し、Forming a second conductive film on the second insulating film;
前記第２の導電膜をエッチングすることにより、前記第１及び前記第２の絶縁膜を介して前記第１の半導体層のソース領域またはドレイン領域と重なる第３の導電層と、前記第２の絶縁膜を介して前記第２の導電層と重なる第４の導電層とを形成し、Etching the second conductive film; thereby, a third conductive layer that overlaps a source region or a drain region of the first semiconductor layer with the first and second insulating films interposed therebetween; Forming a fourth conductive layer overlapping with the second conductive layer via an insulating film;
前記第２の絶縁膜、前記第３及び前記第４の導電層を覆うように、第３の絶縁膜を形成し、Forming a third insulating film so as to cover the second insulating film and the third and fourth conductive layers;
前記第３の絶縁膜、前記第３の導電層、前記第２の絶縁膜及び前記第１の絶縁膜のそれぞれの一部をエッチングし、前記第１の半導体層の前記ソース領域または前記ドレイン領域に達するコンタクトホールを形成し、A part of each of the third insulating film, the third conductive layer, the second insulating film, and the first insulating film is etched, and the source region or the drain region of the first semiconductor layer is etched. Forming a contact hole that reaches
前記コンタクトホールに、前記第１の半導体層の前記ソース領域または前記ドレイン領域と電気的に接続する配線を形成し、Forming a wiring electrically connected to the source region or the drain region of the first semiconductor layer in the contact hole;
前記第２の半導体層、前記第１の絶縁膜及び前記第２の導電層により前記第１の保持容量を形成し、Forming the first storage capacitor by the second semiconductor layer, the first insulating film and the second conductive layer;
前記第２の導電層、前記第２の絶縁膜及び前記第４の導電層により第２の保持容量を形成することを特徴とする半導体装置の作製方法。A method for manufacturing a semiconductor device, wherein a second storage capacitor is formed using the second conductive layer, the second insulating film, and the fourth conductive layer.
前記コンタクトホールを形成するための前記エッチングとして、ドライエッチング法を用いることを特徴とする半導体装置の作製方法。In claim 1 or claim 2 ,
A method for manufacturing a semiconductor device, wherein a dry etching method is used as the etching for forming the contact hole .
前記第１及び前記第２の半導体層上の第１の絶縁膜と、A first insulating film on the first and second semiconductor layers;
前記第１の絶縁膜上に設けられ、前記第１の半導体層と重なりゲート電極となる第１の導電層と、前記第２の半導体層と重なる第２の導電層と、A first conductive layer provided on the first insulating film and overlapping with the first semiconductor layer to be a gate electrode; and a second conductive layer overlapping with the second semiconductor layer;
前記第１の絶縁膜、前記第１の導電層及び前記第２の導電層上を覆う第２の絶縁膜と、A second insulating film covering the first insulating film, the first conductive layer, and the second conductive layer;
前記第２の絶縁膜上に設けられ、前記第１及び前記第２の絶縁膜を介して前記第１の半導体層のソース領域またはドレイン領域と重なる第３の導電層と、A third conductive layer provided on the second insulating film and overlapping a source region or a drain region of the first semiconductor layer via the first and second insulating films;
前記第２の絶縁膜及び前記第３の導電層上を覆う第３の絶縁膜と、A third insulating film covering the second insulating film and the third conductive layer;
前記第３の絶縁膜、前記第３の導電層、前記第２の絶縁膜及び前記第１の絶縁膜を貫通して設けられたコンタクトホールを介して、前記第３の絶縁膜上に設けられた、前記第１の半導体層の前記ソース領域または前記ドレイン領域と電気的に接続する配線と、Provided on the third insulating film through a contact hole provided through the third insulating film, the third conductive layer, the second insulating film, and the first insulating film. A wiring electrically connected to the source region or the drain region of the first semiconductor layer;
前記第２の半導体層、前記第１の絶縁膜及び前記第２の導電層により形成された前記保持容量と、を有することを特徴とする半導体装置。A semiconductor device comprising: the second semiconductor layer; the first insulating film; and the storage capacitor formed by the second conductive layer.
前記第１及び前記第２の半導体層上の第１の絶縁膜と、A first insulating film on the first and second semiconductor layers;
前記第１の絶縁膜上に設けられ、前記第１の半導体層と重なりゲート電極となる第１の導電層と、前記第２の半導体層と重なる第２の導電層と、A first conductive layer provided on the first insulating film and overlapping with the first semiconductor layer to be a gate electrode; and a second conductive layer overlapping with the second semiconductor layer;
前記第１の絶縁膜、前記第１の導電層及び前記第２の導電層上を覆う第２の絶縁膜と、A second insulating film covering the first insulating film, the first conductive layer, and the second conductive layer;
前記第２の絶縁膜上に設けられ、前記第１及び前記第２の絶縁膜を介して前記第１の半導体層のソース領域またはドレイン領域と重なる第３の導電層と、前記第２の絶縁膜を介して前記第２の導電層と重なる第４の導電層と、A third conductive layer provided on the second insulating film and overlapping a source region or a drain region of the first semiconductor layer via the first and second insulating films; and the second insulating layer A fourth conductive layer overlapping the second conductive layer through a film;
前記第２の絶縁膜、前記第３及び第４の導電層上を覆う第３の絶縁膜と、A third insulating film covering the second insulating film and the third and fourth conductive layers;
前記第３の絶縁膜、前記第３の導電層、前記第２の絶縁膜及び前記第１の絶縁膜を貫通して設けられたコンタクトホールを介して、前記第３の絶縁膜上に設けられた、前記第１の半導体層の前記ソース領域または前記ドレイン領域と電気的に接続する配線と、Provided on the third insulating film through a contact hole provided through the third insulating film, the third conductive layer, the second insulating film, and the first insulating film. A wiring electrically connected to the source region or the drain region of the first semiconductor layer;
前記第２の半導体層、前記第１の絶縁膜及び前記第２の導電層により形成された前記第１の保持容量と、The first storage capacitor formed by the second semiconductor layer, the first insulating film and the second conductive layer;
前記第２の導電層、前記第２の絶縁膜及び前記第４の導電層により形成された第２の保持容量と、を有することを特徴とする半導体装置。A semiconductor device, comprising: a second storage capacitor formed by the second conductive layer, the second insulating film, and the fourth conductive layer.
前記第１の導電層または前記第２の導電層は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄ、Ａｌから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料でなることを特徴とする半導体装置。In claim 4 or claim 5 ,
The first conductive layer or the second conductive layer, Ta, W, Ti, Mo , Cu, Cr, Nd, element selected from Al or the alloy material or a compound material mainly containing, wherein a composed.
前記第１の導電層または前記第２の導電層は、不純物元素を導入した半導体層でなることを特徴とする半導体装置。In claim 4 or claim 5 ,
The first conductive layer or the second conductive layer, a semiconductor device characterized by comprising a semiconductor layer by introducing an impurity element.
前記第１の導電層と、前記第２の導電層とは、同一の導電性材料でなることを特徴とする半導体装置。In any one of Claims 4 thru | or 7 ,
Wherein the first conductive layer, and the second conductive layer, a semiconductor device characterized by comprising the same conductive material.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001191405A JP5019677B2 (en) | 2001-06-25 | 2001-06-25 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001191405A JP5019677B2 (en) | 2001-06-25 | 2001-06-25 | Semiconductor device and manufacturing method thereof |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003007722A JP2003007722A (en) | 2003-01-10 |
| JP2003007722A5 JP2003007722A5 (en) | 2008-08-21 |
| JP5019677B2 true JP5019677B2 (en) | 2012-09-05 |
Family
ID=19030036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001191405A Expired - Fee Related JP5019677B2 (en) | 2001-06-25 | 2001-06-25 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5019677B2 (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006066871A (en) * | 2004-07-27 | 2006-03-09 | Seiko Epson Corp | Light emitting device, image forming apparatus, and display device |
| JP4193805B2 (en) | 2004-07-27 | 2008-12-10 | セイコーエプソン株式会社 | Light emitting device and image forming apparatus |
| JP5350616B2 (en) * | 2006-09-22 | 2013-11-27 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP6417125B2 (en) | 2014-06-25 | 2018-10-31 | 株式会社ジャパンディスプレイ | Semiconductor device |
| KR20220022519A (en) * | 2020-08-18 | 2022-02-28 | 삼성디스플레이 주식회사 | Display device and method for manufacturing the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2797498B2 (en) * | 1989-08-16 | 1998-09-17 | ソニー株式会社 | Method for manufacturing semiconductor device |
| JPH09162415A (en) * | 1995-12-09 | 1997-06-20 | Semiconductor Energy Lab Co Ltd | Semiconductor device and its manufacturing method |
| KR100226494B1 (en) * | 1997-02-20 | 1999-10-15 | 김영환 | Lcd apparatus and mufacturing method |
-
2001
- 2001-06-25 JP JP2001191405A patent/JP5019677B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003007722A (en) | 2003-01-10 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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