JP2006108377A - カーボンナノチューブ構造体、半導体装置、および半導体パッケージ - Google Patents

カーボンナノチューブ構造体、半導体装置、および半導体パッケージ Download PDF

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Abstract

【課題】 カーボンナノチューブ束の密度を向上し、電気抵抗や熱抵抗の低減を図るカーボンナノチューブ構造体、半導体装置、および半導体パッケージを提供する。
【解決手段】 第1配線層21、層間絶縁膜22、第2配線層23が順次積層され、層間絶縁膜22を貫通するビアホール24に、第1配線層21と第2配線層23を電気的に接続するカーボンナノチューブ束25が形成されてなるビア26から構成する。カーボンナノチューブ束25は、第1配線層21の凹部28の側面および底面に形成された触媒層29から成長させ、側面から成長したカーボンナノチューブ25aによりカーボンナノチューブ束25の密度を向上する。
【選択図】 図3

Description

本発明はカーボンナノチューブ構造体、半導体装置、および半導体パッケージに係り、特に、ビアやコンタクト等の垂直配線部を備えた半導体装置や、放熱器を備えた半導体パッケージに関する。
半導体装置、例えばCMOS型のLSI(大規模集積回路)は、高性能化、多機能化、小型化のニーズに対応するため、LSIのトランジスタ素子や配線等の回路の縮小化と共に、搭載されるトランジスタ素子が増加するにしたがって多層配線化が進められている。
回路の縮小化、多層配線化の下、配線ピッチやビアやコンタクトの基板面に平行な断面の面積はますます低減され、断面積の減少によりビア等の電気抵抗が増大している。また、Cu等の金属材料は、断面積が減少するにつれてその体積抵抗率が、バルクの場合の体積抵抗率よりも増大することが知られている。したがって、ますますビア等の配線抵抗が増加し、CR積の増加により配線遅延が増大し、縮小化による効果が打ち消され、高速伝送の障害となる。
他方、カーボンナノチューブは、グラファイトの1枚面(グラフェンシート)を巻いて筒状にした形状を有しており、その直径はおおよそ数nmから十nmの範囲であり、長さは数μmに及ぶ。したがって、アスペクト比(長さ/直径)が1000程度となり、かかる形状異方性に起因する一次元的電子的性質が注目されている。カーボンナノチューブは、断線することなく流すことができる最大電流密度が1平方センチあたり100万アンペアと銅配線より100倍以上大きいという特徴を有している。また熱伝導についても伝導率で銅の10倍高い。電気抵抗の観点からは、カーボンナノチューブ内を流れる電子は、不純物や格子振動(フォノン)との散乱現象のない、いわゆる弾道電子輸送が実現することが報告されており、その場合、カーボンナノチューブ1本当たりの抵抗は約6.45kΩになることが知られている。
このようなカーボンナノチューブの電気的特長を生かした、図1に示すカーボンナノチューブをビア等に用いた配線構造100が提案されている(例えば、特許文献1参照。)。図1に示す配線構造100は、第1導電層101と第2導電層102との間に設けられた非導電層103を貫通するホール104中に、第1導電層101上の触媒層105からカーボンナノチューブ106を成長させて、第1導電層101と第2導電層102との間をカーボンナノチューブ106により電気的に接続する。
特表2003−523608号公報
しかしながら、図1に示す配線構造100では、カーボンナノチューブ106は、ホール104に露出した第1導電層101上の触媒層105からのみ成長し、カーボンナノチューブ106は、触媒層105の離間した核から成長するので、隣接するカーボンナノチューブ106間に隙間が生じ、第1導電層101に平行なホール104の断面におけるカーボンナノチューブ106の数密度には限界が生じる。その結果、ホール104の断面積に対する電気抵抗を十分に低減できないという問題が生じる。
他方、LSIを高密度実装基板に搭載した半導体パッケージ、例えばCSP(Chip Size Package)では、LSIからの発熱をAl等からなるヒートシンクを介して熱輸送を行い外気に放熱する。LSIとヒートシンクとは、通常熱伝導性のペーストを介して貼付されているが、その熱抵抗が十分低減されていないと、近年高集積化により発熱量が増大するLSIの動作時の温度が上昇し、誤動作や短寿命化等の信頼性低下の問題が生じるおそれがある。
そこで、本発明は上記問題点に鑑みてなされたもので、本発明の目的は、カーボンナノチューブ束の密度を向上し、電気抵抗や熱抵抗の低減を図るカーボンナノチューブ構造体、半導体装置、および半導体パッケージを提供することである。
本発明の一観点によれば、第1の導電体と、前記第1の導電体を覆う絶縁膜と、前記絶縁膜上に配設された第2の導電体と、前記絶縁膜を貫通し第1の導電体の表面を露出する開口部に充填され、第1の導電体と第2の導電体とを電気的に接続するカーボンナノチューブとを備え、前記カーボンナノチューブの一端は、前記第1の導電体の表面に設けられた凹部に固着されてなる半導体装置が提供される。
本発明によれば、カーボンナノチューブが第1の導電体の表面の凹部に沿って固着されているので、凹部形状による表面積の増加に対応して第1の導電体と第2の導電体を電気的に接続するカーボンナノチューブの数密度が向上するので、電気伝導性が著しく向上する。また、第1の導電体に凹部を設けることでカーボンナノチューブとの接触面積が増加するので、第1の導電体と第2の導電体間を流通可能な最大電流量を増加することができる。
前記凹部に沿って覆う触媒層をさらに備え、前記カーボンナノチューブは、触媒層に固着してなるものでもよい。カーボンナノチューブが、凹部に沿って覆う形成された触媒層に固着され、触媒層から成長することで、凹部形状による表面積の増加に対応して第1の導電体と第2の導電体を電気的に接続するカーボンナノチューブの数密度が向上し、上記の効果が得られると共に、根元成長モードにより成長することで、第1の導電体とカーボンナノチューブとの接触抵抗が低く、接着強度が大きくなる。
本発明の他の観点によれば、半導体装置と、前記半導体装置に接続される回路基板と、前記半導体装置の表面に配設された放熱部とを備える半導体パッケージであって、前記放熱部は、熱伝導性基体と、該熱伝導性基体の表面に配設されたカーボンナノチューブと、該カーボンナノチューブの先端部を半導体装置に固着する接着層を有し、前記カーボンナノチューブは、前記熱導電性基体の表面に設けられた凹部に沿って覆う触媒層に固着されてなる半導体パッケージが提供される。
本発明によれば、カーボンナノチューブが熱伝導性基体の表面の凹部に沿って覆う触媒層から成長しており、凹部形状による表面積の増加に応じてカーボンナノチューブの数密度が向上するので、熱伝導性が著しく向上し、半導体装置の発熱を効率よく放熱できる。したがって、半導体装置の過熱による誤動作、低寿命化を抑制し、信頼性が向上する。
本発明のその他の観点によれば、基体と、前記基体の表面の凹部に沿って覆う触媒層と、前記触媒層の表面から成長したカーボンナノチューブとを備えるカーボンナノチューブ構造体が提供される。
本発明によれば、カーボンナノチューブが基体の表面の凹部に沿って覆う触媒層から成長しており、凹部形状による表面積の増加に応じてカーボンナノチューブの数密度が向上するので、カーボンナノチューブの集合体による電気伝導性および熱伝導性が向上する。
図2(A)は本発明の原理を説明するための図、(B)は本発明のカーボンナノチューブ構造体のSEM写真の模式図である。
図2(A)および(B)を参照するに、本願発明者等は、基板11に形成した凹部12の表面にカーボンナノチューブ14aの成長核となる触媒層13を形成し、CVD法により触媒層13の表面からカーボンナノチューブ14aを成長させたところ、凹部12の側面の触媒層13aから成長したカーボンナノチューブ14aは、凹部12の中央に向かって横方向(基体の表面の方向)に伸び、さらに上方に湾曲した。カーボンナノチューブ14aは、凹部12の底面の触媒層13bから上方に成長したカーボンナノチューブ14bと共に高密度のカーボンナノチューブ束を形成し、従来の平面に形成された触媒層から成長する場合よりも著しく向上することを知見した。
図2(B)は(A)のカーボンナノチューブ構成体10と同様の構成のカーボンナノチューブ構造体を、斜め上方からSEMを用いて写真撮影したものである。凹部の側面の触媒層13aから成長したカーボンナノチューブ14aが中央に向かって横方向に伸び、さらに上方に伸び、凹部の底部から成長したカーボンナノチューブと自己組織的に密接して、先端部14cが数密度の高いカーボンナノチューブ束を形成していることが分かる。
本発明の効果を見積もると、凹部の底面が半径rの円形状で深さがhの孔である場合、カーボンナノチューブが触媒層の単位面積あたりa本が成長すると仮定すると、凹部から成長するカーボンナノチューブの数は、πr2a(底面)+2πrha(側面)となる。一方、従来の平面に半径rの円形状に形成された触媒層から成長するカーボンナノチューブの数は、πr2aとなる。ここで、半径r=0.65μm、深さh=0.3μmとすると、カーボンナノチューブの数の比(本発明/従来)=1.9となり、従来と比較して本発明のカーボンナノチューブ構造体は1.9倍の数密度となり、電気抵抗が1/1.9となることが分かる。
本発明によれば、カーボンナノチューブ束の密度を向上し、電気抵抗や熱抵抗の低減を図るカーボンナノチューブ構造体、半導体装置、および半導体パッケージを提供できる。
以下図面を参照しつつ実施の形態を説明する。
(第1の実施の形態)
図3(A)は本発明の第1の実施の形態に係る半導体装置の要部断面図、図3(B)は(A)に示すA−A断面図である。である。
図3(A)および(B)を参照するに、半導体装置20は、第1配線層21、層間絶縁膜22、第2配線層23が順次積層され、層間絶縁膜22を貫通するビアホール24に、第1配線層21と第2配線層23を電気的に接続するカーボンナノチューブ束25が形成されてなるビア26から構成される。ビアホール24により露出する第1配線層21の表面には凹部28が設けられ、凹部28の表面には、バリア層31aおよびTi膜31bを介してカーボンナノチューブ25aを成長させる触媒層29が設けられ、触媒層29から各々のカーボンナノチューブ25aがビア26の上方に伸び、カーボンナノチューブ束25を形成している。
第1配線層21および第2配線層23は、Cu、Ti、W、Al、TiN、およびこれらを含む合金から選択される導電材料、あるいは、これらの導電材料の積層膜から構成される。
層間絶縁膜22は、材料に制限はなく、例えば厚さ300nmのシリコン酸化膜からなる。層間絶縁膜22は、例えば、スパッタ法によるシリコン酸化膜、CVD法によるTEOS(テトラエトキシシラン)ガスを用いたシリコン酸化膜、BPSG(Boro−Phospho Silicate Glass)膜、SIOC(シロキサン・アルコキシ系)膜等を用いることができる。なお、層間絶縁膜22にシロキサン系の無機あるいは有機のSOD(Spin On Dielectric)や、ポリアリルエーテル等の有機材料のlow−k膜を用いてもよい。
カーボンナノチューブ束25を構成するカーボンナノチューブ25aは、単層カーボンナノチューブ(SWCNT)および多層カーボンナノチューブ(MWCNT)のいずれでもよい。また、カーボンナノチューブ25aは、その直径が0.4nm〜50nmであることが好ましい。50nmよりも大であるとカーボンナノチューブ自体の剛性が過度となり、凹部の側面28aから成長したカーボンナノチューブ25aが上方に曲がり難くなる。
カーボンナノチューブ25aの成長モードは、触媒層29を根元に残して成長する根元成長モードでもよく、触媒層29が微粒子状となってカーボンナノチューブ25aの先端部に存在する状態で成長する先端成長モードでもよい。カーボンナノチューブ25aが成長した後に、根元成長モードの場合はカーボンナノチューブ25aの根元に触媒層29が残り、先端成長モードの場合はカーボンナノチューブ25aの先端部に微粒子状の触媒層29が残り、根元にはほとんど触媒層29は残らない。根元成長モード、すなわちカーボンナノチューブ25aの根元に触媒層29が残った状態が、先端成長モードよりも第1配線層21とカーボンナノチューブ25aとの接触抵抗が低く、接着強度が大きい点で好ましい。なお、成長モードは触媒層29の材料や成長条件により適宜選択できる。
バリア層31aおよびTi膜31bは、この順に第1配線層21の凹部28の表面を覆うように設けられ、バリア層31aは、例えば厚さが5nmのTa、TaN、TiN等からなり、第1配線層がCuからなる場合に触媒層29へのCuの拡散を防止する。第1配線層がCu以外の材料からなる場合、例えばAlの場合はバリア層31aを設けなくてもよい。また、Ti膜31bは、例えば厚さ1nmからなり、触媒層29から成長するカーボンナノチューブ25aの密度を向上させる。Ti膜31bは設けてもよく、設けなくともよい。
触媒層29は、凹部28にバリア層31aおよびTi膜31bを介して凹部28の表面を覆うように設けられ、厚さが例えば0.1nm〜5.0nmのFe、Ni、Co、Mo、Pdおよびこれらの金属を含む合金から選択される金属材料、あるいはこの金属材料とP、あるいはNを含む金属間化合物からなる。また、触媒層29の材料に制限はなく公知の材料を用いてもよい。触媒層29は連続層でもよく、島状に堆積されていてもよく、さらには、連続層と島状堆積物の両方から形成されていてもよい。
凹部28は、第1配線層21の表面に設けられ、その表面に直交する断面形状が矩形であり、側面28aと底面28bからなり、表面が上述したバリア層31aおよびTi膜31bを介して触媒層29で覆われている。カーボンナノチューブ25aは、凹部28の表面、すなわち凹部の側面28aおよび底面28bの触媒層29から成長する。底面28bの触媒層29から成長したカーボンナノチューブ25aはほぼ上方に延在し、側面28aの触媒層29から成長したカーボンナノチューブ25aは、触媒層表面では側面に垂直方向、すなわち横方向に延在後、底面からのカーボンナノチューブに沿って湾曲し上方に延在する。したがって、ビア26を形成するカーボンナノチューブ束25は、第1配線層21の表面に平行な断面の密度が、従来の平面に触媒層が形成された場合よりも著しく高くなる。
凹部28の4つの側面28aから形成される開口部28−1の一辺の長さ(開口部28−1を同面積の正方形と仮定した場合の一辺の長さ)と凹部28の深さとのアスペクト比(=一辺の長さ/深さ)が0.025〜10の範囲に設定されることが好ましい。アスペクト比が10よりも大きいと凹部28が過度に深く底面28bから成長したカーボンナノチューブ25aが開口部28−1に達し難くなり、0.025よりも小さいとカーボンナノチューブの密度の増加の程度が10%以下となり効果が少なくなる。なお、凹部28の開口部28−1は、触媒層29の厚さが開口部28aのサイズと比較して極めて小さいため、特に断らない限り触媒層28を含めた開口部とする。
凹部28の開口部28−1の形状が、ビアホール24の断面形状(第1配線層21の表面に平行な断面形状)と同様の形状、例えば矩形に形成される。また、凹部28の開口部28−1の面積がビアホール24の断面積よりも大きくてもよく小さくてもよい。カーボンナノチューブ束25の密度の点では、開口部28−1の面積がビアホール24の断面積よりも大きい方が好ましい。カーボンナノチューブ束25が絞り込まれ、ビアホール中のカーボンナノチューブ25aの密度が向上する。
凹部28の表面の触媒層29の表面積Scatとビアホール24の断面の面積Sviaとの比Scat/Svia=0.05〜10の範囲であることが好ましい。比Scat/Sviaが10よりも大きいとカーボンナノチューブの密度の増加の程度が10%以下となり効果が少なくなり、0.05よりも小さいと底面28bから成長したカーボンナノチューブ25aが開口部28−1に達し難くなる。
図4(A)〜(D)は第1の実施の形態の変形例に係る半導体装置の要部拡大図である。図4(A)〜(D)は、凹部付近のみを拡大し、他の領域は図3(A)と同様であるので省略して示している。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図4(A)を参照するに、半導体装置の第1配線層の凹部30は、第1配線層21の表面に直交する断面形状が半楕円状となっている。この場合も触媒層29表面から成長したカーボンナノチューブ25aは、半楕円状の凹部30の周囲側から成長したカーボンナノチューブ25aは横方向に成長し、凹部30の中央寄りから上方に成長したカーボンナノチューブ25aに沿って上方に延在する。触媒層29の表面積は、触媒層29が平面である場合よりも大きく、その結果、カーボンナノチューブ25aは第1配線層21の表面に平行な断面の密度が向上する。以下に示す図4(B)〜(D)の凹部形状の場合も同様である。
また、図4(B)を参照するに、凹部32はV字形の溝状となっており、斜面に形成された触媒層29から成長したカーボンナノチューブ25aは斜め上方に成長し、それぞれが集合すると共に上方に延在する。
図4(C)および図4(D)を参照するに、凹部34、36は、それぞれ図4(A)および図4(B)の断面形状に、さらに第1配線層21の表面に略直交する側面34a、36aが設けられている。その結果、触媒層29の面積が増加し、第1配線層21の表面に平行な断面のカーボンナノチューブ25aの密度が一層向上する。
なお、図示されていないが、凹部は、第1配線層21の表面に直交する断面形状が図4(B)に示すような断面形状で、かつ第1配線層21の表面に平行な断面形状が円形あるいは楕円形の逆円錐状でもよく、図4(C)に示すような断面形状で、第1配線層21の表面に平行な断面形状が四角形の逆蒲鉾型形状でもよい。さらに一つの凹部にこれらの形状が複数組み合わされた形状でもよい。さらに、第1配線層21の表面に直交する断面形状が逆台形でもよい。ビアホール24の第1配線層21の表面に平行な断面の面積に対して、触媒層29の面積を増加させることができ、カーボンナノチューブ25aの密度を一層向上させることができる。
次に、第1の実施の形態に係る半導体装置の製造方法について説明する。
図5(A)〜(C)は、第1の実施の形態に係る半導体装置の製造工程図である。最初に、図5(A)の工程では、スパッタ法、CVD法、電気めっき法、無電解めっき法等により、上述したCu、Ti、W等の導電材料よりなるベタ膜の第1配線層21を形成する。次いで、図示を省略するが、第1配線層21をエッチングにより配線パターンを形成する。なお、ダマシン法により第1配線層を形成する場合は、第1配線層の下地となる絶縁膜に配線溝を形成し、スパッタ法によりメタルシード層(例えばTi膜/TiN膜の積層体)を形成し、次いで電気めっき法等によりCuを用いて配線溝を埋め込み、Cu膜の表面をCMP法により平坦化する。
図5(A)の工程ではさらに、スパッタ法、CVD法等により上述した材料を用いて、第1配線層21を覆う、例えば厚さ300nmの層間絶縁膜22を形成する。層間絶縁膜22は、上述した材料、例えばシリコン酸化膜からなる。
図5(A)の工程ではさらに、層間絶縁膜22を覆うレジスト膜38を形成し、ビアのパターンを露光・現像してレジスト膜38に開口部38−1を形成する。
図5(A)の工程ではさらに、レジスト膜38−1をマスクとしてRIE法により、例えば層間絶縁膜22がシリコン酸化膜の場合はCF4とH2の混合ガスを用いて、第1配線層21の表面を露出するビアホール24を形成する。
図5(A)の工程ではさらに、レジスト膜38をマスクとして例えばArイオンを用いたイオンミリングや、RIE法により第1配線層21をエッチングし、凹部28を形成する。エッチングは、凹部28の形状に合わせて異方性エッチングと等方性エッチングとの程度をエッチングガス種やその混合比により制御して行うことが好ましい。なお、第1配線層21がCuからなる場合は、例えば塩化第二鉄水溶液を用いたウェットエッチングにより凹部28を形成する。凹部28の大きさは、エッチング時間により制御する。
次いで図5(B)の工程では、レジスト膜38をマスクとして、スパッタ法、CVD法等により凹部28の表面に、例えば厚さ5nmの上述した材料のバリア層31aと、厚さ1nmのTi膜を形成し、さらに例えば厚さ5nmの上述した材料の触媒層29を形成する。
次いで図5(C)の工程では、図5(B)の構造体のレジスト膜38を除去し、次いで、CVD法やSiC昇華法を用いて触媒層29の表面にカーボンナノチューブ25aを形成する。具体的には、熱CVD装置を用いて、容器内にアセチレンガス(流量20sccm)、およびアルゴンガス(流量180sccm)を供給し、圧力を1kPaに設定し、構造体に対向するホットフィラメントに電流(約10A)を流し、構造体を400℃〜600℃に加熱して、処理時間1分〜15分に設定してカーボンナノチューブ束25を形成する。カーボンナノチューブ束25は、凹部28の側面の触媒層29から横方向に成長したカーボンナノチューブ25aが、底面の触媒層29から成長したカーボンナノチューブ25aと共に上方に伸び、ビアホール24から突出する程度まで成長させる。
次いで図5(C)の後の工程では、層間絶縁膜22とカーボンナノチューブ束25を覆う第2配線層23を上述した第1配線層21と同様にして形成し、図3(A)に示す半導体装置20が形成される。
本実施の形態によれば、半導体装置20は、第1配線層21と第2配線層23とが従来よりも高密度のカーボンナノチューブ束25により接続されているので、ビア26を流通可能な最大電流量を増加することができ、ビア26の断面寸法の縮小化も可能となる。また、本実施の形態によれば、ビア26の電気抵抗率も低減でき、CR遅延を抑制できるので、伝送特性の高速化が可能である。さらに、ビア26の断面寸法の縮小化に合わせて半導体装置20の微細化および素子の高集積化が可能となるので、伝送特性の一層の高速化が可能となる。
また、第1配線層21に凹部28を設けることでカーボンナノチューブ25aが第1配線層21と接触する面積が増加するので、第1配線層21と第2配線層23との間を流通可能な最大電流量を増加することができる。
なお、ここではビア26を例として説明したが、第1配線層21のかわりにシリコン基板やゲート電極に形成されたシリサイド膜の場合、すなわちコンタクトにも同様に適用できる。
図6は第1の実施の形態の変形例に係る半導体装置の要部断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図6を参照するに、半導体装置40は、シリコン基板41と、シリコン基板41に、素子分離領域42により画成された素子領域43に形成されたゲート酸化膜44a、ゲート電極44b、および側壁絶縁膜44cからなるゲート積層体44と、シリコン基板41の表面およびゲート積層体44を覆うシリコン窒化膜45aおよび層間絶縁膜45bと、層間絶縁膜45bおよびシリコン窒化膜45aを貫通し、ソース・ドレイン領域46に形成されたシリサイド膜48に接触すると共に配線49に電気的に接続されたコンタクト50と、ゲート電極44cのシリサイド膜52に接触すると共に配線49に電気的に接続されたコンタクト53等から構成される。
本実施の形態の半導体装置40は、ソース・ドレイン領域46やゲート電極44cに電気的に接続するコンタクト50、53の構造に主な特徴があり、ゲート積層体44、および層間絶縁膜45bは公知の材料から構成され、その説明を省略する。
コンタクト50、53は、カーボンナノチューブ束54から構成され、シリサイド膜48、52に凹部55、56が設けられ、凹部55、56の表面をTi膜31bを介して覆う触媒層29から成長したカーボンナノチューブ54aから構成される。コンタクト50、53は上述した図3(A)および図4(A)〜(C)に示すビアと同様の構成とすることができる。また、Ti膜31bは設けてもよく、設けなくてもよい。
なお、シリサイド膜48、52のエッチングには、例えば、ウェットエッチングを用いてもよく、プラズマエッチングやRIE法を用いることができる。凹部55、56の深さは接触抵抗の増大を抑制する点で、シリサイド膜48、52の厚さよりも小さい方が好ましい。なお、図示を省略するが、シリコン基板41に凹部を形成した後、凹部の表面をシリサイド化してもよく、凹部の表面にシリサイド膜をスパッタ法等により形成してもよい。
本変形例によれば、上述した実施の形態のビアと同様に、高密度のカーボンナノチューブ束54により充填されたコンタクト50、53によりソース・ドレイン領域46と配線49とが接続されているので、半導体装置40のドレイン電流を増加することができ、コンタクトの断面寸法の縮小化も可能となる。また、本実施の形態によれば、コンタクトの電気抵抗率も低減でき、CR遅延を抑制できるので伝送特性の高速化が可能となり、さらに、半導体装置の微細化および素子の高集積化が可能となるので、伝送特性の一層の高速化が可能となる。
なお、シリコン基板41にカーボンナノチューブ54aを形成する場合は、凹部55を結晶学的な面異方性エッチングを用いて形成してもよい。エッチング液には、例えばKOH、N24、NH2(CH22NH2、NH4OH等のアルカリ性水溶液を用いる。また、シリコン基板を貫通し、基板の表裏の配線等を接続する貫通電極としても用いることができる。
[実施例]
シリコン基板に下部電極となるCu膜を形成した後、Cu膜を覆うシリコン酸化膜を形成し、シリコン酸化膜に直径2μmの開口部を形成し、その開口部に連通する直径2μm、深さ350nmの凹部をCu膜に形成し、凹部表面に沿ってTa膜(厚さ5nm)、Ti膜(厚さ1nm)、Coからなる触媒層(厚さ2.5nm)をスパッタ法により形成した。次いで、熱CVD装置を用いて、アセチレンガス(流量20sccm)、およびアルゴンガス(流量180sccm)を供給し、圧力を1kPaに設定し、触媒層から長さ約2000nmのカーボンナノチューブ束を成長させた。次いで、スパッタ法によりカーボンナノチューブ束の先端にCu膜を形成して上部電極とし、二端子法により下部電極と上部電極との間のカーボンナノチューブ束の電気抵抗を測定した。
[比較例]
比較のため、Cu膜に凹部を形成せずにCu膜の表面に直径2μmのTa膜(厚さ5nm)、Ti膜(厚さ1nm)、Coからなる触媒層(厚さ2.5nm)をこの順に積層した以外は実施例と同様にしてカーボンナノチューブ束を形成し、カーボンナノチューブ束の電気抵抗を測定した。
実施例と比較例とを比較すると、比較例の電気抵抗は42Ωであるのに対し、実施例のカーボンナノチューブ構造体の電気抵抗は7Ωであり、電気抵抗値が1/6に低減することを確認した。以上により、Cu膜に凹部を形成することで、カーボンナノチューブ束の密度が増加し、電気抵抗値を低減できることが分かる。
(第2の実施の形態)
図7(A)は、本発明の第2の実施の形態に係る半導体パッケージの要部断面図、図7(B)は(A)の拡大図である。
図7(A)および(B)を参照するに、本実施の形態の半導体装置パッケージ60は、支持基板61と、支持基板61に設けられた多層配線層62と、支持基板61に設けられた開口部61aに配置され、バンプ65を介して多層配線層62に電気的に接続された半導体チップ64と、半導体チップの表面に配置されたヒートシンク66等から構成される。
支持基板61および多層配線層62は、特に制限はなく公知の材料をもちいることができる。支持基板61は、例えばCu、コバール(Ni29%−Co17%−Fe残余)等のCu合金、Fe、Ni、62アロイ(Ni42%−Fe残余)等のFeNi合金、Mo、またはWからなる板材やCu/インバー/Cu等のクラッドメタルが挙げられる。また、多層配線層62は、例えばエポキシ樹脂や、低誘電率材料のポリイミド樹脂、ビスマレイミド−トリアジン樹脂の絶縁層62bと、Cu、Cu合金、Al等の導電材料からなる配線層62aからなる。
ヒートシンク66の基体66aは、板状あるいはフィン状の、例えばAl、Al合金、Cu、Cu合金等の熱伝導性の良好な材料からなり、半導体チップ64側の表面には、多数の凹部67が設けられ、凹部67の表面には触媒層29が形成されている。触媒層29には多数のカーボンナノチューブ68aからなるカーボンナノチューブ束68が固着され、カーボンナノチューブ束68の先端部に接着層69が設けられている。
触媒層29は、第1の実施の形態と同様の材料から構成される。触媒層29は凹部67の表面に沿って、凹部67を覆うように形成されているので、カーボンナノチューブ68aは、凹部67の側面および底面から成長している。したがって、カーボンナノチューブ束68の数密度が、単なる平面に触媒層が形成されている場合よりも向上する。なお、カーボンナノチューブ68aは、第1の実施の形態と同様の方法で形成される。
凹部67の形状は、図7(B)に示すように斜面および底面からなり、紙面に対して垂直方向に溝状に形成されていてもよく、格子状に凹部が配置されていてもよい。また、凹部67の形状は、第1の実施の形態で説明した凹部の形状と同様でもよく、例えば図3(A)および図4(A)〜(D)に示す凹部の形状と同様でもよい。凹部67の形成方法は、特に制限はなく、機械的研削加工や、ウエットおよびドライエッチングによる表面加工、鋳型成型等のいずれでもよい。
接着層69は熱導電性材料からなり、特に制限はないが、Auや、Sn、これらの合金等の低融点金属であることが好ましい。接着層69は、カーボンナノチューブ束68の先端部および半導体チップ64の表面に例えば蒸着法により厚さ500nmに形成し、互いに接触させながら加熱して固定する。
本実施の形態によれば、半導体パッケージ60は、半導体チップ64に熱的に接続されたヒートシンク66が、半導体チップ64と接する側に高密度のカーボンナノチューブ束68を備えているので、熱抵抗が低減され、熱伝導性が向上している。その結果、半導体チップ64の放熱が効率的に行われるので、過熱による誤動作、低寿命化を抑制し、信頼性が向上する。
なお、半導体パッケージ60はヒートシンク66の構造に主な特徴があり、半導体パッケージ60の構成は上記実施の形態に限定されない。
以上、本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。
なお、以上の説明に関して更に以下の付記を開示する。
(付記1) 第1の導電体と、
前記第1の導電体を覆う絶縁膜と、
前記絶縁膜上に配設された第2の導電体と、
前記絶縁膜を貫通し第1の導電体の表面を露出する開口部に充填され、第1の導電体と第2の導電体とを電気的に接続するカーボンナノチューブとを備え、
前記カーボンナノチューブの一端は、前記第1の導電体の表面に設けられた凹部に固着されてなる半導体装置。
(付記2) 前記カーボンナノチューブは、前記凹部に沿って覆う触媒層から成長してなることを特徴とする付記1記載の半導体装置。
(付記3) 前記凹部は、第1の導電体の表面に直交する断面が、矩形、V字型、楕円形、台形、および逆台形からなる群のうちいずれか一つの形状からなることを特徴とする付記1または2記載の半導体装置。
(付記4) 前記凹部は、第1の導電体の表面に略直交する側面を有することを特徴とする付記1〜3のうち、いずれか一項記載の半導体装置。
(付記5) 前記凹部と触媒層との間に、該凹部の表面を覆うようにバリア膜およびTi膜をこの順に設けてなることを特徴とする付記2〜4のうち、いずれか一項記載の半導体装置。
(付記6) 前記触媒層は、連続膜および/または粒子状堆積物からなることを特徴とする付記2〜5のうち、いずれか一項記載の半導体装置。
(付記7) 前記触媒層は、Fe、Ni、Co、Mo、Pdおよびこれらの金属を含む合金から選択される金属材料、あるいはこの金属材料とPあるいはNを含む金属間化合物から選択されることを特徴とする付記2〜6のうち、いずれか一項記載の半導体装置。
(付記8) 前記凹部の開口部の一辺の長さと凹部の深さとのアスペクト比(一辺の長さ/深さ)が0.025〜10の範囲に設定されることを特徴とする付記1〜7のうち、いずれか一項記載の半導体装置。
(付記9) 前記触媒層の表面積Scatと前記開口部の第1の導電体の表面に平行な断面の面積Sviaとの比Scat/Sviaが0.05〜10の範囲に設定してなることをを特徴とする付記2〜8のうち、いずれか一項記載の半導体装置。
(付記10) 前記第1の導電体および第2の導電体は、Cu、Ti、W、Al、TiN、およびこれらを含む合金から選択される導電材料、あるいは、これらの導電材料の積層膜からなることを特徴とする付記1〜9のうち、いずれか一項記載の半導体装置。
(付記11) 前記第1の導電体は、半導体基板あるいはゲート電極の表面に形成されたシリサイド膜であることを特徴とする付記1〜9のうち、いずれか一項記載の半導体装置。
(付記12) 半導体装置と、
前記半導体装置に接続される回路基板と、
前記半導体装置の表面に配設された放熱部とを備える半導体パッケージであって、
前記放熱部は、熱伝導性基体と、該熱伝導性基体の表面に配設されたカーボンナノチューブと、該カーボンナノチューブの先端部を半導体装置に固着する接着層を有し、
前記カーボンナノチューブは、前記熱導電性基体の表面に設けられた凹部に沿って覆う触媒層に固着されてなる半導体パッケージ。
(付記13) 前記カーボンナノチューブは、前記触媒層から成長してなることを特徴とする付記12記載の半導体パッケージ。
(付記14) 前記接着層は、Au、Sn、およびこれらの合金からなる群のうちいずれか一種からなることを特徴とする付記12または13記載の半導体パッケージ。
(付記15) 基体と、
前記基体の表面の凹部に沿って覆う触媒層と、
前記触媒層の表面から成長したカーボンナノチューブとを備えるカーボンナノチューブ構造体。
(付記16) 前記カーボンナノチューブは、その先端部が互いに密接したカーボンナノチューブ束を形成してなることを特徴とする付記15記載のカーボンナノチューブ構造体。
(付記17) 第1の導電体と、
前記第1の導電体を覆う絶縁膜と、
前記絶縁膜上に配設された第2の導電体と、
前記絶縁膜を貫通し第1の導電体の表面を露出する開口部に充填され、第1の導電体と第2の導電体とを電気的に接続するカーボンナノチューブとを備える半導体装置の製造方法であって、
前記絶縁膜を貫通し、第1の導電体を露出する開口部を形成する工程と、
前記第1の導電体の表面に開口部に連通する凹部を形成する工程と、
前記凹部に沿って覆う触媒層を形成する工程と、
前記触媒層から開口部を充填するカーボンナノチューブを成長させる工程と、
前記絶縁膜の表面にカーボンナノチューブの先端部を覆うように第2の導電体を形成する工程とを含むことを特徴とする半導体装置の製造方法。
(付記18) 凹部を形成する工程は、イオンミリング法、RIE法、またはウェットエッチング法を用いることを特徴とする付記17記載の半導体装置の製造方法。
従来のコンタクトの断面図である。 (A)は本発明の原理を説明するための図、(B)は本発明のカーボンナノチューブ構造体のSEM写真の模式図である。 (A)は本発明の第1の実施の形態に係る半導体装置の要部断面図、(B)は(A)に示すA−A断面図である。 (A)〜(D)は第1の実施の形態の変形例に係る半導体装置の要部断面図である。 (A)〜(C)は第1の実施の形態に係る半導体装置の製造工程図である。 第1の実施の形態の変形例に係る半導体装置の要部断面図である。 (A)は本発明の第2の実施の形態に係る半導体パッケージの要部断面図、(B)は(A)の拡大図である。
符号の説明
10 カーボンナノチューブ構造体
11 基板
12、28、30、32、34、36、55、56 凹部
13、29、50 触媒層
14、25、48、54 カーボンナノチューブ束
14a、14b、25a、54a カーボンナノチューブ
20、40 半導体装置
21 第1配線層
22 間絶縁膜
23 第2配線層
24 ビアホール
26 ビア
31a バリア層
31b Ti膜
38 レジスト膜
41 シリコン基板
42 素子分離領域
43 素子領域
44 ゲート積層体
44a ゲート酸化膜
44b ゲート電極
44c ゲート電極
45a シリコン窒化膜
45b 層間絶縁膜
46 ソース・ドレイン領域
48、52 シリサイド膜
49 配線
50、53 コンタクト
60 半導体パッケージ
61 支持基板
62 多層配線層
63、65 バンプ
64 半導体チップ
66 ヒートシンク
69 接着層

Claims (8)

  1. 第1の導電体と、
    前記第1の導電体を覆う絶縁膜と、
    前記絶縁膜上に配設された第2の導電体と、
    前記絶縁膜を貫通し第1の導電体の表面を露出する開口部に充填され、第1の導電体と第2の導電体とを電気的に接続するカーボンナノチューブとを備え、
    前記カーボンナノチューブの一端は、前記第1の導電体の表面に設けられた凹部に固着されてなる半導体装置。
  2. 前記凹部に沿って覆う触媒層をさらに備え、
    前記カーボンナノチューブは、触媒層に固着してなることを特徴とする請求項1記載の半導体装置。
  3. 前記凹部は、第1の導電体の表面に直交する断面が、矩形、V字型、楕円形、台形、および逆台形からなる群のうちいずれか一つの形状からなることを特徴とする請求項1または2記載の半導体装置。
  4. 前記凹部は、第1の導電体の表面に略直交する側面を有することを特徴とする請求項1〜3のうち、いずれか一項記載の半導体装置。
  5. 前記第1の導電体および第2の導電体は、Cu、Ti、W、Al、TiN、およびこれらを含む合金から選択される導電材料、あるいは、これらの導電材料の積層膜からなることを特徴とする請求項1〜4のうち、いずれか一項記載の半導体装置。
  6. 前記第1の導電体は、半導体基板あるいはゲート電極の表面に形成されたシリサイド膜であることを特徴とする請求項1〜4のうち、いずれか一項記載の半導体装置。
  7. 半導体装置と、
    前記半導体装置に接続される回路基板と、
    前記半導体装置の表面に配設された放熱部とを備える半導体パッケージであって、
    前記放熱部は、熱伝導性基体と、該熱伝導性基体の表面に配設されたカーボンナノチューブと、該カーボンナノチューブの先端部を半導体装置に固着する接着層を有し、
    前記カーボンナノチューブは、前記熱導電性基体の表面に設けられた凹部に沿って覆う触媒層に固着されてなる半導体パッケージ。
  8. 基体と、
    前記基体の表面の凹部に沿って覆う触媒層と、
    前記触媒層の表面から成長したカーボンナノチューブとを備えるカーボンナノチューブ構造体。
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008205273A (ja) * 2007-02-21 2008-09-04 Fujitsu Ltd 電子回路装置及び電子回路装置モジュール
JP2008210954A (ja) * 2007-02-26 2008-09-11 Fujitsu Ltd カーボンナノチューブバンプ構造体とその製造方法、およびこれを用いた半導体装置
JP2009508325A (ja) * 2005-08-26 2009-02-26 スモルテック エービー ナノ構造体に基づく相互接続および熱の散逸体
JP2009065010A (ja) * 2007-09-07 2009-03-26 Toyota Central R&D Labs Inc 半導体装置
JP2009130113A (ja) * 2007-11-22 2009-06-11 Fujitsu Ltd カーボンナノチューブを用いたパッケージ及び電子デバイス
JP2009170828A (ja) * 2008-01-21 2009-07-30 Fujitsu Ltd カーボンナノチューブシート、その製造方法、及び、電子装置
JP2010517267A (ja) * 2007-01-17 2010-05-20 ヒューレット−パッカード デベロップメント カンパニー エル.ピー. 基板貫通相互接続を形成する方法
JP2011051813A (ja) * 2009-08-31 2011-03-17 Kanagawa Univ カーボンナノチューブ製造用基材の製造方法、カーボンナノチューブの製造方法、半導体装置、及び半導体装置の製造方法
JP2011122843A (ja) * 2009-12-08 2011-06-23 Japan Electronic Materials Corp プローブ及びプローブカード
WO2011111112A1 (ja) 2010-03-12 2011-09-15 富士通株式会社 放熱構造体およびその製造方法
JP2012142442A (ja) * 2010-12-28 2012-07-26 Fujitsu Semiconductor Ltd 半導体構造およびその製造方法
JP2012188645A (ja) * 2011-03-09 2012-10-04 Ind Technol Res Inst 電気絶縁性熱伝導性組成物及び電子装置
JP2013168543A (ja) * 2012-02-16 2013-08-29 Fujitsu Ltd 冷却装置及びその製造方法
JP2015050209A (ja) * 2013-08-29 2015-03-16 株式会社東芝 半導体装置及びその製造方法
KR101518380B1 (ko) * 2008-12-26 2015-05-11 삼성전자주식회사 전계방출소자 및 그 제조방법
KR101804837B1 (ko) 2010-10-06 2017-12-06 한국전자통신연구원 비어 전극의 제조방법

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI309877B (en) * 2004-08-13 2009-05-11 Hon Hai Prec Ind Co Ltd Integrated circuit package
WO2007002297A2 (en) 2005-06-24 2007-01-04 Crafts Douglas E Temporary planar electrical contact device and method using vertically-compressible nanotube contact structures
US20070235847A1 (en) * 2005-09-19 2007-10-11 Shriram Ramanathan Method of making a substrate having thermally conductive structures and resulting devices
KR100657973B1 (ko) * 2005-12-02 2006-12-14 삼성에스디아이 주식회사 기계적 메모리 소자 및 그 제조방법
US8138075B1 (en) 2006-02-06 2012-03-20 Eberlein Dietmar C Systems and methods for the manufacture of flat panel devices
JP4744360B2 (ja) * 2006-05-22 2011-08-10 富士通株式会社 半導体装置
KR100813243B1 (ko) * 2006-07-04 2008-03-13 삼성에스디아이 주식회사 탄소나노튜브를 이용한 반도체 소자의 층간 배선 및 그제조 방법
US7731503B2 (en) * 2006-08-21 2010-06-08 Formfactor, Inc. Carbon nanotube contact structures
US8174084B2 (en) * 2006-09-19 2012-05-08 Intel Corporation Stress sensor for in-situ measurement of package-induced stress in semiconductor devices
US8130007B2 (en) * 2006-10-16 2012-03-06 Formfactor, Inc. Probe card assembly with carbon nanotube probes having a spring mechanism therein
US8354855B2 (en) * 2006-10-16 2013-01-15 Formfactor, Inc. Carbon nanotube columns and methods of making and using carbon nanotube columns as probes
DE102008004183A1 (de) 2007-01-12 2008-07-31 Samsung Electronics Co., Ltd., Suwon Integriertes Schaltkreisbauelement mit Kohlenstoffnanoröhren darin und Verfahren zur Herstellung desselben
KR100881621B1 (ko) * 2007-01-12 2009-02-04 삼성전자주식회사 반도체 장치 및 그 형성방법
US8138028B2 (en) * 2007-02-12 2012-03-20 Macronix International Co., Ltd Method for manufacturing a phase change memory device with pillar bottom electrode
US8149007B2 (en) * 2007-10-13 2012-04-03 Formfactor, Inc. Carbon nanotube spring contact structures with mechanical and electrical components
US8299605B2 (en) * 2007-11-14 2012-10-30 International Business Machines Corporation Carbon nanotube structures for enhancement of thermal dissipation from semiconductor modules
CN101626674B (zh) * 2008-07-11 2015-07-01 清华大学 散热结构及其制备方法
JP5582727B2 (ja) * 2009-01-19 2014-09-03 株式会社東芝 半導体装置の製造方法及び半導体装置
FR2940799A1 (fr) * 2009-01-20 2010-07-09 Commissariat Energie Atomique Architecture favorisant la formation de faisceaux denses de nanotubes ou de nanofils.
FR2940798A1 (fr) * 2009-01-20 2010-07-09 Commissariat Energie Atomique Via a forte densite de nanotubes ou nanofils et leur procede de fabrication.
CN101826467B (zh) * 2009-03-02 2012-01-25 清华大学 热界面材料的制备方法
US8272124B2 (en) * 2009-04-03 2012-09-25 Formfactor, Inc. Anchoring carbon nanotube columns
US20100252317A1 (en) * 2009-04-03 2010-10-07 Formfactor, Inc. Carbon nanotube contact structures for use with semiconductor dies and other electronic devices
CN102412128B (zh) * 2010-09-17 2013-07-31 中芯国际集成电路制造(上海)有限公司 倒梯形替代栅极及倒梯形金属栅电极的制作方法
US8872176B2 (en) 2010-10-06 2014-10-28 Formfactor, Inc. Elastic encapsulated carbon nanotube based electrical contacts
CN102502587B (zh) * 2011-11-08 2013-06-05 北京富纳特创新科技有限公司 碳纳米管膜及其制备方法
US8803328B1 (en) * 2013-01-22 2014-08-12 International Business Machines Corporation Random coded integrated circuit structures and methods of making random coded integrated circuit structures
US9391023B2 (en) * 2014-02-14 2016-07-12 Taiwan Semiconductor Manufacturing Company Limited Method for producing salicide and a carbon nanotube metal contact
FR3018631B1 (fr) 2014-03-11 2016-04-29 St Microelectronics Sa Caloduc et son procede de fabrication
US9318439B2 (en) * 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method thereof
US20160106004A1 (en) * 2014-10-13 2016-04-14 Ntherma Corporation Carbon nanotubes disposed on metal substrates with one or more cavities
CN106611782B (zh) * 2016-12-27 2020-10-02 上海集成电路研发中心有限公司 一种降低FinFET寄生电阻的方法
KR102584991B1 (ko) * 2019-06-14 2023-10-05 삼성전기주식회사 반도체 패키지

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818700A (en) * 1996-09-24 1998-10-06 Texas Instruments Incorporated Microelectronic assemblies including Z-axis conductive films
US6297063B1 (en) * 1999-10-25 2001-10-02 Agere Systems Guardian Corp. In-situ nano-interconnected circuit devices and method for making the same
US6333598B1 (en) * 2000-01-07 2001-12-25 The United States Of America As Represented By The Secretary Of The Navy Low gate current field emitter cell and array with vertical thin-film-edge emitter
DE10006964C2 (de) 2000-02-16 2002-01-31 Infineon Technologies Ag Elektronisches Bauelement mit einer leitenden Verbindung zwischen zwei leitenden Schichten und Verfahren zum Herstellen eines elektronischen Bauelements
US6891724B2 (en) * 2002-06-12 2005-05-10 Intel Corporation Increasing thermal conductivity of thermal interface using carbon nanotubes and CVD
US6856016B2 (en) * 2002-07-02 2005-02-15 Intel Corp Method and apparatus using nanotubes for cooling and grounding die
JP3948377B2 (ja) * 2002-09-12 2007-07-25 株式会社豊田中央研究所 圧接型半導体装置
US20040152240A1 (en) * 2003-01-24 2004-08-05 Carlos Dangelo Method and apparatus for the use of self-assembled nanowires for the removal of heat from integrated circuits
US7135773B2 (en) * 2004-02-26 2006-11-14 International Business Machines Corporation Integrated circuit chip utilizing carbon nanotube composite interconnection vias
US7300860B2 (en) * 2004-03-30 2007-11-27 Intel Corporation Integrated circuit with metal layer having carbon nanotubes and methods of making same
US20050285116A1 (en) * 2004-06-29 2005-12-29 Yongqian Wang Electronic assembly with carbon nanotube contact formations or interconnections

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009508325A (ja) * 2005-08-26 2009-02-26 スモルテック エービー ナノ構造体に基づく相互接続および熱の散逸体
JP2010517267A (ja) * 2007-01-17 2010-05-20 ヒューレット−パッカード デベロップメント カンパニー エル.ピー. 基板貫通相互接続を形成する方法
JP2008205273A (ja) * 2007-02-21 2008-09-04 Fujitsu Ltd 電子回路装置及び電子回路装置モジュール
JP2008210954A (ja) * 2007-02-26 2008-09-11 Fujitsu Ltd カーボンナノチューブバンプ構造体とその製造方法、およびこれを用いた半導体装置
JP2009065010A (ja) * 2007-09-07 2009-03-26 Toyota Central R&D Labs Inc 半導体装置
JP2009130113A (ja) * 2007-11-22 2009-06-11 Fujitsu Ltd カーボンナノチューブを用いたパッケージ及び電子デバイス
JP2009170828A (ja) * 2008-01-21 2009-07-30 Fujitsu Ltd カーボンナノチューブシート、その製造方法、及び、電子装置
KR101518380B1 (ko) * 2008-12-26 2015-05-11 삼성전자주식회사 전계방출소자 및 그 제조방법
JP2011051813A (ja) * 2009-08-31 2011-03-17 Kanagawa Univ カーボンナノチューブ製造用基材の製造方法、カーボンナノチューブの製造方法、半導体装置、及び半導体装置の製造方法
JP2011122843A (ja) * 2009-12-08 2011-06-23 Japan Electronic Materials Corp プローブ及びプローブカード
WO2011111112A1 (ja) 2010-03-12 2011-09-15 富士通株式会社 放熱構造体およびその製造方法
KR101804837B1 (ko) 2010-10-06 2017-12-06 한국전자통신연구원 비어 전극의 제조방법
JP2012142442A (ja) * 2010-12-28 2012-07-26 Fujitsu Semiconductor Ltd 半導体構造およびその製造方法
JP2012188645A (ja) * 2011-03-09 2012-10-04 Ind Technol Res Inst 電気絶縁性熱伝導性組成物及び電子装置
US8530566B2 (en) 2011-03-09 2013-09-10 Industrial Technology Research Institute Electrically insulating and thermally conductive composition and electronic device
JP2013168543A (ja) * 2012-02-16 2013-08-29 Fujitsu Ltd 冷却装置及びその製造方法
JP2015050209A (ja) * 2013-08-29 2015-03-16 株式会社東芝 半導体装置及びその製造方法

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