JP2006108234A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 Ｃｕ電極層と有機樹脂膜との密着性寿命を、従来よりも向上させることができる半導体装置およびその製造方法を提供する。
【解決手段】 パワーデバイスと、パワーデバイス上の厚いＣｕ電極層２と、Ｃｕ電極層２を覆う有機樹脂膜３とを備える半導体装置において、Ｃｕ電極層２の表面（上面２ａと側面２ｂ）の全領域を覆うように、Ｃｕ窒化膜８を配置する。ここで、Ｃｕ電極層２と有機樹脂膜３との密着性を低下させる主原因は、有機樹脂膜３を通過した酸素がＣｕ電極層２と反応して、Ｃｕ電極層２の表面に酸化膜が生成することである。そこで、Ｃｕ電極層２と有機樹脂膜３との間の領域に、酸素の透過を抑制することができるＣｕ窒化膜８を配置することで、Ｃｕ電極層と有機樹脂膜との密着性寿命を、従来よりも向上させることができる。
【選択図】 図２

Description

本発明は、半導体装置およびその製造方法に関するものであって、特に、デバイス上に形成された厚いＣｕ電極を備える半導体装置およびその製造方法に関するものである。
従来、リレー等の大きな駆動電流（例えば１０アンペア以上）が要求される半導体デバイスや、ＬＤＭＯＳ等のパワーデバイスと、これらのデバイス上に形成された厚いＣｕ電極とを備える半導体装置（ＩＣチップ）がある。
この装置は、例えば、ＬＤＭＯＳ等を構成する素子（半導体基板内の不純物領域等）と、半導体基板の表面上に形成され、その素子と電気的に接続された配線層と、半導体基板の最上部に形成され、その配線層と電気的に接続された厚いＣｕ電極層と、Ｃｕ電極層を覆う有機樹脂膜と、Ｃｕ電極層と外部端子とを接続するボンディングワイヤと、これらを封止するモールド樹脂とを備えている。
ここで、Ｃｕ電極層は、実装に絡む（ワイヤーボンディング、半田接続等が施される）金属電極層であって、Ｃｕにより構成されている金属電極層のことである。Ｃｕは、その比抵抗が１．５〜２．０μｍΩｃｍと低いことから、電極の低ｏｎ抵抗化のために、その電極材料等としてＣｕが使われる。
このＣｕ電極層の厚さ（高さ）は、通常、１μｍ以下であるが、従来では、よりｏｎ抵抗を低下させるために、このＣｕ電極層の厚さを、例えば、３ｕｍ以上と厚くしているものもある。
次に、この半導体装置の製造方法（主に、厚さが３μｍ以上の厚いＣｕ電極層の形成方法）について説明する。図８、９にＣｕ電極層の形成工程を示す。
〔図８（ａ）に示す工程〕
まず、上記した素子および上記した配線層が形成された半導体基板を用意する。この半導体基板の最上部には、例えば、図に示すように、層間絶縁膜としてのＴＥＯＳ（Tetra Ethyl OrthoSilicate）膜５３、配線層としてのＡｌ配線５４と、デバイス用保護膜としてのＰ−ＳｉＮ膜（プラズマ窒化膜）５５とが順に成膜されている。そして、Ｐ−ＳｉＮ膜５５は、Ａｌ配線５４の上方に位置する部分に開口部５５ａが形成されている。
〔図８（ｂ）に示す工程〕
続いて、Ｐ−ＳｉＮ膜５５上および開口部５５ａ内に至って、バリア・シード層（Ｔｉなどのバリアメタル層およびＣｕシード層）６１を順に成膜する。このシード層は、後に、めっき法によりＣｕ電極層を形成するためのものである。
〔図８（ｃ）に示す工程〕
続いて、バリア・シード層６１上に、厚いポジホトレジスト７１を成膜する。このホトレジスト７１の膜厚は、例えば１０μｍである。そして、ホトリソグラフィにより、ホトレジスト７１のうち、Ａｌ配線５４の上方部分に、Ｃｕ電極層の型枠となる開口部７１ａを形成する。
〔図８（ｄ）に示す工程〕
続いて、電気めっき法により、ホトレジスト７１の開口部７１ａの内部に、Ｃｕを成膜する。このとき、成膜するＣｕの高さを、ホトレジスト７１の上面を超えない高さとする。これにより、例えば、３〜１０μｍの厚いＣｕ電極層２が形成される。
〔図８（ｅ）に示す工程〕
続いて、ホトレジスト７１を剥離液により除去する。その後、ウェットエッチングにより、Ｃｕ電極層２から露出しているバリア・シード層６１を除去する。これにより、Ｃｕ電極層２の下方にのみバリア・シード層６１を残す。
〔図９（ａ）に示す工程〕
続いて、Ｃｕ電極層２に対して、水素雰囲気での熱処理（以下では水素アニールと呼ぶ）を施す。これにより、製造工程中にＣｕ電極層２の表面に形成された酸化膜７３を、水素還元して除去する。
〔図９（ｂ）に示す工程〕
続いて、Ｃｕ電極層２の表面上およびＰ―ＳｉＮ膜５５上に、Ｃｕ電極層間の絶縁性を確保するため、ポリイミド等の有機樹脂材料を塗布する。これにより、Ｃｕ電極層２の表面およびＰ―ＳｉＮ膜５５の上面を有機樹脂膜８１で覆う。その後、このＣｕ電極層２に対して、外部端子とのワイヤーボンディングが施され、半導体基板全体がモールド樹脂により封止される。
このように、従来では、図９（ｂ）に示す工程で、Ｃｕ電極層２の表面を有機樹脂膜８１で覆う前に、図９（ａ）に示す工程で、Ｃｕ電極層２の表面の酸化膜７３を除去して、Ｃｕ電極層（純Ｃｕ）７２を露出させている。
これは、Ｃｕ電極層２の表面に酸化膜７３が形成されている状態で、Ｃｕ電極層２の表面を有機樹脂膜８１で覆うと、Ｃｕ電極層２と有機樹脂膜８１との密着性が低下してしまうので、これを抑制するためである。
しかし、図９（ａ）に示す工程で、水素アニールを施すことにより、半導体装置の製造直後におけるＣｕ電極層２と有機樹脂膜８１との密着性を向上させることはできるが、密着性寿命まで向上させることができないことがわかった。すなわち、従来の方法では、短期間における密着性を向上させることができるが、長期間における密着性までは向上させることができないことがわかった。
これは、有機樹脂材は、酸素を通過しやすい材料であるため、空気中の酸素が有機樹脂膜８１を通過することで、Ｃｕ電極層２の表面に酸化膜が生成してしまうからである。
また、この場合におけるＣｕ電極層２の表面での酸化速度は、環境温度が高い程、大きくなる。このため、特に、世間で一般的に広く使用されているパソコン等のＩＣチップの使用環境温度に比べ高い温度（１５０〜２００℃）で使用される車載用のＩＣチップ等の分野においては、上記した密着性寿命の向上が必要とされている。
本発明は、上記点に鑑み、Ｃｕ電極層と有機樹脂膜との密着性寿命を、従来よりも向上させることができる半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明では、Ｃｕ電極層（２）と有機樹脂膜（３）との間に配置されたＣｕ窒化膜（８）を有することを特徴としている。
このように、Ｃｕ電極層と有機樹脂膜との間にＣｕ窒化膜を配置することにより、Ｃｕ窒化膜が配置されていない場合と比較して、酸素が外部から有機樹脂膜を通過することで、Ｃｕ電極層の表面が酸化するのを抑制することができる。この結果、Ｃｕ電極層と有機樹脂膜との密着性寿命を、従来よりも向上させることができる。
なお、Ｃｕ窒化膜は、Ｃｕ電極層と有機樹脂膜との間で、Ｃｕ電極層の表面を部分的に覆うように配置されていても良い。ただし、有機樹脂膜を透過した酸素によるＣｕ電極層表面の酸化を抑制する効果は、Ｃｕ電極層表面へのＣｕ窒化膜の被覆量（範囲）に依存する。したがって、Ｃｕ電極層と有機樹脂膜との間で、Ｃｕ電極層の表面を完全に覆うようにＣｕ窒化膜が配置されていることが好ましく、また、Ｃｕ電極層表面の全域を覆うように、Ｃｕ窒化膜が配置されていることがより好ましい。
請求項２に記載の発明では、Ｃｕ電極層（２）の表面上に形成され、Ｃｕ電極層（２）と電気的に接続されたＡｌ系金属膜（６２）と、Ａｌ系金属膜（６２）と外部端子とを接続するボンディングワイヤー（４）とを備えており、Ｃｕ窒化膜（８）が、Ｃｕ電極層（２）とＡｌ系金属膜（６２）との間に配置されていることを特徴としている。
Ｃｕ電極層に、Ａｌ系金属膜を介して、例えばＡｕからなるボンディングワイヤを接続させる場合では、Ｃｕ電極層とＡｌ系金属膜との界面での金属間化合物の生成を抑制する必要がある。そこで、従来では、Ｃｕ電極層とＡｌ系金属膜との間にバリアメタルを配置していた。一方、Ｃｕ窒化膜は、Ｃｕ電極層とＡｌ系金属膜との界面における固相拡散防止機能を有している。
そこで、Ｃｕ窒化膜を、Ｃｕ電極層と有機樹脂膜との間だけでなく、Ｃｕ電極層とＡｌ系金属膜との間にも配置することで、バリアメタルを用いなくても、Ｃｕ電極層とＡｌ系金属膜との間での金属間化合物の生成を抑制することができる。
請求項３に記載の発明では、素子（６）および素子（６）と電気的に接続された配線層（５２、５４）が形成された半導体基板を用意する工程と、半導体基板上であって、配線層（５２、５４）よりも上側に、配線層（５２、５４）と電気的に接続された厚さが３μｍ以上のＣｕ電極層（２）を形成する工程と、Ｃｕ電極層（２）の表面上にＣｕ窒化膜（８）を形成する工程と、Ｃｕ窒化膜（８）を介して、Ｃｕ電極層（２）の表面を覆う有機樹脂膜（３、８１）を形成する工程とを有することを特徴としている。
本発明により、請求項１に記載の半導体装置を製造することができ、本発明によれば、請求項１に記載の発明と同様の効果を得ることができる。
請求項４に記載の発明では、Ｃｕ窒化膜（８）を形成する工程では、Ｃｕ電極層（２）の上面上に、Ｃｕ窒化膜（８）を形成する。Ｃｕ窒化膜（８）を形成する工程と、有機樹脂膜（３、８１）を形成する工程との間に、Ｃｕ電極層（２）の上面上に、Ｃｕ窒化膜（８）を介して、Ｃｕ電極層（２）と電気的に接続されるＡｌ系金属膜（６２）を形成する工程を有する。また、有機樹脂膜（３、８１）を形成する工程では、Ａｌ系金属膜（６２）の表面を覆って、有機樹脂膜（３、８１）を形成し、 有機樹脂膜（３、８１）を形成する工程の後に、Ａｌ系金属膜（６２）を有機樹脂膜（３、８１）から露出させる工程と、有機樹脂膜（３、８１）から露出したＡｌ系金属膜（６２）と外部端子とをワイヤーボンディングする工程とを有することを特徴としている。
本発明により、請求項２に記載の半導体装置を製造することができる。また、本発明により、請求項２に記載の発明と同様の効果を得ることができる。
Ｃｕ窒化膜（８）を形成する工程では、例えば、請求項５に示すように、Ｃｕ電極層（）の表面に対して、Ｎ２ガスによるプラズマ処理を施すことにより、Ｃｕ電極層（）の表面にＣｕ窒化膜（８）を形成することができる。
また、請求項５の他に、例えば、請求項６に示すように、Ｃｕ電極層（）の表面に対して、Ｎ２ガスとＣｕターゲットとを用いた反応性スパッタリングを施すことにより、Ｃｕ電極層（２）の表面にＣｕ窒化膜（８）を形成することもできる。
また、請求項６に記載の発明のように、反応性スパッタリングでＣｕ窒化膜を形成する場合、形成されたＣｕ窒化膜に未反応Ｃｕが含まれる場合がある。そこで、例えば、請求項７に示すように、ターゲットパワーを７Ｗ／ｃｍ２以上として反応性スパッタリングを行うことが好ましい。これにより、Ｃｕ窒化膜に含まれる未反応Ｃｕの量を少なくすることができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
（第１実施形態）
図１に、本発明の第１実施形態における半導体装置の断面図を示す。本実施形態では、素子としてのＬＤＭＯＳ、ＣＭＯＳ、バイポーラトランジスタを有する半導体装置を例として説明する。
図１に示す半導体装置（ＩＣチップ）は、パワーデバイス１と、パワーデバイス１上の厚いＣｕ電極層２と、Ｃｕ電極層２を覆う有機樹脂膜３と、ボンディング用ワイヤ４と、これらを封止するモールド樹脂５とを備えている。なお、図１では、Ｃｕ窒化膜８を省略している。
ここで、パワーデバイス１とは、本明細書では、半導体基板に形成されている素子構造部６と、半導体基板上に形成された配線構造部７の両方を含む構造部を意味する。この素子構造部６が本発明の素子に相当する。
まず、素子構造部６について説明する。素子構造部６が形成されている半導体基板としては、ＳＯＩ基板が用いられており、Ｓｉ基板１１と、埋め込み酸化膜１２と、半導体層１３とから構成されている。半導体層１３はＮ＋型層１４、Ｎ−型層１５を有している。半導体層１３には、トレンチ酸化膜１６が形成されている。埋め込み酸化膜１２とトレンチ酸化膜１６とにより、ＬＤＭＯＳ、ＣＭＯＳ、バイポーラトランジスタという素子が分離されている。
ＬＤＭＯＳは、半導体層１３（Ｎ−型層１５）の表層にそれぞれ位置するＮ型ドレイン領域１７、Ｐ型チャネル領域１８、Ｎ＋型ソース領域１９とから構成されている。Ｎ型ドレイン領域１７の表層にはＮ＋型コンタクト層２０が形成されており、Ｐ型チャネル領域１８の表層にはＰ型コンタクト層２１が形成されている。また、Ｎ型ドレイン領域１７とＰ型チャネル領域１８は、いわゆるＬＯＣＯＳ酸化膜２２により、分離されている。また、Ｐ型チャネル領域１８上には、ゲート絶縁膜２３を介して、ゲート電極２４が配置されている。
ＣＭＯＳは、半導体層１３（Ｎ−型層１５）中のＮ型ウェル層３１と、Ｎ型ウェル層３１の表層のＰ型層３２と、Ｐ型層３２の表層のＮ＋型ソース領域３３およびＮ＋型ドレイン領域３４とから構成されている。また、Ｐ型層３２のうち、Ｎ＋型ソース領域３３とＮ＋型ドレイン領域３４の間の領域上には、ゲート絶縁膜３５を介して、ゲート電極３６が配置されている。
バイポーラトランジスタは、半導体層１３に形成され、Ｎ＋型層１４と接続されているＮ＋型コレクタ領域４１と、半導体層１３（Ｎ−型層１５）の表層のＰ型ベース領域４２と、Ｐ型ベース領域４２の表層のＮ＋型エミッタ層４３およびＰ＋型コンタクト層４４とから構成されている。
次に、配線構造部７は、半導体層１３上にそれぞれ順に形成されているＢＰＳＧ膜５１と、１ｓｔＡｌ膜５２と、ＴＥＯＳ膜５３と、２ｎｄＡｌ膜５４と、パッシベーション膜としてのＰ−ＳｉＮ膜５５とを有している。１ｓｔＡｌ膜５２、２ｎｄＡｌ膜５４は、ＬＤＭＯＳ、ＣＭＯＳ、バイポーラトランジスタ等の素子用の電源線やグラウンド線あるいは素子を電気的に接続する配線であり、本発明の配線層に相当する。
Ｃｕ電極層２は、ＩＣチップの最上部に配置されている。ここで、図２に、図１中の領域Ａの拡大図を示す。具体的には、図２に示すように、Ｃｕ電極層２は、Ｐ−ＳｉＮ膜５５のうち、２ｎｄＡｌ膜５４の上方に形成された開口部５５ａ内に、配置されている。Ｃｕ電極層２は、バリア・シード層（バリアメタル層およびシード層）６１を介して、２ｎｄＡｌ膜５４と電気的に接続されている。バリアメタル層は例えばＴｉで構成され、シード層はＣｕで構成されている。
Ｃｕ電極層２は、図２に示すように、Ｐ−ＳｉＮ膜５５の開口部５５ａ内に位置する部分２ｃと、Ｐ−ＳｉＮ膜５５の開口部５５ａよりも上側（外側）であって、Ｐ−ＳｉＮ膜５５から露出した部分２ｄとを有している。そして、Ｐ−ＳｉＮ膜５５から露出した部分２ｄの形状は、略四角形であり、上面２ａと側面２ｂとを有する形状である。
Ｃｕ電極層２は、厚さが、例えば、３〜１０μｍとなっている。Ｃｕ電極層２の厚さを１０μｍ以上とすることもできる。なお、Ｃｕ電極層２は、後述するようにＡｌ系膜６２を介してボンディング用ワイヤ４と直接接続されている部分（例えば、図２に示す部分）２ｅと、直接接続されていない部分（例えば、図１中の中央のＣＭＯＳ上部分）２ｆとを有している。
また、Ｃｕ電極層２は、図２に示すように、その表面（上面２ａと側面２ｂ）の全領域が、Ｃｕ窒化膜（ＣｕｘＮｙ膜）８により覆われている。
言い換えると、Ｃｕ電極層２とＣｕ電極層２を覆う有機樹脂膜３との間にＣｕ窒化膜８が配置されている。そして、Ｃｕ窒化膜８は、Ｃｕ電極層２と有機樹脂膜３との間の全域に（Ｃｕ電極層２と有機樹脂膜３との間で、Ｃｕ電極層２を完全に覆うように）配置されている。Ｃｕ窒化膜８は、膜厚が例えば５ｎｍ以上となっている。
有機樹脂膜３は、図１に示すように、Ｃｕ電極層２およびＣｕ電極層２から露出しているＰ−ＳｉＮ膜５５の表面上に至って、Ｃｕ電極層２を覆うように、配置されている。有機樹脂膜３は、隣接するＣｕ電極層２の間の絶縁性を確保したり、Ｃｕ電極層２を保護したり、モールド樹脂５とＰ−ＳｉＮ膜５５との間の応力を緩和したりするためのものである。有機樹脂膜３としては、例えば、ポリイミド膜が用いられており、膜厚３ａは、例えば、５μｍ以上となっている。
有機樹脂膜３は、少なくともＣｕ電極層２の側面２ｂを覆っている。すなわち、図１に示すように、Ｃｕ電極層２のうち、ボンディング用ワイヤ４と直接接続されている部分２ｅでは、Ｃｕ電極層２の側面２ｂが、有機樹脂膜３により覆われている。一方、Ｃｕ電極層２のうち、直接接続されていない部分２ｆでは、Ｃｕ電極層２の上面２ａおよび側面２ｂが有機樹脂膜３により覆われている。
そして、図１、２に示すように、有機樹脂膜３のうち、一部２ｅのＣｕ電極層２の上方に位置する部分に開口部３ｃが形成されている。その開口部３ｃの底には、図１、２に示すように、Ａｌ膜やＡｌ合金膜等のＡｌ系膜６２が配置されている。このＡｌ系膜６２は、Ｃｕ電極層２の上面２ａに位置するＣｕ窒化膜８の上に直接配置されており、Ｃｕ窒化膜８を介して、Ｃｕ電極層２と電気的に接続されている。Ａｌ系膜６２が本発明のＡｌ系金属膜に相当する。
ボンディング用ワイヤ４は、図１、２に示すように、Ａｌ系膜６２と外部端子とを電気的に接続されており、Ａｕで構成されている。モールド樹脂５は、図１に示すように、有機樹脂膜３の上面および有機樹脂膜３の開口部３ｃ内に配置されている。
次に、このような構成の半導体装置の製造方法について説明する。図３（ａ）〜（ｄ）、図４（ａ）〜（ｃ）に本実施形態における半導体装置の製造工程の一部を示す。本実施形態の製造方法は、従来の製造工程と、上記した図８（ａ）〜（ｅ）、図９（ａ）に示す工程までは同じであり、その後の工程が異なっている。
具体的には、図８（ａ）に示す工程で、上記した素子構造部６と、上記した配線構造部７が形成された半導体基板を用意する。この半導体基板はウエハ状態である。また、この半導体基板の最上部には、図８（ａ）に示すように、配線構造部７中のＴＥＯＳ膜５３と、配線層としての２ｎｄＡｌ膜５４と、Ｐ−ＳｉＮ膜５５とが形成されている。Ｐ−ＳｉＮ膜５５には、２ｎｄＡｌ膜５４の上方部分に開口部５５ａが形成されている。
続いて、図８（ｂ）、（ｃ）、（ｄ）、（ｅ）に示す工程で、半導体基板上であって、配線構造部７の上側に、厚いＣｕ電極層２を形成する。このＣｕ電極層２は、Ｐ−ＳｉＮ膜５５の開口部５５ａに形成されており、バリア・シード層６１を介して、２ｎｄＡｌ膜５４と電気的に接続されている。
続いて、図９（ａ）に示す工程で、Ｃｕ電極層表面のＣｕ酸化膜７３を除去する。そして、図３（ａ）〜（ｄ）、図４（ａ）〜（ｃ）に示す工程を順に行う。
〔図３（ａ）に示す工程〕
この工程では、Ｃｕ電極層２に対して、Ｎ２ガスによるプラズマ処理を施す。これにより、Ｃｕ電極層２の表面の全域にＣｕ窒化膜８を形成する。ここで、Ｃｕ電極層２の表面とは、上面２ａおよび側面２ｂのことであり、Ｃｕ電極層２のうち、Ｐ−ＳｉＮ膜５５よりも上側の部分の表面、言い換えると、Ｐ−ＳｉＮ膜５５から露出している部分の表面のことである。このとき、Ｃｕ窒化膜８の膜厚を例えば５ｎｍ以上とする。
また、このときのプラズマ処理条件を、例えば、圧力；１．２ｍｔｏｒｒ、Ｎ２ガス流量；１００〜３００ｓｃｃｍ、温度；１００〜２００℃、Ｐｏｗｅｒ；０．５〜１．５ｋｗとする。
〔図３（ｂ）に示す工程〕
図３（ｂ）、（ｃ）に示す工程では、ボンディングパッドを形成する。すなわち、図３（ｂ）に示す工程では、Ｃｕ電極層２の表面およびＰ−ＳｉＮ膜５５の表面（ウエハ全体）に、スパッタリング法により、Ａｌ系膜７４を成膜する。Ａｌ系膜７４として、例えば、ＡｌＣｕ膜を形成することができる。このとき、Ａｌ系膜７４の膜厚を例えば１μｍとする。なお、Ａｌ系膜７４として、他のＡｌ合金膜やＡｌ膜を形成することもできる。
〔図３（ｃ）に示す工程〕
この工程では、ウエハの前面にホトレジストを形成し、ホトリソグラフィにより、Ｃｕ電極層２の上部にのみ、ホトレジスト７５を残す。続いて、Ａｌ系膜７４に対して、ホトレジスト７５をマスクとしたウェットエッチングを行う。これにより、Ｃｕ電極層２の上面２ａにのみ、Ａｌ系膜６２を残すことで、Ｃｕ電極層２の上面にボンディングパッドとしてのＡｌ系膜６２を形成する。
〔図３（ｄ）に示す工程〕
この工程では、図９（ｂ）に示す工程と同様に、有機樹脂材料をＣｕ電極層２の表面上からＰ−ＳｉＮ膜５５上に至って塗布する。有機樹脂材料としては、ポリイミドの原料を用いる。これにより、有機樹脂膜８１を形成する。
なお、この有機樹脂膜８１は、この段階では、ポリイミドではなく、後述するキュア処理により、ポリイミド膜３となる。
〔図４（ａ）に示す工程〕
この工程では、有機樹脂膜８１の表面上にホトレジスト７６を成膜し、ホトリソグラフィおよびエッチングにより、有機樹脂膜８１をパターニングする。これにより、有機樹脂膜８１のうち、Ｃｕ電極層２の上方に開口部８１ｃを形成し、ボンディングパッドとしてのＡｌ系膜６２を有機樹脂膜８１から露出させる。
〔図４（ｂ）に示す工程〕
この工程では、ホトレジスト７６を除去した後、有機樹脂膜８１に対して３５０℃程度のキュア処理を施す。これにより、有機樹脂膜８１がイミド化して、ポリイミド膜３となる。その後、ダイシング工程を行う。
〔図４（ｃ）に示す工程〕
この工程では、Ａｌ系膜６２に対して、Ａｕによるワイヤーボンディングを行う。これにより、Ａｌ系膜６２にボンディング用ワイヤ４を接合させ、Ｃｕ電極層２と外部端子とを電気的に接続させる。
その後、図示しないモールド樹脂による封止工程を経ることで、図１、２に示す半導体装置が製造される。
次に、本実施形態の特徴を説明する。
（１）本実施形態の半導体装置では、上記したように、パワーデバイス１と、パワーデバイス１上の厚いＣｕ電極層２と、Ｃｕ電極層２を覆う有機樹脂膜３とを備えている。そして、Ｃｕ電極層２と有機樹脂膜３との間にＣｕ窒化膜８が配置されており、Ｃｕ電極層２の表面（上面２ａと側面２ｂ）の全領域が、Ｃｕ窒化膜８により覆われた構造となっている。
そして、このような構造の半導体装置を製造する場合では、図８（ａ）に示す工程で、素子構造部６と配線構造部７が形成された半導体基板を用意し、図８（ｂ）〜（ｅ）に示す工程で、半導体基板上であって、配線構造部７の上側に、配線構造部７中の２ｎｄＡｌ膜５４と電気的に接続された厚いＣｕ電極層２を形成する。図９（ａ）に示す工程で、Ｃｕ電極層表面のＣｕ酸化膜７３を除去した後に、図３（ａ）に示す工程で、Ｃｕ電極層２の表面にＣｕ窒化膜８を形成している。その後、図３（ｄ）に示す工程で、Ｃｕ窒化膜８を介して、Ｃｕ電極層２の表面を覆う有機樹脂膜３を形成している。
Ｃｕ電極層２と有機樹脂膜３との密着性を低下させる主原因は、すでに説明したように、有機樹脂膜３を通過した酸素がＣｕ電極層２と反応して、Ｃｕ電極層２の表面に酸化膜が生成することである。 これに対して、本実施形態では、Ｃｕ電極層２と有機樹脂膜３との間の領域において、Ｃｕ電極層２の表面全域に、酸素の透過を抑制することができるＣｕ窒化膜８を形成している。
これにより、外部から酸素が有機樹脂膜３を通過しても、Ｃｕ窒化膜８が酸素の通過を抑制するので、Ｃｕ窒化膜８を有していない半導体装置と比較して、Ｃｕ電極層２の表面で生じる酸化を抑制することができる。この結果、Ｃｕ電極層２と有機樹脂膜３との密着性寿命を、従来よりも向上させることができる。
また、本実施形態の半導体装置は、Ｃｕ窒化膜８により、高温環境下に放置されてもＣｕ電極層２の表面での酸化が進行しにくくなっている。したがって、本実施形態によれば、世間で一般的に広く使用されているパソコンのＩＣチップ等の使用環境温度が比較的低いＩＣチップの分野だけでなく、車載用パワーデバイスＩＣチップ等の使用環境温度が比較的高いＩＣチップの分野においても、Ｃｕ電極層２と有機樹脂膜３との密着性寿命を、従来よりも向上させることができる。
（２）本実施形態では、図３（ａ）に示す工程で、Ｃｕ電極層２の表面に対して、Ｎ２ガスによるプラズマ処理を施すことにより、Ｃｕ電極層２の表面にＣｕ窒化膜８を形成している。
Ｃｕ窒化膜８の形成方法としては、本実施形態で説明したＮ２プラズマ処理の他に、第２実施形態で説明する反応性スパッタリングによるＣｕ窒化膜８の形成方法も採用することができる。
しかし、反応性スパッタリング法により成膜したＣｕ窒化膜８には、Ｃｕが含まれる場合がある。これは、成膜工程において、Ｃｕターゲットと窒素とが反応せずに、Ｃｕ電極層２の表面に堆積するためである。このため、Ｃｕ窒化膜８に含まれる未反応Ｃｕが有機樹脂を通過してきた酸素と反応し、Ｃｕ電極層２と有機樹脂膜３との間にＣｕ酸化膜が生成するおそれがある。
そして、反応性スパッタリング法で形成されたＣｕ窒化膜８を有する半導体装置が、例えば１００℃以下の低温での使用環境下で使用される場合では、Ｃｕの酸化速度が遅いため、Ｃｕ電極層２と有機樹脂膜３の密着性寿命については特に問題にはならないが、例えば１５０℃以上の高温環境下で使用される場合では、Ｃｕの酸化速度が速いため、密着性寿命を確保できないという問題が生じてしまう。
これに対して、本実施形態のように、Ｎ２プラズマ処理により、Ｃｕ電極層２の表面にＣｕ窒化膜８を形成する方法では、Ｃｕ電極層２の表面をほぼ完全に窒化させることで、Ｃｕ窒化膜８を形成することができるので、Ｃｕ窒化膜８にＣｕが存在するのを抑制することができる。
これにより、酸素が外部から有機樹脂膜３を通過してきても、Ｃｕ電極層２と有機樹脂膜３との間にＣｕ酸化膜が生じるのを抑制することができる。この結果、本実施形態によれば、反応性スパッタリングによりＣｕ窒化膜８を形成した場合と比較して、Ｃｕ電極層２と有機樹脂膜３との密着性寿命を、より向上させることができる。
また、反応性スパッタリング法により、Ｃｕ窒化膜８を形成する場合では、第２実施形態で説明するように、半導体ウエハ表面の前面にＣｕ窒化膜を成膜した後、パターニングを行い、Ｃｕ電極層２の表面以外の不要部に形成されたＣｕ窒化膜を除去する必要がある。すなわち、Ｃｕ窒化膜のパターニングのために、ホトリソグラフィおよびエッチング工程が必要である。
これに対して、本実施形態のように、Ｎ２プラズマ処理により、Ｃｕ電極層２の表面にＣｕ窒化膜８を形成する場合では、Ｃｕ電極層２の表面にのみ、Ｃｕ窒化膜８を形成することができる。
これにより、反応性スパッタリング法でＣｕ窒化膜８を形成する場合に必要なホトリソグラフィおよびエッチング工程を不要とすることができる。この結果、ホトリソグラフィおよびエッチング工程にかかるコストを削減することができる。
（３）本実施形態では、半導体装置は、Ｃｕ電極層２の上面２ａに形成されたＡｌ系膜６２と、Ａｌ系膜６２と外部端子を接続するボンディング用ワイヤ４とを備えている。そして、この半導体装置では、Ｃｕ電極層２の表面全体にＣｕ窒化膜８が形成されていることから、Ｃｕ電極層２とＡｌ系膜６２との間に、Ｃｕ窒化膜８が配置された状態となっている。
また、本実施形態では、半導体装置を製造する際、図３（ａ）に示す工程で、Ｃｕ電極層２の表面の全域にＣｕ窒化膜８を形成している。すなわち、Ｃｕ電極層２の側面２ｂだけでなく、上面２ａにもＣｕ窒化膜８を形成している。
そして、図３（ｂ）、（ｃ）に示す工程で、Ｃｕ電極層２の上面２ａに形成されたＣｕ窒化膜８の上に、直接、ボンディングパッドとしてのＡｌ系膜６２を形成している。続いて、図３（ｄ）に示す工程で、有機樹脂膜８１を形成し、図４（ａ）に示す工程で、その有機樹脂膜８１をパターニングすることで、Ａｌ系膜６２を有機樹脂膜８１から露出させている。その後、図４（ｃ）に示す工程で、Ａｌ系膜６２に対して、Ａｕによるワイヤーボンディングを行っている。
ここで、Ｃｕ電極を使用する場合、一般に、Ａｕワイヤを用いたワイヤーボンディングを直接Ｃｕ電極に対して行うと、ＡｕとＣｕ電極とのボンディング強度が確保できないという問題がある。これは、Ｃｕは酸化しやすい材料特性を持ち、ＣｕとＡｌとの接合において、Ｃｕの表面にＣｕ酸化膜が存在するために、Ａｕとの接合が難しいことに起因している。
上記背景技術の欄で説明したように、従来では、水素アニールをＣｕ電極層に対して施すことで、Ｃｕ酸化膜を除去している。この水素アニールによるＣｕ酸化膜の除去の程度は、製造時点におけるＣｕ電極層と有機樹脂膜３との密着性を確保する点では十分だが、Ｃｕ電極層とＡｌワイヤとの接合強度確保の観点では不十分であった。
また、ワイヤーボンディングの直前もしくはワイヤーボンディング中にＣｕ電極層に対して水素アニールを施すことで、Ｃｕ酸化物を除去する方法が検討されてきたが、実用化が難しいという問題があった。
そこで、従来では、Ｃｕ電極上にＡｌ系膜により構成されるボンディングパッドを形成する方法が採用されている。Ａｌ系膜は、Ｃｕの表面に酸化膜が存在していても、Ｃｕとの接合が可能であり、Ａｕとの強固な接合も可能だからである。このようにして、従来では、Ｃｕ電極とＡｕワイヤとの接合強度を、直接、ＡｕワイヤをＣｕ電極に接続させる場合より、向上させていた。
なお、Ｃｕ電極上に、ボンディングパッドとしてのＡｌ系膜を形成した場合、Ｃｕ電極を直接Ａｌ系膜と接触させると、両界面において、２００℃前後の比較的低い温度で界面にＡｌとＣｕとの金属間化合物（ＣｕＡｌ２のθ相）が形成される。このため、Ａｌ系膜をＣｕ電極層の表面に直接形成した場合、Ｃｕ電極層とＡｌ系膜との界面における接合強度が低くなるという問題が生じる。そこで、従来では、固相拡散防止機能として、Ｔｉ等のバリアメタルをＡｌ系金属膜とＣｕ金属層の間に形成していた。
これに対して、本実施形態では、Ｃｕ窒化膜８を、Ｃｕ電極層２と有機樹脂膜３との間だけでなく、Ｃｕ電極層２とＡｌ系膜６２との間にも配置している。これは、Ｃｕ窒化膜８が、Ｃｕ電極層２とＡｌ系膜６２との界面における金属間化合物の生成を抑制する固相拡散防止機能（バリア性機能）も有しているからである。
したがって、本実施形態によれば、Ｔｉ等のバリアメタルを別途用いなくても、Ｃｕ窒化膜８により、Ｃｕ電極層２とＡｌ系膜６２との界面での金属間化合物の生成を抑制することができる。この結果、Ｃｕ電極層２に対するボンディング用ワイヤ４のボンディング強度を確保することができる。
また、本実施形態によれば、Ｃｕ電極層２の上面２ａに形成されたＣｕ窒化膜８に対して、直接、Ａｌ系膜６２を形成すればよいことから、Ｔｉ等のバリアメタルの成膜工程を不要とすることができる。
（第２実施形態）
第１実施形態では、Ｃｕ窒化膜８の形成方法として、Ｃｕ電極層２の表面に対してＮ２ガスによるプラズマ処理を行う方法を採用する場合を例として説明したが、本実施形態では、Ｃｕ窒化膜８の形成方法として、反応性スパッタ（反応性スパッタリング）法を採用する場合を説明する。
図５（ａ）、（ｂ）、図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）に本実施形態における半導体装置の製造工程を示す。本実施形態の製造方法も、上記した図８（ａ）〜（ｅ）、図９（ａ）に示す工程までは、従来の製造工程と同じである。図９（ａ）に示す工程の後、以下の工程を行う。
〔図５（ａ）に示す工程〕
この工程では、Ｃｕ電極層２の表面に、反応性スパッタにより、Ｃｕ窒化膜９１を成膜する。このとき、このＣｕ窒化膜９１は、ウエハ全体、すなわち、Ｃｕ電極層２の表面（上面２ａおよび側面２ｂ）からＰ−ＳｉＮ膜５５の表面に至って、形成される。
この反応性スパッタ法は、ＣｕターゲットにＮ２ガスを入れ、プラズマ中で窒化反応させ、Ｃｕターゲットに形成された窒化物をＮ２ガスと同時に混入させたＡｒ＋イオンで弾くことで、Ｃｕ電極層２の表面にＣｕ窒化膜を成膜する方法である。
そして、このとき、特に、ターゲットパワーを７Ｗ／ｃｍ２以上とすることが好ましい。これは、ターゲットパワーが７Ｗ／ｃｍ２より小さい場合、Ｃｕ電極層２の表面に成膜したＣｕ窒化膜９１に、プラズマ中で窒化反応しなかったＣｕが多く含まれてしまうからである。ターゲットパワーを７Ｗ／ｃｍ２以上とすることで、プラズマ中でのＣｕターゲットの窒化反応を確実にさせることができ、Ｃｕ窒化膜に含まれる未反応Ｃｕを少なくすることができる。
〔図５（ｂ）に示す工程〕
この工程では、ウエハ全体にホトレジスト９２を成膜した後、ホトリソグラフィにより、Ｃｕ電極層２の上面２ａおよび側面２ｂ上にのみホトレジスト９２を残す。そして、パターニングされたホトレジスト９２をマスクとしたエッチングにより、Ｃｕ窒化膜９１のうち、Ｃｕ電極層２の表面上を除く部分、すなわち、Ｐ−ＳｉＮ膜５５上に位置する部分を除去する。その後、ホトレジストを除去する。
これにより、Ｃｕ電極層２の表面（上面２ａおよび側面２ｂ）上にＣｕ窒化膜８が形成される。このとき、本実施形態では、図に示すように、Ｃｕ電極層２の表面上だけでなく、Ｐ−ＳｉＮ膜５５の表面のうち、Ｃｕ電極層２の近傍の部分にも、Ｃｕ窒化膜８が残った状態となる。
〔図６（ａ）に示す工程〕
この工程では、図３（ｂ）に示す工程と同様に、Ｃｕ電極層２の表面およびＰ−ＳｉＮ膜５５の表面（ウエハ全体）に、Ａｌ系膜７４を成膜する。
〔図６（ｂ）に示す工程〕
この工程では、図３（ｃ）に示す工程と同様に、ホトレジスト７５をマスクとしたウェットエッチングを行う。これにより、Ｃｕ電極層２の上面にボンディングパッド６２を形成する。
〔図６（ｃ）に示す工程〕
この工程では、図３（ｄ）に示す工程と同様に、有機樹脂材料をＣｕ電極層２の表面上からＣｕ電極層２から露出しているＰ−ＳｉＮ膜５３上に至って塗布する。これにより、有機樹脂膜８１を形成する。
〔図７（ａ）に示す工程〕
この工程では、図４（ａ）に示す工程と同様に、ホトリソグラフィおよびエッチングにより、有機樹脂膜８１をパターニングする。これにより、ボンディングパッドとしてのＡｌ系膜６２を有機樹脂膜３から露出させる。
〔図７（ｂ）に示す工程〕
この工程では、図４（ｂ）に示す工程と同様に、有機樹脂膜８１に対して３５０℃程度のキュア処理を施す。これにより、有機樹脂膜８１がポリイミド膜３となるその後、ダイシング工程を行う。
〔図７（ｃ）に示す工程〕
この工程では、図４（ｃ）に示す工程と同様に、Ａｌ系膜６２に対して、Ａｕによるワイヤーボンディングを行う。これにより、Ａｌ系膜６２にボンディング用ワイヤ４を接合させ、Ｃｕ電極層２と外部端子とを電気的に接続させる。
その後、図示しないモールド樹脂による封止工程を経ることで、図１、２に示す半導体装置が製造される。
以上説明したように、反応性スパッタ法により、Ｃｕ電極層２の表面にＣｕ窒化膜８を成膜することもできる。また、本実施形態においても、第１実施形態と同様の効果を有している。
（他の実施形態）
（１）Ｃｕ窒化膜８を成膜する方法として、ＣＶＤ法を採用することもできる。
（２）上記した各実施形態では、Ｃｕ窒化膜のみがＣｕ電極層と有機樹脂膜との間に配置されている場合を例として説明したが、Ｃｕ窒化膜だけでなく、酸素の透過を抑制する他の膜をさらに配置することもできる。
なお、Ｃｕ窒化膜は、Ｃｕ電極層と有機樹脂膜との間で、Ｃｕ電極層の表面を部分的に覆うように配置されていても良いが、Ｃｕ電極層の表面を完全に覆うように配置されていることが好ましい。
（３）上記した各実施形態では、素子としてのＬＤＭＯＳ、ＣＭＯＳ、バイポーラトランジスタを有する半導体装置を例として説明したが、これに限らず、他の大きな駆動電流（例えば１０アンペア以上）が要求される半導体デバイスや、他のパワーデバイスを備える半導体装置においても、本発明を適用することができる。
（４）上記した各実施形態では、素子として、ＬＤＭＯＳ、ＣＭＯＳ、バイポーラトランジスタ等の半導体基板中に形成された素子を用いる場合を例として説明したが、素子は半導体基板中に形成されたものに限らず、素子として、受動素子等のように、半導体基板表面上に形成された素子を用いた半導体装置に対しても本発明を適用することができる。
本発明の第１実施形態における半導体装置の断面図である。 図１中の領域Ａの拡大図である。 第１実施形態における半導体装置の製造工程を説明するための断面図である。 図３に続く半導体装置の製造工程を説明するための断面図である。 第２実施形態における半導体装置の製造工程を説明するための断面図である。 図５に続く半導体装置の製造工程を説明するための断面図である。 図６に続く半導体装置の製造工程を説明するための断面図である。 従来における半導体装置の製造工程を説明するための断面図である。 図８に続く半導体装置の製造工程を説明するための断面図である。
符号の説明
１…パワーデバイス、２…Ｃｕ電極層、
２ａ…Ｃｕ電極層の上面、２ｂ…Ｃｕ電極層の側面、
３、８１…有機樹脂膜、４…ボンディング用ワイヤ、５…モールド樹脂、
６…素子構造部、７…配線構造部、８…Ｃｕ窒化膜、
５３…ＴＥＯＳ膜、５４…２ｎｄＡｌ膜、５５…Ｐ−ＳｉＮ膜、
６１…バリア・シード層、６２…Ａｌ系膜、７３…酸化膜。

Claims (7)

  1. 半導体基板に形成された素子（６）と、
    前記半導体基板の主表面上に形成され、前記素子（６）と電気的に接続された配線層（５２、５４）と、
    前記配線層（５２、５４）よりも上側に形成され、前記配線層（５２、５４）と電気的に接続された厚さが３μｍ以上であるＣｕ電極層（２）と、
    前記Ｃｕ電極層（２）を覆う有機樹脂膜（３）とを備える半導体装置において、
    前記Ｃｕ電極層（２）と前記有機樹脂膜（３）との間に配置されたＣｕ窒化膜（８）を有することを特徴とする半導体装置。
  2. 前記Ｃｕ電極層（２）の表面上に形成され、前記Ｃｕ電極層（２）と電気的に接続されたＡｌ系金属膜（６２）と、
    前記Ａｌ系金属膜（６２）と外部端子とを接続するボンディングワイヤー（４）とを備えており、
    前記Ｃｕ窒化膜（８）が、前記Ｃｕ電極層（２）と前記Ａｌ系金属膜（６２）との間に配置されていることを特徴とする請求項２に記載の半導体装置。
  3. 素子（６）および前記素子（６）と電気的に接続された配線層（５２、５４）が形成された半導体基板を用意する工程と、
    前記半導体基板上であって、前記配線層（５２、５４）よりも上側に、前記配線層（５２、５４）と電気的に接続された厚さが３μｍ以上のＣｕ電極層（２）を形成する工程と、
    前記Ｃｕ電極層（２）の表面上にＣｕ窒化膜（８）を形成する工程と、
    前記Ｃｕ窒化膜（８）を介して、前記Ｃｕ電極層（２）の表面を覆う有機樹脂膜（３、８１）を形成する工程とを有することを特徴とする半導体装置の製造方法。
  4. 前記Ｃｕ窒化膜（８）を形成する工程では、前記Ｃｕ電極層（２）の上面上に、前記Ｃｕ窒化膜（８）を形成し、
    前記Ｃｕ窒化膜（８）を形成する工程と、前記有機樹脂膜（３、８１）を形成する工程との間に、前記Ｃｕ電極層（２）の上面上に、前記Ｃｕ窒化膜（８）を介して、前記Ｃｕ電極層（２）と電気的に接続されるＡｌ系金属膜（６２）を形成する工程を有し、
    有機樹脂膜（３、８１）を形成する工程では、前記Ａｌ系金属膜（６２）の表面を覆って、前記有機樹脂膜（３、８１）を形成し、
    有機樹脂膜（３、８１）を形成する工程の後に、前記Ａｌ系金属膜（６２）を前記有機樹脂膜（３、８１）から露出させる工程と、
    前記有機樹脂膜（３、８１）から露出した前記Ａｌ系金属膜（６２）と外部端子とをワイヤーボンディングする工程とを有することを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記Ｃｕ窒化膜（８）を形成する工程では、前記Ｃｕ電極層（）の表面に対して、Ｎ２ガスによるプラズマ処理を施すことにより、前記Ｃｕ電極層（）の表面に前記Ｃｕ窒化膜（８）を形成することを特徴とする請求項３または４に記載の半導体装置の製造方法。
  6. 前記Ｃｕ窒化膜（８）を形成する工程では、前記Ｃｕ電極層（）の表面に対して、Ｎ２ガスとＣｕターゲットとを用いた反応性スパッタリングを施すことにより、前記Ｃｕ電極層（２）の表面に前記Ｃｕ窒化膜（８）を形成することを特徴とする請求項３または４に記載の半導体装置の製造方法。
  7. 前記反応性スパッタリングでは、ターゲットパワーを７Ｗ／ｃｍ２以上とすることを特徴とする請求項６に記載の半導体装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008066450A (ja) * 2006-09-06 2008-03-21 Rohm Co Ltd 半導体装置
JP2008091454A (ja) * 2006-09-29 2008-04-17 Rohm Co Ltd 半導体装置及び半導体装置の製造方法
JP2011258871A (ja) * 2010-06-11 2011-12-22 Fujitsu Ltd 回路基板及びその製造方法
WO2015033623A1 (ja) * 2013-09-05 2015-03-12 三菱電機株式会社 半導体装置およびその製造方法
JP2016174021A (ja) * 2015-03-16 2016-09-29 株式会社東芝 半導体装置
JP2017103376A (ja) * 2015-12-03 2017-06-08 ローム株式会社 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008066450A (ja) * 2006-09-06 2008-03-21 Rohm Co Ltd 半導体装置
JP2008091454A (ja) * 2006-09-29 2008-04-17 Rohm Co Ltd 半導体装置及び半導体装置の製造方法
JP2011258871A (ja) * 2010-06-11 2011-12-22 Fujitsu Ltd 回路基板及びその製造方法
WO2015033623A1 (ja) * 2013-09-05 2015-03-12 三菱電機株式会社 半導体装置およびその製造方法
JP6080961B2 (ja) * 2013-09-05 2017-02-15 三菱電機株式会社 半導体装置およびその製造方法
JP2016174021A (ja) * 2015-03-16 2016-09-29 株式会社東芝 半導体装置
US9899346B2 (en) 2015-03-16 2018-02-20 Kabushiki Kaisha Toshiba Semiconductor device
JP2017103376A (ja) * 2015-12-03 2017-06-08 ローム株式会社 半導体装置

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