JP2006064827A

JP2006064827A - Plasma display device

Info

Publication number: JP2006064827A
Application number: JP2004245056A
Authority: JP
Inventors: Giichi Kanazawa; 義一金澤; Yoshimasa Nagaoka; 慶真長岡
Original assignee: Fujitsu Hitachi Plasma Display Ltd
Current assignee: Hitachi Plasma Display Ltd
Priority date: 2004-08-25
Filing date: 2004-08-25
Publication date: 2006-03-09

Abstract

<P>PROBLEM TO BE SOLVED: To realize a PDP device capable of performing correct address discharging even if the number of address electrodes are increased. <P>SOLUTION: The PDP device is equipped with a PDP 1 having at least a plurality of scanning electrodes Y and a plurality of data electrodes A, generates selective discharging and controls display by sequentially applying a scanning pulse to a scanning electrode and applying an address pulse to the data electrode of a cell which discharges in synchronizing with applying of the scanning pulse, wherein a line lighting cell number calculating circuit 9 for calculating the number of cells which discharge for each display line corresponding to each scanning electrode is provided and when the number of cells which discharge for each display line is more than a predetermined value, raising timing of the address pulse is divided. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、プラズマディスプレイ装置（ＰＤＰ装置）に関し、特にＰＤＰ装置のアドレス動作を向上する技術に関する。 The present invention relates to a plasma display device (PDP device), and more particularly to a technique for improving an address operation of a PDP device.

平面ディスプレイとしてプラズマディスプレイ装置（ＰＤＰ装置）が実用化されており、高輝度の薄型ディスプレイとして期待されている。ＰＤＰ装置では、各セルを点灯するか点灯しないかの制御が行えるだけであるので、ＰＤＰ装置で階調表示を行う場合には、１表示フィールドを複数のサブフィールドで構成し、各セル毎に点灯するサブフィールドを組み合わせて表示を行う。 A plasma display device (PDP device) has been put to practical use as a flat display, and is expected as a thin display with high luminance. Since the PDP device can only control whether each cell is lit or not, when performing gradation display in the PDP device, one display field is composed of a plurality of subfields, Display by combining subfields that are lit.

ＰＤＰ装置は、各表示ラインでの表示するセル（表示セル）の選択を行うアドレス動作時に、他の表示ラインでは選択した表示セルの発光を行うアドレス・表示非分離方式と、すべての表示ラインでのアドレス動作を行った後、すべての表示ラインで同時に表示を行うアドレス・表示分離方式がある。本発明は、アドレス・表示分離方式のＰＤＰ装置が対象である。 In an address operation for selecting a cell (display cell) to be displayed on each display line, the PDP device performs an address / display non-separation method in which the selected display cell emits light on other display lines, and all display lines. There is an address / display separation method in which all the display lines are displayed simultaneously after performing the address operation. The present invention is directed to an address / display separation type PDP apparatus.

一般のアドレス・表示分離方式のＰＤＰ装置では、各サブフィールドは、全セルの状態を均一にするリセット期間と、表示セルを選択するために表示データを書き込むアドレス期間と、書き込まれたデータに基づいて表示を行う維持期間とを有する。維持期間には維持パルスが印加されて維持放電が発生し、維持放電の回数で輝度が決定される。 In a general address / display separation type PDP apparatus, each subfield is based on a reset period for making the state of all cells uniform, an address period for writing display data to select a display cell, and the written data. And a maintenance period for displaying. In the sustain period, a sustain pulse is applied to generate a sustain discharge, and the luminance is determined by the number of sustain discharges.

また、ＰＤＰ装置には３電極型や２電極型などの各種の方式が提案されている。３電極型ＰＤＰ装置は、複数の維持（Ｘ）電極と複数の走査（Ｙ）電極を略平行に交互に配置し、Ｘ及びＹ電極と垂直な方向に複数のデータ（アドレス）電極を配置し、Ｘ及びＹ電極の組みとアドレス電極の交点にセルが形成される。表示データの書き込みは、Ｙ電極に順次スキャンパルスを印加し、スキャンパルスの印加に同期して表示を行うセル（表示セル）のアドレス電極にアドレスパルスを印加してアドレス放電を発生させる。アドレス放電により、表示セルのＸ電極とＹ電極の近傍に壁電荷が形成される。維持放電は、Ｘ電極とＹ電極の間に交互に極性を変えて維持パルスを印加すると、アドレス放電により壁電荷の形成されている表示セルでは維持放電が発生するが、壁電荷の形成されていない非表示セルでは維持放電が発生しない。２電極型ＰＤＰ装置は、複数の走査電極を略平行に交互に配置し、走査Ｙ電極と垂直な方向に複数のデータ電極を配置し、走査Ｙ電極とデータ電極の交点にセルが形成される。表示データの書き込みは、走査電極に順次スキャンパルスを印加し、スキャンパルスの印加に同期して表示セルのデータ電極にアドレスパルスを印加してアドレス放電を発生させる。アドレス放電により、表示セルの走査電極とデータ電極の近傍に壁電荷が形成される。維持放電は、走査電極とデータ電極の間に交互に極性を変えて維持パルスを印加すると、アドレス放電により壁電荷の形成されている表示セルでは維持放電が発生するが、壁電荷の形成されていない非表示セルでは維持放電が発生しない。 Various types of PDP devices such as a three-electrode type and a two-electrode type have been proposed. In the three-electrode type PDP apparatus, a plurality of sustain (X) electrodes and a plurality of scan (Y) electrodes are alternately arranged substantially in parallel, and a plurality of data (address) electrodes are arranged in a direction perpendicular to the X and Y electrodes. A cell is formed at the intersection of the set of X and Y electrodes and the address electrode. In writing display data, a scan pulse is sequentially applied to the Y electrode, and an address discharge is generated by applying an address pulse to an address electrode of a cell (display cell) that performs display in synchronization with the application of the scan pulse. Due to the address discharge, wall charges are formed in the vicinity of the X electrode and the Y electrode of the display cell. For sustain discharge, when a sustain pulse is applied by alternately changing the polarity between the X electrode and the Y electrode, a sustain discharge occurs in a display cell in which wall charges are formed by address discharge, but the wall charges are not formed. There is no sustain discharge in non-display cells. In the two-electrode type PDP apparatus, a plurality of scanning electrodes are alternately arranged substantially in parallel, a plurality of data electrodes are arranged in a direction perpendicular to the scanning Y electrode, and a cell is formed at the intersection of the scanning Y electrode and the data electrode. . In writing display data, scan pulses are sequentially applied to the scan electrodes, and address discharge is generated by applying address pulses to the data electrodes of the display cells in synchronization with the application of the scan pulses. Due to the address discharge, wall charges are formed in the vicinity of the scan electrode and the data electrode of the display cell. When a sustain pulse is applied with the polarity alternately changed between the scan electrode and the data electrode, the sustain discharge occurs in the display cell in which the wall charge is formed by the address discharge, but the wall charge is not formed. There is no sustain discharge in non-display cells.

以上のように、３電極型と２電極型のいずれの方式でも、走査電極とデータ電極が設けられ、走査電極にはスキャンパルスを印加し、データ電極にはアドレスパルスを印加して表示セルを選択することが行われる。本発明は、このような構成のＰＤＰ装置であれば適用可能である。 As described above, in both the three-electrode type and the two-electrode type, the scan electrode and the data electrode are provided, the scan pulse is applied to the scan electrode, the address pulse is applied to the data electrode, and the display cell is formed. Selection is done. The present invention is applicable to any PDP device having such a configuration.

図１は、３電極型プラズマディスプレイパネル（ＰＤＰ）の概略構成図である。図示のように、ＰＤＰ１には、横方向に伸びる複数の維持（Ｘ）電極Ｘ１、Ｘ２、…、Ｘ５と複数の走査（Ｙ）電極Ｙ１、Ｙ２、…、Ｙ５電極が交互に配置され、縦方向に伸びる複数のデータ（アドレス）電極Ａ１、Ａ２、…、Ａ６がＸ電極とＹ電極に直交するように配置されている。縦方向に伸びる隔壁１１が、アドレス電極の間に配置されている。隣接して配置されたＸ電極とＹ電極の間に表示ラインが形成され、各表示ラインとアドレス電極の交点にセルが形成される。すなわち、Ｘ１電極とＹ１電極の間に表示ラインＬ１が形成され、以下同様に表示ラインＬ２〜Ｌ５が形成される。なお、図では、５組のＸ及びＹ電極と６本のアドレス電極を有する例を示し、以下このような６×５セルの３電極型プラズマディスプレイパネルを有するＰＤＰ装置を例として説明を行うが、通常のＰＤＰ装置のＸ及びＹ電極の組み数及びアドレス電極数は非常に大きい。 FIG. 1 is a schematic configuration diagram of a three-electrode type plasma display panel (PDP). As shown in the figure, a plurality of sustain (X) electrodes X1, X2,..., X5 and a plurality of scan (Y) electrodes Y1, Y2,. A plurality of data (address) electrodes A1, A2,..., A6 extending in the direction are arranged so as to be orthogonal to the X electrode and the Y electrode. A partition wall 11 extending in the vertical direction is disposed between the address electrodes. A display line is formed between the X electrode and the Y electrode arranged adjacent to each other, and a cell is formed at the intersection of each display line and the address electrode. That is, the display line L1 is formed between the X1 electrode and the Y1 electrode, and display lines L2 to L5 are formed similarly in the following. In the figure, an example having five sets of X and Y electrodes and six address electrodes is shown, and a PDP apparatus having such a 6 × 5 cell three-electrode type plasma display panel will be described below as an example. The number of sets of X and Y electrodes and the number of address electrodes in a normal PDP device are very large.

図２は、図１の３電極型プラズマディスプレイパネルを使用したＰＤＰ装置の概略構成図である。参照番号１は、図１の３電極型プラズマディスプレイパネルであり、隣接する維持（Ｘ）電極と走査（Ｙ）電極の組みとデータ（アドレス）電極の交点にセルＣが形成される。従って、この場合、６×５セルが形成される。 FIG. 2 is a schematic configuration diagram of a PDP apparatus using the three-electrode type plasma display panel of FIG. Reference numeral 1 denotes the three-electrode type plasma display panel of FIG. 1, and a cell C is formed at the intersection of a pair of adjacent sustain (X) electrode and scan (Y) electrode and data (address) electrode. Therefore, in this case, 6 × 5 cells are formed.

各アドレス電極Ａ１−Ａ６は、アドレス電極駆動回路２により駆動され、各Ｘ電極Ｘ１−Ｘ５は、Ｘ電極駆動回路３により駆動される。各Ｙ電極Ｙ１−Ｙ５は、走査回路４に接続され、走査回路４にはＹ電極駆動回路３が接続される。Ｘ電極駆動回路３には、維持パルスを発生する維持パルス回路１２と、リセット期間及びアドレス期間にＸ電極に印加する電圧を発生するリセット／アドレス電圧発生回路１３とが設けられている。また、Ｙ電極駆動回路５には、維持パルスを発生する維持パルス回路１４と、リセット期間及びアドレス期間にＹ電極に印加する電圧を発生するリセット／アドレス電圧発生回路１５とが設けられている。アドレス期間には、Ｙ電極駆動回路５から走査回路４にスキャンパルス及び走査に必要な電圧が供給され、走査回路４は内蔵したシフトレジスタにより、各Ｙ電極に順次スキャンパルスを印加する。また、サスティン期間には、走査回路４は全Ｙ電極をＹ電極駆動回路５に接続した状態にし、Ｙ電極駆動回路５から各Ｙ電極に所定の電圧が印加される。 Each address electrode A 1 -A 6 is driven by the address electrode drive circuit 2, and each X electrode X 1 -X 5 is driven by the X electrode drive circuit 3. Each Y electrode Y 1 -Y 5 is connected to the scanning circuit 4, and the Y electrode driving circuit 3 is connected to the scanning circuit 4. The X electrode drive circuit 3 includes a sustain pulse circuit 12 that generates a sustain pulse and a reset / address voltage generation circuit 13 that generates a voltage to be applied to the X electrode during the reset period and the address period. Further, the Y electrode drive circuit 5 is provided with a sustain pulse circuit 14 for generating a sustain pulse and a reset / address voltage generating circuit 15 for generating a voltage to be applied to the Y electrode during the reset period and the address period. In the address period, a scan pulse and a voltage necessary for scanning are supplied from the Y electrode driving circuit 5 to the scanning circuit 4, and the scanning circuit 4 sequentially applies the scan pulse to each Y electrode by a built-in shift register. During the sustain period, the scanning circuit 4 keeps all the Y electrodes connected to the Y electrode drive circuit 5, and a predetermined voltage is applied from the Y electrode drive circuit 5 to each Y electrode.

制御回路６は、ＰＤＰ装置の各部を制御する部分であり、外部より供給される表示データをサブフィールド方式に適したデータに変換するためのフレームメモリ７と、駆動波形を生成するための、基準波形パターンを記憶したＲＯＭ８などを有する。制御回路６は、アドレス電極駆動回路２に各サブフィールドの表示データＤＡＴＡ、アドレスパルスを出力するタイミングを制御するＴＳＣ３などを出力する。また、制御回路６は、走査回路４にスキャンパルスを出力するタイミングや長さを制御するＴＳＣ２、シフトクロックＣＬＫなどを出力する。 The control circuit 6 is a part that controls each part of the PDP device, and includes a frame memory 7 for converting display data supplied from the outside into data suitable for the subfield method, and a reference for generating a drive waveform. It has ROM8 etc. which memorize | stored the waveform pattern. The control circuit 6 outputs display data DATA for each subfield, TSC3 for controlling timing of outputting address pulses, and the like to the address electrode drive circuit 2. Further, the control circuit 6 outputs TSC 2 for controlling the timing and length of outputting the scan pulse to the scanning circuit 4, the shift clock CLK, and the like.

図３は、図２のＰＤＰ装置の各サブフィールドの駆動波形の例を示す図である。リセット期間には、アドレス電極を０Ｖにし、電圧値が負側に徐々に変化した後所定値を維持し、その後所定の正の電圧値になる電圧波形が各Ｘ電極に印加され、電圧値が正側に徐々に変化した後一旦０Ｖに変化してから負側に徐々に変化する電圧波形がＹ電極に印加され、すべてのＸ電極とＹ電極の間でリセット放電が発生して、全セルが均一な状態になる。アドレス期間には、すべてのＸ電極を所定の正の電圧に維持し、Ｙ電極に順次−Ｖｙのスキャンパルスを印加し、これに同期してアドレス電極に電圧Ｖａのアドレスパルスを印加する。これにより、スキャンパルスとアドレスパルスが同時に印加されたセルでアドレス放電が発生する。維持放電期間では、アドレス電極を０Ｖにし、Ｘ電極とＹ電極に電圧Ｖｓの維持パルスを交互に印加する。これにより、アドレス放電の発生したセルで維持放電が発生して表示のための点灯が行われる。 FIG. 3 is a diagram illustrating an example of drive waveforms in each subfield of the PDP apparatus in FIG. In the reset period, the address electrode is set to 0 V, the voltage value gradually changes to the negative side, and then the predetermined value is maintained. Thereafter, a voltage waveform that becomes a predetermined positive voltage value is applied to each X electrode, and the voltage value is A voltage waveform that gradually changes to the positive side and then changes to 0V and then gradually changes to the negative side is applied to the Y electrode, and a reset discharge is generated between all the X electrodes and the Y electrodes. Becomes uniform. In the address period, all X electrodes are maintained at a predetermined positive voltage, a scan pulse of −Vy is sequentially applied to the Y electrodes, and an address pulse of voltage Va is applied to the address electrodes in synchronization with this. As a result, an address discharge is generated in the cell to which the scan pulse and the address pulse are simultaneously applied. In the sustain discharge period, the address electrode is set to 0 V, and the sustain pulse of the voltage Vs is alternately applied to the X electrode and the Y electrode. As a result, a sustain discharge is generated in the cell in which the address discharge has occurred, and lighting for display is performed.

以上、ＰＤＰ装置について説明したが、特許文献１などにもＰＤＰ装置の詳細が記載されているので、ここではこれ以上の説明を省略する。 Although the PDP apparatus has been described above, details of the PDP apparatus are also described in Patent Document 1 and the like, and thus further description thereof is omitted here.

特開平９−６８９４６号公報JP-A-9-68946 特開２００１−８３９３７号公報JP 2001-83937 A 特開２００１−２４２８２３号公報JP 2001-242823 A

近年、表示装置は益々大容量高精細化が進み、プラズマディスプレイも表示ライン数が５００ラインのタイプから１０００ラインのタイプへと進化し、それに応じて横方向の表示セル数、すなわちアドレス電極の本数も増加している。そのため、図２のアドレス電極駆動回路２を構成するドライバＩＣの個数や１個のドライバＩＣで駆動できるアドレス電極の本数も増加させる必要がある。 In recent years, display devices have become increasingly large-capacity and high-definition, and plasma displays have evolved from 500 line types to 1000 line types. Accordingly, the number of display cells in the horizontal direction, that is, the number of address electrodes Has also increased. Therefore, it is necessary to increase the number of driver ICs constituting the address electrode drive circuit 2 of FIG. 2 and the number of address electrodes that can be driven by one driver IC.

アドレス動作では、スキャンパルスが１パルス印加される間に、全アドレス電極を同時に駆動するので、各ドライバＩＣは短期間に大きな電流の印加が行えることが要求される。そのため、ドライバＩＣの各ドライブ回路は、高速動作が可能であるように構成される。しかし、アドレス電極の本数が増加した場合、アドレスパルスを印加するアドレス電極の割合が高い時、すなわち放電が集中した時には、配線抵抗のために電圧降下が大きくなり、それに伴って所定の電圧のアドレスパルスが印加できなくなり、アドレス放電が正常に行えないという問題を生じる。アドレス放電が正常に行えない場合、表示ミスが生じる。 In the address operation, since all the address electrodes are driven simultaneously while one scan pulse is applied, each driver IC is required to be able to apply a large current in a short time. Therefore, each drive circuit of the driver IC is configured to be capable of high speed operation. However, when the number of address electrodes increases, when the ratio of the address electrodes to which the address pulse is applied is high, that is, when the discharge is concentrated, the voltage drop increases due to the wiring resistance, and accordingly, the address of a predetermined voltage is increased. There is a problem that the pulse cannot be applied and the address discharge cannot be normally performed. When address discharge cannot be performed normally, a display error occurs.

本発明は、アドレス電極の本数が増加しても、正常なアドレス放電が行えるＰＤＰ装置の実現を目的とする。 An object of the present invention is to realize a PDP device that can perform normal address discharge even when the number of address electrodes increases.

上記目的を実現するため、本発明のＰＤＰ装置は、各表示ライン毎の放電するセルの個数を演算して、各表示ライン毎の放電するセルの個数が所定値より多い場合に、アドレスパルスの立上げタイミングを分割することを特徴とする。 In order to achieve the above object, the PDP apparatus of the present invention calculates the number of cells to be discharged for each display line, and when the number of cells to be discharged for each display line is larger than a predetermined value, The startup timing is divided.

すなわち、本発明のプラズマディスプレイ装置は、少なくとも、複数の走査電極と、複数のデータ電極とを有するプラズマディスプレイパネルを備え、前記走査電極にスキャンパルスを順次印加し、前記スキャンパルスの印加に同期して放電するセルの前記データ電極にアドレスパルスを印加することにより選択放電を発生させて表示を制御するプラズマディスプレイ装置であって、各走査電極に対応する各表示ライン毎の放電するセルの個数を演算するライン点灯セル数演算回路を備え、各表示ライン毎の放電するセルの個数が所定値より多い場合に、前記アドレスパルスの立上げタイミングを分割することを特徴とする。 That is, the plasma display device of the present invention includes a plasma display panel having at least a plurality of scan electrodes and a plurality of data electrodes, sequentially applies scan pulses to the scan electrodes, and synchronizes with the application of the scan pulses. A plasma display apparatus for controlling display by generating a selective discharge by applying an address pulse to the data electrode of a cell to be discharged, and determining the number of cells to be discharged for each display line corresponding to each scan electrode. A line lighting cell number calculation circuit for calculating is provided, and the rising timing of the address pulse is divided when the number of cells to be discharged for each display line is larger than a predetermined value.

本発明のＰＤＰ装置では、各表示ライン毎の放電するセルの個数が所定値より多い場合に、アドレスパルスの立上げタイミングを分割しているので、アドレスパルスの印加のための電流の集中が回避でき、配線抵抗による電圧降下の影響を低減でき、ご表示の発生を低減できる。 In the PDP device according to the present invention, when the number of cells to be discharged for each display line is larger than a predetermined value, the rising timing of the address pulse is divided, so that concentration of current for applying the address pulse is avoided. It is possible to reduce the influence of voltage drop due to wiring resistance and the occurrence of display.

なお、各表示ライン毎の放電するセルの個数に応じて、スキャンパルス及びアドレスパルスの幅の一方又は両方を調整するようにすれば、より安定したアドレス放電が可能である。 If one or both of the widths of the scan pulse and address pulse are adjusted according to the number of cells to be discharged for each display line, more stable address discharge is possible.

また、複数の走査電極と複数のデータ電極が略垂直に配置され、長方形のプラズマディスプレイパネルの一辺に複数の走査電極を駆動する走査電極駆動回路を、対向する辺以外の辺に複数のデータ電極を駆動するデータ電極駆動回路を備える場合、アドレスパルスの立上げタイミングを分割する時に、走査電極駆動回路に遠い側のデータ電極に印加するアドレスパルスの立上がりを、走査電極駆動回路に近い側のデータ電極に印加する前記アドレスパルスの立上がりより遅くすることが望ましい。走査電極駆動回路から各Ｙ電極に印加されるスキャンパルスは、走査電極駆動回路に近い側のＹ電極の部分で立上がりが速く、遠い側のＹ電極の部分で立上がりが遅くなる。そのため、走査電極駆動回路に遠い側のデータ電極でのアドレスパルスの立上がりを遅くすれば、スキャンパルスの印加が遅れる部分と対応する。 Also, a plurality of scan electrodes and a plurality of data electrodes are arranged substantially vertically, a scan electrode driving circuit for driving the plurality of scan electrodes on one side of the rectangular plasma display panel, and a plurality of data electrodes on the sides other than the opposite sides When the address electrode rising timing is divided, the rising edge of the address pulse applied to the data electrode on the side far from the scan electrode driving circuit is divided into the data on the side close to the scan electrode driving circuit. It is desirable to make it slower than the rise of the address pulse applied to the electrode. The scan pulse applied to each Y electrode from the scan electrode drive circuit rises quickly at the Y electrode portion closer to the scan electrode drive circuit, and rises later at the far Y electrode portion. Therefore, if the rise of the address pulse at the data electrode far from the scan electrode drive circuit is delayed, this corresponds to the portion where the application of the scan pulse is delayed.

本発明により、印加するアドレスパルスの個数が多い表示ラインでもアドレス放電の集中が回避できるので、配線抵抗による電圧降下を低減して、所定の電圧のアドレスパルスが印加できるので正常なアドレス放電が行え、ＰＤＰ装置の表示品質を向上できる。 According to the present invention, since concentration of address discharge can be avoided even in a display line having a large number of address pulses to be applied, voltage drop due to wiring resistance can be reduced and address pulses of a predetermined voltage can be applied, so that normal address discharge can be performed. The display quality of the PDP device can be improved.

図４は、本発明の実施例のＰＤＰ装置の概略構成を示すブロック図である。図２と比較して明らかなように、アドレス電極駆動回路２が左側アドレス電極駆動回路２１と右側アドレス電極駆動回路２２に分割され、アドレス電極Ａ１−Ａ３は左側アドレス電極駆動回路２１で駆動され、アドレス電極Ａ４−Ａ６は右側アドレス電極駆動回路２２で駆動される点、及び制御回路にライン点灯セルカウント回路９が設けられている点が、図２の従来例と異なり、他は従来例と同じである。 FIG. 4 is a block diagram showing a schematic configuration of the PDP apparatus according to the embodiment of the present invention. As apparent from the comparison with FIG. 2, the address electrode drive circuit 2 is divided into a left address electrode drive circuit 21 and a right address electrode drive circuit 22, and the address electrodes A1-A3 are driven by the left address electrode drive circuit 21, Unlike the conventional example of FIG. 2, the address electrodes A4-A6 are driven by the right address electrode drive circuit 22 and the control circuit is provided with a line lighting cell count circuit 9. It is.

ライン点灯セルカウント回路９は、フレームメモリ７に展開された各サブフィールドの表示データにおいて、表示ライン毎の表示（点灯）セル数を計数（カウント）する。制御回路６は、カウントした表示セル数に応じて、以下のような制御を行う点が従来例と異なる。１つの制御では、カウントした表示セル数を所定の閾値と比較し、カウントした表示セル数が閾値より小さい場合には従来と同じ制御を行い、カウントした表示セル数が閾値より大きい場合にはアドレスパルスの印加タイミングをずらす。もう１つの制御では、カウントした表示セル数に応じて、スキャンパルス及びアドレスパルスの幅を調整する。 The line lighting cell counting circuit 9 counts (counts) the number of display (lighting) cells for each display line in the display data of each subfield developed in the frame memory 7. The control circuit 6 is different from the conventional example in that the following control is performed according to the counted number of display cells. In one control, the counted number of display cells is compared with a predetermined threshold value, and if the counted number of display cells is smaller than the threshold value, the same control as before is performed, and if the counted number of display cells is larger than the threshold value, the address is Shift the pulse application timing. In another control, the widths of the scan pulse and the address pulse are adjusted according to the counted number of display cells.

制御回路６は、駆動波形パターン記憶ＲＯＭ８に記憶された基準波形パターンを組み合わせて、駆動波形信号を生成する。制御回路６は、駆動波形パターン記憶ＲＯＭ８に記憶された表示ライン毎の表示セル数とスキャンパルスおよびアドレスパルスの幅のテーブルから、カウントした表示セル数に応じてスキャンパルス及びアドレスパルスの幅を決定する。具体的には、制御部６は、カウントした表示セル数が多くなるに従ってスキャンパルス及びアドレスパルスの幅を長くする信号ＴＳＣ３１、ＴＳＣ３２及びＴＳＣ２を生成して、左側アドレス電極駆動回路２１、右側アドレス電極駆動回路２２及び走査回路４に出力する。そして、制御部６は、カウントした表示セル数が閾値より大きい場合には、上記に加えて更に信号ＴＳＣ３１、ＴＳＣ３２及びＴＳＣ２をアドレスパルスの印加タイミングをずらす信号にして出力する。 The control circuit 6 generates a drive waveform signal by combining the reference waveform patterns stored in the drive waveform pattern storage ROM 8. The control circuit 6 determines the width of the scan pulse and the address pulse according to the counted number of display cells from the table of the display cell number for each display line and the scan pulse and address pulse width stored in the drive waveform pattern storage ROM 8. To do. Specifically, the control unit 6 generates the signals TSC31, TSC32, and TSC2 that increase the width of the scan pulse and the address pulse as the number of display cells counted increases, and the left address electrode drive circuit 21, the right address electrode It outputs to the drive circuit 22 and the scanning circuit 4. If the counted number of display cells is larger than the threshold value, the control unit 6 outputs signals TSC31, TSC32, and TSC2 as signals for shifting the application timing of the address pulse in addition to the above.

図５は、実施例の駆動波形を示す図であり、図３のアドレス期間におけるアドレス電極とＹ電極に印加する信号のみを示す。他の波形は、図３の従来例と同じである。図５は、アドレス電極Ａ１に対応する左側の１列目は１番目から５番目までのすべてのセルが表示され、２列目は２番目から５番目までのセルが表示され、３列目は３番目から５番目までのセルが表示され、４列目は４番目と５番目のセルが表示され、５列目と６列目は５番目のセルのみが表示される場合を示す。 FIG. 5 is a diagram showing drive waveforms of the embodiment, and shows only signals applied to the address electrode and the Y electrode in the address period of FIG. Other waveforms are the same as in the conventional example of FIG. In FIG. 5, the first column on the left side corresponding to the address electrode A1 displays all the cells from the first to the fifth, the second column displays the cells from the second to the fifth, and the third column The third to fifth cells are displayed, the fourth and fourth cells are displayed in the fourth column, and only the fifth cell is displayed in the fifth and sixth columns.

Ｙ１電極にスキャンパルスを印加する時、すなわち１行目の表示セルを選択する時には、１列目のセルのみが表示されるので、アドレスパルスを印加されるアドレス電極は１本であり、アドレスパルスを生成するための電流は小さいので、スキャンパルス及びアドレスパルスの幅はもっとも短くする。電極Ｙ２にスキャンパルスを印加する時は、２本のアドレス電極にアドレスパルスが印加されるので、スキャンパルス及びアドレスパルスの幅は電極Ｙ１にスキャンパルスを印加する時より少し長くする。以下、アドレスパルスを印加するアドレス電極の本数が、電極Ｙ３、電極Ｙ４の順に増加するので、スキャンパルス及びアドレスパルスの幅を順次長くする。 When the scan pulse is applied to the Y1 electrode, that is, when the display cell in the first row is selected, only the cell in the first column is displayed, so that there is only one address electrode to which the address pulse is applied. Since the current for generating is small, the width of the scan pulse and the address pulse is minimized. When the scan pulse is applied to the electrode Y2, the address pulse is applied to the two address electrodes, so that the width of the scan pulse and the address pulse is made slightly longer than when the scan pulse is applied to the electrode Y1. Hereinafter, since the number of address electrodes to which the address pulse is applied increases in the order of the electrode Y3 and the electrode Y4, the widths of the scan pulse and the address pulse are sequentially increased.

そして、電極Ｙ５にスキャンパルスを印加する時には、アドレスパルスを印加するアドレス電極の本数が６本になり、閾値の４．５本より大きいので、アドレスパルスを印加するタイミングを一部ずらす。具体的には、右側アドレス電極駆動回路２２により駆動されるアドレス電極Ａ４−Ａ６には、従来と同様に、スキャンパルスの印加に同期してアドレスパルスが印加され、左側アドレス電極駆動回路２１により駆動されるアドレス電極Ａ１−Ａ３には、スキャンパルスの印加より遅れてアドレスパルスが印加される。図５の最下部には、ずれたアドレスパルスによるアドレス放電のための電流を示す。実線で示すＱ１がアドレス電極Ａ４−Ａ６と走査電極Ｙ５の間のアドレス放電のための電流を、Ｑ２がアドレス電極Ａ１−Ａ３と走査電極Ｙ５の間のアドレス放電のための電流を示し、実線のＰは、アドレス電極に同時にアドレスパルスを印加した場合のアドレス電極Ａ１−Ａ６と走査電極Ｙ５の間のアドレス放電のための電流を示す。このように、電流が分散されることが分かる。 When the scan pulse is applied to the electrode Y5, the number of address electrodes to which the address pulse is applied is six, which is larger than the threshold value of 4.5. Therefore, the timing for applying the address pulse is partially shifted. Specifically, an address pulse is applied to the address electrodes A4-A6 driven by the right address electrode drive circuit 22 in synchronization with the application of the scan pulse, and the address electrodes A4-A6 are driven by the left address electrode drive circuit 21. The address pulses are applied to the address electrodes A1-A3 to be delayed from the application of the scan pulse. The lowermost part of FIG. 5 shows a current for address discharge due to a shifted address pulse. Q1 indicated by a solid line indicates a current for address discharge between the address electrodes A4-A6 and the scan electrode Y5, Q2 indicates a current for address discharge between the address electrodes A1-A3 and the scan electrode Y5, P indicates a current for address discharge between the address electrodes A1 to A6 and the scan electrode Y5 when address pulses are simultaneously applied to the address electrodes. Thus, it can be seen that the current is distributed.

なお、電極Ｙ５に印加されるスキャンパルスは、電極Ｙ４に印加するスキャンパルスの幅より長いが、電極Ｙ５にスキャンパルスが印加される時にアドレス電極に印加されるアドレスパルスの幅は、電極Ｙ４にスキャンパルスが印加される時のアドレスパルスより短いが、それでも電圧降下を回避しているので、アドレス放電は安定に行える。 The scan pulse applied to the electrode Y5 is longer than the width of the scan pulse applied to the electrode Y4. However, the width of the address pulse applied to the address electrode when the scan pulse is applied to the electrode Y5 is set to the electrode Y4. Although it is shorter than the address pulse when the scan pulse is applied, the voltage discharge is still avoided, so that the address discharge can be performed stably.

また、本実施例では、走査電極４及び走査電極駆動回路５から遠い側に配置されたアドレス電極Ａ１−Ａ３に印加するアドレスパルスの立上がりを、走査電極４及び走査電極駆動回路５に近い側のアドレス電極Ａ４−Ａ６に印加するアドレスパルスの立上がりより遅くしている。これは、走査回路４から各Ｙ電極に印加されるスキャンパルスは、走査電極駆動回路に近い部分で立上がりが速く、遠い部分で立上がりが遅くなる。そのため、走査回路４から遠い側のアドレス電極Ａ１−Ａ３に印加するアドレスパルスの立上がりを遅くした方が、スキャンパルスの遅れと対応し、実際にＹ電極に印加されるスキャンパルスのタイミングとアドレス電極に印加されるアドレスパルスのタイミングの差を小さくできる。 In this embodiment, the rising edge of the address pulse applied to the address electrodes A1-A3 arranged on the side far from the scan electrode 4 and the scan electrode drive circuit 5 is on the side closer to the scan electrode 4 and the scan electrode drive circuit 5. It is later than the rise of the address pulse applied to the address electrodes A4-A6. This is because the scan pulse applied to each Y electrode from the scan circuit 4 rises quickly at a portion close to the scan electrode drive circuit, and rises slowly at a far portion. Therefore, the delay of the rising edge of the address pulse applied to the address electrodes A1-A3 on the side far from the scanning circuit 4 corresponds to the delay of the scan pulse, and the timing of the scan pulse actually applied to the Y electrode and the address electrode The difference in timing of the address pulse applied to can be reduced.

以上、本発明の実施例を説明したが、各種の変形例が可能である。例えば、上記の実施例では、アドレスパルスは１段階だけ遅らせたが、３つ以上のグループに分けて２段階以上遅らせることも可能である。 As mentioned above, although the Example of this invention was described, various modifications are possible. For example, in the above embodiment, the address pulse is delayed by one stage, but it can be divided into three or more groups and delayed by two stages or more.

本発明により、表示の安定性が向上するので、各種用途に使用できる高品質で高信頼性のプラズマディスプレイ装置を提供できる。 According to the present invention, since the stability of display is improved, a high-quality and high-reliability plasma display device that can be used for various applications can be provided.

一般的なプラズマディスプレイ（ＰＤＰ）の概略構成を示す図である。It is a figure which shows schematic structure of a general plasma display (PDP). 従来のＰＤＰ装置の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the conventional PDP apparatus. 従来のＰＤＰ装置の駆動波形の例を示す図である。It is a figure which shows the example of the drive waveform of the conventional PDP apparatus. 本発明の実施例のＰＤＰ装置の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the PDP apparatus of the Example of this invention. 実施例の駆動波形を示す図である。It is a figure which shows the drive waveform of an Example.

符号の説明Explanation of symbols

１プラズマディスプレイパネル
２アドレス電極駆動回路
３Ｘ電極駆動回路
４走査回路
５Ｙ電極駆動回路
６制御
２１左側アドレス電極駆動回路
２１右側アドレス電極駆動回路 DESCRIPTION OF SYMBOLS 1 Plasma display panel 2 Address electrode drive circuit 3 X electrode drive circuit 4 Scan circuit 5 Y electrode drive circuit 6 Control 21 Left address electrode drive circuit 21 Right address electrode drive circuit

Claims

少なくとも、複数の走査電極と、複数のデータ電極とを有するプラズマディスプレイパネルを備え、前記走査電極にスキャンパルスを順次印加し、前記スキャンパルスの印加に同期して放電するセルの前記データ電極にアドレスパルスを印加することにより選択放電を発生させて表示を制御するプラズマディスプレイ装置であって、
各走査電極に対応する各表示ライン毎の放電するセルの個数を計数するライン点灯セル数演算回路を備え、
各表示ライン毎の放電するセルの個数が所定値より多い場合に、前記アドレスパルスの立上げタイミングを分割することを特徴とするプラズマディスプレイ装置。 A plasma display panel having at least a plurality of scan electrodes and a plurality of data electrodes, wherein scan pulses are sequentially applied to the scan electrodes and addressed to the data electrodes of cells that are discharged in synchronization with the application of the scan pulses. A plasma display device that controls display by generating a selective discharge by applying a pulse,
A line lighting cell number calculation circuit for counting the number of cells to be discharged for each display line corresponding to each scan electrode,
A plasma display apparatus characterized in that the rising timing of the address pulse is divided when the number of cells to be discharged for each display line is larger than a predetermined value.

各表示ライン毎の放電するセルの個数に応じて、前記スキャンパルス及び前記アドレスパルスの幅の一方又は両方を調整する請求項１に記載のプラズマディスプレイ装置。 The plasma display apparatus according to claim 1, wherein one or both of the width of the scan pulse and the address pulse is adjusted according to the number of cells to be discharged for each display line.

前記複数の走査電極と前記複数のデータ電極は略垂直に配置され、
当該プラズマディスプレイ装置は、長方形の前記プラズマディスプレイパネルの一辺に前記複数の走査電極を駆動する走査電極駆動回路を、対向する辺以外の辺に前記複数のデータ電極を駆動するデータ電極駆動回路を備え、
前記アドレスパルスの立上げタイミングを分割する時に、前記走査電極駆動回路に遠い側のデータ電極に印加する前記アドレスパルスの立上がりを、前記走査電極駆動回路に近い側のデータ電極に印加する前記アドレスパルスの立上がりより遅くする請求項１に記載のプラズマディスプレイ装置。 The plurality of scan electrodes and the plurality of data electrodes are arranged substantially vertically,
The plasma display device includes a scan electrode drive circuit that drives the plurality of scan electrodes on one side of the rectangular plasma display panel, and a data electrode drive circuit that drives the plurality of data electrodes on sides other than the opposite sides. ,
When dividing the rising timing of the address pulse, the address pulse applied to the data electrode on the side closer to the scan electrode drive circuit is applied to the data electrode on the side far from the scan electrode drive circuit. The plasma display device according to claim 1, wherein the plasma display device is made slower than the rise of the plasma display device.