JPH10321725A - 半導体集積回路の設計方法及び装置 - Google Patents
半導体集積回路の設計方法及び装置Info
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- JPH10321725A JPH10321725A JP9124378A JP12437897A JPH10321725A JP H10321725 A JPH10321725 A JP H10321725A JP 9124378 A JP9124378 A JP 9124378A JP 12437897 A JP12437897 A JP 12437897A JP H10321725 A JPH10321725 A JP H10321725A
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- supply voltage
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Abstract
(57)【要約】
【課題】 各標準セルに供給される電圧の降下を考慮し
た設計を可能とする半導体集積回路の設計方法及び装置
を提供することである。 【解決手段】 セルライブラリに予め登録された複数の
標準セルを組み合わせて設計を行う半導体集積回路の設
計方法において、前記セルライブラリに前記標準セルの
供給電圧に対する遅延時間を予め記述しておき、一旦決
定された任意の標準セルの配置及びそれらの間の配線か
ら各標準セルに供給される電圧を予測し、その予測され
た供給電圧から前記セルライブラリを参照して前記標準
セル及びそれらを結ぶ配線の遅延時間を求め、その遅延
時間が予め設定されているタイミング制約を違反すると
判断された場合には所定の処理を施してタイミング違反
を回避する。
た設計を可能とする半導体集積回路の設計方法及び装置
を提供することである。 【解決手段】 セルライブラリに予め登録された複数の
標準セルを組み合わせて設計を行う半導体集積回路の設
計方法において、前記セルライブラリに前記標準セルの
供給電圧に対する遅延時間を予め記述しておき、一旦決
定された任意の標準セルの配置及びそれらの間の配線か
ら各標準セルに供給される電圧を予測し、その予測され
た供給電圧から前記セルライブラリを参照して前記標準
セル及びそれらを結ぶ配線の遅延時間を求め、その遅延
時間が予め設定されているタイミング制約を違反すると
判断された場合には所定の処理を施してタイミング違反
を回避する。
Description
【0001】
【発明の属する技術分野】本発明は、CAD(Computer
Aided Design :計算機支援設計)を利用した半導体集
積回路の設計方法及び装置に関し、特に、セミカスタム
ICの設計に適した設計方法及び装置に関する。
Aided Design :計算機支援設計)を利用した半導体集
積回路の設計方法及び装置に関し、特に、セミカスタム
ICの設計に適した設計方法及び装置に関する。
【0002】
【従来の技術】近年、特定用途集積回路(ASIC,Ap
plication Specific Integrated Circuit )の市場が増
大しつつある。特定用途集積回路(以下、「ASIC」
と呼ぶ)とは、その名の通り、特定用途に向けて、必要
な機能を集積して構成するLSI(Large Scale Integr
ated Circuit)のことであり、その代表的な例としてゲ
ートアレイやスタンダートセルがある。これらは、全設
計工程を人手によって行うフルカスタムICに対して、
セミカスタムICと呼ばれ、予め標準の基本回路(論理
セル)を準備し、ユーザの希望するLSIを、これらの
論理セルの計算機による自動設計を行うことにより、短
期間に開発することを可能にしたものである。
plication Specific Integrated Circuit )の市場が増
大しつつある。特定用途集積回路(以下、「ASIC」
と呼ぶ)とは、その名の通り、特定用途に向けて、必要
な機能を集積して構成するLSI(Large Scale Integr
ated Circuit)のことであり、その代表的な例としてゲ
ートアレイやスタンダートセルがある。これらは、全設
計工程を人手によって行うフルカスタムICに対して、
セミカスタムICと呼ばれ、予め標準の基本回路(論理
セル)を準備し、ユーザの希望するLSIを、これらの
論理セルの計算機による自動設計を行うことにより、短
期間に開発することを可能にしたものである。
【0003】例えば、スタンダードセルは、基本論理回
路を組み合わせて作った少し複雑な論理回路(ブロッ
ク)を、最適設計してコンピュータのデータベースに標
準セルとして登録しておき、実際に、LSIを設計する
場合に、そのデータベースにあるこれらの各種の標準セ
ルを組み合わせて実現する。図4に示すように、半導体
チップ101上に、必要な標準セルをセル列103とし
て何列かに並べ、各セル間を結ぶ全体の配線長が最も短
くなるように、コンピュータを用いてセルの配置と配線
パターン及び配線チャネル(セル列とセル列の間の領
域)105の幅が決められる。標準セルが登録されるデ
ータベースは、一般に、セルライブラリ(Cell Librar
y)と呼ばれ、そこに登録されているセルの種類が豊富
なほど、無駄の少ないLSIを設計することができる。
路を組み合わせて作った少し複雑な論理回路(ブロッ
ク)を、最適設計してコンピュータのデータベースに標
準セルとして登録しておき、実際に、LSIを設計する
場合に、そのデータベースにあるこれらの各種の標準セ
ルを組み合わせて実現する。図4に示すように、半導体
チップ101上に、必要な標準セルをセル列103とし
て何列かに並べ、各セル間を結ぶ全体の配線長が最も短
くなるように、コンピュータを用いてセルの配置と配線
パターン及び配線チャネル(セル列とセル列の間の領
域)105の幅が決められる。標準セルが登録されるデ
ータベースは、一般に、セルライブラリ(Cell Librar
y)と呼ばれ、そこに登録されているセルの種類が豊富
なほど、無駄の少ないLSIを設計することができる。
【0004】
【発明が解決しようとする課題】近年、LSIの微細化
による配線断面積の縮小、高集積化による配線長の増大
等の理由から配線抵抗が増加する一方であり、電源供給
線もその例外ではない。通常、LSIでは、図4に示す
ように、チップ外部からの電源をチップ周辺部に配置さ
れたボンディングパッド106を介して外部からチップ
内部に電圧を供給するが、チップ周辺部から離れたチッ
プ中心部では、上記電源供給線の配線抵抗のために、セ
ルに対する供給電圧が降下してしまう。そして、この電
圧降下は、直接的、あるいは間接的に次のようなチップ
の誤動作を招くおそれがあった。
による配線断面積の縮小、高集積化による配線長の増大
等の理由から配線抵抗が増加する一方であり、電源供給
線もその例外ではない。通常、LSIでは、図4に示す
ように、チップ外部からの電源をチップ周辺部に配置さ
れたボンディングパッド106を介して外部からチップ
内部に電圧を供給するが、チップ周辺部から離れたチッ
プ中心部では、上記電源供給線の配線抵抗のために、セ
ルに対する供給電圧が降下してしまう。そして、この電
圧降下は、直接的、あるいは間接的に次のようなチップ
の誤動作を招くおそれがあった。
【0005】(1)直接的誤動作 セルに供給される電圧が、そのセルの正常動作可能領域
を逸脱している場合、そのセルは誤動作する可能性があ
る。具体的には、例えば、供給される電圧がそのセルを
構成するトランジスタのしきい値以下となり、そのトラ
ンジスタがオンしない場合である。
を逸脱している場合、そのセルは誤動作する可能性があ
る。具体的には、例えば、供給される電圧がそのセルを
構成するトランジスタのしきい値以下となり、そのトラ
ンジスタがオンしない場合である。
【0006】(2)間接的誤動作 セルに供給される電圧が、そのセルの正常動作可能領域
内にはあるが、そのセルの遅延時間が著しく変化してし
まう場合、そのセルに接続されている別のセルが誤動作
する可能性がある。具体的には、例えば、供給される電
圧がそのセルを構成するトランジスタのしきい値以上で
はあるが、十分な大きさではないためにそのトランジス
タの動作スピードが低下し、それによりそのセル内の遅
延時間が増大してしまう場合である。
内にはあるが、そのセルの遅延時間が著しく変化してし
まう場合、そのセルに接続されている別のセルが誤動作
する可能性がある。具体的には、例えば、供給される電
圧がそのセルを構成するトランジスタのしきい値以上で
はあるが、十分な大きさではないためにそのトランジス
タの動作スピードが低下し、それによりそのセル内の遅
延時間が増大してしまう場合である。
【0007】このような直接的誤動作、間接的誤動作
は、LSIの大規模化、微細化に伴い、ますます増大す
る傾向にあり、上記電圧降下を考慮した設計を行う必要
が生じている。
は、LSIの大規模化、微細化に伴い、ますます増大す
る傾向にあり、上記電圧降下を考慮した設計を行う必要
が生じている。
【0008】さらに、ASICの測定・評価・解析は、
通常、プロセス終了後のES(Engineering Sample)を
入手してから行われており、設計の段階から上記電圧降
下を考慮することが、開発期間短縮を図る上でも重要で
ある。
通常、プロセス終了後のES(Engineering Sample)を
入手してから行われており、設計の段階から上記電圧降
下を考慮することが、開発期間短縮を図る上でも重要で
ある。
【0009】本発明は上記事情に鑑みて成されたもので
あり、その目的は、各標準セルの供給電圧依存性をセル
ライブラリに記述し、そのセルライブラリを参照してセ
ミカスタム設計を行うことにより、電圧降下を考慮した
設計を可能とする半導体集積回路の設計方法及び装置を
提供することにある。
あり、その目的は、各標準セルの供給電圧依存性をセル
ライブラリに記述し、そのセルライブラリを参照してセ
ミカスタム設計を行うことにより、電圧降下を考慮した
設計を可能とする半導体集積回路の設計方法及び装置を
提供することにある。
【0010】
【課題を解決するための手段】上記の目的を達成するた
めに本発明では、セルライブラリに予め登録された複数
の標準セルを組み合わせることにより設計を行うセミカ
スタム設計において、前記セルライブラリに、従来のセ
ルライブラリには記述されていなかった各標準セルの供
給電圧に対する遅延時間をさらに追加した構成となって
いる。
めに本発明では、セルライブラリに予め登録された複数
の標準セルを組み合わせることにより設計を行うセミカ
スタム設計において、前記セルライブラリに、従来のセ
ルライブラリには記述されていなかった各標準セルの供
給電圧に対する遅延時間をさらに追加した構成となって
いる。
【0011】上記構成によれば、セルライブラリに各標
準セルの供給電圧に対する遅延時間が記述されているの
で、一旦決定された任意の標準セルの配置及びそれらの
間の配線から各標準セルに供給される電圧を予測すれ
ば、その予測された供給電圧から前記セルライブラリを
参照することにより前記標準セル及びそれらを結ぶ配線
の遅延時間を求めることができる。そして、その遅延時
間が予め設定されているタイミング制約を違反している
のであれば、例えば前記標準セルを結ぶ配線を短縮する
ことでタイミング違反を回避することができる。また、
その予測された供給電圧では正常動作が不可能であると
判断された標準セルに対しては前記セルライブラリを参
照してその供給電圧で正常動作が可能な標準セルによる
置き換えを行うこともできる。
準セルの供給電圧に対する遅延時間が記述されているの
で、一旦決定された任意の標準セルの配置及びそれらの
間の配線から各標準セルに供給される電圧を予測すれ
ば、その予測された供給電圧から前記セルライブラリを
参照することにより前記標準セル及びそれらを結ぶ配線
の遅延時間を求めることができる。そして、その遅延時
間が予め設定されているタイミング制約を違反している
のであれば、例えば前記標準セルを結ぶ配線を短縮する
ことでタイミング違反を回避することができる。また、
その予測された供給電圧では正常動作が不可能であると
判断された標準セルに対しては前記セルライブラリを参
照してその供給電圧で正常動作が可能な標準セルによる
置き換えを行うこともできる。
【0012】このように、本発明によれば、実際のプロ
セスを行ってチップを製造する前に、従来の課題である
電圧降下による直接的誤動作、間接的後動作を設計段階
で回避する処理を施すことができる。従って、開発期間
を大幅に短縮することができる。
セスを行ってチップを製造する前に、従来の課題である
電圧降下による直接的誤動作、間接的後動作を設計段階
で回避する処理を施すことができる。従って、開発期間
を大幅に短縮することができる。
【0013】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
て図面を用いて説明する。
【0014】第1の実施の形態 図1は、本発明の実施の形態に係る半導体集積回路の設
計装置の構成を示す図である。図1に示すように、本実
施の形態に係る半導体集積回路の設計装置は、セルライ
ブラリ1と、電圧降下測定装置3と、タイミング解析装
置5と、最適化設計装置7と具備するものである。
計装置の構成を示す図である。図1に示すように、本実
施の形態に係る半導体集積回路の設計装置は、セルライ
ブラリ1と、電圧降下測定装置3と、タイミング解析装
置5と、最適化設計装置7と具備するものである。
【0015】セルライブラリ1は、従来のセルライブラ
リと同様、最適設計された標準セルが登録されたデータ
ベースであるが、従来と異なる点は、登録されている標
準セルの遅延時間の供給電圧依存性が新たに記述されて
いる点であり、まさにそれが本発明の特徴部分である。
図1に示すライブラリデータ9は、セルライブラリ1に
登録されている標準セルに関するデータの一例を示した
ものである。ライブラリデータ9は、2入力AND回路
(macro AN2 )モデルのセルデータを示したものであ
り、「slew」は入力信号の変化時間(図中11で示
す部分)、「C」は出力負荷容量(図中13で示す部
分)、「delay」はセル内部の入力端子から出力端
子までの遅延時間(図中15で示す部分)をそれぞれ示
しており、例えば、「slew」が1.0、「C」が
1.3の場合には「delay」は4.1となる。ここ
までは、従来のセルライブラリと同様であり、上述した
ように、本発明ではセルの遅延時間の供給電圧依存性も
記述してある。すなわち、図1に示す「VDD」は供給
電圧(図中17で示す部分)を示しており、例えば、
「slew」が1.0、「C」が1.3で、さらに、
「VDD」が2.1の場合に「delay」が4.1と
なる。
リと同様、最適設計された標準セルが登録されたデータ
ベースであるが、従来と異なる点は、登録されている標
準セルの遅延時間の供給電圧依存性が新たに記述されて
いる点であり、まさにそれが本発明の特徴部分である。
図1に示すライブラリデータ9は、セルライブラリ1に
登録されている標準セルに関するデータの一例を示した
ものである。ライブラリデータ9は、2入力AND回路
(macro AN2 )モデルのセルデータを示したものであ
り、「slew」は入力信号の変化時間(図中11で示
す部分)、「C」は出力負荷容量(図中13で示す部
分)、「delay」はセル内部の入力端子から出力端
子までの遅延時間(図中15で示す部分)をそれぞれ示
しており、例えば、「slew」が1.0、「C」が
1.3の場合には「delay」は4.1となる。ここ
までは、従来のセルライブラリと同様であり、上述した
ように、本発明ではセルの遅延時間の供給電圧依存性も
記述してある。すなわち、図1に示す「VDD」は供給
電圧(図中17で示す部分)を示しており、例えば、
「slew」が1.0、「C」が1.3で、さらに、
「VDD」が2.1の場合に「delay」が4.1と
なる。
【0016】電圧降下測定装置3は、各セルに供給され
る電圧の値を上述した電圧降下を考慮して予測を行うも
のであり、例えば、各セルのスウィッチング確率により
各セルから流れ出る電流を見積もり、また、電源供給線
自体で消費される電流を見積もることによりかかる予測
を行うことは可能である。
る電圧の値を上述した電圧降下を考慮して予測を行うも
のであり、例えば、各セルのスウィッチング確率により
各セルから流れ出る電流を見積もり、また、電源供給線
自体で消費される電流を見積もることによりかかる予測
を行うことは可能である。
【0017】タイミング解析装置5は、指定した2点間
のパスの遅延時間を算出し、そのパスのタイミング制約
を満たしているか否かを解析するものである。
のパスの遅延時間を算出し、そのパスのタイミング制約
を満たしているか否かを解析するものである。
【0018】最適化設計装置7は、タイミング解析装置
5の解析結果に基づき、タイミング制約が満たされるよ
うに所定の処理を施すものである。
5の解析結果に基づき、タイミング制約が満たされるよ
うに所定の処理を施すものである。
【0019】次に、本実施の形態に係る半導体集積回路
の設計装置の動作(すなわち、設計方法)について説明
する。なお、ここでは、各標準セルの配置及びそれらセ
ル間の配線が一旦決定されているものとする(以下、
「初期配置配線」と呼ぶ)。
の設計装置の動作(すなわち、設計方法)について説明
する。なお、ここでは、各標準セルの配置及びそれらセ
ル間の配線が一旦決定されているものとする(以下、
「初期配置配線」と呼ぶ)。
【0020】図2に示す、指定したパスA→N→Zのタ
イミング制約が11nsecであるとする。初期配置配
線では、外部からの供給電圧に上述した電圧降下がない
ものとして設計が行われているので、例えば、標準供給
電圧が3.3Vである場合に、、セル19の内部遅延時
間が3nsec、セル21の内部遅延時間が3nse
c、セル19の出力端子とセル21の入力端子との間の
遅延時間を4nsecであるとすると、パスA→N→Z
の遅延時間は3+3+4=10nsecとなる。従っ
て、タイミング解析装置5により、初期配置配線におい
ては、パスA→N→Zの遅延時間はそのタイミング制約
を満たしていると判断される。
イミング制約が11nsecであるとする。初期配置配
線では、外部からの供給電圧に上述した電圧降下がない
ものとして設計が行われているので、例えば、標準供給
電圧が3.3Vである場合に、、セル19の内部遅延時
間が3nsec、セル21の内部遅延時間が3nse
c、セル19の出力端子とセル21の入力端子との間の
遅延時間を4nsecであるとすると、パスA→N→Z
の遅延時間は3+3+4=10nsecとなる。従っ
て、タイミング解析装置5により、初期配置配線におい
ては、パスA→N→Zの遅延時間はそのタイミング制約
を満たしていると判断される。
【0021】次に、電圧降下測定装置3により、実際に
は、セル19の最低供給電圧が2.8V、セル21の最
低供給電圧が3.0Vであることが予測されたとする。
この時、セルライブラリ1を参照することにより、セル
19の内部遅延時間が4nsec、セル21の内部遅延
時間が3.5nsecに、また、セル19の出力端子と
セル21の入力端子との間の遅延時間が5nsecにな
ることがわかったとする。タイミング解析装置5は、パ
スA→N→Zの遅延時間は4+3.5+5=12.5n
secであるから、このままではパスA→N→Zのタイ
ミング制約に違反すると判断する。
は、セル19の最低供給電圧が2.8V、セル21の最
低供給電圧が3.0Vであることが予測されたとする。
この時、セルライブラリ1を参照することにより、セル
19の内部遅延時間が4nsec、セル21の内部遅延
時間が3.5nsecに、また、セル19の出力端子と
セル21の入力端子との間の遅延時間が5nsecにな
ることがわかったとする。タイミング解析装置5は、パ
スA→N→Zの遅延時間は4+3.5+5=12.5n
secであるから、このままではパスA→N→Zのタイ
ミング制約に違反すると判断する。
【0022】次に、最適化設計装置7は、セル19の出
力端子とセル21の入力端子との間の配線(ネット)N
を短くし、それによりこの遅延時間を5nsecから
3.5nsecとする。そうすれば、全遅延時間を4+
3.5+3.5=11nsecとなり、タイミング制約
が満たされることになる。
力端子とセル21の入力端子との間の配線(ネット)N
を短くし、それによりこの遅延時間を5nsecから
3.5nsecとする。そうすれば、全遅延時間を4+
3.5+3.5=11nsecとなり、タイミング制約
が満たされることになる。
【0023】第2の実施の形態 本実施の形態では、所定のセルに供給される電圧がその
セルの正常可能領域から逸脱している場合に、論理的に
は等価であるが、そのセルよりも低電圧で正常動作が可
能な別のセルに置き換える構成としたものである。
セルの正常可能領域から逸脱している場合に、論理的に
は等価であるが、そのセルよりも低電圧で正常動作が可
能な別のセルに置き換える構成としたものである。
【0024】第1の実施の形態と同様、図2に示す、指
定したパスA→N→Zのタイミング制約が11nsec
であるとする。初期配置配線では、外部からの供給電圧
に上述した電圧降下がないものとして設計が行われてい
るので、例えば、標準供給電圧が3.3Vである場合
に、、セル19の内部遅延時間が3nsec、セル21
の内部遅延時間が3nsec、セル19の出力端子とセ
ル21の入力端子との間の遅延時間を4nsecである
とすると、パスA→N→Zの遅延時間は3+3+4=1
0nsecとなる。従って、タイミング解析装置5によ
り、初期配置配線においては、パスA→N→Zの遅延時
間はそのタイミング制約を満たしていると判断される。
定したパスA→N→Zのタイミング制約が11nsec
であるとする。初期配置配線では、外部からの供給電圧
に上述した電圧降下がないものとして設計が行われてい
るので、例えば、標準供給電圧が3.3Vである場合
に、、セル19の内部遅延時間が3nsec、セル21
の内部遅延時間が3nsec、セル19の出力端子とセ
ル21の入力端子との間の遅延時間を4nsecである
とすると、パスA→N→Zの遅延時間は3+3+4=1
0nsecとなる。従って、タイミング解析装置5によ
り、初期配置配線においては、パスA→N→Zの遅延時
間はそのタイミング制約を満たしていると判断される。
【0025】次に、電圧降下測定装置3により、実際に
は、セル19の最低供給電圧が2.8V、セル21の最
低供給電圧が3.0Vであることが予測されたとする。
この時、セル19の最低供給電圧2.8Vがその正常動
作領域を逸脱し、誤動作のおそれがある場合には、セル
19を最低供給電圧2.8V付近で正常動作が可能な別
のセル23に交換する(図3参照)。
は、セル19の最低供給電圧が2.8V、セル21の最
低供給電圧が3.0Vであることが予測されたとする。
この時、セル19の最低供給電圧2.8Vがその正常動
作領域を逸脱し、誤動作のおそれがある場合には、セル
19を最低供給電圧2.8V付近で正常動作が可能な別
のセル23に交換する(図3参照)。
【0026】次に、セルライブラリ1を参照することに
より、セル23の内部遅延時間が3.5nsec、セル
21の内部遅延時間が3.5nsecに、また、セル2
3の出力端子とセル21の入力端子との間の遅延時間が
5nsecになることがわかったとする。タイミング解
析装置5は、パスA→N→Zの遅延時間は3.5+3.
5+5=12nsecであるから、このままではパスA
→N→Zのタイミング制約に違反すると判断する。
より、セル23の内部遅延時間が3.5nsec、セル
21の内部遅延時間が3.5nsecに、また、セル2
3の出力端子とセル21の入力端子との間の遅延時間が
5nsecになることがわかったとする。タイミング解
析装置5は、パスA→N→Zの遅延時間は3.5+3.
5+5=12nsecであるから、このままではパスA
→N→Zのタイミング制約に違反すると判断する。
【0027】次に、最適化設計装置7は、セル23の出
力端子とセル21の入力端子との間のネットNを短く
し、それによりこの遅延時間を5nsecから4nse
cとする。そうすれば、全遅延時間を3.5+3.5+
4=11nsecとなり、タイミング制約が満たされる
ことになる。
力端子とセル21の入力端子との間のネットNを短く
し、それによりこの遅延時間を5nsecから4nse
cとする。そうすれば、全遅延時間を3.5+3.5+
4=11nsecとなり、タイミング制約が満たされる
ことになる。
【0028】以上説明したように本発明の第1の実施の
形態、第2の実施の形態によれば、従来の課題である電
圧降下により供給電圧がセルの正常動作可能領域を逸脱
している場合には、その供給電圧で正常動作するセルに
置き換え、また、正常動作可能領域内であっても、その
セルの遅延時間が増加する場合には、遅延時間が短縮さ
れるように最適な設計変更を施すことが可能となる。従
って、従来では、プロセス終了後のES(Engineering
Sample)を入手し測定評価した後に上記電圧降下による
チップの誤動作が確認された場合、設計変更しなければ
ならなかったが、本実施の形態によれば、設計段階でか
かるチップの誤動作を回避する処理を施すことができ、
それにより開発期間を大幅に短縮することができる。
形態、第2の実施の形態によれば、従来の課題である電
圧降下により供給電圧がセルの正常動作可能領域を逸脱
している場合には、その供給電圧で正常動作するセルに
置き換え、また、正常動作可能領域内であっても、その
セルの遅延時間が増加する場合には、遅延時間が短縮さ
れるように最適な設計変更を施すことが可能となる。従
って、従来では、プロセス終了後のES(Engineering
Sample)を入手し測定評価した後に上記電圧降下による
チップの誤動作が確認された場合、設計変更しなければ
ならなかったが、本実施の形態によれば、設計段階でか
かるチップの誤動作を回避する処理を施すことができ、
それにより開発期間を大幅に短縮することができる。
【0029】なお、上記実施の形態のセルライブラリに
おいては、登録されている標準セルの遅延時間について
新たに供給電圧の依存性を記述したが、本発明はそれに
限定されるものではなく、温度等の外的条件に左右され
るすべてのパラメータに対する遅延時間の依存性を記述
することができる。
おいては、登録されている標準セルの遅延時間について
新たに供給電圧の依存性を記述したが、本発明はそれに
限定されるものではなく、温度等の外的条件に左右され
るすべてのパラメータに対する遅延時間の依存性を記述
することができる。
【0030】さらに、上記実施の形態では遅延時間を記
述したセルライブラリについて説明したが、例えば、消
費電力について記述したセルライブラリについても本発
明を適用することは可能である。
述したセルライブラリについて説明したが、例えば、消
費電力について記述したセルライブラリについても本発
明を適用することは可能である。
【0031】
【発明の効果】以上説明したように本発明によれば、登
録されている標準セルの遅延時間について新たに供給電
圧の依存性をセルライブラリに記述してあるので、従来
の課題である供給電圧の降下が生じた場合であっても、
各標準セルに供給される電圧を考慮して回路設計を行う
ことができる。従って、設計段階で供給電圧降下による
チップの誤動作を回避することができ、製品開発期間を
大幅に短縮することができる。
録されている標準セルの遅延時間について新たに供給電
圧の依存性をセルライブラリに記述してあるので、従来
の課題である供給電圧の降下が生じた場合であっても、
各標準セルに供給される電圧を考慮して回路設計を行う
ことができる。従って、設計段階で供給電圧降下による
チップの誤動作を回避することができ、製品開発期間を
大幅に短縮することができる。
【図1】本発明の実施の形態に係る半導体集積回路の設
計装置の構成を示す図である。
計装置の構成を示す図である。
【図2】本発明の第1の実施の形態を説明するための図
である。
である。
【図3】本発明の第2の実施の形態を説明するための図
である。
である。
【図4】スタンダードセルによるレイアウトを示す図で
ある。
ある。
1 セルライブラリ 3 電圧降下測定装置 5 タイミング解析装置 7 最適化設計装置 9 ライブラリデータ 11 入力信号の変化時間 13 出力負荷容量 15 遅延時間 17 供給電圧 19、21、23 セル 101 半導体チップ 103 セル列 105 配線チャネル 106 ボンディングパッド
Claims (4)
- 【請求項1】 セルライブラリに予め登録された複数の
標準セルを組み合わせることにより設計を行う半導体集
積回路の設計方法において、 前記セルライブラリには前記標準セルの供給電圧に対す
る遅延時間が記述されている半導体集積回路の設計方法
であって、 一旦決定された任意の標準セルの配置及びそれらの間の
配線から各標準セルに供給される電圧を予測し、 予測された供給電圧から前記セルライブラリを参照する
ことにより前記標準セル及びそれらを結ぶ配線の遅延時
間を求め、 求められた遅延時間が予め設定されているタイミング制
約を違反すると判断された場合には所定の処理を施すこ
とを特徴とする半導体集積回路の設計方法。 - 【請求項2】 セルライブラリに予め登録された複数の
標準セルを組み合わせることにより設計を行う半導体集
積回路の設計方法において、 前記セルライブラリには前記標準セルの供給電圧に対す
る遅延時間が記述されている半導体集積回路の設計方法
であって、 一旦決定された任意の標準セルの配置及びそれらの間の
配線から各標準セルに供給される電圧を予測し、 予測された供給電圧では正常動作が不可能であると判断
された標準セルに対しては前記セルライブラリを参照し
てその供給電圧で正常動作が可能な標準セルによる置き
換えを行い、 さらに、前記予測された供給電圧から前記セルライブラ
リを参照することにより前記標準セル及びそれらを結ぶ
配線の遅延時間を求め、 求められた遅延時間が予め設定されているタイミング制
約を違反すると判断された場合には所定の処理を施すこ
とを特徴とする半導体集積回路の設計方法。 - 【請求項3】 予め複数の標準セルが登録されているセ
ルライブラリを備えた半導体集積回路の設計装置におい
て、 前記セルライブラリには前記標準セルの供給電圧に対す
る遅延時間が記述されていると共に、 一旦決定された任意の標準セルの配置及びそれらの間の
配線から各標準セルに供給される電圧を予測する電圧降
下予測装置と、 前記電圧降下予測装置により予測された供給電圧から前
記セルライブラリを参照することにより標準セル及びそ
れらを結ぶ配線の遅延時間を求め、その遅延時間が予め
設定されているタイミング制約を違反するか否かを判断
するタイミング解析装置と、 前記タイミング解析装置の解析結果に基づき、前記標準
セル及びそれらを結ぶ配線の遅延時間がそのタイミング
制約を満たすように所定の処理を施す最適化設計装置と
を具備することを特徴とする半導体集積回路の設計装
置。 - 【請求項4】 前記最適化設計装置は、さらに、前記電
圧降下予測装置により予測された供給電圧では正常動作
が不可能であると判断された標準セルに対しては前記セ
ルライブラリを参照してその供給電圧で正常動作が可能
である標準セルによる置き換えを行うことを特徴とする
請求項3記載の半導体集積回路の設計装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9124378A JPH10321725A (ja) | 1997-05-14 | 1997-05-14 | 半導体集積回路の設計方法及び装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9124378A JPH10321725A (ja) | 1997-05-14 | 1997-05-14 | 半導体集積回路の設計方法及び装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10321725A true JPH10321725A (ja) | 1998-12-04 |
Family
ID=14883932
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9124378A Pending JPH10321725A (ja) | 1997-05-14 | 1997-05-14 | 半導体集積回路の設計方法及び装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10321725A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006059894A (ja) * | 2004-08-18 | 2006-03-02 | Fujitsu Ltd | 半導体集積回路のレイアウト方法及びレイアウト・プログラム |
JP2007066239A (ja) * | 2005-09-02 | 2007-03-15 | Fujitsu Ltd | 半導体集積回路のレイアウト設計方法 |
US7295938B2 (en) | 2005-03-30 | 2007-11-13 | Matsushita Electric Industrial Co., Ltd. | Clock jitter calculation device, clock jitter calculation method, and clock jitter calculation program |
JP2014501968A (ja) * | 2010-11-18 | 2014-01-23 | シノプシス, インコーポレイテッド | 複数の複数コーナー複数モードのシナリオにおける設計要求違反を修正する方法および装置 |
-
1997
- 1997-05-14 JP JP9124378A patent/JPH10321725A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006059894A (ja) * | 2004-08-18 | 2006-03-02 | Fujitsu Ltd | 半導体集積回路のレイアウト方法及びレイアウト・プログラム |
US7295938B2 (en) | 2005-03-30 | 2007-11-13 | Matsushita Electric Industrial Co., Ltd. | Clock jitter calculation device, clock jitter calculation method, and clock jitter calculation program |
JP2007066239A (ja) * | 2005-09-02 | 2007-03-15 | Fujitsu Ltd | 半導体集積回路のレイアウト設計方法 |
JP4558612B2 (ja) * | 2005-09-02 | 2010-10-06 | 富士通セミコンダクター株式会社 | 半導体集積回路のレイアウト設計方法 |
JP2014501968A (ja) * | 2010-11-18 | 2014-01-23 | シノプシス, インコーポレイテッド | 複数の複数コーナー複数モードのシナリオにおける設計要求違反を修正する方法および装置 |
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