JPH10321725A - 半導体集積回路の設計方法及び装置 - Google Patents

Abstract

(57)【要約】 【課題】 各標準セルに供給される電圧の降下を考慮し
た設計を可能とする半導体集積回路の設計方法及び装置
を提供することである。 【解決手段】 セルライブラリに予め登録された複数の
標準セルを組み合わせて設計を行う半導体集積回路の設
計方法において、前記セルライブラリに前記標準セルの
供給電圧に対する遅延時間を予め記述しておき、一旦決
定された任意の標準セルの配置及びそれらの間の配線か
ら各標準セルに供給される電圧を予測し、その予測され
た供給電圧から前記セルライブラリを参照して前記標準
セル及びそれらを結ぶ配線の遅延時間を求め、その遅延
時間が予め設定されているタイミング制約を違反すると
判断された場合には所定の処理を施してタイミング違反
を回避する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＡＤ（Computer
Aided Design ：計算機支援設計）を利用した半導体集
積回路の設計方法及び装置に関し、特に、セミカスタム
ＩＣの設計に適した設計方法及び装置に関する。

【０００２】

【従来の技術】近年、特定用途集積回路（ＡＳＩＣ，Ap
plication Specific Integrated Circuit ）の市場が増
大しつつある。特定用途集積回路（以下、「ＡＳＩＣ」
と呼ぶ）とは、その名の通り、特定用途に向けて、必要
な機能を集積して構成するＬＳＩ（Large Scale Integr
ated Circuit）のことであり、その代表的な例としてゲ
ートアレイやスタンダートセルがある。これらは、全設
計工程を人手によって行うフルカスタムＩＣに対して、
セミカスタムＩＣと呼ばれ、予め標準の基本回路（論理
セル）を準備し、ユーザの希望するＬＳＩを、これらの
論理セルの計算機による自動設計を行うことにより、短
期間に開発することを可能にしたものである。

【０００３】例えば、スタンダードセルは、基本論理回
路を組み合わせて作った少し複雑な論理回路（ブロッ
ク）を、最適設計してコンピュータのデータベースに標
準セルとして登録しておき、実際に、ＬＳＩを設計する
場合に、そのデータベースにあるこれらの各種の標準セ
ルを組み合わせて実現する。図４に示すように、半導体
チップ１０１上に、必要な標準セルをセル列１０３とし
て何列かに並べ、各セル間を結ぶ全体の配線長が最も短
くなるように、コンピュータを用いてセルの配置と配線
パターン及び配線チャネル（セル列とセル列の間の領
域）１０５の幅が決められる。標準セルが登録されるデ
ータベースは、一般に、セルライブラリ（Cell Librar
y）と呼ばれ、そこに登録されているセルの種類が豊富
なほど、無駄の少ないＬＳＩを設計することができる。

【０００４】

【発明が解決しようとする課題】近年、ＬＳＩの微細化
による配線断面積の縮小、高集積化による配線長の増大
等の理由から配線抵抗が増加する一方であり、電源供給
線もその例外ではない。通常、ＬＳＩでは、図４に示す
ように、チップ外部からの電源をチップ周辺部に配置さ
れたボンディングパッド１０６を介して外部からチップ
内部に電圧を供給するが、チップ周辺部から離れたチッ
プ中心部では、上記電源供給線の配線抵抗のために、セ
ルに対する供給電圧が降下してしまう。そして、この電
圧降下は、直接的、あるいは間接的に次のようなチップ
の誤動作を招くおそれがあった。

【０００５】（１）直接的誤動作 セルに供給される電圧が、そのセルの正常動作可能領域
を逸脱している場合、そのセルは誤動作する可能性があ
る。具体的には、例えば、供給される電圧がそのセルを
構成するトランジスタのしきい値以下となり、そのトラ
ンジスタがオンしない場合である。

【０００６】（２）間接的誤動作 セルに供給される電圧が、そのセルの正常動作可能領域
内にはあるが、そのセルの遅延時間が著しく変化してし
まう場合、そのセルに接続されている別のセルが誤動作
する可能性がある。具体的には、例えば、供給される電
圧がそのセルを構成するトランジスタのしきい値以上で
はあるが、十分な大きさではないためにそのトランジス
タの動作スピードが低下し、それによりそのセル内の遅
延時間が増大してしまう場合である。

【０００７】このような直接的誤動作、間接的誤動作
は、ＬＳＩの大規模化、微細化に伴い、ますます増大す
る傾向にあり、上記電圧降下を考慮した設計を行う必要
が生じている。

【０００８】さらに、ＡＳＩＣの測定・評価・解析は、
通常、プロセス終了後のＥＳ（Engineering Sample）を
入手してから行われており、設計の段階から上記電圧降
下を考慮することが、開発期間短縮を図る上でも重要で
ある。

【０００９】本発明は上記事情に鑑みて成されたもので
あり、その目的は、各標準セルの供給電圧依存性をセル
ライブラリに記述し、そのセルライブラリを参照してセ
ミカスタム設計を行うことにより、電圧降下を考慮した
設計を可能とする半導体集積回路の設計方法及び装置を
提供することにある。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
めに本発明では、セルライブラリに予め登録された複数
の標準セルを組み合わせることにより設計を行うセミカ
スタム設計において、前記セルライブラリに、従来のセ
ルライブラリには記述されていなかった各標準セルの供
給電圧に対する遅延時間をさらに追加した構成となって
いる。

【００１１】上記構成によれば、セルライブラリに各標
準セルの供給電圧に対する遅延時間が記述されているの
で、一旦決定された任意の標準セルの配置及びそれらの
間の配線から各標準セルに供給される電圧を予測すれ
ば、その予測された供給電圧から前記セルライブラリを
参照することにより前記標準セル及びそれらを結ぶ配線
の遅延時間を求めることができる。そして、その遅延時
間が予め設定されているタイミング制約を違反している
のであれば、例えば前記標準セルを結ぶ配線を短縮する
ことでタイミング違反を回避することができる。また、
その予測された供給電圧では正常動作が不可能であると
判断された標準セルに対しては前記セルライブラリを参
照してその供給電圧で正常動作が可能な標準セルによる
置き換えを行うこともできる。

【００１２】このように、本発明によれば、実際のプロ
セスを行ってチップを製造する前に、従来の課題である
電圧降下による直接的誤動作、間接的後動作を設計段階
で回避する処理を施すことができる。従って、開発期間
を大幅に短縮することができる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。

【００１４】第１の実施の形態 図１は、本発明の実施の形態に係る半導体集積回路の設
計装置の構成を示す図である。図１に示すように、本実
施の形態に係る半導体集積回路の設計装置は、セルライ
ブラリ１と、電圧降下測定装置３と、タイミング解析装
置５と、最適化設計装置７と具備するものである。

【００１５】セルライブラリ１は、従来のセルライブラ
リと同様、最適設計された標準セルが登録されたデータ
ベースであるが、従来と異なる点は、登録されている標
準セルの遅延時間の供給電圧依存性が新たに記述されて
いる点であり、まさにそれが本発明の特徴部分である。
図１に示すライブラリデータ９は、セルライブラリ１に
登録されている標準セルに関するデータの一例を示した
ものである。ライブラリデータ９は、２入力ＡＮＤ回路
（macro AN2 ）モデルのセルデータを示したものであ
り、「ｓｌｅｗ」は入力信号の変化時間（図中１１で示
す部分）、「Ｃ」は出力負荷容量（図中１３で示す部
分）、「ｄｅｌａｙ」はセル内部の入力端子から出力端
子までの遅延時間（図中１５で示す部分）をそれぞれ示
しており、例えば、「ｓｌｅｗ」が１．０、「Ｃ」が
１．３の場合には「ｄｅｌａｙ」は４．１となる。ここ
までは、従来のセルライブラリと同様であり、上述した
ように、本発明ではセルの遅延時間の供給電圧依存性も
記述してある。すなわち、図１に示す「ＶＤＤ」は供給
電圧（図中１７で示す部分）を示しており、例えば、
「ｓｌｅｗ」が１．０、「Ｃ」が１．３で、さらに、
「ＶＤＤ」が２．１の場合に「ｄｅｌａｙ」が４．１と
なる。

【００１６】電圧降下測定装置３は、各セルに供給され
る電圧の値を上述した電圧降下を考慮して予測を行うも
のであり、例えば、各セルのスウィッチング確率により
各セルから流れ出る電流を見積もり、また、電源供給線
自体で消費される電流を見積もることによりかかる予測
を行うことは可能である。

【００１７】タイミング解析装置５は、指定した２点間
のパスの遅延時間を算出し、そのパスのタイミング制約
を満たしているか否かを解析するものである。

【００１８】最適化設計装置７は、タイミング解析装置
５の解析結果に基づき、タイミング制約が満たされるよ
うに所定の処理を施すものである。

【００１９】次に、本実施の形態に係る半導体集積回路
の設計装置の動作（すなわち、設計方法）について説明
する。なお、ここでは、各標準セルの配置及びそれらセ
ル間の配線が一旦決定されているものとする（以下、
「初期配置配線」と呼ぶ）。

【００２０】図２に示す、指定したパスＡ→Ｎ→Ｚのタ
イミング制約が１１ｎｓｅｃであるとする。初期配置配
線では、外部からの供給電圧に上述した電圧降下がない
ものとして設計が行われているので、例えば、標準供給
電圧が３．３Ｖである場合に、、セル１９の内部遅延時
間が３ｎｓｅｃ、セル２１の内部遅延時間が３ｎｓｅ
ｃ、セル１９の出力端子とセル２１の入力端子との間の
遅延時間を４ｎｓｅｃであるとすると、パスＡ→Ｎ→Ｚ
の遅延時間は３＋３＋４＝１０ｎｓｅｃとなる。従っ
て、タイミング解析装置５により、初期配置配線におい
ては、パスＡ→Ｎ→Ｚの遅延時間はそのタイミング制約
を満たしていると判断される。

【００２１】次に、電圧降下測定装置３により、実際に
は、セル１９の最低供給電圧が２．８Ｖ、セル２１の最
低供給電圧が３．０Ｖであることが予測されたとする。
この時、セルライブラリ１を参照することにより、セル
１９の内部遅延時間が４ｎｓｅｃ、セル２１の内部遅延
時間が３．５ｎｓｅｃに、また、セル１９の出力端子と
セル２１の入力端子との間の遅延時間が５ｎｓｅｃにな
ることがわかったとする。タイミング解析装置５は、パ
スＡ→Ｎ→Ｚの遅延時間は４＋３．５＋５＝１２．５ｎ
ｓｅｃであるから、このままではパスＡ→Ｎ→Ｚのタイ
ミング制約に違反すると判断する。

【００２２】次に、最適化設計装置７は、セル１９の出
力端子とセル２１の入力端子との間の配線（ネット）Ｎ
を短くし、それによりこの遅延時間を５ｎｓｅｃから
３．５ｎｓｅｃとする。そうすれば、全遅延時間を４＋
３．５＋３．５＝１１ｎｓｅｃとなり、タイミング制約
が満たされることになる。

【００２３】第２の実施の形態 本実施の形態では、所定のセルに供給される電圧がその
セルの正常可能領域から逸脱している場合に、論理的に
は等価であるが、そのセルよりも低電圧で正常動作が可
能な別のセルに置き換える構成としたものである。

【００２４】第１の実施の形態と同様、図２に示す、指
定したパスＡ→Ｎ→Ｚのタイミング制約が１１ｎｓｅｃ
であるとする。初期配置配線では、外部からの供給電圧
に上述した電圧降下がないものとして設計が行われてい
るので、例えば、標準供給電圧が３．３Ｖである場合
に、、セル１９の内部遅延時間が３ｎｓｅｃ、セル２１
の内部遅延時間が３ｎｓｅｃ、セル１９の出力端子とセ
ル２１の入力端子との間の遅延時間を４ｎｓｅｃである
とすると、パスＡ→Ｎ→Ｚの遅延時間は３＋３＋４＝１
０ｎｓｅｃとなる。従って、タイミング解析装置５によ
り、初期配置配線においては、パスＡ→Ｎ→Ｚの遅延時
間はそのタイミング制約を満たしていると判断される。

【００２５】次に、電圧降下測定装置３により、実際に
は、セル１９の最低供給電圧が２．８Ｖ、セル２１の最
低供給電圧が３．０Ｖであることが予測されたとする。
この時、セル１９の最低供給電圧２．８Ｖがその正常動
作領域を逸脱し、誤動作のおそれがある場合には、セル
１９を最低供給電圧２．８Ｖ付近で正常動作が可能な別
のセル２３に交換する（図３参照）。

【００２６】次に、セルライブラリ１を参照することに
より、セル２３の内部遅延時間が３．５ｎｓｅｃ、セル
２１の内部遅延時間が３．５ｎｓｅｃに、また、セル２
３の出力端子とセル２１の入力端子との間の遅延時間が
５ｎｓｅｃになることがわかったとする。タイミング解
析装置５は、パスＡ→Ｎ→Ｚの遅延時間は３．５＋３．
５＋５＝１２ｎｓｅｃであるから、このままではパスＡ
→Ｎ→Ｚのタイミング制約に違反すると判断する。

【００２７】次に、最適化設計装置７は、セル２３の出
力端子とセル２１の入力端子との間のネットＮを短く
し、それによりこの遅延時間を５ｎｓｅｃから４ｎｓｅ
ｃとする。そうすれば、全遅延時間を３．５＋３．５＋
４＝１１ｎｓｅｃとなり、タイミング制約が満たされる
ことになる。

【００２８】以上説明したように本発明の第１の実施の
形態、第２の実施の形態によれば、従来の課題である電
圧降下により供給電圧がセルの正常動作可能領域を逸脱
している場合には、その供給電圧で正常動作するセルに
置き換え、また、正常動作可能領域内であっても、その
セルの遅延時間が増加する場合には、遅延時間が短縮さ
れるように最適な設計変更を施すことが可能となる。従
って、従来では、プロセス終了後のＥＳ（Engineering
Sample）を入手し測定評価した後に上記電圧降下による
チップの誤動作が確認された場合、設計変更しなければ
ならなかったが、本実施の形態によれば、設計段階でか
かるチップの誤動作を回避する処理を施すことができ、
それにより開発期間を大幅に短縮することができる。

【００２９】なお、上記実施の形態のセルライブラリに
おいては、登録されている標準セルの遅延時間について
新たに供給電圧の依存性を記述したが、本発明はそれに
限定されるものではなく、温度等の外的条件に左右され
るすべてのパラメータに対する遅延時間の依存性を記述
することができる。

【００３０】さらに、上記実施の形態では遅延時間を記
述したセルライブラリについて説明したが、例えば、消
費電力について記述したセルライブラリについても本発
明を適用することは可能である。

【００３１】

【発明の効果】以上説明したように本発明によれば、登
録されている標準セルの遅延時間について新たに供給電
圧の依存性をセルライブラリに記述してあるので、従来
の課題である供給電圧の降下が生じた場合であっても、
各標準セルに供給される電圧を考慮して回路設計を行う
ことができる。従って、設計段階で供給電圧降下による
チップの誤動作を回避することができ、製品開発期間を
大幅に短縮することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る半導体集積回路の設
計装置の構成を示す図である。

【図２】本発明の第１の実施の形態を説明するための図
である。

【図３】本発明の第２の実施の形態を説明するための図
である。

【図４】スタンダードセルによるレイアウトを示す図で
ある。

【符号の説明】

１ セルライブラリ ３ 電圧降下測定装置 ５ タイミング解析装置 ７ 最適化設計装置 ９ ライブラリデータ １１ 入力信号の変化時間 １３ 出力負荷容量 １５ 遅延時間 １７ 供給電圧 １９、２１、２３ セル １０１ 半導体チップ １０３ セル列 １０５ 配線チャネル １０６ ボンディングパッド

Claims (4)

【特許請求の範囲】
1. 【請求項１】 セルライブラリに予め登録された複数の
   標準セルを組み合わせることにより設計を行う半導体集
   積回路の設計方法において、 前記セルライブラリには前記標準セルの供給電圧に対す
   る遅延時間が記述されている半導体集積回路の設計方法
   であって、 一旦決定された任意の標準セルの配置及びそれらの間の
   配線から各標準セルに供給される電圧を予測し、 予測された供給電圧から前記セルライブラリを参照する
   ことにより前記標準セル及びそれらを結ぶ配線の遅延時
   間を求め、 求められた遅延時間が予め設定されているタイミング制
   約を違反すると判断された場合には所定の処理を施すこ
   とを特徴とする半導体集積回路の設計方法。
2. 【請求項２】 セルライブラリに予め登録された複数の
   標準セルを組み合わせることにより設計を行う半導体集
   積回路の設計方法において、 前記セルライブラリには前記標準セルの供給電圧に対す
   る遅延時間が記述されている半導体集積回路の設計方法
   であって、 一旦決定された任意の標準セルの配置及びそれらの間の
   配線から各標準セルに供給される電圧を予測し、 予測された供給電圧では正常動作が不可能であると判断
   された標準セルに対しては前記セルライブラリを参照し
   てその供給電圧で正常動作が可能な標準セルによる置き
   換えを行い、 さらに、前記予測された供給電圧から前記セルライブラ
   リを参照することにより前記標準セル及びそれらを結ぶ
   配線の遅延時間を求め、 求められた遅延時間が予め設定されているタイミング制
   約を違反すると判断された場合には所定の処理を施すこ
   とを特徴とする半導体集積回路の設計方法。
3. 【請求項３】 予め複数の標準セルが登録されているセ
   ルライブラリを備えた半導体集積回路の設計装置におい
   て、 前記セルライブラリには前記標準セルの供給電圧に対す
   る遅延時間が記述されていると共に、 一旦決定された任意の標準セルの配置及びそれらの間の
   配線から各標準セルに供給される電圧を予測する電圧降
   下予測装置と、 前記電圧降下予測装置により予測された供給電圧から前
   記セルライブラリを参照することにより標準セル及びそ
   れらを結ぶ配線の遅延時間を求め、その遅延時間が予め
   設定されているタイミング制約を違反するか否かを判断
   するタイミング解析装置と、 前記タイミング解析装置の解析結果に基づき、前記標準
   セル及びそれらを結ぶ配線の遅延時間がそのタイミング
   制約を満たすように所定の処理を施す最適化設計装置と
   を具備することを特徴とする半導体集積回路の設計装
   置。
4. 【請求項４】 前記最適化設計装置は、さらに、前記電
   圧降下予測装置により予測された供給電圧では正常動作
   が不可能であると判断された標準セルに対しては前記セ
   ルライブラリを参照してその供給電圧で正常動作が可能
   である標準セルによる置き換えを行うことを特徴とする
   請求項３記載の半導体集積回路の設計装置。