JP2005532657A - モードレジスタにおけるバースト長設定の変更を行わずに、異なるバースト長のアクセスをサポートするdram - Google Patents
モードレジスタにおけるバースト長設定の変更を行わずに、異なるバースト長のアクセスをサポートするdram Download PDFInfo
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Abstract
Description
図1は、メモリコントローラ100とメモリデバイス150を含む、メモリシステム50の一実施形態を示す。モードレジスタ154によって特定されたバースト長以外のバースト長を有するアクセスを実行するためにメモリデバイス150に命令する、1つ以上の異なるコマンドエンコーディングを生成するために、メモリコントローラ100が、構築されてよい。モードレジスタ154に特定されたバースト長に係わらず、コマンドエンコーディングに特定されたバースト長を有するアクセスを実行することによって、異なるコマンドエンコーディングに応じるために、メモリデバイス150が、構築される。
表1
│名称(機能) │S│RAS │CA│WE│ADDR │
│アクティブ │L│L │H │H │バンク/ │
│(バンクとアクティブローを選択) │ │ │ │ │行(row) │
│リード(バースト長=8) │L│H │H │L │バンク/ │
│(バンクと列を選択、リードバースト│ │ │ │ │列(col) │
│を開始) │ │ │ │ │ │
│リード(バースト長=モードレジスタ│L│H │L │H │バンク │
│バースト長) │ │ │ │ │列(col) │
│(バンクと列を選択、リードバースト│ │ │ │ │ │
│を開始) │ │ │ │ │ │
│ライト │L│H │L │L │バンク │
│(バンクと列を選択、ライトバースト│ │ │ │ │列(col) │
│を開始) │ │ │ │ │ │
│モードレジスタ設定 │L│L │L │L │オプコード│
Claims (10)
- バースト長を有するバーストアクセスをメモリデバイス(150)実行させるためのリクエストを受信し、
前記バースト長が、前記メモリデバイス(150)の現在のバースト長設定によって指示された第1バースト長であるとき、前記メモリデバイス(150)に第1コマンドエンコーディングを与え、かつ、
前記バースト長が、前記バースト長設定(154)によって指示された前記第1バースト長と等しくない第2バースト長であるとき、前記メモリデバイス(150)に第2コマンドエンコーディングを与え、
前記メモリデバイス(150)が、前記第1コマンドエンコーディングに応じて、前記第1バースト長を有する前記バーストアクセスを実行し、
前記メモリデバイス(150)が、前記第2コマンドエンコーディングに応じて、前記第2バースト長を有する前記バーストアクセスを実行する、方法。 - 前記バーストアクセスは、リードアクセスである、請求項1記載の方法。
- 前記メモリデバイスに第3バースト長を有する第2バーストアクセスを実行させるためのリクエストを受信し、
前記第3バースト長が前記バースト長設定によって指示された第1バースト長に等しくないとき、前記メモリデバイスに、第3コマンドエンコーディングを与え、
前記メモリデバイスが、前記第3コマンドエンコーディングに応じて、前記第3バースト長を有する前記第2バーストアクセスを実行するとともに、前記第2バーストアクセスがライトバーストアクセスである、請求項2記載の方法。 - 前記メモリデバイスは、DDRIIDRAMである、請求項1記載の方法。
- 前記第1コマンドエンコーディングを与える前記過程は、チップ選択信号、列アドレスストローブ、行アドレスストローブ信号、及びライトイネーブル信号の値をコントロールする過程を含み、かつ、
前記第2コマンドエンコーディングを与える前記過程は、前記チップ選択信号、前記アドレスストローブ信号、前記行アドレスストローブ信号、及び前記ライトイネーブル信号の値をコントロールする過程を含む、請求項1記載の方法。 - 現在のバースト長を示す数値を記録するよう構成されたモードレジスタ(154)と、
メモリアレイ(152)とを含み、
前記メモリアレイ(152)は、符号化されたコマンドを受信するよう構成され、前記符号化されたコマンドは、バースト長を識別するものであり、
前記メモリアレイ(152)は、前記符号化されたコマンドを受信する過程に応じて、前記符号化されたコマンドによって識別された前記バースト長を有するバーストアクセスを実行するよう構成され、前記バースト長は、前記現在のバースト長とは異なるものである、メモリデバイス。 - 前記メモリアレイは、第2バースト長を識別する第2符号化されたコマンドを受信し、かつ、これに応答して前記第2バースト長を有する第2バーストアクセスを実行可能に構成され、
前記第2バースト長は、前記バースト長とは異なるものであり、かつ、
前記メモリアレイは、前記符号化されたコマンドと前記第2符号化されたコマンドの双方に応じて、リードアクセスを実行するよう構成される、請求項6記載のメモリデバイス。 - 前記メモリデバイスは、DDRIIDRAMである、請求項6記載のメモリデバイス。
- 前記符号化されたコマンドは、チップ選択信号、列アドレスストローブ信号、行アドレス信号、及びライトイネーブル信号の数値として受信される、請求項6記載のメモリデバイス。
- 第1バースト長を有する第1メモリアクセスの受信に応じて第1コマンドエンコーディングを生成するよう構成され、かつ、第2バースト長を有する第2メモリアクセスリクエストの受信に応じて第2コマンドエンコーディングを生成するよう構成されたメモリコントローラ(100)を有し、前記第1コマンドエンコーディングは、前記第1バースト長を識別し、前記第2コマンドエンコーディングは、第2バースト長を識別するものであり、
前記メモリコントローラ(100)に結合され、かつ、前記第1コマンドエンコーディングの受信に応じて前記第1バースト長を有する第1バーストアクセスを実行するよう構成され、前記第2コマンドエンコーディングの受信に応じて前記第2バースト長を有する第2バーストアクセスを実行するよう構成されたメモリデバイス(150)を有する、システム。
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