JP2005354587A

JP2005354587A - 複合電子回路

Info

Publication number: JP2005354587A
Application number: JP2004175516A
Authority: JP
Inventors: Toshio Ozawa; 俊雄小澤
Original assignee: SPC Electronics Corp
Current assignee: SPC Electronics Corp
Priority date: 2004-06-14
Filing date: 2004-06-14
Publication date: 2005-12-22

Abstract

【課題】一方の増幅回路の利得調整を他方の増幅回路の動作に悪影響を与えることなく行うことの可能な複合電子回路を提供する。
【解決手段】複合電子回路は、入力信号を受けて、当該入力信号の低周波帯域の信号成分を増幅し、第１増幅信号として出力する第１増幅回路（Ｕ１，ＬＰＦ）と、同入力信号を受けて、当該信号の高周波数帯域の信号成分を増幅して、第２増幅信号として出力する第２増幅回路（Ｕ２，ＨＰＦ）と、第１増幅信号及び第２増幅信号を合成して出力する出力部（Ｖｏｕｔ）を備える。ここで、第１増幅回路（Ｕ１，ＬＰＦ）と第２増幅回路（Ｕ２，ＨＰＦ）とは並列に接続されている。
【選択図】図１

Description

本発明は、低ドリフト且つ広帯域で動作可能な電子回路に関し、特に、複数の電子回路を複合させた複合電子回路に関する。

通信機、計測器等においては、低ドリフトの演算増幅器と広帯域特性をもつ演算増幅器とを組み合わせた複合電子回路が用いられていることがある（例えば、特許文献１参照。）。このような複合電子回路は、「コンポジット回路」と呼ばれることもある。

従来のこの種のコンポジット回路を増幅回路に適用した複合増幅回路の代表的な構成図を図５に示す。
図５に示される複合増幅回路は、低ドリフト演算増幅器Ｕ１１、抵抗Ｒ１３，Ｒ１４及びキャパシタＣ１１からなる低周波帯域増幅回路と、広帯域演算増幅器Ｕ１２、キャパシタＣ１２及び抵抗Ｒ１５からなる高周波数帯域増幅回路とを縦続接続し、前段の低周波帯域増幅回路で入力信号のうちの低周波数領域の信号成分を増幅した後、後段の高周波数帯域増幅回路においては、低周波帯域増幅回路で増幅された低周波数領域の信号成分を基準とし、そこへキャパシタＣ１２及び抵抗Ｒ１５を通して得られる高周波数領域の信号成分を加算しつつ増幅して、それを回路全体の出力信号にすることとしている。

実用新案登録第２５５６９８７号

特許文献１に開示された回路のいずれも、また、図５に示される回路も、２つの特性の異なる増幅回路を縦続接続してなるものである。すなわち、一方の増幅回路で行われる処理と他方の増幅回路で行われる処理とがシーケンシャルになされている。

このシーケンシャル処理の場合、一方の増幅回路の利得の調整を行うと、他方の増幅回路動作に悪影響を及ぼしてしまうおそれがある。

本発明は、一方の増幅回路の利得調整を他方の増幅回路の動作に悪影響を与えることなく行うことが可能な複合電子回路を提供することをその課題とするものである。

本発明による複合電子回路は；入力信号を受けて、当該入力信号の所定周波数帯域の信号成分を増幅し、第１増幅信号として出力する第１増幅回路と；前記第１増幅回路と並列に接続され、前記入力信号と同一の信号を受けて、当該信号のうち、前記所定周波数帯域より高い周波数帯域の信号成分を増幅して、第２増幅信号として出力する第２増幅回路と；前記第１増幅信号及び前記第２増幅信号を合成して出力する出力部と；を備えることを特徴とする。

上記の複合電子回路において、例えば前記所定周波数帯域が低周波帯域の場合、前記第１増幅回路は低周波帯域増幅回路、前記第２増幅回路は高周波帯域増幅回路とする。低周波帯域とは２，０００［Ｈz］程度の周波数帯域、高周波帯域とはＨＦ帯以上の周波数帯域を指す。

信号の周波数を効率的に分離する観点からは、前記第１増幅回路が、第１演算増幅器と該第１演算増幅器の後段に接続されたローパスフィルタとを含むようにし、前記第２増幅回路は、第２演算増幅器と該第２演算増幅器の後段に接続されたハイパスフィルタとを含むようにする。この場合、前記第１演算増幅器及び前記第２演算増幅器に共通に接続された入力部抵抗手段を更に備えるようにし、前記入力信号は、当該複合電子回路の外部から前記入力部抵抗手段を介して前記第１演算増幅器及び前記第２演算増幅器に与えられるように構成することができる。より具体的には、前記第１演算増幅器は、第１及び第２入力端子を有し、前記第１入力端子を接地されると共に前記第２入力端子を前記入力部抵抗手段に接続されており、前記第２演算増幅器は、第３及び第４入力端子を有し、前記第３入力端子を接地されると共に前記第４入力端子を前記入力部抵抗手段に接続されている。前記第１入力端子と前記第３入力端子とは互いに同相の入力端子とすることができる。さらに前記第１入力端子と前記第３入力端子とは正相入力端子にすることができる。

前記第１演算増幅器及び前記第２演算増幅器と前記入力部抵抗手段との接続点と前記出力部と間に接続された帰還用抵抗手段を更に備えて複合電子回路を構成することができる。この場合、前記帰還用抵抗手段の抵抗値を前記入力部抵抗手段の抵抗値で割った値を利得として有するようにする。また、前記第１入力端子又は該第１入力端子及び前記第３入力端子の両方は、例えば、入力バイアス電流による誤差を調整するための誤差調整用抵抗手段を介して接地される。前記誤差調整用抵抗手段は、例えば、前記入力部抵抗手段の抵抗値と前記帰還用抵抗手段の抵抗値とを並列合成してなる抵抗値を有するものである。

なお、前記第１演算増幅器の出力端子と前記出力部との間には抵抗器が接続される一方、前記第２演算増幅器の出力端子と前記出力部との間にはキャパシタが接続されており、前記ローパスフィルタは、前記抵抗器、前記キャパシタ及び前記第２演算増幅器の前記接続関係により構成され、前記ハイパスフィルタは、前記抵抗器、前記キャパシタ及び前記第１演算増幅器の前記接続関係により構成されることにより、前記ローパスフィルタを構成する回路要素と前記ハイパスフィルタを構成する回路要素とを共用する構成にすることができる。
あるいは、前記第１演算増幅器の出力端子と前記出力部との間にはインダクタが接続される一方、前記第２演算増幅器の出力端子と前記出力部との間にはキャパシタが接続されており、前記ローパスフィルタは、前記インダクタ、前記キャパシタ及び前記第２演算増幅器の前記接続関係により構成され、前記ハイパスフィルタは、前記インダクタ、前記キャパシタ及び前記第１演算増幅器の前記接続関係により構成されることにより、前記ローパスフィルタを構成する回路要素と前記ハイパスフィルタを構成する回路要素とを共用する構成にすることができる。

前記第１演算増幅器は、例えば相対的に低周波帯域における特性の優れている演算増幅器であり、前記第２演算増幅器は、例えば相対的に高周波数帯域における特性の優れている演算増幅器である。あるいは、前記第１演算増幅器は、例えば前記入力信号におけるドリフトの影響を低く抑えつつ当該入力信号を増幅する低ドリフト演算増幅器であり、前記第２演算増幅器は、例えば広帯域に亘って信号を増幅する広帯域演算増幅器である。

このように異なる処理をする２つの増幅回路を従属接続ではなく並列に接続して用いることにより、一方の増幅回路の利得調整を他方の増幅回路の動作に悪影響を与えることなく行うことができる。

以下、本発明の実施形態による複合電子回路について、図面を参照して説明する。

図１を参照すると、本発明の第１の実施の形態による複合電子回路は、第１及び第２の２つの増幅回路を並列に接続してなる回路構成を備えている。
第１増幅回路は、入力段に低ドリフト演算増幅器Ｕ１を備え、その後段にローパスフィルタＬＰＦを接続してなるものである。他方、第２増幅回路は、入力段に広帯域演算増幅器Ｕ２を備え、その後段にハイパスフィルタＨＰＦを接続してなるものである。
すなわち、第１及び第２増幅回路の双方とも入力段に入力インピーダンスの極めて高い演算増幅器を備えている。ここで、低ドリフト演算増幅器Ｕ１とは、入力された信号におけるドリフトの影響を低く抑えつつ、その信号を増幅する演算増幅器であり、低周波帯域において高特性を示すものである。広帯域演算増幅器とは、広帯域に亘って信号を増幅することのできる演算増幅器である。

詳しくは、低ドリフト演算増幅器Ｕ１及び広帯域演算増幅器Ｕ２の正相入力端子は接地されており、低ドリフト演算増幅器Ｕ１及び広帯域演算増幅器Ｕ２の逆相入力端子には入力部抵抗手段として動作する抵抗Ｒ１を介して入力信号Ｖｉｎが与えられている。

低ドリフト演算増幅器Ｕ１に入力された入力信号は、ドリフトに起因した低周波ノイズが信号に重畳されないようにして増幅され、その後、ローパスフィルタＬＰＦを通過することにより、低周波帯域の成分のみが抽出される。すなわち、第１増幅回路全体を見た場合、ローパスフィルタＬＰＦの出力は増幅された低周波帯域成分のみを有する信号となる。

一方、広帯域演算増幅器Ｕ２に入力された入力信号は、広帯域に亘って増幅され、その後、ハイパスフィルタＨＰＦを通過することにより、高周波数帯域の成分のみが抽出される。すなわち、第２増幅回路全体を見た場合、ハイパスフィルタＨＰＦの出力は増幅された高周波数帯域成分のみを有する信号となる。

ローパスフィルタＬＰＦとハイパスフィルタＨＰＦの出力は、出力部Ｖｏｕｔにて合成され、複合電子回路の出力として出力される。第１増幅回路からはノイズの影響を抑制されつつ適切に増幅された低周波帯域の成分のみを有する信号が出力され、第２増幅回路からは増幅された高周波数帯域の成分のみを有する信号が出力されるので、これらを合成した信号は、入力信号の全域に亘って、適切に増幅された信号となる。

出力部Ｖｏｕｔと低ドリフト演算増幅器Ｕ１及び広帯域演算増幅器Ｕ２の逆相入力端子との間には、帰還用抵抗手段として動作する抵抗Ｒ２が接続されており、出力部Ｖｏｕｔから出力される信号は、抵抗Ｒ２を介して低ドリフト演算増幅器Ｕ１及び広帯域演算増幅器Ｕ２の逆相入力端子にも与えられる。

低ドリフト演算増幅器Ｕ１は、ターゲットとしている低周波数領域に関して言えば、それ自身、ノイズを低減する機能を有するものであるのに対して、広帯域演算増幅器Ｕ２はノイズを含みやすくノイズ特性が悪い。そこで、広帯域演算増幅器の利得を調整する必要性が生じてくるわけであるが、例えば図５に示される従来技術によると、低ドリフト演算増幅器Ｕ１１の周辺に設けられ且つ低ドリフト演算増幅器Ｕ１１との組み合わせにより動作する受動素子（具体的には抵抗Ｒ１３）も広帯域演算増幅器Ｕ１２の利得に影響を与えていたことから、低ドリフト演算増幅器Ｕ１１の動作に悪影響を与えることなく、広帯域演算増幅器Ｕ１２の利得を適切に調整することは困難であった。しかし、本実施の形態による複合電子回路においては、広帯域演算増幅器Ｕ２の利得は、抵抗Ｒ１及び抵抗Ｒ２のみによって決まる値となっていることから、図５に示される従来技術と比較して、低ドリフト演算増幅器Ｕ１の動作に悪影響を与えることなく、広帯域演算増幅器Ｕ２の調整を図ることができる。

また、複合電子回路自体の利得も抵抗Ｒ１及び抵抗Ｒ２のみから決まることとなっている上、広帯域演算増幅器Ｕ２の利得もこの複合電子回路の総利得と比較して殆ど同じ値となる。従って、良好な特性が得られる。

図２には、図１に示されていたローパスフィルタＬＰＦ及びハイパスフィルタＨＰＦのより具体的な構成が示されている。図２を参照すると、低ドリフト演算増幅器Ｕ１の出力端子と出力部Ｖｏｕｔとの間には抵抗Ｒが接続されており、広帯域演算増幅器Ｕ２の出力端子と出力部Ｖｏｕｔとの間にはキャパシタＣが接続されている。

一般に、理想的な演算増幅器における出力端子は、入力端子間においてナレータ条件（Ｖ＝Ｉ＝０）を満足させるように任意に変化できるノレータで示される。このことから明らかなように、低ドリフト演算増幅器Ｕ１の後段には、抵抗Ｒ、キャパシタＣ及び広帯域演算増幅器Ｕ２のノレータの上記接続関係にて、ローパスフィルタＬＰＦが構成されている。同様に、広帯域演算増幅器Ｕ２の後段には、キャパシタＣ、抵抗Ｒ及び低ドリフト演算増幅器Ｕ１のノレータの上記接続関係にて、ハイパスフィルタＨＰＦが構成されている。

このように、図２に示される複合電子回路においては、他方の演算増幅器の出力端子を利用し、且つ、抵抗Ｒ及びキャパシタＣを共用して、それぞれの演算増幅器の後段に設けられるローパスフィルタＬＰＦ及びハイパスフィルタＨＰＦを構成している。

図３を参照すると、本発明の第２の実施の形態による複合電子回路は、前述の第１の実施の形態（特に、図２に示されるもの）による複合電子回路に入力バイアス電流による誤差低減手段を講じてなるものである。

より具体的には、低ドリフト演算増幅器Ｕ１の正相入力端子は誤差調整用抵抗手段として動作する抵抗Ｒ３を介して接地されている。誤差調整用抵抗手段として動作する抵抗Ｒ３は、出力オフセット電圧を０にするようにして設定された抵抗値を有する。本実施の形態においては、抵抗Ｒ３の抵抗値は、抵抗Ｒ１と抵抗Ｒ２を並列合成して得られる抵抗値（Ｒ１//Ｒ２＝Ｒ１・Ｒ２／（Ｒ１＋Ｒ２））に等しくなるようにして設定されている。更に、広帯域演算増幅器Ｕ２の正相入力端子にも抵抗Ｒ３と同じ抵抗を加えることとしても良い。

図４を参照すると、本発明の第３の実施の形態による複合電子回路は、ローパスフィルタＬＰＦ及びハイパスフィルタＨＰＦを除き、図３に示された第２の実施の形態による複合電子回路と同じ構成を有している。

本実施の形態による複合電子回路においては、抵抗Ｒに変えて、インダクタＬを備えている。すなわち、本実施の形態においては、低ドリフト演算増幅器Ｕ１の出力端子と出力部Ｖｏｕｔとの間にはインダクタＬが接続されており、広帯域演算増幅器Ｕ２の出力端子と出力部Ｖｏｕｔとの間にはキャパシタＣが接続されている。この接続関係により、低ドリフト演算増幅器Ｕ１の後段には、インダクタＬ、キャパシタＣ及び広帯域演算増幅器Ｕ２のノレータからなるローパスフィルタＬＰＦが構成されており、同様に、広帯域演算増幅器Ｕ２の後段には、キャパシタＣ、インダクタＬ及び低ドリフト演算増幅器Ｕ１のノレータからなるハイパスフィルタＨＰＦが構成されている。

以上、本発明の実施の形態として具体的な回路を提示して本発明の概念について説明してきたが、本発明の概念はこれらに限定されるものではない。例えば、複合電子回路が特定の周波数帯域のみを扱うような場合には、一方又は双方の増幅回路の入力段における演算増幅器を特定の周波数帯域において良好な特性を示すようなものとし、且つ、その後段に、特定の周波数帯域を通過域とするようなバンドパスフィルタを設けることとしても良い。特に、双方の増幅回路においては、バンドパスフィルタの通過域を互いに異なることとなるようにし、好ましくは演算増幅器も対応する通過域において良好な特性を有するものとすれば良い。

また、上述した実施の形態においては、低ドリフト演算増幅器及び広帯域演算増幅器が用いられていたが、一方が相対的に低周波帯域における特性の優れている演算増幅器であり、他方が相対的に高周波数帯域における特性の優れている演算増幅器であれば良い。

以上説明した、本発明による複合電子回路は、例えば、通信機、計測器、家電製品、医療機器等における増幅回路又は各種制御回路内にて用いることができる。

本発明の第１の実施の形態による複合電子回路の概略構成を示す回路図。本発明の第１の実施の形態による複合電子回路の具体的構成を示す回路図。本発明の第２の実施の形態による複合電子回路の構成を示す回路図。本発明の第３の実施の形態による複合電子回路の構成を示す回路図。従来の複合電子回路の構成を示す回路図。

符号の説明

Ｕ１，Ｕ１１低ドリフト増幅器
Ｕ２，Ｕ１２広帯域増幅器
ＬＰＦローパスフィルタ
ＨＰＦハイパスフィルタ
Ｒ１入力部抵抗器
Ｒ２帰還用抵抗器
Ｒ３誤差調整用抵抗器
Ｒ，Ｒ１１〜１５抵抗器
Ｃ，Ｃ１１，Ｃ１２キャパシタ
Ｌインダクタ
Ｖｉｎ入力信号
Ｖｏｕｔ出力部

Claims

入力信号を受けて、当該入力信号の所定周波数帯域の信号成分を増幅し、第１増幅信号として出力する第１増幅回路と、
前記第１増幅回路と並列に接続され、前記入力信号と同一の信号を受けて、当該信号のうち、前記所定周波数帯域より高い周波数帯域の信号成分を増幅して、第２増幅信号として出力する第２増幅回路と、
前記第１増幅信号及び前記第２増幅信号を合成して出力する出力部と、を備える、
複合電子回路。
前記所定周波数帯域は低周波帯域であり、
前記第１増幅回路は当該低周波帯域の信号を増幅するための低周波帯域増幅回路であり、
前記第２増幅回路は、前記低周波帯域の信号の周波数を超える周波数の信号を増幅するための高周波帯域増幅回路である、
請求項１記載の複合電子回路。
前記第１増幅回路は、第１演算増幅器と該第１演算増幅器の後段に接続されたローパスフィルタとを含み、
前記第２増幅回路は、第２演算増幅器と該第２演算増幅器の後段に接続されたハイパスフィルタとを含む、
請求項１又は２記載の複合電子回路。
前記第１演算増幅器及び前記第２演算増幅器に共通に接続された入力部抵抗手段を更に備えており、
前記入力信号は、当該複合電子回路の外部から前記入力部抵抗手段を介して前記第１演算増幅器及び前記第２演算増幅器に与えられる、
請求項３記載の複合電子回路。
前記第１演算増幅器は、第１及び第２入力端子を有し、前記第１入力端子を接地されると共に前記第２入力端子を前記入力部抵抗手段に接続されており、
前記第２演算増幅器は、第３及び第４入力端子を有し、前記第３入力端子を接地されると共に前記第４入力端子を前記入力部抵抗手段に接続されている、
請求項４記載の複合電子回路。
前記第１入力端子と前記第３入力端子とは互いに同相の入力端子である、
請求項５記載の複合電子回路。
前記第１入力端子と前記第３入力端子とは正相入力端子である、
請求項６記載の複合電子回路。
前記第１演算増幅器及び前記第２演算増幅器と前記入力部抵抗手段との接続点と前記出力部と間に接続された帰還用抵抗手段を更に備える、
請求項４乃至７のいずれかに記載の複合電子回路。
前記帰還用抵抗手段の抵抗値を前記入力部抵抗手段の抵抗値で割った値を利得として有する、
請求項８記載の複合電子回路。
前記第１入力端子又は該第１入力端子及び前記第３入力端子の両方は、入力バイアス電流による誤差を調整するための誤差調整用抵抗手段を介して接地されている、
請求項８又は９記載の複合電子回路。
前記誤差調整用抵抗手段は、前記入力部抵抗手段の抵抗値と前記帰還用抵抗手段の抵抗値とを並列合成してなる抵抗値を有する、
請求項１０記載の複合電子回路。
前記第１演算増幅器の出力端子と前記出力部との間には抵抗器が接続される一方、前記第２演算増幅器の出力端子と前記出力部との間にはキャパシタが接続されており、
前記ローパスフィルタは、前記抵抗器、前記キャパシタ及び前記第２演算増幅器の前記接続関係により構成され、前記ハイパスフィルタは、前記抵抗器、前記キャパシタ及び前記第１演算増幅器の前記接続関係により構成されることにより、
前記ローパスフィルタを構成する回路要素と前記ハイパスフィルタを構成する回路要素とを共用可能にする、
請求項３乃至１１のいずれかに記載の複合電子回路。
前記第１演算増幅器の出力端子と前記出力部との間にはインダクタが接続される一方、前記第２演算増幅器の出力端子と前記出力部との間にはキャパシタが接続されており、
前記ローパスフィルタは、前記インダクタ、前記キャパシタ及び前記第２演算増幅器の前記接続関係により構成され、前記ハイパスフィルタは、前記インダクタ、前記キャパシタ及び前記第１演算増幅器の前記接続関係により構成されることにより、
前記ローパスフィルタを構成する回路要素と前記ハイパスフィルタを構成する回路要素とを共用可能にする、
請求項３乃至１１のいずれかに記載の複合電子回路。
前記第１演算増幅器は相対的に低周波帯域における特性の優れている演算増幅器であり、
前記第２演算増幅器は相対的に高周波数帯域における特性の優れている演算増幅器である、
請求項３乃至１３のいずれかに記載の複合電子回路。
前記第１演算増幅器は前記入力信号におけるドリフトの影響を低く抑えつつ当該入力信号を増幅する低ドリフト演算増幅器であり、
前記第２演算増幅器は広帯域に亘って信号を増幅する広帯域演算増幅器である、
請求項３乃至１４のいずれかに記載の複合電子回路。