JP2005332973A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2005332973A
JP2005332973A JP2004149912A JP2004149912A JP2005332973A JP 2005332973 A JP2005332973 A JP 2005332973A JP 2004149912 A JP2004149912 A JP 2004149912A JP 2004149912 A JP2004149912 A JP 2004149912A JP 2005332973 A JP2005332973 A JP 2005332973A
Authority
JP
Japan
Prior art keywords
semiconductor
built
package
semiconductor device
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004149912A
Other languages
English (en)
Other versions
JP4455158B2 (ja
Inventor
Hideki Ishii
秀基 石井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2004149912A priority Critical patent/JP4455158B2/ja
Priority to US11/132,292 priority patent/US7193331B2/en
Publication of JP2005332973A publication Critical patent/JP2005332973A/ja
Priority to US11/685,801 priority patent/US20070161129A1/en
Application granted granted Critical
Publication of JP4455158B2 publication Critical patent/JP4455158B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】 本発明は、半導体装置のパッケージサイズを小さくするとともに、実装面に垂直な方向の厚みを薄くしながら、機能の異なる複数の半導体チップを１つのパッケージ内に収容した半導体装置およびその製造方法を提供することを目的とする。
【解決手段】 本発明の半導体装置は、基板、基板上に実装された第１の半導体チップ、その上に積層された内蔵半導体パッケージ、およびこれらを覆う第１のモールド樹脂を備える。この内蔵半導体パッケージは、ダイパッドに実装された少なくとも１つの第２の半導体チップと、複数の端子と電気的に接続され、上面に配設された接続領域およびこれに対向する下面に配設された支持領域を含む複数のリードフレームと、接続領域が露出され、支持領域が覆われるように樹脂モールドする第２のモールド樹脂と、を有する。さらに接続領域は、第２のモールド樹脂のパッケージ表面より下方に位置する。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、とりわけ複数の半導体チップを１つのパッケージに収容したマルチチップパッケージタイプの半導体装置およびその製造方法に関する。
近年の電子機器の小型化および高機能化に伴い、それに使用される半導体装置に対する小型化および高機能化に対する要請がますます高まってきている。こうした小型化および高機能化を実現する手段として、メモリ回路およびロジック回路を１つのチップ内に集積した半導体装置、あるいはメモリＩＣおよびロジックＩＣを１つのパッケージ内に収納するシステムインパッケージ（ＳｉＰ）技術による半導体装置が開発されてきた。
機能の異なる複数の回路を１チップ化した半導体チップは、単機能半導体チップと比較して、設計開発するために長い時間を要し、また製造するために数多くの異なるプロセスステップを経る必要があるため、製造工程が長く、歩留りが低くなる傾向がある。さらに、こうした半導体チップのチップ面積は、一般に、大きなものとなってしまう。
一方、従来のＳｉＰ技術によれば、例えば、複数の半導体チップを配線基板上に並列に配置した半導体装置が提案されている。しかし、複数の半導体チップを配線基板上に並列に配設すると、樹脂パッケージされた後の半導体装置のパッケージサイズ（外部実装基板に対する半導体装置の実装面積）を小さくすることができない。
同様に、これまでのＳｉＰ技術を用いて、半導体チップ上に別の半導体チップを積層してなる半導体装置が当業者に広く知られている。これを開示する特許文献として、例えば、特開平１１-２８８９７７号公報がある。この公報の図１において、ロジック回路３およびメモリ回路８を含む半導体チップ１，２を互いに積層することにより、積層チップ１１が形成される。また図３において、積層チップ１１が基板１２上に搭載され、絶縁樹脂が全面樹脂モールドされる。さらに図５においては、積層チップ１１がインナーリード１８に搭載され、同様に、絶縁樹脂が全面樹脂モールドされる。
特開平１１−２８８９７７号公報
しかしながら、半導体チップ上に別の半導体チップを積層する場合、上段の半導体チップを下段の半導体チップのボンディングパッド領域より小さくする必要があり、結果的に、上段の半導体チップのチップサイズに対する制約が大きくなってしまう。さらに、上記半導体装置において、収容される半導体チップの数が増えるに従い、いずれか１つの半導体チップに不具合が生じた場合であっても、樹脂モールド工程後の最終製品検査においては、製品全体として不具合判定されるので、半導体装置の歩留りがより低下し、生産コストをさらに引き上げることになる。
そこで本発明の１つの態様は、半導体装置のパッケージサイズを小さくするとともに、実装面に垂直な方向の厚みを薄くしながら、機能の異なる複数の半導体チップを１つのパッケージ内に収容した半導体装置およびその製造方法を提供することを目的とする。
また、本発明の別の態様は、半導体チップのチップサイズに対する制約が少なく、かつ歩留りが高く、容易に製造できる半導体装置およびその製造方法を提供することを目的とする。
本発明の１つの態様による半導体装置は、基板、基板上に実装された第１の半導体チップ、第１の半導体チップ上に積層された内蔵半導体パッケージ、および第１の半導体チップと内蔵半導体パッケージを覆う第１のモールド樹脂を備える。そして、この内蔵半導体パッケージは、複数の端子を含み、ダイパッドに実装された少なくとも１つの第２の半導体チップと、複数の端子と電気的に接続され、上面に配設された接続領域およびこれに対向する下面に配設された支持領域を含む複数のリードフレームと、接続領域が露出され、支持領域が覆われるように、ダイパッド、第２の半導体チップ、およびリードフレームを覆う第２のモールド樹脂と、を有する。さらにリードフレームの接続領域は、内蔵半導体パッケージの第２のモールド樹脂のパッケージ表面より下方に位置する。
本発明によれば、パッケージ内に収容される半導体チップのチップサイズに対する制約がなく、実装面に平行な水平方向のパッケージサイズおよび垂直方向の厚みを薄くできる、高機能な半導体装置を提供することができる。
実施の形態１．
以下、添付図面を参照しながら、本発明に係る半導体装置の実施の形態を説明する。各実施の形態の説明において、理解を容易にするために方向を表す用語（例えば、「上側」、「下側」、「上面」、および「下面」など）を適宜用いるが、これは説明のためのものであって、これらの用語は本発明を限定するものでない。
図１ないし図６を参照しながら、まず、本発明の実施の形態１による半導体装置１の構成について以下詳細に説明する。実施の形態１の半導体装置１は、図１、図２（ａ）および図２（ｂ）に示すように、概略、基板半導体パッケージ１０と、その上に積層される内蔵半導体パッケージ３０と、これらの半導体パッケージ１０，３０を覆う第１のモールド樹脂１２（分かりやすくするために、図１ではハッチングを省略し、図２（ａ）および図２（ｂ）では図示しない。）と、を有する。
基板半導体パッケージ１０は、図１および図２（ｂ）に示すように、配線基板１４と、配線基板１４の上側主面１６に半田などの導電性接着剤（図示せず）を介して実装された第１の半導体チップ１８（例えば、ロジックＩＣ）と、を有する。
配線基板１４は、図３に示すように、互いに対向する２組の辺（４つの辺）を含む矩形の平面形状を有し、その上側主面１６における４つの辺に沿って第１の半導体チップ１８のための複数のボンディングパッド２０と、対向する１組の辺に沿って内蔵半導体パッケージ３０のための複数のボンディングパッド３２と、を有する。そして、ロジックＩＣ１８の端子（ボンディングパッド）２２と配線基板１４のボンディングパッド２０とが、金線２４を用いたワイヤボンディング方式により電気的に接続されている（図面を分かりやすくするために、一部の金線２４を省略した。）。
さらに、配線基板１４は、その下側主面２６に格子状に配置された複数の外部接続用ランド（図示せず）と、これに接合された半田ボール２８（図１および図２（ｂ）参照）と、を有するが、半導体装置１の厚みをできるだけ薄くしたい場合は、半田ボール２８は形成されない。
一方、内蔵半導体パッケージ３０は、図１および図２（ａ）に示すように、ダイパッド３４と、ダイパッド３４の下面に半田などの導電性接着剤（図示せず）を介して実装された少なくとも１つの第２の半導体チップ（例えば、メモリＩＣ）３６と、複数のリードフレーム３８と、を有する。メモリＩＣ３６は複数の端子（図示せず）を有し、メモリＩＣ３６の各端子は、金線４０を用いて対応するリードフレーム３８に電気的に接続されている。
各リードフレーム３８は、その上面に配設された接続領域４２およびこれに対向する下面に配設された支持領域４４（図２（ａ））を有し、内蔵半導体パッケージ３０は、さらに、ダイパッド３４、メモリＩＣ３６、およびリードフレーム３８の全体を包囲する第２のモールド樹脂４６を有する（同様に、図面を分かりやすくするためにハッチングを省略した。）。ただし、本発明の内蔵半導体パッケージ３０によれば、各リードフレーム３８の接続領域４２が露出され、支持領域４４が覆われるように樹脂モールドされる。すなわち、各リードフレーム３８の接続領域４２は第２のモールド樹脂４６から露出し、支持領域４４は第２のモールド樹脂４６に支持されている。
同様に、内蔵半導体パッケージ３０は、図３に示すように、第１の半導体チップ１８上に積層された後、各リードフレーム３８の接続領域４２とこれに対応する配線基板１４のボンディングパッド３２とが、金線４８を用いてワイヤボンディングされる（図面を分かりやすくするために、一部の金線４８を省略した。）。
ところで、一般に、リードフレーム３８の接続領域４２と配線基板１４のボンディングパッド３２の間でワイヤボンディングされた金線４８は、図１の断面方向からみたとき、上に凸となるような軌跡を描く。すなわち、金線４８は、接続領域４２から厚み方向の距離（ｄ）だけ上昇した後、ボンディングパッド３２に接続される。したがって、仮に、リードフレーム３８の接続領域４２が、図４に示すように、内蔵半導体パッケージ３０の第２のモールド樹脂４６のパッケージ表面５０と同一の平面上に形成された場合、この金線４８を第１のモールド樹脂１２によりカバー（保護）するためには、第１のモールド樹脂１２は、少なくとも金線４８の上昇距離（ｄ）分の厚みを有する必要がある。すなわち、接続領域４２から第１のモールド樹脂１２のパッケージ表面５２までの厚みを、少なくとも金線４８の上昇距離（ｄ）以上に設定しなければならない。
しかしながら、本発明の内蔵半導体パッケージ３０によれば、図１に示すように、リードフレーム３８の接続領域４２が第２のモールド樹脂４６のパッケージ表面５０より距離（Ｄ）だけ下方に配置されているので、金線４８の上昇距離（ｄ）を相殺または吸収でき、第１のモールド樹脂１２ひいては半導体装置１の全体の厚みを薄くすることができる。より好適には、接続領域４２から第２のモールド樹脂４６のパッケージ表面５０の間の距離（Ｄ）を、金線４８が接続領域４２から上昇する距離（ｄ）よりも大きくなるように設計して、金線４８が上に凸となる軌跡を描くことに起因した半導体装置１の厚み寸法の増大を防止する。
このように、本発明の半導体装置１によれば、異なる機能を有する複数の半導体チップ１８，３６が１つのパッケージ内に収容されるので、半導体装置１の高機能化を図ることができる。
また、第２の半導体チップ３６は、内蔵半導体パッケージ３０内に樹脂モールドされた後に第１の半導体チップ１８上に積層されるので、複数の半導体チップを直接的に積層する従来式の半導体装置と比較して、半導体チップのチップサイズに対する制約がなく、設計の自由度が増大する。
さらに、本発明の半導体装置１によれば、複数の半導体チップ１８，３６を積層することにより実装面に平行な水平方向のパッケージサイズを低減するとともに、接続領域４２を第２のモールド樹脂４６のパッケージ表面５０より下方に配置することにより垂直方向の厚みを薄くすることができる。
後述するが、リードフレーム３８の接続領域４２に対向する支持領域４４が第２のモールド樹脂４６により支持されているため、接続領域４２におけるワイヤボンディングが容易となる。
上記説明において、第１の半導体チップ１８は、配線基板１４に対してワイヤボンディング方式により電気的に接続されるものとして説明したが、本発明は、フリップチップ方式を用いて、第１の半導体チップ１８を配線基板１４に実装した半導体装置にも同様に適用することができる。この場合、第１の半導体チップ１８上に端子２２が形成されないため、そのチップサイズより大きいパッケージサイズを有する内蔵半導体モジュール３０を第１の半導体チップ１８上に積層することができる。
次に図５および図６を参照しながら、実施の形態１による半導体装置１の製造方法について以下詳細に説明する。
先に、内蔵半導体パッケージ３０の製造方法について説明する。
図５に示すフローチャートのステップＳＴ１０において、図６に示すダイパッド３４上に第２の半導体チップ（例えば、メモリＩＣ）３６を実装する（なお、図６に示す内蔵半導体パッケージ３０は、図１および図２（ａ）に示す内蔵半導体パッケージ３０に比して、上下反転していることに留意されたい。）。
ステップＳＴ１２において、メモリＩＣ３６の各端子とこれに対応するリードフレーム３８を、金線４０を用いてワイヤボンディング方式により電気的に接続する。
そしてステップＳＴ１４において、リードフレーム３８の接続領域４２が露出され、支持領域４４が覆われるように、ダイパッド３４、メモリＩＣ３６、およびリードフレーム３８を樹脂封止する。
こうして完成された内蔵半導体パッケージ３０は、ステップＳＴ１６において、電気的動作テストが行われ、不具合品は確実に排除される。
次に、基板半導体パッケージ１０の製造方法について説明する。
ステップＳＴ２０において、図２（ｂ）および図３に示すように、配線基板１４の上側主面１６には、第１の半導体チップ１８および内臓半導体パッケージ３０のために、それぞれ複数のボンディングパッド２０，３２を設け、その下側主面２６には外部基板（図示せず）に実装するための格子上に配置された複数の外部接続用ランド（図示せず）を設ける。また、必要に応じて、半田ボール２８を外部接続用ランドに接合する。
ステップＳＴ２２では、第１の半導体チップ（例えば、ロジックＩＣ）１８を配線基板１４の上側主面１６に実装する。
続けてステップＳＴ２４において、ロジックＩＣ１８の端子２２とボンディングパッド２０を、金線２４を用いてワイヤボンディングする。上述のように、ロジックＩＣ１８と配線基板１４との電気的接続をフリップチップ方式により実現することもできる。
さらに、ステップＳＴ２６において、こうしてアセンブリされた基板半導体パッケージ１０の電気的動作テストが行われ、不具合品が除去される。
そしてステップＳＴ３０において、電気的動作テストで良品判定された内蔵半導体パッケージ３０を、図２（ａ）に示すように、上下反転させた後（接続領域４２を上向きにした後）、第１の半導体チップ１８上に積層する（図２（ｂ））。
ステップＳＴ３２では、図１および図３に示すように、各リードフレーム３８の接続領域４２と配線基板１４のボンディングパッド３２とが金線ワイヤ４８を用いて電気的に接続される。このとき、各リードフレーム３８の接続領域４２の対向する支持領域４４が第２のモールド樹脂４６により確実に支持されているので、容易にワイヤボンディングすることができる。換言すると、支持領域４４が支持されていなければ、各リードフレーム３８は、ワイヤボンディング時にワイヤボンダから加わる力に耐えられず、折れ曲がり、信頼性の高いワイヤボンディング接合が得られない。
ステップＳＴ３４においては、第１の半導体チップ１８および内蔵半導体パッケージ３０の全体が樹脂モールドされる（第１のモールド樹脂１２）。
最後に、ステップＳＴ３６で、完成された半導体装置１の最終的な電気的動作テストが行われる。
上記のように、本発明の半導体装置１の製造方法によれば、基板半導体パッケージ１０および内蔵半導体パッケージ３０は、個別に検査されて良品判定された後にアセンブリされるため、ステップＳＴ３６の最終検査における歩留まりを格段に向上させることができる。したがって、製造コストを実質的に引き下げることができる。
実施の形態２．
図７を参照しながら、本発明に係る半導体装置の実施の形態２について以下に説明する。実施の形態２の半導体装置１は、内蔵半導体パッケージのダイパッドの上面および下面の両方に少なくとも１つの半導体チップを実装する点を除いて、実施の形態１の半導体装置１と同様の構成を有するので、重複する部分に関する詳細な説明を省略する。
上述のように、実施の形態１の図２（ａ）に対応する図７において、実施の形態２の内蔵半導体パッケージ３０は、半田などの導電性接着剤（図示せず）を介して、ダイパッド３４の上面および下面の両方に実装された、少なくとも１つの半導体チップ（例えば、フラッシュメモリおよびＳＲＡＭ）６０，６２を有する。フラッシュメモリ６２およびＳＲＡＭ６４は、複数の端子（図示せず）を有し、それぞれ金線６４，６６を用いて、対応するリードフレーム３８に電気的に接続されている。
このように、実施の形態２の内蔵半導体パッケージ３０は、実施の形態１に比して、さらに多くの半導体チップ６０，６２を収容することができるので、いっそう高い機能を有する半導体装置１を実現することができる。
また、実施の形態２の内蔵半導体パッケージ３０は、実施の形態１と同様、各リードフレーム３８の接続領域４２が露出され、支持領域４４が覆われるように樹脂モールドされる（第２の樹脂モールド４６）。したがって、各リードフレーム３８の接続領域４２と、配線基板１４のボンディングパッド３２を、高い信頼性をもって容易にワイヤボンディングすることができる。
さらに、リードフレーム３８の接続領域４２が第２のモールド樹脂４６のパッケージ表面５０より下方に配置されているので、半導体装置１の全体の厚みを薄くすることができる。
実施の形態３．
図８を参照しながら、本発明に係る半導体装置の実施の形態３について以下に説明する。実施の形態３の半導体装置１は、内蔵半導体パッケージのダイパッドに実装された第２の半導体チップの上に、さらに別の第３の半導体チップを積層した点を除いて、実施の形態１の半導体装置１と同様の構成を有するので、重複する部分に関する詳細な説明を省略する。
上述のように、実施の形態１の図２（ａ）に対応する図８において、実施の形態３の内蔵半導体パッケージ３０は、ダイパッド３４の下面に実装された第２の半導体チップ７０（例えば、フラッシュメモリ）上に、別の第３の半導体チップ（例えば、ＳＲＡＭ）７２が積層される。フラッシュメモリ７０およびＳＲＡＭ７２は、複数の端子（図示せず）を有し、それぞれのメモリＩＣ３６の各端子は、対応するリードフレーム３８に金線６４，６６を用いて電気的に接続されている。
このように、実施の形態３の内蔵半導体パッケージ３０は、実施の形態１に比して、さらに多くの半導体チップ７０，７２を収容し、いっそう高い機能を実現することができる。また、実施の形態３の内蔵半導体パッケージ３０は、同様に、各リードフレーム３８の接続領域４２が露出され、支持領域４４が覆われるように樹脂モールドされるので、各リードフレーム３８の接続領域４２と、配線基板１４のボンディングパッド３２を、信頼性よく、容易に電気的に接続できる。さらに、リードフレーム３８の接続領域４２が第２のモールド樹脂４６のパッケージ表面５０より下方に配置されているので、半導体装置１の全体の厚みを薄くすることができる。
実施の形態４．
図９を参照しながら、本発明に係る半導体装置の実施の形態４について以下に説明する。実施の形態４の半導体装置１は、基板半導体パッケージの第１の半導体チップの上に別の第４の半導体チップを直接的に積層した点を除いて、実施の形態１の半導体装置１と同様の構成を有するので、重複する部分に関する詳細な説明を省略する。
上述のように、実施の形態１の図２（ｂ）に対応する図９において、実施の形態４の基板半導体パッケージ１０は、第１の半導体チップ１８の上に積層された、さらに別の第４の半導体チップ８０（例えば、ロジックＩＣ）を有する。半導体チップ１８，８０の各端子は、金線８２，８４を用いて配線基板１４のボンディングパッド２０に電気的に接続される。
実施の形態４の半導体装置１は、上記実施の形態で説明した任意の内蔵半導体パッケージ３０を第４の半導体チップ８０（基板半導体パッケージ１０）上に積層して、第１のモールド樹脂１２で覆うことにより製造することができる。
こうして、実施の形態４の基板半導体パッケージ１０は、実施の形態１に比して、さらに多様なロジック回路などの半導体チップ１８，８０を組み合わせることができるので、より高い機能を実現することができる。
実施の形態５．
図１０を参照しながら、本発明に係る半導体装置の実施の形態５について以下に説明する。実施の形態５の半導体装置１は、複数のリードフレームが内蔵半導体パッケージの４つの辺から延び、配線基板が上側主面の４つの辺に沿って内蔵半導体パッケージのための複数のボンディングパッドを有する点を除き、実施の形態１の半導体装置１と同様の構成を有するので、重複する部分に関する詳細な説明を省略する。
上述のように、実施の形態１の図３に対応する図１０において、実施の形態５の半導体装置１の配線基板１４は、矩形平面の上側主面１６の４つの辺に沿って、それぞれ第１の半導体チップ１８および内蔵半導体パッケージ３０のための複数のボンディングパッド２０，３２を有する。一方、実施の形態５の半導体装置１の内蔵半導体パッケージ３０によれば、複数のリードフレーム３８が内蔵半導体パッケージ３０の４つの辺（互いに対向する２組の辺）から延び、配線基板１４のボンディングパッド３２に接続されている。
このように、リードフレーム３８は内蔵半導体パッケージ３０の４辺から延びるので、より数多くのリードフレーム３８を介して、内蔵半導体パッケージ３０と配線基板１４とを接続することができる。すなわち、実施の形態５の半導体装置によれば、内蔵半導体パッケージ３０を容易に多ピン化することができる。
本発明に係る実施の形態１による半導体装置の断面図である。 図１に示す半導体装置の分解断面図である。 図２に示す半導体装置の平面図である。 本発明を説明するための対照的な半導体装置の断面図である。 本発明に係る半導体装置の製造方法を示すフローチャートである。 図１に示す内蔵半導体パッケージの断面図である。 実施の形態２による内蔵半導体パッケージの断面図である。 実施の形態３による内蔵半導体パッケージの断面図である。 実施の形態４による基板半導体パッケージの断面図である。 実施の形態５による半導体装置の平面図である。
符号の説明
１０ 基板半導体パッケージ、１２ 第１のモールド樹脂、１４ 配線基板、１６ 配線基板の上側主面、１８ 第１の半導体チップ、２０ ボンディングパッド（第１の半導体チップ用）、２２ 第１の半導体チップの端子、２４，４０，４８，６４，６６，８２，８４ 金線、２６ 配線基板の下側主面、２８ 半田ボール、３０ 内蔵半導体パッケージ、３２ ボンディングパッド（内蔵半導体パッケージ用）、３４ ダイパッド、３６，６０，６２ 第２の半導体チップ、３８ リードフレーム、４２ 接続領域、４４ 支持領域、４６ 第２のモールド樹脂、５０ 第２のモールド樹脂のパッケージ表面、７２ 第３の半導体チップ、８０ 第４の半導体チップ。

Claims (8)

  1. 基板、該基板上に実装された第１の半導体チップ、該第１の半導体チップ上に積層された内蔵半導体パッケージ、および該第１の半導体チップと該内蔵半導体パッケージを覆う第１のモールド樹脂を備えた半導体装置において、
    前記内蔵半導体パッケージは、
    複数の端子を含み、ダイパッドに実装された少なくとも１つの第２の半導体チップと、
    前記複数の端子と電気的に接続され、上面に配設された接続領域およびこれに対向する下面に配設された支持領域を含む複数のリードフレームと、
    前記接続領域が露出され、前記支持領域が覆われるように、前記ダイパッド、前記第２の半導体チップ、および前記リードフレームを覆う第２のモールド樹脂と、を有し、
    前記リードフレームの前記接続領域は、前記内蔵半導体パッケージの前記第２のモールド樹脂のパッケージ表面より下方に位置することを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記リードフレームの前記接続領域が、ワイヤボンディング方式により前記基板に電気的に接続されることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１の半導体チップは、ワイヤボンディング方式またはフリップチップ方式により前記基板に電気的に接続されることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記内蔵半導体パッケージは、前記ダイパッドの上面および下面のいずれか一方、または両方に実装される前記少なくとも１つの第２の半導体チップを含むことを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記内蔵半導体パッケージは、前記第２の半導体チップの上に積層された少なくとも１つの第３の半導体チップをさらに含むことを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記内蔵半導体パッケージは、互いに対向する２組の辺を含む平面形状を有し、
    前記複数のリードフレームは、前記内蔵半導体パッケージのいずれか一方または両方の組の前記辺から延びることを特徴とする半導体装置。
  7. 半導体装置に内蔵される内蔵半導体パッケージであって、
    複数の端子を含み、ダイパッドに実装された少なくとも１つの第２の半導体チップと、
    前記複数の端子と電気的に接続され、上面に配設された接続領域およびこれに対向する下面に配設された支持領域を含む複数のリードフレームと、
    前記接続領域が露出され、前記支持領域が覆われるように、前記ダイパッド、前記第２の半導体チップ、および前記リードフレームを覆う第２のモールド樹脂と、を有し、
    前記リードフレームの前記接続領域は、前記内蔵半導体パッケージの前記第２のモールド樹脂のパッケージ表面より下方に位置することを特徴とする内蔵半導体パッケージ。
  8. 半導体装置の製造方法であって、
    第１の半導体チップを基板上に実装するステップと、
    請求項７に記載された内蔵半導体パッケージの電気的動作テストを行うステップと、
    前記内蔵半導体パッケージを前記第１の半導体チップ上に積層するステップと、
    前記リードフレームの前記接続領域を前記基板に電気的に接続するステップと、
    前記第１の半導体チップと前記内蔵半導体パッケージを覆うように樹脂モールドするステップと、を有することを特徴とする半導体装置の製造方法。
JP2004149912A 2004-05-20 2004-05-20 半導体装置 Expired - Fee Related JP4455158B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2004149912A JP4455158B2 (ja) 2004-05-20 2004-05-20 半導体装置
US11/132,292 US7193331B2 (en) 2004-05-20 2005-05-19 Semiconductor device and manufacturing process thereof
US11/685,801 US20070161129A1 (en) 2004-05-20 2007-03-14 Semiconductor device and manufacturing process thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004149912A JP4455158B2 (ja) 2004-05-20 2004-05-20 半導体装置

Publications (2)

Publication Number Publication Date
JP2005332973A true JP2005332973A (ja) 2005-12-02
JP4455158B2 JP4455158B2 (ja) 2010-04-21

Family

ID=35374423

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004149912A Expired - Fee Related JP4455158B2 (ja) 2004-05-20 2004-05-20 半導体装置

Country Status (2)

Country Link
US (2) US7193331B2 (ja)
JP (1) JP4455158B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7852439B2 (en) 2007-03-19 2010-12-14 Fujitsu Limited Multi-layer display element and manufacturing method for the same
CN112614816A (zh) * 2019-10-04 2021-04-06 爱思开海力士有限公司 使用引线的半导体装置和层叠半导体封装

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007123454A (ja) * 2005-10-27 2007-05-17 Renesas Technology Corp 半導体装置及びその製造方法
US7420206B2 (en) 2006-07-12 2008-09-02 Genusion Inc. Interposer, semiconductor chip mounted sub-board, and semiconductor package
JP5252007B2 (ja) * 2011-03-08 2013-07-31 株式会社村田製作所 電子部品の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0595021A1 (en) 1992-10-28 1994-05-04 International Business Machines Corporation Improved lead frame package for electronic devices
JP4033968B2 (ja) 1998-03-31 2008-01-16 新日鉄マテリアルズ株式会社 複数チップ混載型半導体装置
JP3955712B2 (ja) * 2000-03-03 2007-08-08 株式会社ルネサステクノロジ 半導体装置
KR100583494B1 (ko) * 2000-03-25 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
JP2002057253A (ja) * 2000-08-10 2002-02-22 Nec Corp 半導体装置およびその製造方法
JP3683179B2 (ja) * 2000-12-26 2005-08-17 松下電器産業株式会社 半導体装置及びその製造方法
JP2003017646A (ja) * 2001-06-29 2003-01-17 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置およびその製造方法
JP2003273317A (ja) * 2002-03-19 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法
US6825064B2 (en) * 2002-09-30 2004-11-30 Ultratera Corporation Multi-chip semiconductor package and fabrication method thereof
US6850020B1 (en) * 2003-09-26 2005-02-01 Red Devil Equipment Company Multizone clamping system for paint mixer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7852439B2 (en) 2007-03-19 2010-12-14 Fujitsu Limited Multi-layer display element and manufacturing method for the same
CN112614816A (zh) * 2019-10-04 2021-04-06 爱思开海力士有限公司 使用引线的半导体装置和层叠半导体封装

Also Published As

Publication number Publication date
US20050258531A1 (en) 2005-11-24
JP4455158B2 (ja) 2010-04-21
US7193331B2 (en) 2007-03-20
US20070161129A1 (en) 2007-07-12

Similar Documents

Publication Publication Date Title
US7902652B2 (en) Semiconductor package and semiconductor system in package using the same
US8143710B2 (en) Wafer-level chip-on-chip package, package on package, and methods of manufacturing the same
US6445064B1 (en) Semiconductor device
US7298033B2 (en) Stack type ball grid array package and method for manufacturing the same
TWI464812B (zh) 具有倒裝晶片之積體電路封裝件系統
US7598599B2 (en) Semiconductor package system with substrate having different bondable heights at lead finger tips
US7834469B2 (en) Stacked type chip package structure including a chip package and a chip that are stacked on a lead frame
KR101590540B1 (ko) 베이스 구조 디바이스를 갖춘 집적회로 패키지 시스템
US7674640B2 (en) Stacked die package system
US7615858B2 (en) Stacked-type semiconductor device package
KR20080023702A (ko) 비대칭 리드프레임 접속을 갖는 다이 패키지
US20070209834A1 (en) Integrated circuit leaded stacked package system
US7859118B2 (en) Multi-substrate region-based package and method for fabricating the same
KR101123804B1 (ko) 반도체 칩 및 이를 갖는 적층 반도체 패키지
US7193331B2 (en) Semiconductor device and manufacturing process thereof
US7479706B2 (en) Chip package structure
JP4602223B2 (ja) 半導体装置とそれを用いた半導体パッケージ
US20080237831A1 (en) Multi-chip semiconductor package structure
KR100566780B1 (ko) 적층형 멀티 칩 패키지 제조 방법 및 이를 이용한 적층형 멀티 칩 패키지
KR20010068514A (ko) 칩 스케일 패키지를 적층한 적층 패키지
JP2005347428A (ja) 半導体装置
KR100813621B1 (ko) 적층형 반도체 소자 패키지
US8399967B2 (en) Package structure
KR20080054878A (ko) 적층 패키지
KR20060007530A (ko) 칩 스택 패키지

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070518

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090602

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090723

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100126

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100203

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130212

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130212

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140212

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees