JP2005331523A

JP2005331523A - Voltage prove

Info

Publication number: JP2005331523A
Application number: JP2005225624A
Authority: JP
Inventors: Toshiaki Suzuki; 敏明鈴木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2005-08-03
Filing date: 2005-08-03
Publication date: 2005-12-02
Anticipated expiration: 2022-05-30
Also published as: JP4417304B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a voltage probe capable of implementing delightful real-time trace at developing stage in addition to no arrangement of special connecting terminals to LSI itself for monitoring and no enlargement of LSI size for mass production. <P>SOLUTION: The voltage probe is characterized to be comprised of possible arrangement opposite to a signal line 104 to be monitored on a semiconductor chip 100 and to contain voltage probe chip 200 equipped with a sensor electrode 204 detecting voltage variations of the aforementioned signal line as induced voltage from electrostatic induction. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、電圧プローブにかかり、特にシステムＬＳＩ内部信号を外部からリアルタイムにモニタする技術に関する。 The present invention relates to a voltage probe, and more particularly to a technique for monitoring a system LSI internal signal from the outside in real time.

従来、マイコンや、ＤＳＰ等の幅の広いバス信号をモニタする為には、強引にＬＳＩ端子を形成して全てを出力するか、選択的に出力するなどの方法や、ＬＳＩ内部にトレースメモリーを内蔵してメモリーに蓄積した後、シリアル通信で読み出すなどの工夫をしていた。
すなわち、この様な方法では、図１７に示すようにトレースの為に特別に接続用の端子１０１を配設し、ワイヤボンディングによってボンディングワイヤ１０２を介して信号取り出し端子１０２に接続するかあるいは検査時のみ針でプロービングできるパッドを設けるかいずれかの方法をとる必要があった。このためトレースすることのできる信号本数を多くすることが困難であり、通常は８本程度で出力しているため、十分な信号モニタを行うことができないという問題があった。
また半導体チップの高集積化および高速化に伴い、ゲート入力容量Ｃ２に比べ、ボンディングワイヤを含めて配線間の結合容量Ｃ１が大きく、十分な感度を得ることができないという問題があった。 Conventionally, in order to monitor a wide range of bus signals such as microcomputers and DSPs, a method of forcibly forming all LSI terminals and outputting all or selectively outputting, or a trace memory inside the LSI After being built in and stored in memory, it was devised such as reading out via serial communication.
That is, in such a method, as shown in FIG. 17, a connection terminal 101 is specially provided for tracing and connected to the signal extraction terminal 102 via the bonding wire 102 by wire bonding or at the time of inspection. Either a pad that can be probed with only a needle has to be provided. For this reason, it is difficult to increase the number of signals that can be traced, and since normally about eight signals are output, there is a problem that sufficient signal monitoring cannot be performed.
Further, along with higher integration and higher speed of the semiconductor chip, there is a problem that the coupling capacitance C1 between wirings including bonding wires is larger than the gate input capacitance C2, and sufficient sensitivity cannot be obtained.

以上のように、従来の方法では、トレースの為に特別に接続用の端子を配設する必要があり、ＬＳＩの専有面積が大きくなり、量産用のＬＳＩにまで搭載することは経済的に好ましくない。
一方、量産用と、開発用のＬＳＩを共に開発出来る場合には、問題がないが、コストも時間もかかるので全てのＬＳＩには適用出来ないという問題があった。
また、半導体基板を用いた集積回路チップからなる電圧プローブも提案されている（特開平８−２５４５４５）。このプローブでは、入力と出力とこれらの間に接続可能なアナログ増幅器と、グランドプレーンを含むプローブグランドを有する回路基板で構成されている。しかしながらこの電圧プローブでは、入力はＩＣ入力の一つに接続する必要があり、依然としてモニタしようとするＬＳＩ自体には特別の接続用端子が必要であった。 As described above, according to the conventional method, it is necessary to provide a special connection terminal for the trace, and the exclusive area of the LSI becomes large, and it is economically preferable to mount even the LSI for mass production. Absent.
On the other hand, there is no problem when both LSI for mass production and development can be developed, but there is a problem that it cannot be applied to all LSIs because it takes time and cost.
A voltage probe made of an integrated circuit chip using a semiconductor substrate has also been proposed (Japanese Patent Laid-Open No. 8-254545). This probe is composed of an input and output, an analog amplifier connectable between them, and a circuit board having a probe ground including a ground plane. However, with this voltage probe, the input must be connected to one of the IC inputs, and a special connection terminal is still required for the LSI itself to be monitored.

このような状況を解決する為に、開発用のＬＳＩをそのまま量産ラインに持ち込めるようにするのが望ましい。そこで開発用のＬＳＩと、量産用のＬＳＩを一つにまとめて考え、開発用のＬＳＩと、量産用のＬＳＩとを同一のもの（共通のＬＳＩ）を用いるようにしている。そして開発時には、この共通のＬＳＩにトレース専用のＬＳＩと組み合わせて用いることにより、ＬＳＩ自体にはモニタ用として特別の接続端子を必要とせず、量産用のＬＳＩ規模を大きくせず、かつ、開発時には快適なリアルタイムトレースが可能となるようにすることを企図している。 In order to solve such a situation, it is desirable that the development LSI can be brought into the mass production line as it is. Therefore, the development LSI and the mass production LSI are considered together, and the development LSI and the mass production LSI are the same (common LSI). At the time of development, this common LSI is used in combination with an LSI dedicated for tracing, so that the LSI itself does not require a special connection terminal for monitoring, does not increase the scale of LSI for mass production, and at the time of development. It is intended to enable comfortable real-time tracing.

すなわち本発明ではＬＳＩ自体に、モニタ用として特別の接続端子を配設することなく、量産用のＬＳＩ規模を大きくせず、かつ、開発時には快適なリアルタイムトレースを行うことのできる電圧プローブを提供することを目的とする。 In other words, the present invention provides a voltage probe that does not provide a special connection terminal for monitoring on the LSI itself, does not increase the scale of LSI for mass production, and can perform comfortable real-time tracing during development. For the purpose.

また、本発明では、ＬＳＩ自体に、モニタ用として特別の接続端子を配設することなく、量産用のＬＳＩ規模を大きくせず、かつ、開発時には快適なリアルタイムトレースを行うことのできる半導体装置の検査方法を提供することを目的とする。 Further, according to the present invention, there is provided a semiconductor device capable of performing a comfortable real-time trace during development without providing a special connection terminal for monitoring in the LSI itself, without increasing the scale of LSI for mass production. The purpose is to provide an inspection method.

さらに、本発明では、特別の接続端子を配設することなく、量産用のＬＳＩ規模を大きくせず、かつ、開発時には快適なリアルタイムトレースを行うことのできるモニタ機能付き半導体装置を提供することを目的とする。
また高速信号をモニタし得る電圧プローブを提供することを目的とする。 Furthermore, the present invention provides a semiconductor device with a monitoring function that does not increase the scale of an LSI for mass production without providing a special connection terminal, and can perform a comfortable real-time trace during development. Objective.
It is another object of the present invention to provide a voltage probe that can monitor a high-speed signal.

そこで本発明では、半導体チップ上のモニタしようとする信号線に接続された配線パターンに、容量結合するように、相対向するように配置可能に構成された誘電体層を備えたセンサ電極を有するセンサ部を具備し、前記信号線の電圧変化を、静電誘導による誘起電圧として検出するセンサ部を具備したことを特徴とする。 In view of this, the present invention has a sensor electrode including a dielectric layer configured to be arranged so as to face each other so as to be capacitively coupled to a wiring pattern connected to a signal line to be monitored on a semiconductor chip. A sensor unit is provided, and the sensor unit detects a voltage change of the signal line as an induced voltage due to electrostatic induction.

かかる構成によれば、非接触で、信号線をモニタすることができるため、半導体チップ自体はモニタのために基本的には設計を変更することなく形成することができ、低コストで信頼性の高い信号モニタを行うことが可能となる。
また、ワイヤボンディングも不要であり、チップ自体には特別の付加回路を追加することなく形成できるため、寄生容量の発生もなく、高速で信頼性の高いモニタが可能となる。 According to such a configuration, since the signal line can be monitored in a non-contact manner, the semiconductor chip itself can basically be formed without changing the design for monitoring, and can be manufactured at low cost and with high reliability. High signal monitoring can be performed.
In addition, since wire bonding is not required and the chip itself can be formed without adding any special additional circuit, parasitic capacitance is not generated, and high-speed and highly reliable monitoring is possible.

望ましくは、前記センサ部のセンサ電極は、前記半導体チップの使用時に用いる実際の電圧が印加された前記信号線に接続され、表面近傍に引き出された配線パターンに、非接触で容量結合するように配設されていることを特徴とする。 Preferably, the sensor electrode of the sensor unit is connected to the signal line to which an actual voltage used when the semiconductor chip is used, and is capacitively coupled to the wiring pattern drawn out near the surface in a non-contact manner. It is characterized by being arranged.

かかる構成によれば、センサ部は、非接触の容量結合により信号の取り出しを行うようにしているため、半導体チップの設計に何等制限を与えることなく高精度で信頼性の高いモニタが可能となる。 According to such a configuration, since the sensor unit extracts signals by non-contact capacitive coupling, high-accuracy and high-reliability monitoring can be performed without any limitation on the design of the semiconductor chip. .

望ましくは、前記誘電体層は、前記配線パターンに接触可能に形成され、前記配線パターンと前記センサ電極との間の誘起電圧を検出するように構成されたことを特徴とする。
また望ましくは、前記センサ部は前記センサ電極と前記誘電体層を挟んで相対向して補助電極を具備しており、前記補助電極と前記信号線とが直接電気的に接続可能に構成されたことを特徴とする。 Preferably, the dielectric layer is formed so as to be in contact with the wiring pattern and configured to detect an induced voltage between the wiring pattern and the sensor electrode.
Preferably, the sensor unit includes an auxiliary electrode opposed to the sensor electrode with the dielectric layer interposed therebetween, and the auxiliary electrode and the signal line can be directly electrically connected. It is characterized by that.

望ましくは、前記センサ部は、前記半導体チップの前記信号線に接続され、表面近傍に引き出されて配列された複数の配線パターンのそれぞれに相対向して配設され、非接触で容量結合するように配設された複数のセンサ電極を具備したことを特徴とする。 Preferably, the sensor unit is connected to the signal line of the semiconductor chip, and is disposed opposite to each of the plurality of wiring patterns drawn and arranged near the surface, and is capacitively coupled in a non-contact manner. And a plurality of sensor electrodes disposed on the surface.

かかる構成によれば、上記効果に加え、高密度の信号配線が存在する場合にも容易に信頼性の高いモニタ出力を得ることが可能となる。 According to such a configuration, in addition to the above effects, it is possible to easily obtain a highly reliable monitor output even when a high-density signal wiring exists.

望ましくは、前記複数のセンサ部はクロストーク防止手段を具備したことを特徴とする。 Preferably, the plurality of sensor units include crosstalk preventing means.

かかる構成によれば、上記効果に加え、クロストーク防止手段を具備しているため、高密度の信号配線が存在する領域においても、信頼性の高いモニタ出力を得ることが可能となる。 According to such a configuration, in addition to the above effects, the crosstalk preventing means is provided, so that it is possible to obtain a highly reliable monitor output even in a region where high-density signal wiring exists.

望ましくは、センサ部が半導体基板表面に形成され、半導体チップ上のモニタしようとする信号線の配線パターンとの間に介在する誘電体層を介して前記配線パターンと容量結合するように形成されたセンサ電極を含むことを特徴とする。 Preferably, the sensor part is formed on the surface of the semiconductor substrate, and is formed so as to be capacitively coupled to the wiring pattern via a dielectric layer interposed between the wiring pattern of the signal line to be monitored on the semiconductor chip. A sensor electrode is included.

かかる構成によれば、センサ部が半導体基板表面に形成され、前記配線パターンとの間の誘電体層を介して前記配線パターンと容量結合するように形成されたセンサ電極を含むように構成されているため、モニタしようとする半導体チップあるいは、電圧プローブを構成するチップのセンサ電極のいずれかの表面に形成された誘電体層を介してセンサ電極と配線パターンが容量結合していればよく、形成が極めて容易で、かつ信頼性の高い出力を得ることが可能となる。 According to such a configuration, the sensor unit is formed on the surface of the semiconductor substrate and includes a sensor electrode formed so as to be capacitively coupled to the wiring pattern via the dielectric layer between the sensor unit and the wiring pattern. Therefore, the sensor electrode and the wiring pattern need only be capacitively coupled via the dielectric layer formed on the surface of either the semiconductor chip to be monitored or the sensor electrode of the chip constituting the voltage probe. Therefore, it is possible to obtain an output that is extremely easy and highly reliable.

望ましくは、前記誘電体層は、前記センサ電極表面に形成されたプローブ誘電体膜であることを特徴とする。 Preferably, the dielectric layer is a probe dielectric film formed on the surface of the sensor electrode.

かかる構成によれば、センサ電極表面に形成されたプローブ誘電体膜を介して容量結合されるため、このプローブ誘電体膜はセンサ電極の保護膜としても有効に作用し、プローブの耐久性の向上をはかることが可能となる。 According to this configuration, since the capacitive coupling is performed via the probe dielectric film formed on the surface of the sensor electrode, the probe dielectric film effectively acts as a protective film for the sensor electrode, and the durability of the probe is improved. Can be measured.

望ましくは、前記誘電体層は、測定しようとする前記配線パターン表面に形成された誘電体膜であることを特徴とする。 Preferably, the dielectric layer is a dielectric film formed on the surface of the wiring pattern to be measured.

かかる構成によれば、半導体チップの配線パターンを露呈することなく誘電体膜で被覆しておけばよいため、半導体チップの信頼性の向上をはかることが可能となる。 According to such a configuration, it is only necessary to cover the wiring pattern of the semiconductor chip with the dielectric film without exposing it, so that the reliability of the semiconductor chip can be improved.

望ましくは、前記誘電体層は、前記センサ電極表面に形成されたプローブ誘電体膜と、測定しようとする前記配線パターン表面に形成された誘電体膜との複合膜であることを特徴とする。 Preferably, the dielectric layer is a composite film of a probe dielectric film formed on the surface of the sensor electrode and a dielectric film formed on the surface of the wiring pattern to be measured.

かかる構成によれば、センサ電極表面に形成されたプローブ誘電体膜と、測定しようとする前記配線パターン表面に形成された誘電体膜との複合膜を介して容量結合されるため、この複合誘電体膜はセンサ電極およびチップ上の配線パターンの保護膜としても有効に作用し、半導体チップおよびプローブの耐久性の向上をはかることが可能となる。 According to this configuration, since the capacitive coupling is performed through the composite film of the probe dielectric film formed on the surface of the sensor electrode and the dielectric film formed on the surface of the wiring pattern to be measured, this composite dielectric The body film effectively acts as a protective film for the sensor electrode and the wiring pattern on the chip, and the durability of the semiconductor chip and the probe can be improved.

望ましくは、前記クロストーク防止手段は、前記センサ電極間に形成され、隣接する前記センサ電極間のクロストークを防止しうるように形成された絶縁領域からなるとを含むことを特徴とする Preferably, the crosstalk prevention means includes an insulating region formed between the sensor electrodes and formed so as to prevent crosstalk between the adjacent sensor electrodes.

かかる構成によれば、クロストーク防止手段を具備しているため、高密度の信号配線が存在する領域においても、信頼性の高いモニタ出力を得ることが可能となる。 According to such a configuration, since the crosstalk preventing means is provided, it is possible to obtain a highly reliable monitor output even in a region where high-density signal wiring exists.

望ましくは、前記センサ部は、半導体基板表面に形成され、前記配線パターンとの間の誘電体層を介して前記配線パターンと容量結合するように形成された複数のセンサ電極を含み、前記センサ電極は、モニタしようとする信号を、チップ表面に近い配線パターンに引き出している信号配線部よりも十分に狭い、ピッチで配設されていることを特徴とする。 Preferably, the sensor unit includes a plurality of sensor electrodes formed on the surface of a semiconductor substrate and capacitively coupled to the wiring pattern through a dielectric layer between the sensor part and the sensor electrode. Is characterized in that the signals to be monitored are arranged at a pitch that is sufficiently narrower than the signal wiring portion that is drawn out to the wiring pattern close to the chip surface.

かかる構成によれば、センサ電極が、モニタしようとする信号を、チップ表面に近い配線パターンに引き出している信号配線部よりも十分に狭い、ピッチで配設されているため、半導体チップの配線パターンとの位置ずれが生じたりした場合にも、漏れを生じることなくいずれかのセンサ電極で信号を取り出すことができる。 According to this configuration, since the sensor electrodes are arranged at a pitch that is sufficiently narrower than the signal wiring portion that draws out the signal to be monitored to the wiring pattern close to the chip surface, the wiring pattern of the semiconductor chip Even if a positional deviation occurs, any one of the sensor electrodes can extract a signal without causing leakage.

また、配線パターンと一対一対応していなくてもよいため、汎用型のモニタチップを構成することができる。 In addition, since it is not necessary to have a one-to-one correspondence with the wiring pattern, a general-purpose monitor chip can be configured.

さらに、前記センサ電極のそれぞれから誘起する電圧が最大となるセンサ電極を選択する信号処理回路を具備し、前記信号処理回路で選択された前記センサ電極からの信号を当該信号線の出力として取り出すように構成したことを特徴とする。 Furthermore, a signal processing circuit that selects a sensor electrode that maximizes the voltage induced from each of the sensor electrodes is provided, and a signal from the sensor electrode selected by the signal processing circuit is extracted as an output of the signal line. It is characterized by comprising.

かかる構成によれば、前記センサ電極のそれぞれから誘起する電圧が最大となるセンサ電極を選択する信号処理回路を具備し、前記信号処理回路で選択された前記センサ電極からの信号を当該信号線の出力として取り出すようにしているため、半導体チップの配線パターンとの位置ずれが生じたりした場合にも、信号処理により、漏れを生じることなくいずれかのセンサ電極で信号を取り出すことができる。 According to this configuration, the signal processing circuit that selects the sensor electrode that maximizes the voltage induced from each of the sensor electrodes is provided, and the signal from the sensor electrode selected by the signal processing circuit is transmitted to the signal line. Since the output is taken out, even when a positional deviation from the wiring pattern of the semiconductor chip occurs, the signal can be taken out by any one of the sensor electrodes by the signal processing without causing leakage.

望ましくは、半導体チップ上のモニタしようとする信号線に、相対向するように配置可能に構成され、モニタチップとしての半導体基板表面の所定の領域に形成されたセンサ電極と、前記センサ電極の出力に基き前記信号線の電圧変化を、静電誘導による誘起電圧として検出し、所望のモニタ信号を出力する信号処理回路とを備えたセンサ部を具備したことを特徴とする。 Preferably, the sensor electrode is configured to be disposed so as to be opposed to the signal line to be monitored on the semiconductor chip, and is formed in a predetermined region on the surface of the semiconductor substrate as the monitor chip, and the output of the sensor electrode And a signal processing circuit for detecting a change in the voltage of the signal line as an induced voltage due to electrostatic induction and outputting a desired monitor signal.

かかる構成によれば、半導体基板上に形成されたプローブであるため、製造が容易で小型化をはかることが可能である。 According to this configuration, since the probe is formed on the semiconductor substrate, it is easy to manufacture and can be downsized.

望ましくは、前記モニタチップは、前記半導体チップとほぼ同一サイズの半導体基板で構成され、前記半導体チップ上のモニタしようとする信号線に、前記センサ電極が相対向して静電結合するように、チップオンチップ接続可能に構成されたことを特徴とする。 Preferably, the monitor chip is formed of a semiconductor substrate having substantially the same size as the semiconductor chip, and the sensor electrode is opposed to and electrostatically coupled to a signal line to be monitored on the semiconductor chip. It is characterized in that it can be connected on a chip-on-chip basis.

かかる構成によれば、チップオンチップ接続可能であるため、配線長を最小限に抑えることができ、高速処理が可能となる。また全体として小型化をはかることができ、取り扱いが容易である。 According to such a configuration, since chip-on-chip connection is possible, the wiring length can be minimized, and high-speed processing is possible. Further, the overall size can be reduced and the handling is easy.

望ましくは、前記モニタチップは、前記センサ電極に対応してその直下に細長形状で配置された電圧センスアンプを具備した多層構造基板であることを特徴とする。 Preferably, the monitor chip is a multi-layered substrate having a voltage sense amplifier disposed in an elongated shape immediately below the sensor electrode.

かかる構成によれば、モニタチップを、前記センサ電極に対応してその直下に細長形状で配置された電圧センスアンプを具備した多層構造基板で構成しているため、小型でかつ信頼性も高いものとなっている。また、この電圧センスアンプは細長形状をなすように構成されているため、センサと配線との宣伝容量に対して、電圧センスアンプの入力ゲート容量を小さくすることができるため、入力感度を上げることができる。また電圧センスアンプ側の配線を短くすることができる溜め、周辺からの誘導ノイズによる影響を軽減することができるという効果を奏効する。 According to such a configuration, the monitor chip is composed of a multilayer structure substrate having a voltage sense amplifier arranged in an elongated shape corresponding to the sensor electrode, and is small and highly reliable. It has become. In addition, since this voltage sense amplifier is configured to have an elongated shape, it is possible to reduce the input gate capacitance of the voltage sense amplifier with respect to the advertising capacitance between the sensor and the wiring, thereby increasing the input sensitivity. Can do. In addition, the wiring on the voltage sense amplifier side can be shortened, and the effect of reducing the influence of the induced noise from the periphery can be achieved.

開発用のＬＳＩと、量産用のＬＳＩを一つにまとめたもので、開発時には、トレース専用のＬＳＩと組み合わせて用いることにより、量産用のＬＳＩ規模を大きくせず、かつ、開発時には快適なリアルタイムトレースが出来る電圧プローブを提供することができるものである。 LSIs for development and LSIs for mass production are combined into one, and in combination with LSIs dedicated for tracing during development, the scale of LSI for mass production is not increased, and comfortable real-time during development A voltage probe capable of tracing can be provided.

また、本発明の方法によれば、容易にかつ作業性よく信号をモニタすることのできる半導体装置の検査方法を提供することができるものである。 In addition, according to the method of the present invention, it is possible to provide a method for inspecting a semiconductor device that can easily monitor signals with good workability.

本発明の電圧プローブを用いたモニタ装置は、図１３に等価回路を示すように、モニタすべきＬＳＩチップ１００においてバスを構成する信号線１０４と、電圧プローブチップ２００のセンサ電極２０４とが、誘電体膜を介して容量結合されており、信号線１０４のそれぞれを通過する信号変化をモニタするように構成したものである。ここで信号線１０４とセンサ電極２０４との結合容量Ｃ１はゲート入力容量Ｃ２に比べて十分に大きいものとする。
以下、本発明の実施の形態について説明する。 As shown in an equivalent circuit in FIG. 13, in the monitoring device using the voltage probe of the present invention, the signal line 104 constituting the bus in the LSI chip 100 to be monitored and the sensor electrode 204 of the voltage probe chip 200 are electrically Capacitively coupled via a body membrane, and configured to monitor signal changes passing through each of the signal lines 104. Here, it is assumed that the coupling capacitance C1 between the signal line 104 and the sensor electrode 204 is sufficiently larger than the gate input capacitance C2.
Embodiments of the present invention will be described below.

（第１の実施の形態）
図１は、本発明の基本的な構成図を示す。
この電圧プローブは、図１および図２に示すように、システムＬＳＩを構成するＬＳＩチップ１００上のモニタしようとする信号線１０４に、相対向するようにセンサ部２０４が形成され、この信号線の電圧変化を、静電誘導による誘起電圧として検出するように構成された電圧プローブチップ２００を配置してなるものである。 (First embodiment)
FIG. 1 shows a basic configuration diagram of the present invention.
As shown in FIGS. 1 and 2, in this voltage probe, a sensor unit 204 is formed so as to be opposed to a signal line 104 to be monitored on an LSI chip 100 constituting a system LSI. A voltage probe chip 200 configured to detect a voltage change as an induced voltage due to electrostatic induction is arranged.

ここでこの電圧プローブチップは、シリコン基板２０１表面に形成された増幅回路などの信号処理回路部２０２と、モニタしようとするＬＳＩチップ１００上の信号線に、相対向するように配列されたセンサ部２０４と、このセンサ部２０４の表面を被覆する膜厚ｔ＝０．５μｍのシリケートガラス層（誘電体層）２０５とで構成されている。このセンサ部２０４は０．６μｍ角の正方形のセンサ部がピッチＬ＝６μｍで配列されている。さらにこのセンサ部２０４の表面を覆うシリケートガラスは、比誘電率４、膜厚０．５μｍのシリケートガラス層２０５で構成されており、表面は平滑となるように研磨が施されている。 Here, the voltage probe chip includes a signal processing circuit unit 202 such as an amplifier circuit formed on the surface of the silicon substrate 201 and a sensor unit arranged so as to face the signal line on the LSI chip 100 to be monitored. 204 and a silicate glass layer (dielectric layer) 205 having a film thickness t = 0.5 μm covering the surface of the sensor unit 204. In the sensor unit 204, square sensor units of 0.6 μm square are arranged at a pitch L = 6 μm. Further, the silicate glass covering the surface of the sensor unit 204 is composed of a silicate glass layer 205 having a relative dielectric constant of 4 and a film thickness of 0.5 μm, and the surface is polished so as to be smooth.

この電圧プローブチップは、シリコンウェハを出発材料とする通常の半導体プロセスで形成される。ここではクロストークの防止という観点から、ピッチＬはシリケートガラス層２０５の膜厚ｔよりも十分に大きくなるように設計するのが望ましい。ここでセンサ電極２０４近傍に形成される誘電体膜２０５は厳密にはセンサ電極間に配置される層間絶縁膜２０５ａと、センサ電極上に形成される誘電体膜２０５ｂとで構成されている。製造上は例えばシリケートガラスの塗布など、いずれも同一の膜で形成するのが望ましいが、別の膜で形成してもよい。その場合は、センサ電極間に配置される層間絶縁膜２０５ａとしては、センサ電極上に形成される誘電体膜２０５ｂよりも誘電率の高いものを用いるのが望ましい。これによりクロストークの低減を図ることが可能となる。
例えばアンテナとなるセンサ電極の絶縁物は誘電体とし、隣接電極との間は空気にするなどにより、クロストークは大幅に低減される。 This voltage probe chip is formed by a normal semiconductor process starting from a silicon wafer. Here, from the viewpoint of preventing crosstalk, it is desirable to design the pitch L to be sufficiently larger than the film thickness t of the silicate glass layer 205. Strictly speaking, the dielectric film 205 formed in the vicinity of the sensor electrode 204 includes an interlayer insulating film 205a disposed between the sensor electrodes and a dielectric film 205b formed on the sensor electrode. In production, for example, it is desirable to form the same film, such as application of silicate glass, but they may be formed of different films. In that case, as the interlayer insulating film 205a disposed between the sensor electrodes, it is desirable to use a film having a dielectric constant higher than that of the dielectric film 205b formed on the sensor electrodes. As a result, it is possible to reduce crosstalk.
For example, the insulator of the sensor electrode serving as an antenna is a dielectric, and air is used between adjacent electrodes, so that crosstalk is greatly reduced.

一方、モニタされるＬＳＩチップは、所望の素子領域の形成されたシリコン基板１０１表面に配線層１０２を介して信号線が所定の間隔で配列されて露出するように、スルーホール（図示せず）を介して取り出され、いわゆる再配列配線構造を構成し、モニタ領域１０５を構成している。従って、素子領域上に層間絶縁膜１０３を介してセンサ電極１０４が配列されたモニタ領域が積層されている構造をとっており、基本的には素子面積の増大を招くことはない。またこの表面は、ＣＭＰ（化学的機械研磨）法などによって平坦化されている。 On the other hand, the LSI chip to be monitored has a through hole (not shown) so that the signal lines are arranged and exposed at predetermined intervals through the wiring layer 102 on the surface of the silicon substrate 101 on which a desired element region is formed. And a so-called rearranged wiring structure is formed, and a monitor region 105 is formed. Therefore, the monitor region in which the sensor electrode 104 is arranged on the element region via the interlayer insulating film 103 is laminated, and basically the increase of the element area is not caused. The surface is planarized by a CMP (Chemical Mechanical Polishing) method or the like.

このようにして形成されたＬＳＩチップ１００および、電圧プローブチップ２００を清浄化したのち、ＬＳＩチップ１００のモニタ領域１０５に電圧プローブチップ２００のセンサ電極２０４がのるように位置あわせし、真空吸引しながら加圧し、直接接合により固定する。 After the LSI chip 100 and the voltage probe chip 200 formed in this way are cleaned, they are aligned so that the sensor electrode 204 of the voltage probe chip 200 is placed on the monitor area 105 of the LSI chip 100, and vacuum suction is performed. Then pressurize and fix by direct bonding.

この状態で、ＬＳＩチップの外部取り出し端子に使用時に用いる実際の電圧を印加して、駆動する。そしてこの時の誘導電圧を電圧プローブのセンサ電極２０４で検出し、信号処理回路２０２を介して、モニタする。
例えば、信号線１０４に、電圧変化ΔＶがあったとすると、信号処理回路２０２において信号処理がなされ出力電圧ΔＶ‘が現われる。 In this state, an actual voltage used at the time of use is applied to the external extraction terminal of the LSI chip to drive it. The induced voltage at this time is detected by the sensor electrode 204 of the voltage probe and monitored via the signal processing circuit 202.
For example, if there is a voltage change ΔV on the signal line 104, signal processing is performed in the signal processing circuit 202 and an output voltage ΔV ′ appears.

ここでこの電圧プローブチップ２００は、センサ電極２０４と、このセンサ電極の直下に、入力インピーダンスが極めて高くなるように設計された電圧アンプ回路を含む信号処理回路２０２を集積回路として形成している。
そしてこのＬＳＩチップ１００の信号線（バス信号配線）１０４と、電圧プローブチップ２００のセンサ電極２０４は、物理的に同じ形状でミラーリングしたパターンであり、ＬＳＩチップ１００と電圧プローブチップ２００の素子面同士をフェースツーフェースで対面させて、位置合わせした後、位置ずれが生じないように直接接合で固定している。 Here, the voltage probe chip 200 forms a sensor electrode 204 and a signal processing circuit 202 including a voltage amplifier circuit designed so as to have an extremely high input impedance immediately below the sensor electrode as an integrated circuit.
The signal line (bus signal wiring) 104 of the LSI chip 100 and the sensor electrode 204 of the voltage probe chip 200 are patterns mirrored in the same physical shape. Are face-to-face facing each other and aligned, and then fixed by direct bonding so as not to cause displacement.

この信号線１０４と、センサ電極２０４は、静電結合され、電圧プローブチップ２００に搭載された電圧アンプで増幅されて、そこから測定器までの電送に耐え得るように信号処理回路で信号処理される。 The signal line 104 and the sensor electrode 204 are electrostatically coupled, amplified by a voltage amplifier mounted on the voltage probe chip 200, and signal-processed by a signal processing circuit so as to withstand transmission from there to the measuring instrument. The

これにより、システムＬＳＩチップ１００にトレースするための回路を搭載することなく、電圧プローブチップに分割して全体を動作させることが出来るので、開発時のみ、二つのチップを接合して用い、量産時にはシステムＬＳＩチップ１００だけで生産することが出来るので、極めて経済的である。 As a result, it is possible to divide the voltage probe chip and operate the whole without mounting a circuit for tracing on the system LSI chip 100. Therefore, the two chips are joined and used only during development. Since it can be produced only by the system LSI chip 100, it is extremely economical.

また、非接触で、信号線をモニタすることができるため、基本的には半導体チップ自体はモニタのために設計を変更することなく形成することができ、低コストで信頼性の高い信号モニタを行うことが可能となる。 In addition, since the signal line can be monitored in a non-contact manner, the semiconductor chip itself can basically be formed without changing the design for monitoring, and a low-cost and highly reliable signal monitor can be formed. Can be done.

また、ワイヤボンディングも不要であり、チップ自体には特別の付加回路を追加することなく形成できるため、寄生容量の発生もなく、高速で信頼性の高いモニタが可能となる。 In addition, since wire bonding is not required and the chip itself can be formed without adding any special additional circuit, parasitic capacitance is not generated, and high-speed and highly reliable monitoring is possible.

さらにまた、センサ部は、非接触の容量結合により信号の取り出しを行うようにしているため、半導体チップの設計に何等制限を与えることなく高精度で信頼性の高い信号モニタを行うことが可能となる。 Furthermore, since the sensor unit extracts signals by non-contact capacitive coupling, it is possible to perform highly accurate and reliable signal monitoring without any limitation on the design of the semiconductor chip. Become.

また高密度の信号配線が存在する場合にも容易に信頼性の高いモニタ出力を得ることが可能となる。
なお、前記第１の実施の形態では、ＬＳＩチップ表面に同じサイズの電圧プローブチップが搭載される例について説明したが、図３にその変形例を示すようにモニタ領域の一部のみが接合するような形態をとる電圧プローブチップ２２０を用い、この電圧プローブチップを信号処理回路チップ２２１に接続し、この信号処理回路チップ２２１内で信号処理を行うようにしてもよいことは言うまでもない。 Further, even when high-density signal wiring exists, it is possible to easily obtain a monitor output with high reliability.
In the first embodiment, the example in which the voltage probe chip of the same size is mounted on the surface of the LSI chip has been described. However, only a part of the monitor region is bonded as shown in FIG. Needless to say, the voltage probe chip 220 having such a configuration may be used, the voltage probe chip may be connected to the signal processing circuit chip 221, and signal processing may be performed in the signal processing circuit chip 221.

（第２の実施の形態）
次に本発明の第２の実施の形態について説明する。
前記第１の実施の形態では、電圧プローブチップのセンサ電極表面に形成された比誘電率４、膜厚０．５μｍのシリケートガラス層２０５ｂを介して、誘導電圧を生起せしめるようにしたが、この例ではＬＳＩチップ１００側表面もシリケートガラス層１０５で被覆したことを特徴とするものである。この例では、図４に示すように、ＬＳＩチップおよび電圧プローブチップのシリケートガラス層１０５、２０５Ｓとこの間の接着層３００とを介して誘導電圧が生起せしめられる。 (Second Embodiment)
Next, a second embodiment of the present invention will be described.
In the first embodiment, the induced voltage is generated through the silicate glass layer 205b having a relative dielectric constant of 4 and a film thickness of 0.5 μm formed on the surface of the sensor electrode of the voltage probe chip. In the example, the LSI chip 100 side surface is also covered with a silicate glass layer 105. In this example, as shown in FIG. 4, an induced voltage is generated through the silicate glass layers 105 and 205S of the LSI chip and the voltage probe chip and the adhesive layer 300 therebetween.

なおこの電圧プローブチップのセンサ電極は、比誘電率４、膜厚０．２μｍのシリケートガラス層２０５Ｓを具備しており、一方ＬＳＩチップ１００の信号線１０４の表面も比誘電率４、膜厚０．２μｍのシリケートガラス層１０５で被覆されており、これらの間は膜厚０．１μｍとなるように制御された接着樹脂３００で固着されている。 The sensor electrode of this voltage probe chip includes a silicate glass layer 205S having a relative dielectric constant of 4 and a film thickness of 0.2 μm. On the other hand, the surface of the signal line 104 of the LSI chip 100 also has a relative dielectric constant of 4 and a film thickness of 0. It is covered with a silicate glass layer 105 having a thickness of 2 μm, and is fixed with an adhesive resin 300 controlled so as to have a film thickness of 0.1 μm.

ここではＬＳＩチップ表面もシリケートガラス層で被覆されているため、信号線が露呈している第１の実施の形態の場合に比べ信頼性が向上するが、この接着樹脂３００の膜厚を高精度に制御する必要がある。 Here, since the surface of the LSI chip is also covered with a silicate glass layer, the reliability is improved as compared with the case of the first embodiment in which the signal line is exposed. Need to control.

（第３の実施の形態）
次に本発明の第３の実施の形態について説明する。
この実施の形態では、図５に示すように、センサ電極２０４に誘起する電圧のクロストークノイズ対策として、センサ電極２０４の間に断面が串状となるように、周辺の電位を接地レベルにおさえるための接地電極２０７を、挿入したことを特徴とするものである。 (Third embodiment)
Next, a third embodiment of the present invention will be described.
In this embodiment, as shown in FIG. 5, as a countermeasure against the crosstalk noise of the voltage induced in the sensor electrode 204, the peripheral potential is kept at the ground level so that the cross section between the sensor electrodes 204 is skewered. For this purpose, a ground electrode 207 is inserted.

この構造では接地電極２０７は、対向信号線の間まで伸びており、誘電体層であるシリケートガラス層２０５の先端と同一面となるように形成されている。
このため、高精度に位置合わせをして、接合する必要があり、位置ずれが生じるとショートする危険が高い。このため必要に応じて接地電極２０７は表面に露呈しないようにし、表面が薄いシリケートガラス層で覆われる程度の深さに形成するようにした方が加工が容易である。
他の部分については前記第１の実施の形態と同様に形成する。 In this structure, the ground electrode 207 extends between the opposing signal lines, and is formed so as to be flush with the tip of the silicate glass layer 205 that is a dielectric layer.
For this reason, it is necessary to align and join with high accuracy, and there is a high risk of short-circuiting if a positional shift occurs. For this reason, it is easier to process the ground electrode 207 if necessary so that it is not exposed to the surface and formed to a depth that allows the surface to be covered with a thin silicate glass layer.
Other portions are formed in the same manner as in the first embodiment.

かかる構成によれば、前記第１の実施の形態の効果に加えて、クロストークの低減を図ることが可能となる。
なお、システムＬＳＩチップ側には、接地電極を設けていないが、物理的に許諾されるレイアウトが可能な場合には、ＬＳＩチップ側のモニタ領域にも信号線間を接地層で区切ることによりクロストークノイズの更なる低減をはかることが可能となる。 According to such a configuration, in addition to the effects of the first embodiment, it is possible to reduce crosstalk.
Although no ground electrode is provided on the system LSI chip side, if a physically permitted layout is possible, the signal line is also separated by separating the signal lines with a ground layer in the monitor area on the LSI chip side. It is possible to further reduce talk noise.

（第４の実施の形態）
次に本発明の第４の実施の形態について説明する。この例では、図６に示すようにセンサ電極がＬＳＩチップのモニタ領域の信号線に狭ピッチで容量接合するように形成された複数のセンサ電極２１４を具備したことを特徴とする。
すなわち、センサ電極２１４を信号線のパターン数よりも多く設け、複数のセンサ電極群の中から、もっとも静電結合が強力なセンサ電極だけを選択的に使い分けるセレクタ回路を搭載することにより、機械的なアライメントをラフにすることが出来るようにしたものである。
すなわち、わずかな位置ずれが生じても、信号処理回路において、出力信号の大きなもののみを取り出すように調整すればよく、機械的なアライメントとしては、信号線の傾きだけに着目し信号線とセンサ電極とが平行となるように配置すればよいことになる。
また、この電圧プローブチップは、測定すべきＬＳＩチップのモニタ領域の信号線のピッチと必ずしも同一でなくてもよいため、汎用型電圧プローブとしても有効である。 (Fourth embodiment)
Next, a fourth embodiment of the present invention will be described. In this example, as shown in FIG. 6, the sensor electrode includes a plurality of sensor electrodes 214 formed so as to be capacitively bonded to the signal lines in the monitor area of the LSI chip at a narrow pitch.
In other words, the sensor electrode 214 is provided more than the number of signal line patterns, and a mechanical circuit is mounted by selectively using only the sensor electrode having the strongest electrostatic coupling among a plurality of sensor electrode groups. The rough alignment can be made rough.
In other words, even if a slight misalignment occurs, the signal processing circuit need only be adjusted so that only a large output signal is extracted. As a mechanical alignment, paying attention only to the inclination of the signal line, the signal line and sensor What is necessary is just to arrange | position so that an electrode may become parallel.
In addition, the voltage probe chip is not necessarily the same as the pitch of the signal lines in the monitor area of the LSI chip to be measured, and is therefore effective as a general-purpose voltage probe.

（第５の実施の形態）
次に本発明の第５の実施の形態について説明する。
この実施の形態では、図７に示すように、３本の小センサ電極２２４Ｓからなるセンサ電極ユニット２２４が各信号線に対応して配列されており、各信号線を通過する信号による誘起電圧を３本の小センサ電極２２４Ｓで検出し、ノイズ除去のための信号処理を行うようにしたものである。
すなわち、この例では、誘起する電圧のクロストークを抑える為、３本の小センサ電極２２４Ｓを用いることにより中央のみならず、両隣の信号レベルもトレースした上で、演算処理により、ノイズを軽減する。 (Fifth embodiment)
Next, a fifth embodiment of the present invention will be described.
In this embodiment, as shown in FIG. 7, a sensor electrode unit 224 composed of three small sensor electrodes 224S is arranged corresponding to each signal line, and an induced voltage caused by a signal passing through each signal line is generated. Detection is performed by three small sensor electrodes 224S, and signal processing for noise removal is performed.
That is, in this example, in order to suppress crosstalk of induced voltage, noise is reduced by arithmetic processing after tracing not only the center but also the signal levels on both sides by using the three small sensor electrodes 224S. .

例えば図７に示すように第１乃至第４の信号配線が存在したとし、第２の信号配線上のモニタ信号線１０４Ａ乃至１０４Ｃのうち、第２のモニタ信号線１０３Ａ上のセンサ電極ユニット２２４による検出信号を得る場合、３本の各小センサ電極２２４Sの出力は隣接するモニタ信号線１０４Bおよび１０４Cの信号をも読み取ることになる。そこでこの例では隣接する信号線の出力に起因するセンサ信号を３個の小センサ電極を用いてセンスするようにしたものである。
まず、相互の電極距離を求め、相応する減衰量を決めた後、両隣のセンサ電極からの信号の逆相を加算している。演算のアルゴリズムは、隣り合う電極の信号に距離を考慮したゲインを乗じて、元の信号に減算しノイズの相殺をはかるようにしている。 For example, as shown in FIG. 7, it is assumed that the first to fourth signal wirings exist, and among the monitor signal lines 104A to 104C on the second signal wiring, the sensor electrode unit 224 on the second monitor signal line 103A is used. When obtaining the detection signal, the output of each of the three small sensor electrodes 224S also reads the signals of the adjacent monitor signal lines 104B and 104C. Therefore, in this example, the sensor signal resulting from the output of the adjacent signal line is sensed using three small sensor electrodes.
First, the mutual electrode distance is obtained, the corresponding attenuation amount is determined, and then the opposite phases of the signals from the adjacent sensor electrodes are added. The calculation algorithm multiplies the signal of the adjacent electrode by a gain considering the distance and subtracts it from the original signal to cancel the noise.

（第６の実施の形態）
次に本発明の第６の実施の形態について説明する。
この実施の形態では電圧プローブチップについて説明する。図８（ａ）および（ｂ）は、センサ電極を備えた電圧プローブチップ２００の詳細構造であり、センサ電極線の直下に、ゲート長Ｌの長いゲートが構築され、Ｐ‐ｃｈと、Ｎ‐ｃｈのＭＯＳトランジスタを前段とする電圧増幅器が形成されている。また、セルフバイアスの為のネガティブフィードバック用高抵抗２２７も同様に構築されている。 (Sixth embodiment)
Next, a sixth embodiment of the present invention will be described.
In this embodiment, a voltage probe chip will be described. FIGS. 8A and 8B show the detailed structure of the voltage probe chip 200 having the sensor electrode. A gate having a long gate length L is constructed immediately below the sensor electrode line, and P-ch, N- A voltage amplifier having a channel MOS transistor in the previous stage is formed. A high resistance 227 for negative feedback for self-bias is also constructed in the same manner.

ここでセンサ電極２０４の長さは、ゲート容量に比べ、図２に示したようなモニタすべきＬＳＩチップ１００のバス信号線１０４とセンサ電極線の静電結合容量が１０倍以上大きくなるように設計されている。 Here, the length of the sensor electrode 204 is set so that the capacitive coupling capacitance between the bus signal line 104 and the sensor electrode line of the LSI chip 100 to be monitored as shown in FIG. Designed.

センサ電極の長さは、静電結合時の距離すなわち信号線とセンサ電極との間の誘電体層の厚さを小さくすることによって低減可能であるが、これは製造の限界にも関係する重要な課題である。 The length of the sensor electrode can be reduced by reducing the capacitive coupling distance, i.e. the thickness of the dielectric layer between the signal line and the sensor electrode, but this also has implications for manufacturing limitations. It is a difficult task.

ここで信号処理回路２０２はシリコン基板２０１表面に形成されたソース・ドレイン領域２２０、２２１と、このソース・ドレイン領域２２０、２２１間にゲート絶縁膜２２５を介して形成されたゲート電極２２６とからなる増幅用のトランジスタがアレイ状に配列されてなり、このゲート電極２２６がそれぞれ対応するセンサ電極と層間絶縁膜としてのシリケートガラス膜２０５に形成されたコンタクトを介して形成されている。尚ここで図８（ｂ）ではセンサ電極表面を覆う誘電体膜としてのシリケートガラス膜は省略した。 Here, the signal processing circuit 202 includes source / drain regions 220 and 221 formed on the surface of the silicon substrate 201 and a gate electrode 226 formed between the source / drain regions 220 and 221 via a gate insulating film 225. Amplifying transistors are arranged in an array, and the gate electrodes 226 are formed through corresponding sensor electrodes and contacts formed on a silicate glass film 205 as an interlayer insulating film. In FIG. 8B, a silicate glass film as a dielectric film covering the sensor electrode surface is omitted.

なお、本発明の実施の形態の変形例として、システムＬＳＩチップと電圧プローブチップとの間は電気的なコンタクトをとり、システムＬＳＩチップ内部に、静電結合部分を設けるようにしたものも有効である。 As a modification of the embodiment of the present invention, it is also effective to make an electrical contact between the system LSI chip and the voltage probe chip and provide an electrostatic coupling portion inside the system LSI chip. is there.

かかる構成によれば、システムＬＳＩチップと電圧プローブチップとの間のコンタクトをとることができれば、システムＬＳＩチップ内部に、誘電体膜を形成しこの誘電体膜を介して静電結合を行なうようにすればよいため、誘電体膜の膜厚は均一となるようにコントロールすることができ、高精度の信号モニタを行なうことが可能となる。 According to this configuration, if a contact can be made between the system LSI chip and the voltage probe chip, a dielectric film is formed inside the system LSI chip, and electrostatic coupling is performed via the dielectric film. Therefore, the thickness of the dielectric film can be controlled to be uniform, and high-accuracy signal monitoring can be performed.

（第７の実施の形態）
次に、本発明の第７の実施の形態について説明する。
図９は、信号取り出し部の構造例について示すもので、この例では、シリコン基板２０１に集積回路を形成してなるチップ２００のセンサ電極２０４と増幅回路を含む信号処理回路２０２からの信号を電極パッド１５上に形成されたバンプ１０を介してシステムＬＳＩチップ１００のパッド１２に接続し、さらにシステムＬＳＩチップ１００の端部に形成されたボンディングパッド１３を介してボンディングワイヤ１４に取り出すようにしたものである。ここでは検出された信号は、システムＬＳＩチップ１００からボンディングパッド１３，ワイヤー１４を介して、測定器（図示せず）に出力される。 (Seventh embodiment)
Next, a seventh embodiment of the present invention will be described.
FIG. 9 shows an example of the structure of the signal extraction portion. In this example, the signal from the signal processing circuit 202 including the sensor electrode 204 and the amplifier circuit of the chip 200 formed by forming an integrated circuit on the silicon substrate 201 is used as an electrode. Connected to the pad 12 of the system LSI chip 100 via the bumps 10 formed on the pad 15 and further taken out to the bonding wire 14 via the bonding pad 13 formed at the end of the system LSI chip 100 It is. Here, the detected signal is output from the system LSI chip 100 to the measuring instrument (not shown) via the bonding pad 13 and the wire 14.

（第８の実施の形態）
次に、本発明の第８の実施の形態について説明する。
図１０は、本発明の第８の実施の形態であり、センサ電極を搭載している電圧プローブチップ２００の素子面から、パッド１５を経由して、ＴＡＢケーブル（Tape automated bonding Cable）１６にバンプ接続し、測定器に出力される。 (Eighth embodiment)
Next, an eighth embodiment of the present invention will be described.
FIG. 10 shows an eighth embodiment of the present invention. From the element surface of the voltage probe chip 200 on which the sensor electrode is mounted, bumps are formed on the TAB cable (Tape automated bonding Cable) 16 via the pad 15. Connected and output to measuring instrument.

（第９の実施の形態）
次に、本発明の第９の実施の形態について説明する。
図１１は、第９の実施例であり、センサ電極を搭載している電圧プローブチップ２００の素子面とは反対側の面に、スルーホール１７などを介して信号を取り出し、ボンディングパッド１５を経由して、ＴＡＢケーブル１６にバンプ接続することにより測定器に接続している。 (Ninth embodiment)
Next, a ninth embodiment of the present invention will be described.
FIG. 11 shows a ninth embodiment in which a signal is taken out through a through hole 17 on the surface opposite to the element surface of the voltage probe chip 200 on which the sensor electrode is mounted, and passed through the bonding pad 15. The TAB cable 16 is connected to the measuring instrument by bump connection.

（第１０の実施の形態）
次に、本発明の第１０の実施の形態について説明する。この例では、図１２に示すように、システムＬＳＩチップ１００と電圧プローブチップ２００との間は電気的なコンタクトをとり、電圧プローブチップ２００内部に、静電結合部分を設けるようにしたものである。 (Tenth embodiment)
Next, a tenth embodiment of the present invention will be described. In this example, as shown in FIG. 12, an electrical contact is made between the system LSI chip 100 and the voltage probe chip 200, and an electrostatic coupling portion is provided inside the voltage probe chip 200. .

すなわち、前記第１の実施の形態で説明した基本構成に、補助電極２０８を挟んだ構造であり、補助電極２０８は、電圧プローブチップ２００のセンサ電極２０４上に誘電体膜２０９を介して、センサ電極２０４とは静電結合し、かつ電気的に絶縁されている。信号線１０４は、この補助電極２０８に電気的に接続されている。この接触する配線パターン部分は、ニッケル・金メッキが施されており、接触安定化を図っている。 That is, the auxiliary electrode 208 is sandwiched between the basic configuration described in the first embodiment, and the auxiliary electrode 208 is connected to the sensor electrode 204 of the voltage probe chip 200 via the dielectric film 209. The electrode 204 is electrostatically coupled and electrically insulated. The signal line 104 is electrically connected to the auxiliary electrode 208. The contacted wiring pattern portion is plated with nickel and gold to stabilize the contact.

なお、この実施例では、補助電極２０８をセンサ電極を搭載しているチップ２００に実装しているが、前述したようなシステムＬＳＩ側に補助電極を実装した方が、システムＬＳＩのバスに対する負荷容量が少ないために、高速デバイスの場合には、好ましい。反面、システムＬＳＩの製造プロセスが複雑になるためで、コスト的にはデメリットになる。従って、製造の容易さとコストを考慮するとこの実施の形態の例がより好ましい。 In this embodiment, the auxiliary electrode 208 is mounted on the chip 200 on which the sensor electrode is mounted. However, if the auxiliary electrode is mounted on the system LSI side as described above, the load capacity for the bus of the system LSI is reduced. This is preferable in the case of a high-speed device. On the other hand, the manufacturing process of the system LSI becomes complicated, which is disadvantageous in terms of cost. Therefore, in view of ease of manufacturing and cost, the example of this embodiment is more preferable.

（第１１の実施の形態）
次に、本発明の第１１の実施の形態について説明する。この例では、図１３に示すように、センサ電極を備えた電圧プローブチップ２００の詳細構造を示すものである。この例では、図８で説明した第６の実施の形態において説明したような、直下に、Ｐ‐ｃｈと、Ｎ‐ｃｈのＭＯＳトランジスタを前段とする電圧増幅器を具えたセンサ電極２２６が、マトリックス状になるように配列したことを特徴とするものである。
また、セルフバイアスの為のネガティブフィードバック用高抵抗２２７も同様に構築されている。
かかる構成によれば、機能ブロックをアレイ上に配置する場合の観測に適している。 (Eleventh embodiment)
Next, an eleventh embodiment of the present invention will be described. In this example, as shown in FIG. 13, the detailed structure of the voltage probe chip 200 provided with the sensor electrode is shown. In this example, as described in the sixth embodiment described with reference to FIG. 8, a sensor electrode 226 including a voltage amplifier having a P-ch and N-ch MOS transistor in the preceding stage as described in the sixth embodiment is a matrix. It is characterized by arranging in a shape.
A high resistance 227 for negative feedback for self-bias is also constructed in the same manner.
Such a configuration is suitable for observation when functional blocks are arranged on the array.

（第１２の実施の形態）
次に、本発明の第１２の実施の形態について説明する。この例では、図１４に示すように、センサ電極を備えた電圧プローブチップ２００の詳細構造を示すものである。この例では、図８で説明した第６の実施の形態において説明したような、直下に、Ｐ‐ｃｈと、Ｎ‐ｃｈのＭＯＳトランジスタを前段とする電圧増幅器を具えたセンサ電極２２６が、扇状になるように配列したことを特徴とするものである。 (Twelfth embodiment)
Next, a twelfth embodiment of the present invention will be described. In this example, as shown in FIG. 14, the detailed structure of the voltage probe chip 200 provided with the sensor electrode is shown. In this example, as described in the sixth embodiment described with reference to FIG. 8, a sensor electrode 226 including a voltage amplifier having a P-ch and N-ch MOS transistor in the preceding stage as described in the sixth embodiment has a fan shape. The arrangement is such that

また、セルフバイアスの為のネガティブフィードバック用高抵抗２２７も同様に構築されている。
かかる構成によれば、等長配線を施して機能ブロックを配置する必要がある程度に高速の回路に適している。 A high resistance 227 for negative feedback for self-bias is also constructed in the same manner.
According to such a configuration, it is suitable for a high-speed circuit to a certain extent that it is necessary to arrange functional blocks by providing equal-length wiring.

（第１３の実施の形態）
次に、本発明の第１３の実施の形態について説明する。
図１５は、第１３の実施例であり、センサ電極を搭載している電圧プローブチップ２００を５０μｍ程度まで薄く加工し、基板をまげて接続できるようにしたものである。他の部分については前記第１２の実施の形態の電圧プローブチップと同様に形成されている。
電圧プローブチップ２００を引き出し電極の厚さ以上に曲げることができるようにすれば、接続が容易で、使用場所を選ばず、自由度が高いという効果を奏効する。 (Thirteenth embodiment)
Next, a thirteenth embodiment of the present invention will be described.
FIG. 15 shows a thirteenth embodiment in which a voltage probe chip 200 on which a sensor electrode is mounted is thinly processed to about 50 μm so that the substrate can be turned up and connected. Other portions are formed in the same manner as the voltage probe tip of the twelfth embodiment.
If the voltage probe tip 200 can be bent more than the thickness of the extraction electrode, it is easy to connect, and there is an effect that the degree of freedom is high regardless of the place of use.

またセンサ電極を搭載している電圧プローブチップを加圧接合する際、測定すべき基板側の表面の多少のうねりは吸収できるため、良好な接合を行うことが可能となる。この例でも基板を薄くしたのみで前記第８および第９の実施の形態の電圧プローブチップと同様である。 In addition, when the voltage probe chip on which the sensor electrode is mounted is pressure bonded, some undulations on the surface of the substrate to be measured can be absorbed, so that it is possible to perform good bonding. This example is the same as the voltage probe chip of the eighth and ninth embodiments, only by thinning the substrate.

（第１４の実施の形態）
次に、本発明の第１４の実施の形態について説明する。
図１６は、第１４の実施例であり、センサ電極を搭載している電圧プローブチップ２００を、５０μｍ程度まで薄く加工し、基板を折り返すことができる程度に接続できるようにしたものである。他の部分については前記第９の実施の形態の電圧プローブチップと同様に形成されている。
電圧プローブチップ２００を折り返すことができる程度に曲げることができるようにすれば、ワイヤボンディングにより接続することが可能となりさらに、自由度が向上するという効果を奏効する。 (Fourteenth embodiment)
Next, a fourteenth embodiment of the present invention will be described.
FIG. 16 shows a fourteenth embodiment in which a voltage probe chip 200 on which a sensor electrode is mounted is thinned to about 50 μm and can be connected to such an extent that the substrate can be folded back. Other portions are formed in the same manner as the voltage probe tip of the ninth embodiment.
If the voltage probe tip 200 can be bent to such an extent that it can be folded back, it becomes possible to connect by wire bonding, and the effect of improving the degree of freedom is obtained.

開発用のＬＳＩと、量産用のＬＳＩを一つにまとめたもので、開発時には、トレース専用のＬＳＩと組み合わせて用いることにより、量産用のＬＳＩ規模を大きくせず、かつ、開発時には快適なリアルタイムトレースが出来る電圧プローブとして、開発用のＬＳＩと、量産用のＬＳＩとの両方に適用可能であり、検査工程において、有効に信号をモニタすることができる。 LSIs for development and LSIs for mass production are combined into one, and in combination with LSIs dedicated for tracing during development, the scale of LSI for mass production is not increased, and comfortable real-time during development As a voltage probe capable of tracing, it can be applied to both development LSIs and mass production LSIs, and signals can be effectively monitored in the inspection process.

本発明の第１の実施の形態を示す基本的な構成図である。It is a basic lineblock diagram showing a 1st embodiment of the present invention. 本発明の第１の実施の形態を示す断面構成図である。It is a section lineblock diagram showing a 1st embodiment of the present invention. 本発明の第１の実施の形態の変形例を示す基本的な構成図である。It is a basic block diagram which shows the modification of the 1st Embodiment of this invention. 本発明の第２の実施の形態を示す基本的な構成図である。It is a basic block diagram which shows the 2nd Embodiment of this invention. 本発明の第３の実施の形態を示す断面構成図である。It is a section lineblock diagram showing a 3rd embodiment of the present invention. 本発明の第４の実施の形態を示す断面構成図である。It is a section lineblock diagram showing a 4th embodiment of the present invention. 本発明の第５の実施の形態を示す断面構成図である。It is a section lineblock diagram showing a 5th embodiment of the present invention. 本発明の第６の実施の形態を示す拡大断面図および上面説明図である。It is an expanded sectional view and upper surface explanatory drawing which show the 6th Embodiment of this invention. 本発明の第７の実施の形態を示す断面構成図である。It is a section lineblock diagram showing a 7th embodiment of the present invention. 本発明の第８の実施の形態を示す断面構成図である。It is a section lineblock diagram showing an 8th embodiment of the present invention. 本発明の第９の実施の形態を示す断面構成図である。It is a section lineblock diagram showing a 9th embodiment of the present invention. 本発明の第１０の実施の形態を示す断面構成図である。It is a section lineblock diagram showing a 10th embodiment of the present invention. 本発明の第１１の実施の形態を示す断面構成図である。It is a section lineblock diagram showing an 11th embodiment of the present invention. 本発明の第１２の実施の形態を示す断面構成図である。It is a section lineblock diagram showing a 12th embodiment of the present invention. 本発明の第１３の実施の形態を示す断面構成図である。It is a section lineblock diagram showing a 13th embodiment of the present invention. 本発明の第１４の実施の形態を示す断面構成図である。It is a section lineblock diagram showing a 14th embodiment of the present invention. 従来例の信号モニタ方法を示す等価回路図である。It is an equivalent circuit diagram which shows the signal monitoring method of a prior art example.

符号の説明Explanation of symbols

１００システムＬＳＩチップ
２００電圧プローブチップ
１０４信号線
２０４センサ電極（センサ部）
１０バンプ
１２，１３，１５パッド
１４、１６ボンディングワイヤ 100 System LSI chip 200 Voltage probe chip 104 Signal line 204 Sensor electrode (sensor part)
10 Bump 12, 13, 15 Pad 14, 16 Bonding wire

Claims

半導体チップ上のモニタしようとする信号線に接続された配線パターンに、容量結合するように、相対向して配置可能に構成された誘電体層を備えたセンサ電極を有するセンサ部を具備し、
前記信号線の電圧変化を、静電誘導による誘起電圧として検出することによりリアルタイムトレースするように構成された電圧プローブ。 A sensor unit having a sensor electrode with a dielectric layer configured to be disposed opposite to each other so as to be capacitively coupled to a wiring pattern connected to a signal line to be monitored on a semiconductor chip;
A voltage probe configured to trace in real time by detecting a voltage change of the signal line as an induced voltage due to electrostatic induction.

前記センサ部のセンサ電極は、前記半導体チップの使用時に用いる実際の電圧が印加された前記信号線に接続され、表面近傍に引き出された配線パターンに、容量結合するように配設されていることを特徴とする請求項１に記載の電圧プローブ。 The sensor electrode of the sensor unit is connected to the signal line to which an actual voltage used when using the semiconductor chip is applied, and is disposed so as to be capacitively coupled to a wiring pattern drawn near the surface. The voltage probe according to claim 1.

前記誘電体層は、前記配線パターンに接触可能に構成され、
前記配線パターンと、前記センサ電極との間の誘起電圧を検出するように構成されたことを特徴とする請求項１または２に記載の電圧プローブ。 The dielectric layer is configured to be able to contact the wiring pattern,
The voltage probe according to claim 1, wherein the voltage probe is configured to detect an induced voltage between the wiring pattern and the sensor electrode.

前記センサ部は前記センサ電極と前記誘電体層を挟んで相対向して補助電極を具備しており、
前記補助電極と前記信号線とが直接電気的に接続可能に構成されたことを特徴とする請求項１または２に記載の電圧プローブ。 The sensor unit includes an auxiliary electrode facing each other across the sensor electrode and the dielectric layer,
The voltage probe according to claim 1, wherein the auxiliary electrode and the signal line are configured to be directly electrically connectable.

前記センサ部は、前記半導体チップの前記信号線に接続され、表面近傍に引き出されて配列された複数の配線パターンのそれぞれに相対向して配設され、容量結合するように配設された複数のセンサ電極を具備したことを特徴とする請求項１乃至４のいずれかに記載の電圧プローブ。 The sensor unit is connected to the signal line of the semiconductor chip, and is arranged opposite to each of a plurality of wiring patterns drawn and arranged in the vicinity of the surface, and a plurality of sensors are arranged to be capacitively coupled. The voltage probe according to claim 1, further comprising: a sensor electrode.

さらに、前記複数のセンサ部はクロストーク防止手段を具備したことを特徴とする請求項５に記載の電圧プローブ。 The voltage probe according to claim 5, wherein the plurality of sensor units include crosstalk preventing means.

前記センサ部は、半導体基板表面に形成され、半導体チップ上のモニタしようとする信号線の配線パターンとの間に介在する誘電体層を介して前記配線パターンと容量結合するように形成されたセンサ電極を含むことを特徴とする請求項１乃至６のいずれかに記載の電圧プローブ。 The sensor unit is formed on the surface of the semiconductor substrate, and is formed so as to be capacitively coupled to the wiring pattern via a dielectric layer interposed between the wiring pattern of the signal line to be monitored on the semiconductor chip. The voltage probe according to claim 1, comprising an electrode.

前記誘電体層は、前記センサ電極表面に形成されたプローブ誘電体膜であることを特徴とする請求項７に記載の電圧プローブ。 The voltage probe according to claim 7, wherein the dielectric layer is a probe dielectric film formed on the surface of the sensor electrode.

前記誘電体層は、測定しようとする前記配線パターン表面に形成された誘電体膜であることを特徴とする請求項７に記載の電圧プローブ。 The voltage probe according to claim 7, wherein the dielectric layer is a dielectric film formed on a surface of the wiring pattern to be measured.

前記誘電体層は、前記センサ電極表面に形成されたプローブ誘電体膜と、測定しようとする前記配線パターン表面に形成された誘電体膜との複合膜であることを特徴とする請求項７に記載の電圧プローブ。 8. The dielectric layer according to claim 7, wherein the dielectric layer is a composite film of a probe dielectric film formed on the surface of the sensor electrode and a dielectric film formed on the surface of the wiring pattern to be measured. The voltage probe as described.

前記クロストーク防止手段は、前記センサ電極間に形成され、隣接する前記センサ電極間のクロストークを防止し得るように配設された絶縁領域からなることを特徴とする請求項６に記載の電圧プローブ。 The voltage according to claim 6, wherein the crosstalk preventing means includes an insulating region formed between the sensor electrodes and disposed so as to prevent crosstalk between the adjacent sensor electrodes. probe.

前記センサ電極のそれぞれが、モニタしようとする信号線を、チップ表面に近い配線パターンに引き出している信号配線部の前記信号線に、相対向して静電結合するように配列されていることを特徴とする請求項２に記載の電圧プローブ。 Each of the sensor electrodes is arranged so that the signal line to be monitored is electrostatically coupled oppositely to the signal line of the signal wiring part that leads out to the wiring pattern close to the chip surface. The voltage probe according to claim 2.

前記センサ電極は、モニタしようとする信号を、チップ表面に近い配線パターンに引き出している信号配線部よりも十分に狭い、ピッチで配設されていることを特徴とする請求項２に記載の電圧プローブ。 3. The voltage according to claim 2, wherein the sensor electrodes are arranged at a pitch that is sufficiently narrower than a signal wiring portion that draws a signal to be monitored in a wiring pattern close to a chip surface. probe.

さらに、前記センサ電極のそれぞれから誘起する電圧が最大となるセンサ電極を選択する信号処理回路を具備し、
前記信号処理回路で選択された前記センサ電極からの信号を当該信号線の出力として取り出すように構成したことを特徴とする請求項１３に記載の電圧プローブ。 And a signal processing circuit for selecting a sensor electrode with a maximum voltage induced from each of the sensor electrodes,
The voltage probe according to claim 13, wherein a signal from the sensor electrode selected by the signal processing circuit is extracted as an output of the signal line.

前記センサ部は、半導体チップ上のモニタしようとする信号線に、相対向するように配置可能に構成され、モニタチップとしての半導体基板表面の所定の領域に形成されたセンサ電極と、前記センサ電極の出力に基づく前記信号線の電圧変化を、静電誘導による誘起電圧として検出し、所望のモニタ信号を出力する信号処理回路を備えたことを特徴とする請求項１乃至１４のいずれかに記載の電圧プローブ。 The sensor unit is configured to be disposed so as to oppose a signal line to be monitored on a semiconductor chip, and is formed in a predetermined region on the surface of the semiconductor substrate as the monitor chip; and the sensor electrode The signal processing circuit according to claim 1, further comprising: a signal processing circuit that detects a voltage change of the signal line based on the output of the signal line as an induced voltage due to electrostatic induction and outputs a desired monitor signal. Voltage probe.

前記モニタチップは、前記半導体チップ上のモニタしようとする信号線に、前記センサ電極が相対向して静電結合するように、チップオンチップ接続可能に構成されたことを特徴とする請求項１５に記載の電圧プローブ。 16. The monitor chip is configured to be chip-on-chip connectable so that the sensor electrode is electrostatically coupled to a signal line to be monitored on the semiconductor chip. The voltage probe described in 1.

前記モニタチップは、前記センサ電極に対応してその直下に配置された電圧センスアンプを具備した多層構造基板であることを特徴とする請求項１６に記載の電圧プローブ。 17. The voltage probe according to claim 16, wherein the monitor chip is a multilayer structure substrate having a voltage sense amplifier disposed immediately below the sensor chip corresponding to the sensor electrode.