JP2005327874A - Method for manufacturing semiconductor integrated circuit device - Google Patents

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Yasunari Suzuki
泰成 鈴木
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Abstract

<P>PROBLEM TO BE SOLVED: To reduce the number of manufacturing processes of a semiconductor integrated circuit device and to easily form the wiring of the semiconductor integrated circuit device. <P>SOLUTION: The method for manufacturing the semiconductor integrated circuit device comprises a step of forming an insulating film on a semiconductor substrate; a step of forming a mask pattern having the opening part which is the width W1 of a short side, and the opening which is the width W2 (>W1) of the short side on the insulating film; and a step of roughly vertically etching the insulating film with the mask pattern as a mask, and forming the first groove of a depth D1 on the insulating film under the opening of the width W1 and the groove of a depth D2 (>D1) on the insulating film under the opening of the width W2. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体集積回路装置の製造方法に関するものである。   The present invention relates to a method for manufacturing a semiconductor integrated circuit device.

半導体集積回路装置の高集積化、多層配線化に伴い、コンタクトホールやビアホールの埋め込み技術をはじめ、配線プロセスが重要になってきている。   As semiconductor integrated circuit devices are highly integrated and multilayered, wiring processes such as contact hole and via hole filling techniques have become important.

このような、配線溝とコンタクトホールを同時に形成する方法が知られている（例えば、特許文献１参照。）。   Such a method of forming a wiring groove and a contact hole at the same time is known (for example, see Patent Document 1).

特許文献１の方法では、絶縁膜上に下層とのコンタクトホールと配線層を形成する為の溝との両方を併せ持つ十字形状で、且つパターン幅が特定寸法以下と特定寸法以上のレジストパターンを形成し、絶縁膜を順テーパー状にエッチングすることにより特定寸法幅以下の配線層形成用のパターンでは絶縁膜の途中まででエッチングが終了した形状となる第１の溝と、かつ特定寸法幅以上のコンタクトホール形成用のパターンでは絶縁膜の下地にまでエッチングが到達した形状となる第２の溝を形成し、その後第１及び第２の溝に導電性膜を埋め込んで配線層及びコンタクトを形成するというものである。   In the method of Patent Document 1, a resist pattern having both a contact hole with a lower layer and a groove for forming a wiring layer is formed on an insulating film, and a resist pattern having a pattern width equal to or smaller than a specific dimension is formed. Then, by etching the insulating film in a forward tapered shape, the wiring layer forming pattern having a specific dimension width or less has a first groove having a shape in which etching has been completed halfway through the insulating film, and has a specific dimension width or more. In the pattern for forming a contact hole, a second groove having a shape in which etching reaches the base of the insulating film is formed, and then a conductive film is embedded in the first and second grooves to form a wiring layer and a contact. That's it.

上記従来のコンタクトホール及び配線層を形成する為の溝の形成方法では、配線層を形成する為の溝（配線溝）が逆三角形状に形成される。この後、この逆三角形状の配線溝を含む全面に金属を形成し、ＣＭＰ（Chemical Mechanical Polishing)法で研磨、平坦化し、配線を形成する。   In the conventional method for forming a groove for forming a contact hole and a wiring layer, a groove (wiring groove) for forming a wiring layer is formed in an inverted triangle shape. Thereafter, a metal is formed on the entire surface including the inverted triangular wiring groove, and polished and planarized by a CMP (Chemical Mechanical Polishing) method to form a wiring.

しかし、断面が逆三角形状の配線溝では、逆三角形状の配線溝の最下部付近は溝幅が極めて細くなり、配線溝の最下部まで金属を埋め込むことが困難となる。このように、配線溝に金属が埋まらないと、配線の断面積が減少し、それに伴い配線の抵抗が増大するという問題が生じていた。
特開平7-106277号公報 However, in a wiring groove having an inverted triangular cross section, the groove width is extremely narrow near the lowermost part of the inverted triangular wiring groove, and it is difficult to embed metal up to the lowermost part of the wiring groove. As described above, when the metal is not buried in the wiring groove, there is a problem that the cross-sectional area of the wiring is reduced and the resistance of the wiring is increased accordingly.
JP-A-7-106277

本発明は、配線溝の底部まで導電性膜を十分に埋め込むことが可能な半導体集積回路装置の製造方法を提供することを目的とする。   An object of the present invention is to provide a method of manufacturing a semiconductor integrated circuit device in which a conductive film can be sufficiently embedded up to the bottom of a wiring trench.

本発明の一態様の半導体集積回路装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に短辺の幅Ｗ１である開口部と短辺の幅Ｗ２（＞Ｗ１）である開口部とを有するマスクパターンを形成する工程と、前記マスクパターンをマスクとして前記絶縁膜をほぼ垂直にエッチングし、前記幅Ｗ１の開口部下の前記絶縁膜に深さＤ１の第１の溝と前記幅Ｗ２の開口部下の前記絶縁膜に深さＤ２（＞Ｄ１）の溝を形成する工程とを有することを特徴としている。   The method for manufacturing a semiconductor integrated circuit device according to one embodiment of the present invention includes a step of forming an insulating film over a semiconductor substrate, an opening having a short side width W1 on the insulating film, and a short side width W2 (> W1). And a first mask having a depth D1 in the insulating film below the opening having the width W1, and etching the insulating film substantially vertically using the mask pattern as a mask. Forming a groove having a depth D2 (> D1) in the insulating film below the opening having the width W2.

本発明によれば、配線抵抗を低減することが可能な半導体集積回路装置の製造方法を提供することが可能となる。   According to the present invention, it is possible to provide a method for manufacturing a semiconductor integrated circuit device capable of reducing wiring resistance.

以下、本発明の実施例について図面を参照して説明する。   Embodiments of the present invention will be described below with reference to the drawings.

本発明に係る実施例１を図１及び図２を用いて説明する。図１は、本発明の実施例に係る半導体集積回路装置の製造工程断面図である。   A first embodiment according to the present invention will be described with reference to FIGS. FIG. 1 is a cross-sectional view of a manufacturing process of a semiconductor integrated circuit device according to an embodiment of the present invention.

図２は、本発明の実施例１における半導体集積回路装置の製造方法に使用するマスクパターンの平面図である。なお、図１は、図２のＡ−Ａ’線に沿う断面を図面上の左側に示し、且つＢ−Ｂ’線に沿う断面を右側に示している。   FIG. 2 is a plan view of a mask pattern used in the method for manufacturing a semiconductor integrated circuit device according to the first embodiment of the present invention. 1 shows a cross section taken along the line A-A ′ of FIG. 2 on the left side of the drawing, and a cross section taken along the line B-B ′ of the figure shown on the right side.

まず、図１(a)に示すように、Ｓｉからなる半導体基板１０上に、ＳｉＮ膜２０、層間絶縁膜としてＮＳＧ膜３０、レジスト４０をＣＶＤ（chemical vapor deposition)法若しくはＳＯＧ（spin on glass)法等でこの順に形成した後、ＮＳＧ膜３０上にマスクパターンとしてのレジストパターン４０を形成する。ＳｉＮ膜２０の膜厚は３０nm、ＮＳＧ膜３０の膜厚は６００nm、レジストパターン４０の膜厚は２００nmである。   First, as shown in FIG. 1A, an SiN film 20, an NSG film 30 as an interlayer insulating film, and a resist 40 are formed on a semiconductor substrate 10 made of Si by a CVD (chemical vapor deposition) method or SOG (spin on glass). After forming in this order by a method or the like, a resist pattern 40 as a mask pattern is formed on the NSG film 30. The thickness of the SiN film 20 is 30 nm, the thickness of the NSG film 30 is 600 nm, and the thickness of the resist pattern 40 is 200 nm.

このレジストパターン４０は、図２に示すように、コンタクトホール形成用の開口部５０aと配線溝形成用の開口部５０bとを併せ持つ十字形状の抜きパターンであり、ここでは、コンタクト形成用の開口部５０aは、一辺の長さ（幅）Ｗ２＝１２０nmの正方形状を有し、配線溝形成用の開口部５０bは、幅Ｗ１＝９０nmの長方形状を有する。   As shown in FIG. 2, the resist pattern 40 is a cross-shaped pattern having both a contact hole forming opening 50a and a wiring groove forming opening 50b. Here, the contact forming opening is formed. 50a has a square shape with one side length (width) W2 = 120 nm, and the wiring groove forming opening 50b has a rectangular shape with a width W1 = 90 nm.

次に、図１(b)に示すように、レジストパターン４０をマスクとして、ＮＳＧ膜３０を反応性イオンエッチング（ＲＩＥ）によってほぼ垂直にエッチングし、コンタクトホール（第２の溝）６０a及び配線溝６０bを形成する。この際、コンタクトホール６０aの底面がＳｉＮ膜２０に到達し、且つ配線溝６０bの底面がＳｉＮ膜２０に到達せず、絶縁膜３０の上面から深さＤ１の位置でエッチングが止まるような条件でエッチングを行う。   Next, as shown in FIG. 1B, using the resist pattern 40 as a mask, the NSG film 30 is etched almost vertically by reactive ion etching (RIE) to form contact holes (second grooves) 60a and wiring grooves. 60b is formed. At this time, the bottom surface of the contact hole 60a reaches the SiN film 20, the bottom surface of the wiring groove 60b does not reach the SiN film 20, and the etching stops at a position of the depth D1 from the top surface of the insulating film 30. Etching is performed.

例えば、このエッチングはＲＩＥ（reactive ion etching)装置を用いて行い、エッチングガスの流量、圧力、ＲＩＥ装置の電極間電位差等を変化させることによりエッチングすることが可能である。   For example, this etching can be performed using a RIE (reactive ion etching) apparatus, and the etching can be performed by changing the flow rate of the etching gas, the pressure, the potential difference between the electrodes of the RIE apparatus, and the like.

このような、条件でエッチングを行うと、コンタクトホール６０aはＳｉＮ膜２０に到達するまでほぼ垂直にエッチングされ、ＮＳＧ膜３０の上面からの深さはＤ２＝６００nmとなり、配線溝６０bはほぼ垂直にエッチングされ、ＮＳＧ膜３０の膜厚を３２０nm残して、ＮＳＧ膜３０の上面からの深さＤ１＝２８０nmとなる位置で、エッチストップが起こり、エッチング時間を増大させてもこれ以上エッチング反応が進行しなくなる。   When etching is performed under such conditions, the contact hole 60a is etched almost vertically until it reaches the SiN film 20, the depth from the upper surface of the NSG film 30 is D2 = 600 nm, and the wiring groove 60b is almost vertical. Etching is stopped at the position where the depth D1 = 280 nm from the upper surface of the NSG film 30 while leaving the film thickness of the NSG film 30 to be 320 nm, and the etching reaction further proceeds even if the etching time is increased. Disappear.

このエッチストップは、ＮＳＧ膜３０のエッチングが進行していき、幅Ｗ１が９０nm程度という微細な幅を有する配線溝６０bのアスペクト比が大きくなると、配線溝６０bの底面に、エッチングガスが到達しなくなりエッチング反応が停止し、これ以上エッチング時間を増大させてもエッチング反応は進行しなくなる。   In this etch stop, etching of the NSG film 30 proceeds, and when the aspect ratio of the wiring groove 60b having a fine width of about 90 nm is increased, the etching gas does not reach the bottom surface of the wiring groove 60b. The etching reaction stops, and the etching reaction does not proceed even if the etching time is further increased.

これに対して、幅Ｗ２が１２０nm程度の大きなコンタクトホール６０aでは、アスペクト比が大きくなっても、コンタクトホール６０aの幅Ｗ２が配線溝６０bの幅Ｗ１に比べて広いため、コンタクトホール６０aの底面にまでエッチングガスが入り、エッチストップが発生せず、ＳｉＮ膜２０に到達するまでエッチングされる。   On the other hand, in the large contact hole 60a having the width W2 of about 120 nm, the width W2 of the contact hole 60a is wider than the width W1 of the wiring groove 60b even if the aspect ratio is increased. The etching gas enters until etching stop occurs, and etching is performed until the SiN film 20 is reached.

次に、図１(c)に示すように、レジストパターン４０を除去し、コンタクトホール６０a及び配線溝６０b内部に堆積したポリマーの除去等の後処理を行う。   Next, as shown in FIG. 1C, the resist pattern 40 is removed, and post-processing such as removal of the polymer deposited inside the contact hole 60a and the wiring groove 60b is performed.

次に、図１(d)に示すように、コンタクトホール６０aの底面から露出しているＳｉＮ膜２０をドライエッチングで選択的にエッチング除去し、コンタクトホール６０aから半導体基板１０を露出させる。   Next, as shown in FIG. 1D, the SiN film 20 exposed from the bottom surface of the contact hole 60a is selectively removed by dry etching to expose the semiconductor substrate 10 from the contact hole 60a.

次に、図１(e)に示すように、コンタクトホール６０a及び配線溝６０bに配線材料及び、コンタクト材料となる、銅、アルミニウム、タングステン等の導電性膜を埋め込み、コンタクト７０aと、配線７０bがそれぞれ形成される。この際、配線溝６０bの形状が、通常のＲＩＥ等を用いて形成される配線溝とほぼ同じ逆台形状であるため、配線溝６０bを埋め尽くすように導電性膜が形成される。   Next, as shown in FIG. 1 (e), the contact hole 60a and the wiring groove 60b are filled with a wiring material and a conductive film such as copper, aluminum, tungsten, or the like, and the contact 70a and the wiring 70b are formed. Each is formed. At this time, since the shape of the wiring groove 60b is substantially the same trapezoidal shape as that of a wiring groove formed using normal RIE or the like, the conductive film is formed so as to fill the wiring groove 60b.

上記の本実施例によれば、微細且つ高性能な配線及びコンタクトの形成を、一回のマスク工程及び一回の埋め込み工程によって形成することが可能となる。さらに、配線溝は、通常のＲＩＥを用いて形成する配線溝とほぼ同様の逆台形状に形成することが可能である。そのため、配線溝を埋め尽くすように導電性膜埋め込むことが可能となり、配線抵抗を低減することが可能となる。   According to the present embodiment, it is possible to form fine and high-performance wiring and contacts by a single mask process and a single embedding process. Furthermore, the wiring groove can be formed in an inverted trapezoidal shape that is substantially the same as the wiring groove formed using normal RIE. Therefore, it is possible to embed the conductive film so as to fill the wiring trench, and it is possible to reduce the wiring resistance.

なお、上述のエッチストップが起きる深さＤ１は、エッチングガスの種類、エッチング条件、被エッチング膜の種類、レジストパターン４０のパターン幅Ｗ１及び膜厚等によって決まる。そのため、エッチング条件、被エッチング膜の種類、レジストパターン４０の幅Ｗ１及び膜厚を変化させることによって、任意の深さの配線溝を形成することが可能である。   The depth D1 at which the above-described etch stop occurs is determined by the type of etching gas, the etching conditions, the type of film to be etched, the pattern width W1 and the film thickness of the resist pattern 40, and the like. Therefore, by changing the etching conditions, the type of film to be etched, the width W1 and the film thickness of the resist pattern 40, it is possible to form a wiring groove having an arbitrary depth.

また、レジストパターン４０の幅Ｗ１、幅Ｗ２、膜厚及びエッチング条件を変化させることにより、配線溝の深さＤ１及びコンタクトホールの深さＤ２を任意の値に制御することができる。   Further, by changing the width W1, the width W2, the film thickness, and the etching conditions of the resist pattern 40, the depth D1 of the wiring groove and the depth D2 of the contact hole can be controlled to arbitrary values.

また、ＮＳＧ膜３０にコンタクトホール及び配線溝を形成する方法を説明したが、コンタクトホール及び配線溝を形成する層は、ＮＳＧ膜３０に限られるものではなく、エッチングガス及びマスクの幅等を変更することにより他の層間膜にも適用することができる。   Further, the method for forming the contact hole and the wiring groove in the NSG film 30 has been described. However, the layer for forming the contact hole and the wiring groove is not limited to the NSG film 30, and the etching gas, the width of the mask, etc. are changed. By doing so, it can be applied to other interlayer films.

また、ＮＳＧ膜３０をエッチングする際のマスクは、レジストに限られるものではなく、ＮＳＧ膜３０とエッチングの選択比が異なる材料、例えばＴＥＯＳ膜をマスクとして用いても良い。   The mask for etching the NSG film 30 is not limited to a resist, and a material having a different etching selection ratio from the NSG film 30, for example, a TEOS film may be used as a mask.

本発明に係る本発明の実施例２を図２及び図３を用いて説明する。図３は、本発明の実施例に係る半導体集積回路装置の製造方法である。   A second embodiment of the present invention according to the present invention will be described with reference to FIGS. FIG. 3 shows a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.

本実施例は、コンタクトホール及び配線溝を形成する層間絶縁膜がＮＳＧ膜３０、ＴＥＯＳ膜３５の二層となっている点が実施例１と異なり、その他の同一部分は同一符号を付し、その説明は省略する。   The present embodiment is different from the first embodiment in that the interlayer insulating film for forming the contact hole and the wiring trench has two layers of the NSG film 30 and the TEOS film 35, and other identical parts are denoted by the same reference numerals, The description is omitted.

まず、図３(a)に示すように、Ｓｉからなる半導体基板１０上に、ＳｉＮ膜２０、ＮＳＧ膜３０、ＴＥＯＳ膜３５をＣＶＤ法、ＳＯＧ法等でこの順に形成した後、ＴＥＯＳ膜３５上に図２に示すような上記実施例１と同様のレジストパターン（マスクパターン）４０を形成する。ＳｉＮ膜２０の膜厚は３０nm、ＮＳＧ膜３０の膜厚は３２０nm、ＴＥＯＳ膜３５の膜厚は２８０nm、レジストパターン４０の膜厚は２００nmである。   First, as shown in FIG. 3A, an SiN film 20, an NSG film 30, and a TEOS film 35 are formed in this order on the semiconductor substrate 10 made of Si by the CVD method, the SOG method, and the like, and then on the TEOS film 35. A resist pattern (mask pattern) 40 similar to that of the first embodiment is formed as shown in FIG. The thickness of the SiN film 20 is 30 nm, the thickness of the NSG film 30 is 320 nm, the thickness of the TEOS film 35 is 280 nm, and the thickness of the resist pattern 40 is 200 nm.

次に、図３(b)に示すように、レジストパターン４０をマスクとして、ＴＥＯＳ膜３５及びＮＳＧ膜３０をＲＩＥによってほぼ垂直にエッチングし、コンタクトホール８０a及び配線溝８０bを形成する。その際、コンタクトホール８０aがＳｉＮ膜２０に到達し、且つ配線溝８０bがＮＳＧ膜３０に到達した位置でエッチングが止まるような条件でエッチングを行う。   Next, as shown in FIG. 3B, using the resist pattern 40 as a mask, the TEOS film 35 and the NSG film 30 are etched almost vertically by RIE to form contact holes 80a and wiring grooves 80b. At this time, the etching is performed under such a condition that the etching stops at the position where the contact hole 80a reaches the SiN film 20 and the wiring groove 80b reaches the NSG film 30.

例えば、このエッチングはＲＩＥ（reactive ion etching)装置を用いて行い、エッチングガスの流量、圧力、ＲＩＥ装置の電極間電位差等を変化させることによりエッチングすることが可能である。   For example, this etching can be performed using a RIE (reactive ion etching) apparatus, and the etching can be performed by changing the flow rate of the etching gas, the pressure, the potential difference between the electrodes of the RIE apparatus, and the like.

このような条件でエッチングを行うと、コンタクトホール８０aはＳｉＮ膜２０bに到達するまでほぼ垂直にエッチングされ、ＴＥＯＳ膜３５の表面からの深さはＤ２＝６００nmとなり、配線溝８０bは、ＮＳＧ膜３０に到達するまでほぼ垂直にエッチングされ、ＴＥＯＳ膜３５の表面からの深さＤ１＝２８０nmとなる位置で、エッチストップが起こり、これ以上エッチング反応が進行しなくなる。   When etching is performed under such conditions, the contact hole 80a is etched almost vertically until reaching the SiN film 20b, the depth from the surface of the TEOS film 35 is D2 = 600 nm, and the wiring groove 80b is formed in the NSG film 30. Etching is performed almost perpendicularly until reaching the point, and an etch stop occurs at a position where the depth D1 = 280 nm from the surface of the TEOS film 35, and the etching reaction does not proceed any more.

このエッチストップは、ＴＥＯＳ膜３５のエッチングが進行していき、幅Ｗ１が９０nm程度という微細な幅を有する配線溝８０bのアスペクト比が大きくなると、配線溝８０bの底面に、エッチングガスが到達しなくなりエッチング反応が停止し、これ以上エッチングを行う時間を増大させてもこれ以上エッチング反応は進行しなくなる。   In this etch stop, when etching of the TEOS film 35 proceeds and the aspect ratio of the wiring groove 80b having a fine width W1 of about 90 nm increases, the etching gas does not reach the bottom surface of the wiring groove 80b. The etching reaction stops, and the etching reaction does not proceed any more even if the time for further etching is increased.

これに対して、幅Ｗ２が１２０nm程度と大きなコンタクトホール８０aでは、アスペクト比が大きくなっても、コンタクトホール８０aの幅Ｗ２が配線溝８０bの幅Ｗ１に比べて広いため、コンタクトホール８０aの底面にまでエッチングガスが入り、エッチストップが発生せず、ＳｉＮ膜２０に到達するまでエッチングされる。   On the other hand, in the contact hole 80a having a large width W2 of about 120 nm, the width W2 of the contact hole 80a is wider than the width W1 of the wiring groove 80b even if the aspect ratio is large. The etching gas enters until etching stop occurs, and etching is performed until the SiN film 20 is reached.

次に、図３(c)に示すように、レジストパターン４０を除去し、コンタクトホール８０a及び配線溝８０b内部に堆積したポリマーの除去等の後処理を行う。   Next, as shown in FIG. 3C, the resist pattern 40 is removed, and post-processing such as removal of the polymer deposited in the contact holes 80a and the wiring grooves 80b is performed.

次に、図３(d)に示すように、コンタクトホール８０aの底面から露出しているＳｉＮ膜２０をドライエッチングで選択的にエッチング除去し、コンタクトホール８０aの底面から半導体基板１０を露出させる。   Next, as shown in FIG. 3D, the SiN film 20 exposed from the bottom surface of the contact hole 80a is selectively removed by dry etching to expose the semiconductor substrate 10 from the bottom surface of the contact hole 80a.

次に、図３(e)に示すように、コンタクトホール８０a及び配線溝８０bに配線材料及び、コンタクト材料となる、銅、アルミニウム、タングステン等の導電性膜を埋め込み、コンタクト９０aと配線９０bがそれぞれ形成される。   Next, as shown in FIG. 3 (e), the contact hole 80a and the wiring groove 80b are filled with a wiring material and a conductive film such as copper, aluminum, tungsten, or the like, and the contact 90a and the wiring 90b are respectively formed. It is formed.

上記の実施例２によれば、上記実施例１と同様に、微細且つ高性能な配線・コンタクトの形成を、一回のマスク工程及び一回の埋め込み工程によって形成することが可能となる。さらに、配線溝は、通常のＲＩＥを用いて形成する配線溝とほぼ同様の逆台形状に形成することが可能である。そのため、配線溝を埋め尽くすように導電性膜を埋め込むことが可能となり、配線抵抗を低減することが可能となる。   According to the second embodiment, as in the first embodiment, it is possible to form fine and high-performance wiring / contacts by one mask process and one embedding process. Furthermore, the wiring groove can be formed in an inverted trapezoidal shape that is substantially the same as the wiring groove formed using normal RIE. Therefore, it is possible to embed the conductive film so as to fill the wiring trench, and it is possible to reduce the wiring resistance.

さらに、層間絶縁膜をＮＳＧ膜３０及びＴＥＯＳ膜３５の２層構造とすることで、ＴＥＯＳ膜３５とＮＳＧ膜３０の境界面で、確実に配線溝のエッチングを終了させることが可能となる。これにより、配線溝の深さを容易に制御することが可能となる。   Furthermore, the interlayer insulating film has a two-layer structure of the NSG film 30 and the TEOS film 35, so that the etching of the wiring trench can be reliably completed at the boundary surface between the TEOS film 35 and the NSG film 30. Thereby, the depth of the wiring groove can be easily controlled.

本発明の実施例１に係る半導体集積回路装置の製造方法。1 is a diagram illustrating a method for manufacturing a semiconductor integrated circuit device according to a first embodiment of the present invention; 本発明の第１及び第２の実施例に係るマスクパターン。3 shows mask patterns according to the first and second embodiments of the present invention. 本発明の実施例２に係る半導体集積回路装置の製造方法。9 is a diagram illustrating a method for manufacturing a semiconductor integrated circuit device according to a second embodiment of the present invention.

符号の説明Explanation of symbols

１０ 半導体基板
２０ ＳｉＮ膜
３０ ＮＳＧ膜
３５ ＴＥＯＳ膜
４０ レジストパターン（マスクパターン）
５０a コンタクトホール形成用の開口部
５０b 配線形成用の開口部
６０a、８０a コンタクトホール（第２の溝）
６０b、８０b 配線溝（第１の溝）
７０a、９０a コンタクト
７０b、９０b 配線 10 Semiconductor substrate 20 SiN film 30 NSG film 35 TEOS film 40 Resist pattern (mask pattern)
50a Contact hole forming opening 50b Wiring forming opening 60a, 80a Contact hole (second groove)
60b, 80b wiring groove (first groove)
70a, 90a contact 70b, 90b wiring

Claims (5)

半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に短辺の幅Ｗ１である開口部と短辺の幅Ｗ２（＞Ｗ１）である開口部とを有するマスクパターンを形成する工程と、
前記マスクパターンをマスクとして前記絶縁膜をほぼ垂直にエッチングし、前記幅Ｗ１の開口部下の前記絶縁膜に深さＤ１の第１の溝と前記幅Ｗ２の開口部下の前記絶縁膜に深さＤ２（＞Ｄ１）の溝を形成する工程と
を有することを特徴とする半導体集積回路装置の製造方法。 Forming an insulating film on the semiconductor substrate;
Forming a mask pattern having an opening having a short side width W1 and an opening having a short side width W2 (> W1) on the insulating film;
The insulating film is etched substantially vertically using the mask pattern as a mask, and a first groove having a depth D1 is formed in the insulating film below the opening having the width W1, and a depth D2 is formed in the insulating film below the opening having the width W2. (> D1) forming a groove. A method for manufacturing a semiconductor integrated circuit device, comprising: 前記深さＤ１の第１の溝を形成する工程において、該深さＤ１の第１の溝の底面にまでエッチングガスが入らなくなりエッチングが止まるように前記マスクパターンの膜厚及び前記エッチング条件を設定し、前記深さＤ１の第１の溝を形成することを特徴とする請求項１記載の半導体集積回路装置の製造方法。 In the step of forming the first groove having the depth D1, the film thickness of the mask pattern and the etching conditions are set such that the etching gas does not enter the bottom surface of the first groove having the depth D1 and the etching stops. 2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the first groove having the depth D1 is formed. 前記幅Ｗ１が９０nmであることを特徴とする請求項１または請求項２に記載の半導体集積回路装置の製造方法。 3. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the width W1 is 90 nm. 前記幅Ｗ２が１２０nmであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置の製造方法。 4. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the width W2 is 120 nm. 前記エッチングは反応性イオンエッチングを用いてエッチングを行うことを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路装置の製造方法。 4. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the etching is performed using reactive ion etching.
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* Cited by examiner, † Cited by third party
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CN102446847A (en) * 2011-11-28 2012-05-09 上海华力微电子有限公司 Full photoresistance dual damascene method capable of reducing sheet resistance of copper interconnection

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