JP2001358215A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method

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JP2001358215A JP2000180949A JP2000180949A JP2001358215A JP 2001358215 A JP2001358215 A JP 2001358215A JP 2000180949 A JP2000180949 A JP 2000180949A JP 2000180949 A JP2000180949 A JP 2000180949A JP 2001358215 A JP2001358215 A JP 2001358215A
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敦司 石井
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and a method for manufacturing the same capable of suppressing a CD shift even in a large wiring groove having a wiring width of 0.5 μm or more and obtaining a good contact of the wiring with a hole in a single Damascene process. SOLUTION: In the formation of the wiring groove 9, an insulating film wall of a length of six diameters or more of the hole 6 is provided parallel to the wall of the groove 9 at a desired part in the groove 9, and hence a wiring width only on the hole 6 is divided to a desired size and formed.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は半導体装置および
その製造方法に関し、特にシングルダマシン構造の配線
層を有する多層配線構造に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a multilayer wiring structure having a wiring layer having a single damascene structure.

【０００２】[0002]

【従来の技術】近年、半導体装置の微細化が進むにつれ
て、それぞれの製造プロセスにおいて種々の研究開発が
進められている。この内、配線層の形成方法も例外では
ない。配線層を形成するメタル層の加工においては、フ
ォトレジストをマスクとしてメタル層を加工したり、フ
ォトレジストをマスクとしてメタル層上に形成された絶
縁膜等を加工してハードマスクとし、このハードマスク
を用いてメタル層を加工するなどの工夫がなされてき
た。2. Description of the Related Art In recent years, as semiconductor devices have been miniaturized, various researches and developments have been advanced in respective manufacturing processes. Among them, the method of forming the wiring layer is no exception. In processing the metal layer for forming the wiring layer, the metal layer is processed using a photoresist as a mask, or an insulating film or the like formed on the metal layer is processed using the photoresist as a mask to form a hard mask. Ingenuity has been devised, such as processing a metal layer by using a metal.

【０００３】また、配線の信頼性、電流ストレスに起因
するエレクトロマイグレーションや、配線の金属膜に接
する材料の熱膨張係数の違いから生じるストレスに起因
するストレスマイグレーションに対応するために、主た
る導電層の材料の変更、高融点金属との積層化などの構
造的改良もなされており、加工に対する技術的難易度は
ますます高くなる傾向にある。Further, in order to cope with electromigration caused by wiring reliability and current stress and stress migration caused by stress caused by a difference in thermal expansion coefficient of a material in contact with a metal film of wiring, a main conductive layer is formed. Structural improvements such as changes in materials and lamination with refractory metals have also been made, and the technical difficulty of processing tends to increase.

【０００４】そこで、近年、配線層を形成する際の加工
的難易度を低くするために、絶縁膜に配線溝を形成して
メタルを埋込むダマシン構造が各方面から発表され、実
用化に至っている。Therefore, in recent years, damascene structures in which a wiring groove is formed in an insulating film and metal is buried in order to reduce the processing difficulty in forming a wiring layer have been announced from various fields, and have been put to practical use. I have.

【０００５】現在は、配線とホールとを同時に形成する
デュアルダマシン構造が主流であるが、将来、デザイン
ルールが０．１μｍ前後より小さくなると、ホール加工
およびメタル埋込み技術の限界から、配線とホールとを
別々に形成するシングルダマシン構造が主流となると思
われる。更に、デバイスの特性にあわせてデュアルダマ
シン構造とシングルダマシン構造との使い分けが進むと
思われる。At present, a dual damascene structure in which a wiring and a hole are formed at the same time is predominant, but in the future, if the design rule becomes smaller than about 0.1 μm, the wiring and the hole are formed due to the limitations of the hole processing and metal embedding technology. It is thought that a single damascene structure in which are formed separately becomes mainstream. Furthermore, it is expected that the dual damascene structure and the single damascene structure will be selectively used according to the characteristics of the device.

【０００６】図１５（ａ）（ｂ）は従来のシングルダマ
シン構造を示す図であり、図１５（ａ）は平面図、図１
５（ｂ）は図１５（ａ）のＡ−Ａ’線部の断面図であ
る。図１５において、１は半導体基板、２は第１の配線
層、３は第１の絶縁層、４は第１の層間絶縁膜、５はエ
ッチングストッパー膜、６はホール、６ａはホール６内
に金属が埋込まれて成るプラグ、７は第２の層間絶縁
膜、８はレジストパターン、９ａ，９ｂ，９ｃは配線溝
である。ここで、図示はしていないが当然のことながら
半導体基板１には素子形成領域とこの素子形成領域を覆
う絶縁膜領域とが含まれており、第１の配線層２はこの
絶縁膜領域上に形成されている。FIGS. 15A and 15B are views showing a conventional single damascene structure. FIG. 15A is a plan view and FIG.
FIG. 5B is a sectional view taken along line AA ′ of FIG. In FIG. 15, 1 is a semiconductor substrate, 2 is a first wiring layer, 3 is a first insulating layer, 4 is a first interlayer insulating film, 5 is an etching stopper film, 6 is a hole, and 6a is in the hole 6. A plug embedded with metal, 7 is a second interlayer insulating film, 8 is a resist pattern, and 9a, 9b and 9c are wiring grooves. Here, although not shown, the semiconductor substrate 1 naturally includes an element forming region and an insulating film region covering the element forming region, and the first wiring layer 2 is formed on the insulating film region. Is formed.

【０００７】図１５（ｂ）に示すように、レジストパタ
ーン８をマスクとして、配線溝９ａ，９ｂ，９ｃを形成
する場合、９ａ，９ｃのような０．２μｍ程度の配線幅
の配線溝の形状および寸法を精度良く加工する条件でエ
ッチングを行う。その結果、１μｍ程度の配線幅を有す
る配線溝９ｂでは、トップ寸法はレジストパターン８の
寸法通りであるが、半導体基板１側に近づくにつれて配
線幅が狭く形成され，テーパーがついた形状となる。As shown in FIG. 15B, when the wiring grooves 9a, 9b and 9c are formed using the resist pattern 8 as a mask, the shape of the wiring groove having a wiring width of about 0.2 μm, such as 9a and 9c, is used. Etching is performed under conditions that accurately process dimensions. As a result, in the wiring groove 9b having a wiring width of about 1 μm, the top dimension is the same as the dimension of the resist pattern 8, but the wiring width is formed narrower toward the semiconductor substrate 1 side, and the tapered shape is obtained.

【０００８】[0008]

【発明が解決しようとする課題】ダマシン構造の場合、
半導体装置の微細化が進むと、微細配線の寸法を制御す
るためにエッチング時に異方性を強くする必要がある。
その結果、配線溝の側壁に多量のポリマーを形成しなが
らエッチング加工が進むことになる。そのため、エッチ
ング後に形成された他の配線溝の幅より大きな幅を有す
る配線溝にはテーパーがついてしまい、配線溝の幅はト
ップ寸法よりもボトム寸法が狭く形成されることにな
る。In the case of a damascene structure,
As the miniaturization of semiconductor devices progresses, it is necessary to increase anisotropy during etching in order to control the dimensions of fine wiring.
As a result, the etching process proceeds while forming a large amount of polymer on the side wall of the wiring groove. Therefore, the wiring groove having a width larger than the width of the other wiring grooves formed after the etching is tapered, and the width of the wiring groove is formed to have a smaller bottom dimension than a top dimension.

【０００９】図１６は配線幅とＣＤシフト量（配線溝の
片側のトップ寸法とボトム寸法との差）との関係を示し
た図である。図１６に示すように、０．２μｍ以下の配
線幅を有する配線溝を精度良く加工する場合、０．５μ
ｍ以上の太い配線ではＣＤシフト量は０．０５μｍとな
り、０．１μｍ程度配線溝のボトムが細く形成されるこ
とになる。FIG. 16 is a diagram showing the relationship between the wiring width and the CD shift amount (difference between the top dimension and the bottom dimension on one side of the wiring groove). As shown in FIG. 16, when a wiring groove having a wiring width of 0.2 μm or less is precisely processed,
For a thick wiring of m or more, the CD shift amount is 0.05 μm, and the bottom of the wiring groove is formed to be thin about 0.1 μm.

【００１０】シングルダマシンプロセスの場合、配線溝
とホールとを別々に形成するため、図１５（ｂ）に示す
ように、配線溝９ｂとホール６との接触面積が小さくな
ってしまい、抵抗が高くなって動作マージンが少なくな
るだけでなく、電流密度が高くなりエレクトロマイグレ
ーション耐性も劣化するなどの問題点があった。また、
最悪の場合、接触が出来ないという問題点もあった。In the case of the single damascene process, since the wiring groove and the hole are formed separately, the contact area between the wiring groove 9b and the hole 6 is reduced as shown in FIG. As a result, not only the operation margin is reduced, but also the current density is increased and the electromigration resistance is deteriorated. Also,
In the worst case, there was a problem that contact was not possible.

【００１１】これを解決するものとして、図１７に示す
ように、配線溝９ｂの線幅を広げてホール６との接触面
積を確保することが考えられるが、隣接する配線溝９
ａ，９ｃとの分離幅が小さくなり、微細化が進むと配線
同士がショートするという問題点がある。As a solution to this problem, as shown in FIG. 17, it is conceivable to increase the line width of the wiring groove 9b to secure a contact area with the hole 6. However, as shown in FIG.
There is a problem in that the separation width between the wirings a and 9c becomes small and the wirings are short-circuited as the miniaturization progresses.

【００１２】また、図１８に示すように、ホール６の位
置をずらす、または配線溝９ｂの位置をずらすといった
配線とホールとの間のマージンを大きくして配線溝９ｂ
とホール６との接触面積を確保することも考えられる。
しかし、設計の自由度が減るばかりでなく、記憶素子な
どの同一セルを数多く並べるデバイスではチップ面積の
増大となり、微細化の妨げとなるという問題点があっ
た。Also, as shown in FIG. 18, the margin between the wiring and the hole is increased by shifting the position of the hole 6 or shifting the position of the wiring groove 9b.
It is also conceivable to secure a contact area between the hole and the hole 6.
However, not only the degree of freedom in design is reduced, but also in a device in which many identical cells such as storage elements are arranged, the chip area increases, which hinders miniaturization.

【００１３】この発明は上記のような問題点を解消する
ためになされたもので、シングルダマシンプロセスにお
いて、配線幅が特に０．５μｍ以上の大きな配線溝にお
いてもＣＤシフト量を抑制でき、配線とプラグとが良好
なコンタクトを得ることのできる半導体装置およびその
製造方法を提供することを目的としている。The present invention has been made in order to solve the above-mentioned problems. In a single damascene process, the CD shift amount can be suppressed even in a large wiring groove having a wiring width of 0.5 μm or more, and the amount of wiring can be reduced. It is an object of the present invention to provide a semiconductor device capable of obtaining a good contact with a plug and a method of manufacturing the same.

【００１４】[0014]

【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、各配線溝の幅が異なる場合、上記各配
線溝の内、他の配線溝の幅より大きな幅を有する配線溝
は、上記ホール近傍上に絶縁膜壁を設け、上記大きな幅
を有する配線溝を上記ホール近傍上にて分割したもので
ある。According to a first aspect of the present invention, in the semiconductor device according to the first aspect of the present invention, when the width of each wiring groove is different, the wiring groove having a width larger than the width of the other wiring groove among the respective wiring grooves. Is an example in which an insulating film wall is provided in the vicinity of the hole, and the wiring groove having the large width is divided in the vicinity of the hole.

【００１５】この発明の請求項２に係る半導体装置は、
絶縁膜壁は、その長さがホール径よりも長いものであ
る。According to a second aspect of the present invention, there is provided a semiconductor device comprising:
The length of the insulating film wall is longer than the hole diameter.

【００１６】この発明の請求項３に係る半導体装置は、
絶縁膜壁は、ホールを挟んで対向する位置に一対設けた
ものである。According to a third aspect of the present invention, there is provided a semiconductor device comprising:
The insulating film walls are provided as a pair at positions facing each other across the hole.

【００１７】この発明の請求項４に係る半導体装置は、
一対の絶縁膜壁の長さが異なるようにしたものである。According to a fourth aspect of the present invention, there is provided a semiconductor device comprising:
The lengths of the pair of insulating film walls are different.

【００１８】この発明の請求項５に係る半導体装置は、
大きな幅を有する配線溝内に複数のホールを有する場
合、一つの絶縁膜壁が上記複数のホール近傍上にまたが
って設けられているようにしたものである。According to a fifth aspect of the present invention, there is provided a semiconductor device comprising:
When a plurality of holes are provided in a wiring groove having a large width, one insulating film wall is provided so as to extend over the vicinity of the plurality of holes.

【００１９】この発明の請求項６に係る半導体装置は、
配線溝の幅が０．５μｍ以上有するものである。According to a sixth aspect of the present invention, there is provided a semiconductor device comprising:
The width of the wiring groove is 0.5 μm or more.

【００２０】この発明の請求項７に係る半導体装置は、
大きな幅を有する配線溝が、ボンディングパッド用の溝
であるようにしたものである。A semiconductor device according to a seventh aspect of the present invention comprises:
The wiring groove having a large width is a groove for a bonding pad.

【００２１】この発明の請求項８に係る半導体装置の製
造方法は、各配線溝の幅が異なる場合、レジストパター
ンを形成する工程が、各配線溝の内、他の配線溝より大
きな幅を有する配線溝用のパターンは、大きな幅を有す
る配線溝内のパターンとともに絶縁膜壁用のパターンを
形成するようにしたものである。In the method of manufacturing a semiconductor device according to the present invention, when the width of each wiring groove is different, the step of forming a resist pattern has a larger width than each of the other wiring grooves in each of the wiring grooves. The pattern for the wiring groove is such that a pattern for the insulating film wall is formed together with the pattern in the wiring groove having a large width.

【００２２】[0022]

【発明の実施の形態】実施の形態１．図１（ａ）（ｂ）
は実施の形態１のシングルダマシン構造を示す図であ
り、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ
−Ａ’線部の断面図である。図１において、１は半導体
基板、２は第１の配線層、３は第１の絶縁層、４は第１
の層間絶縁膜、５はエッチングストッパー膜、６はホー
ル、６ａはホール６内に金属が埋込まれて成るプラグ、
７は第２の層間絶縁膜、１０は反射防止膜、１１はバリ
アメタル、１２はシード層、１３は金属膜であり、１４
ａ，１４ｂ、１４ｃ，１４ｄ，１４ｅは第２の配線層、
１５は絶縁膜壁である。ここで、図示はしていないが当
然のことながら半導体基板１には素子形成領域とこの素
子形成領域を覆う絶縁膜領域とが含まれており、第１の
配線層２はこの絶縁膜領域上に形成されている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 FIG. 1 (a) (b)
FIGS. 1A and 1B are views showing a single damascene structure according to the first embodiment, FIG. 1A is a plan view, and FIG.
It is sectional drawing of the -A 'line part. In FIG. 1, 1 is a semiconductor substrate, 2 is a first wiring layer, 3 is a first insulating layer, 4 is a first wiring layer.
5 is an etching stopper film, 6 is a hole, 6a is a plug formed by embedding metal in the hole 6,
7 is a second interlayer insulating film, 10 is an antireflection film, 11 is a barrier metal, 12 is a seed layer, 13 is a metal film, 14
a, 14b, 14c, 14d, 14e are second wiring layers,
Reference numeral 15 denotes an insulating film wall. Here, although not shown, the semiconductor substrate 1 naturally includes an element forming region and an insulating film region covering the element forming region, and the first wiring layer 2 is formed on the insulating film region. Is formed.

【００２３】図１に示すように、０．５μｍ以上の大き
な配線幅を有する第２の配線層１４ｂは、ホール６の近
傍上に絶縁膜壁１５を形成して、ホール６近傍上のみ第
２の配線層１４ｂを１４ｄと１４ｅとに分割して形成す
る。As shown in FIG. 1, the second wiring layer 14b having a large wiring width of 0.5 μm or more forms an insulating film wall 15 near the hole 6 so that the second wiring layer 14b is formed only on the vicinity of the hole 6. Is formed by dividing the wiring layer 14b into 14d and 14e.

【００２４】これは、図１６に示したように、ＣＤシフ
ト量が配線幅にほぼ比例して、配線幅が小さいと小さ
く、大きいと大きくなることを利用して、ホール６近傍
上のみ、配線幅を小さくして第２の配線層１４ｅとし、
ＣＤシフト量を低減したものである。This is because, as shown in FIG. 16, the CD shift amount is substantially proportional to the wiring width, and is small when the wiring width is small and large when the wiring width is large. The width is reduced to form the second wiring layer 14e,
The CD shift amount is reduced.

【００２５】図２〜４は図１に示したシングルダマシン
構造の半導体装置の製造方法を示す工程断面図である。
図に従って順次説明する。まず、図２（ａ）に示すよう
に、半導体基板１上に第１の配線層２を形成する。その
後、全面に第１の絶縁層３を形成する。2 to 4 are process sectional views showing a method for manufacturing the semiconductor device having the single damascene structure shown in FIG.
This will be described sequentially with reference to the drawings. First, as shown in FIG. 2A, a first wiring layer 2 is formed on a semiconductor substrate 1. After that, the first insulating layer 3 is formed on the entire surface.

【００２６】次に、図２（ｂ）に示すように、全面に第
１の層間絶縁膜４を形成した後、ＣＭＰ等を用いて平坦
化する。その後、後に形成する第２の配線層１４ａ，１
４ｂ、１４ｃ，１４ｄ，１４ｅのエッチングストッパー
膜５としてのシリコン窒化膜（以下、ＳｉＮと称す）を
低圧熱ＣＶＤ法で形成する。尚、このエッチングストッ
パー膜５はＳｉＯＮ，ＳｉＯＦ，ＳｉＣ，ＳｉＣＦ，ク
リスタルカーボン，アモルファスカーボンであっても良
いが、ここでは、Ｃｕに対して拡散防止膜としての機能
を有するＳｉＮを使用する。Next, as shown in FIG. 2B, after forming a first interlayer insulating film 4 on the entire surface, the first interlayer insulating film 4 is flattened by CMP or the like. Thereafter, a second wiring layer 14a, 1
A silicon nitride film (hereinafter, referred to as SiN) as an etching stopper film 5 for 4b, 14c, 14d, and 14e is formed by low-pressure thermal CVD. The etching stopper film 5 may be made of SiON, SiOF, SiC, SiCF, crystal carbon or amorphous carbon, but here, SiN having a function as a diffusion prevention film for Cu is used.

【００２７】次に、図２（ｃ）に示すように、通常の写
真製版プロセスによって形成されたレジストパターン
（図示なし）をマスクとして第１の層間絶縁膜４および
第１の絶縁層３を反応性異方性エッチング法によりエッ
チングしてホール６を形成する。その後、レジストパタ
ーンをＯ2単体、もしくはＨ2やＣＦ4を添加したガス中
でプラズマ放電を行うアッシングにより除去する。ま
た、この除去は硫酸を主成分とする薬液やアミン、フッ
化アンモンを含む薬液単体でウエット除去で行っても良
い。Next, as shown in FIG. 2C, the first interlayer insulating film 4 and the first insulating layer 3 are reacted by using a resist pattern (not shown) formed by a normal photolithography process as a mask. The hole 6 is formed by etching by the anisotropic etching method. Thereafter, the resist pattern is removed by ashing in which plasma discharge is performed in O 2 alone or in a gas to which H 2 or CF 4 is added. This removal may be performed by wet removal using a chemical solution containing sulfuric acid as a main component or a chemical solution containing amine and ammonium fluoride alone.

【００２８】次に、図２（ｄ）に示すように、全面にＴ
ｉＮ，ＴａＮ，ＷＮ等のバリアメタル１６を形成する。
続いてタングステンを含む有機材料もしくはＷＦ6をソ
ースとするＣＶＤ法でタングステン等の第１の金属膜１
７を全面に形成する。Next, as shown in FIG.
A barrier metal 16 such as iN, TaN, WN or the like is formed.
Subsequently, a first metal film 1 such as tungsten is formed by a CVD method using an organic material containing tungsten or WF 6 as a source.
7 is formed on the entire surface.

【００２９】次に、図２（ｅ）に示すように、研磨ある
いはＳＦ6，ＮＦ3等のガスを用いた反応性エッチングに
よる全面エッチバック等を用いてホール６内に第１の金
属膜１７が埋込まれて成るプラグ６ａを形成する。Next, as shown in FIG. 2E, the first metal film 17 is formed in the hole 6 by polishing or etching the entire surface by reactive etching using a gas such as SF 6 or NF 3. Is formed to form a plug 6a.

【００３０】次に、図３（ａ）に示すように、全面に酸
化膜からなる第２の層間絶縁膜７を形成した後、ＣＭＰ
等を用いて平坦化する。この第２の層間絶縁膜７はＳｉ
ＯＮ，ＳｉＯＦ，ＳｉＣ，ＳｉＣＦ，クリスタルカーボ
ン，アモルファスカーボン，有機樹脂膜等であってもよ
い。次に全面に反射防止膜１０として有機樹脂膜、Ｓ
ｉ，Ｏ，Ｎの組成を調整したＳｉＯＮ膜等の無機膜を形
成する。Next, as shown in FIG. 3A, after a second interlayer insulating film 7 made of an oxide film is formed on the entire surface, the CMP is performed.
The surface is flattened using, for example. This second interlayer insulating film 7 is made of Si
ON, SiOF, SiC, SiCF, crystal carbon, amorphous carbon, an organic resin film, or the like may be used. Next, an organic resin film as an anti-reflection film 10
An inorganic film such as a SiON film in which the composition of i, O, and N is adjusted is formed.

【００３１】次に、図３（ｂ）に示すように、通常の写
真製版プロセスを用いて、配線溝用のレジストパターン
８を形成する。この時、幅の大きなレジストパターン８
はホール６上においてのみ所望のパターン幅に分割して
形成する。Next, as shown in FIG. 3B, a resist pattern 8 for a wiring groove is formed by using a normal photolithography process. At this time, the resist pattern 8 having a large width is used.
Is formed only on the hole 6 so as to be divided into a desired pattern width.

【００３２】次に、図３（ｃ）に示すように、レジスト
パターン８をマスクとして反射防止膜１０および第１の
層間絶縁膜４を反応性イオンエッチング法により、配線
溝９ａ，９ｃを加工するのに最適なエッチング条件で、
エッチングストッパー膜５までエッチングして配線溝９
ａ，９ｄ，９ｅ，９ｃを形成する。Next, as shown in FIG. 3C, the wiring grooves 9a and 9c are processed by reactive ion etching of the antireflection film 10 and the first interlayer insulating film 4 using the resist pattern 8 as a mask. Under the optimal etching conditions
Etching is performed up to the etching stopper film 5 to form a wiring groove 9.
a, 9d, 9e and 9c are formed.

【００３３】この時、図１５（ｂ）に示した配線溝９ｂ
は、絶縁膜壁１５によってホール６上において配線溝９
ｅと配線溝９ｄとに分割されている。この絶縁膜壁１５
の長さは近傍のホール６の径以上必要であるが、幅につ
いてはレジストパターンを形成することができれば良く
特に限定はない。At this time, the wiring groove 9b shown in FIG.
Are formed on the hole 6 by the insulating film wall 15.
e and a wiring groove 9d. This insulating film wall 15
Is required to be equal to or larger than the diameter of the nearby hole 6, but the width is not particularly limited as long as a resist pattern can be formed.

【００３４】これにより、ホール６上の配線溝９ｅはＣ
Ｄシフト量は小さく、テーパーがつくことなく形成でき
るので、ホール６と配線溝９ｅとの接触面積を確保する
ことができる。As a result, the wiring groove 9e on the hole 6 becomes C
Since the D shift amount is small and can be formed without tapering, a contact area between the hole 6 and the wiring groove 9e can be secured.

【００３５】その後、レジストパターン８をＯ2単体、
もしくはＨ2やＣＦ4を添加したガス中でプラズマ放電を
行うアッシングにより除去する。また、この除去は硫酸
を主成分とする薬液やアミン、フッ化アンモンを含む薬
液単体でウエット除去で行っても良い。Thereafter, the resist pattern 8 is changed to O 2 alone,
Alternatively, it is removed by ashing in which plasma discharge is performed in a gas to which H 2 or CF 4 is added. This removal may be performed by wet removal using a chemical solution containing sulfuric acid as a main component or a chemical solution containing amine and ammonium fluoride alone.

【００３６】次に、図４（ａ）に示すように、後に形成
する銅の拡散防止膜であるバリアメタル１１を全面に形
成する。バリアメタル１１はＴｉ，ＴｉＮ，Ｔａ，Ｔａ
Ｎ等をスパッタ法あるいはＣＶＤ法を用いて形成する。
続いてスパッタ法あるいはＣＶＤ法を用いてメッキのシ
ード層１２として銅を形成する。Next, as shown in FIG. 4A, a barrier metal 11 which is a copper diffusion preventing film to be formed later is formed on the entire surface. The barrier metal 11 is made of Ti, TiN, Ta, Ta
N or the like is formed by a sputtering method or a CVD method.
Subsequently, copper is formed as a plating seed layer 12 using a sputtering method or a CVD method.

【００３７】その後、硫酸銅にメッキを安定的に形成す
るための添加物を加えた溶液中で、シード層１２を電極
に接触させながら浸漬させることによって、第２の金属
膜１３である銅を全面に形成する。第２の金属膜１３は
Ｗ，Ａｌ，Ａｌ合金等でも良く、形成方法についてもス
パッタの後、熱でリフロ−させる方法、高圧を印加して
埋込む方法、ＣＶＤ法等でも良い。Thereafter, the copper as the second metal film 13 is immersed in a solution in which an additive for stably forming plating is added to copper sulfate while the seed layer 12 is in contact with the electrode. Formed over the entire surface. The second metal film 13 may be made of W, Al, an Al alloy, or the like, and may be formed by a method of reflowing by heat after sputtering, a method of embedding by applying a high pressure, a CVD method, or the like.

【００３８】次に、図４（ｂ）に示すように、研磨もし
くは全面エッチバックを用いて、配線溝９内以外の第２
の金属膜１３，シード層１２，バリアメタル１１を除去
してバリアメタル１１，シード層１２，第２の金属膜１
３からなる第２の配線層１４ａ，１４ｂ，１４ｃ，１４
ｄ，１４ｅを完成させる。これによりホール６上の第２
の配線層１４ｅはテーパーがつくことなく形成でき、第
２の配線層１４ｅとホール６とが良好なコンタクトをと
ることができる。Next, as shown in FIG. 4B, the second region other than the inside of the wiring groove 9 is polished or entirely etched back.
The metal film 13, the seed layer 12, and the barrier metal 11 are removed to remove the barrier metal 11, the seed layer 12, and the second metal film 1.
2, the second wiring layers 14a, 14b, 14c, 14
d and 14e are completed. This makes the second on hole 6
The wiring layer 14e can be formed without being tapered, and the second wiring layer 14e and the hole 6 can make good contact.

【００３９】このように、この方法を用いると、例えば
配線幅が０．５μｍ以下のパターンを良好に形成できる
エッチング条件で、配線幅が特に０．５μｍ以上有する
大きな配線溝を形成する場合、配線溝形成の際に、配線
溝内の所望の部分に、配線溝壁と平行にホール径以上の
長さの絶縁膜壁を設けることにより、ホール上のみで配
線幅をホール径程度に分割でき、配線溝にテーパーがつ
くことなく、ＣＤシフト量を抑制することができる。よ
って、集積度を犠牲にせずに配線溝とホールとの接触面
積を確保することができ、良好なコンタクトを得ること
ができる。As described above, when this method is used, for example, when a large wiring groove having a wiring width of 0.5 μm or more is formed under etching conditions capable of forming a pattern having a wiring width of 0.5 μm or less satisfactorily, At the time of forming the groove, by providing an insulating film wall having a length equal to or larger than the hole diameter in a desired portion in the wiring groove in parallel with the wiring groove wall, the wiring width can be divided into about the hole diameter only on the hole, The CD shift amount can be suppressed without the wiring groove being tapered. Therefore, the contact area between the wiring groove and the hole can be secured without sacrificing the degree of integration, and a good contact can be obtained.

【００４０】更に、絶縁膜壁の形成のためのマスクパタ
ーンは、ＣＡＤのデータを利用して配線幅とホールと配
線との位置関係を計算し、諸条件を入力するだけの自動
配置が可能であり、蓄積された設計に大きく手を加える
ことなく格段に早く、しかも正確にもれなく実現するこ
とができる。Further, the mask pattern for forming the insulating film wall can be automatically arranged by calculating the wiring width and the positional relationship between the hole and the wiring using CAD data and inputting various conditions. Yes, it can be realized much more quickly and accurately without any significant modification to the accumulated design.

【００４１】実施の形態２．ここでは、上記実施の形態
１の変形例について説明する。図５〜図１０は上記実施
の形態１の変形例を示す平面図である。図において、６
はホール、７は第２の層間絶縁膜、１４は第２の配線
層、１５は絶縁膜壁である。Embodiment 2 Here, a modified example of the first embodiment will be described. 5 to 10 are plan views showing modified examples of the first embodiment. In the figure, 6
Is a hole, 7 is a second interlayer insulating film, 14 is a second wiring layer, and 15 is an insulating film wall.

【００４２】まず、図５では、絶縁膜壁１５はホール６
を挟んで第２の配線層１４の配線溝壁と対向して形成さ
れている例を示す。絶縁膜壁１５と第２の配線層１４の
配線溝壁とによって、第２の配線層１４はホール６近傍
上で分割して形成されている。First, in FIG. 5, the insulating film wall 15 is
An example is shown in which the second wiring layer 14 is formed so as to face the wiring groove wall of the second wiring layer 14. The second wiring layer 14 is divided and formed near the hole 6 by the insulating film wall 15 and the wiring groove wall of the second wiring layer 14.

【００４３】次に、図５に示した絶縁膜壁１５が孤立す
ることなく図６に示したように第２の層間絶縁膜７と連
結して形成する例を示す。Next, an example is shown in which the insulating film wall 15 shown in FIG. 5 is formed without being isolated and connected to the second interlayer insulating film 7 as shown in FIG.

【００４４】次に、図７では、ホール６を挟んで一対の
絶縁膜壁１５を形成した例を示す。この一対の絶縁膜壁
１５はホール６に対して縦方向あるいは横方向のどちら
の方向に形成しても良い。また、絶縁膜壁１５を一つ形
成した場合に比べてＣＤシフト量の抑制をより効果的に
行うことができる。Next, FIG. 7 shows an example in which a pair of insulating film walls 15 are formed with the hole 6 interposed therebetween. The pair of insulating film walls 15 may be formed in either the vertical direction or the horizontal direction with respect to the hole 6. Further, the amount of CD shift can be more effectively suppressed as compared with the case where one insulating film wall 15 is formed.

【００４５】次に、図８，図９は、一つの配線層１４中
に複数のホール６を設ける場合の例を示したものであ
る。図８に示すように、ホール６同士の間隔が広い場合
には、ホール６一つずつに絶縁膜壁１５を設けている。
また、ホール６間隔が狭い場合には、複数のホール６に
対して一つあるいは一対の絶縁膜壁１５を形成する。こ
の場合、絶縁膜壁の配置によっては一対の絶縁膜壁にお
いても絶縁膜壁の長さが異なって形成する場合もある。Next, FIGS. 8 and 9 show an example in which a plurality of holes 6 are provided in one wiring layer 14. FIG. As shown in FIG. 8, when the distance between the holes 6 is large, the insulating film wall 15 is provided for each hole 6.
When the interval between the holes 6 is small, one or a pair of insulating film walls 15 are formed for the plurality of holes 6. In this case, depending on the arrangement of the insulating film walls, the pair of insulating film walls may be formed with different lengths of the insulating film walls.

【００４６】図９は、複数のホール６をまたがる長さを
持った絶縁膜壁１５を、複数のホール６に対して一つ形
成した例を示したものである。FIG. 9 shows an example in which one insulating film wall 15 having a length extending over a plurality of holes 6 is formed for each of the plurality of holes 6.

【００４７】図１０は、ホール６近傍上のみ絶縁膜壁１
５として第２の層間絶縁膜７に凸部を形成した例を示し
たものである。但し、太い配線幅の場合には、消失する
配線部分の面積が大きくなり、抵抗が高くなってしま
う。したがって、これは０．５μｍ以下の細い配線幅に
のみ有効な発明である。FIG. 10 shows the insulating film wall 1 only on the vicinity of the hole 6.
5 shows an example in which a convex portion is formed on the second interlayer insulating film 7. However, in the case of a large wiring width, the area of the disappearing wiring portion increases, and the resistance increases. Therefore, this is an invention effective only for a thin wiring width of 0.5 μm or less.

【００４８】上記いずれの場合も、上記実施の形態１と
同様の効果を得ることができる。In any of the above cases, the same effects as in the first embodiment can be obtained.

【００４９】実施の形態３．上記実施の形態１，２では
ダマシン構造の配線層について説明をしたが、ここでは
ボンディングパッド部について説明する。図１１〜１４
は実施の形態６のボンディングパッド部を示す平面図で
ある。図において、６はホール、１５は絶縁膜壁、１８
はボンディングパッドである。Embodiment 3 Although the wiring layers having the damascene structure have been described in the first and second embodiments, the bonding pad portion will be described here. Figures 11-14
FIG. 14 is a plan view showing a bonding pad section according to a sixth embodiment. In the figure, 6 is a hole, 15 is an insulating film wall, 18
Is a bonding pad.

【００５０】まず、図１１は、個々のホール６に対して
ホール６を挟んで一対の絶縁膜壁１５をボンディングパ
ッド１８側壁に垂直に形成した例を示した平面図であ
る。ボンディングパッド１８のコーナー部の絶縁膜壁１
５のように、一対の絶縁膜壁１５は長さが異なっていて
も良い。First, FIG. 11 is a plan view showing an example in which a pair of insulating film walls 15 are formed perpendicular to the side walls of the bonding pad 18 with the holes 6 interposed therebetween. Insulating film wall 1 at corner of bonding pad 18
As in 5, the pair of insulating film walls 15 may have different lengths.

【００５１】次に、図１２は、絶縁膜壁１５はホール６
を挟んでボンディングパッド１８側壁と平行に個々のホ
ール６に対して形成した例を示した平面図である。Next, FIG. 12 shows that the insulating film wall 15
FIG. 5 is a plan view showing an example in which holes are formed in individual holes 6 in parallel with the side walls of the bonding pad 18.

【００５２】次に、図１３，１４は、ホール６を挟んで
ボンディングパッド１８側壁と平行に複数のホール６に
対して複数のホール６を覆う長さを持った絶縁膜壁１５
を一個形成した例を示した平面図である。Next, FIGS. 13 and 14 show an insulating film wall 15 having a length covering the plurality of holes 6 with respect to the plurality of holes 6 in parallel with the side wall of the bonding pad 18 with the holes 6 interposed therebetween.
FIG. 4 is a plan view showing an example in which one is formed.

【００５３】また、図１１〜図１４に示したボンディン
グパッド部の形成方法は実施の形態１に示した第２の配
線層の形成方法と同様にして形成することができる。上
記いずれの場合も、上記実施の形態１と同様の効果を得
ることができる。The method for forming the bonding pad portion shown in FIGS. 11 to 14 can be formed in the same manner as the method for forming the second wiring layer shown in the first embodiment. In any of the above cases, the same effects as in the first embodiment can be obtained.

【００５４】[0054]

【発明の効果】以上のようにこの発明によれば、各配線
溝の幅が異なる場合、上記各配線溝の内、他の配線溝の
幅より大きな幅を有する配線溝は、上記ホール近傍上に
絶縁膜壁を設け、上記大きな幅を有する配線溝を上記ホ
ール近傍上にて分割したので、ホール上のみ擬似的に配
線幅を小さく形成でき、配線溝にテーパーが形成される
ことがなく、ＣＤシフト量を抑制でき、集積度を犠牲に
せずに配線溝とホールとの接触面積を確保することがで
き、プラグと配線層とが良好なコンタクトを得ることが
できる。As described above, according to the present invention, when the width of each wiring groove is different, the wiring groove having a width larger than the width of the other wiring groove among the wiring grooves is located above the vicinity of the hole. Since an insulating film wall is provided on the wiring groove, and the wiring groove having the large width is divided in the vicinity of the hole, the wiring width can be reduced in a pseudo manner only on the hole, without forming a taper in the wiring groove. The CD shift amount can be suppressed, the contact area between the wiring groove and the hole can be secured without sacrificing the degree of integration, and a good contact can be obtained between the plug and the wiring layer.

【００５５】また、絶縁膜壁は、その長さがホール径よ
りも長いものであるようにしたので、ホール全体に対し
て、配線幅を分割することができ、配線溝にテーパーが
形成されることがなく、ＣＤシフト量を抑制することが
できる。Further, since the length of the insulating film wall is longer than the hole diameter, the wiring width can be divided with respect to the entire hole, and the wiring groove is tapered. And the CD shift amount can be suppressed.

【００５６】また、絶縁膜壁は、ホールを挟んで対向す
る位置に一対設けたので、ホール上のみ配線幅を分割す
ることができ、配線溝にテーパーが形成されることがな
く、ＣＤシフト量を抑制することができる。Further, since a pair of insulating film walls are provided at positions facing each other across the hole, the wiring width can be divided only on the hole, and no taper is formed in the wiring groove, and the CD shift amount is reduced. Can be suppressed.

【００５７】また、一対の絶縁膜壁の長さが異なるよう
にしたので、絶縁膜壁を形成する位置の自由度を向上さ
せることができる。Further, since the lengths of the pair of insulating film walls are made different, the degree of freedom in the position where the insulating film walls are formed can be improved.

【００５８】また、一つの大きな幅を有する配線溝内に
複数のホールを有する場合、一つの絶縁膜壁が上記複数
のホール近傍上にまたがって設けられているようにした
ので、ホール間隔の狭い複数のホールを有する場合にも
対応することができる。In the case where a plurality of holes are provided in a single wiring groove having a large width, one insulating film wall is provided so as to extend over the vicinity of the plurality of holes. It is possible to cope with a case having a plurality of holes.

【００５９】また、配線溝の幅が０．５μｍ以上である
ので、多くのＣＤシフト量を抑制することができる。Since the width of the wiring groove is 0.5 μm or more, a large amount of CD shift can be suppressed.

【００６０】また大きな幅を有する配線溝が、ボンディ
ングパッド用の溝であるようにしたので、ボンディング
パッドにおいてホール上のみ配線幅を分割して形成で
き、配線溝にテーパーがつくことなく、ＣＤシフト量を
抑制することができ、集積度を犠牲にせずにボンディン
グパッド用の溝とホールとの接触面積を確保することが
でき、良好なコンタクトを得ることができる。Further, since the wiring groove having a large width is formed as a groove for the bonding pad, the wiring width can be divided and formed only on the hole in the bonding pad, and the CD groove can be formed without tapering the wiring groove. The amount can be suppressed, the contact area between the groove for the bonding pad and the hole can be secured without sacrificing the degree of integration, and a good contact can be obtained.

【００６１】また、各配線溝の幅が異なる場合、レジス
トパターンを形成する工程が、各配線溝の内、他の配線
溝より大きな幅を有する配線溝用のパターンは、大きな
幅を有する配線溝内のパターンとともに絶縁膜壁用のパ
ターンを形成するようにしたので、容易に形成すること
ができ、さらに、マスクパターン製作時に自動配置が可
能であり、格段に早く、しかも正確にもれなく実現する
ことができる。In the case where the width of each wiring groove is different, the step of forming a resist pattern is such that, among the wiring grooves, the wiring groove pattern having a larger width than the other wiring grooves has a larger width. Since the pattern for the insulating film wall is formed together with the pattern inside, it can be formed easily, and it can be automatically arranged at the time of mask pattern production, and it can be realized much faster and accurately. Can be.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 この発明の実施の形態１のシングルダマシン
構造の半導体装置を示す図である。FIG. 1 is a diagram showing a semiconductor device having a single damascene structure according to a first embodiment of the present invention;

【図２】 図１の半導体装置の製造方法を示す工程断面
図である。FIG. 2 is a process sectional view illustrating the method of manufacturing the semiconductor device in FIG. 1;

【図３】 図１の半導体装置の製造方法を示す工程断面
図である。3 is a process sectional view illustrating the method for manufacturing the semiconductor device of FIG.

【図４】 図１の半導体装置の製造方法を示す工程断面
図である。FIG. 4 is a process sectional view illustrating the method of manufacturing the semiconductor device in FIG. 1;

【図５】 この発明の実施の形態１の変形例を示す平面
図である。FIG. 5 is a plan view showing a modification of the first embodiment of the present invention.

【図６】 この発明の実施の形態１の変形例を示す平面
図である。FIG. 6 is a plan view showing a modification of the first embodiment of the present invention.

【図７】 この発明の実施の形態１の変形例をを示す平
面図である。FIG. 7 is a plan view showing a modification of the first embodiment of the present invention.

【図８】 この発明の実施の形態１の変形例を示す平面
図である。FIG. 8 is a plan view showing a modification of the first embodiment of the present invention.

【図９】 この発明の実施の形態１の変形例を示す平面
図である。FIG. 9 is a plan view showing a modification of the first embodiment of the present invention.

【図１０】 この発明の実施の形態１の変形例を示す平
面図である。FIG. 10 is a plan view showing a modification of the first embodiment of the present invention.

【図１１】 この発明のボンディングパッド部を示す図
である。FIG. 11 is a view showing a bonding pad section of the present invention.

【図１２】 この発明のボンディングパッド部を示す図
である。FIG. 12 is a view showing a bonding pad section of the present invention.

【図１３】 この発明のボンディングパッド部を示す図
である。FIG. 13 is a view showing a bonding pad section of the present invention.

【図１４】 この発明のボンディングパッド部を示す図
である。FIG. 14 is a view showing a bonding pad section of the present invention.

【図１５】 従来のシングルダマシン構造の半導体装置
を示す図である。FIG. 15 is a diagram showing a conventional semiconductor device having a single damascene structure.

【図１６】 配線幅とＣＤシフト量との関係を示した図
である。FIG. 16 is a diagram showing a relationship between a wiring width and a CD shift amount.

【図１７】 従来の問題点を示す断面図である。FIG. 17 is a sectional view showing a conventional problem.

【図１８】 従来の問題点を示す断面図である。FIG. 18 is a cross-sectional view showing a conventional problem.

【符号の説明】[Explanation of symbols]

１ 半導体基板、４ 第１の層間絶縁膜、６ ホール、
６ａ プラグ、７ 第２の層間絶縁膜、８ レジストパ
ターン、９ａ，９ｃ，９ｄ，９ｅ 配線溝、１３ 第１
の金属膜、１４，１４ａ，１４ｂ，１４ｃ，１４ｄ，１
４ｅ 第２の配線層、１５ 絶縁膜壁、１８ ボンディ
ングパッド、１７ 第２の金属膜。1 semiconductor substrate, 4 first interlayer insulating film, 6 holes,
6a plug, 7 second interlayer insulating film, 8 resist pattern, 9a, 9c, 9d, 9e wiring groove, 13 first
Metal films 14, 14a, 14b, 14c, 14d, 1
4e Second wiring layer, 15 insulating film wall, 18 bonding pad, 17 second metal film.

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 HH09 HH11 HH18 HH19 HH21 HH32 HH33 JJ19 JJ32 JJ33 JJ34 KK00 MM01 MM12 MM13 NN06 NN07 PP06 PP15 PP27 PP33 QQ04 QQ09 QQ13 QQ25 QQ31 QQ37 QQ48 QQ73 QQ75 QQ86 RR01 RR04 RR06 RR08 RR11 RR21 SS13 TT02 TT04 VV07 XX09 5F044 EE08 EE20 EE21  ──────────────────────────────────────────────────続 き Continuing on the front page F term (reference) RR21 SS13 TT02 TT04 VV07 XX09 5F044 EE08 EE20 EE21

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板上に形成された第１の層間絶
縁膜と、上記第１の層間絶縁膜に形成された複数のホー
ル内に、第１の金属膜が埋込まれて成る複数のプラグ
と、上記各プラグ上を覆うように形成された第２の層間
絶縁膜と、上記第２の層間絶縁膜の上記各プラグ上に形
成された複数の配線溝内に、第２の金属膜が埋込まれて
成る配線層とを備えたシングルダマシン構造を有する半
導体装置において、 上記各配線溝の幅が異なる場合、上記各配線溝の内、他
の配線溝の幅より大きな幅を有する配線溝は、上記ホー
ル近傍上に絶縁膜壁を設け、上記大きな幅を有する配線
溝を上記ホール近傍上にて分割したことを特徴とする半
導体装置。A first interlayer insulating film formed on a semiconductor substrate; and a plurality of holes formed by embedding a first metal film in a plurality of holes formed in the first interlayer insulating film. A plug, a second interlayer insulating film formed to cover each of the plugs, and a second metal film in a plurality of wiring grooves formed on each of the plugs in the second interlayer insulating film. In a semiconductor device having a single damascene structure including a wiring layer in which a wiring layer is embedded, if the width of each of the wiring grooves is different, a wiring having a width larger than the width of the other wiring groove in each of the wiring grooves The semiconductor device is characterized in that the groove is provided with an insulating film wall near the hole, and the wiring groove having the large width is divided near the hole. 【請求項２】 絶縁膜壁は、その長さがホール径よりも
長いことを特徴とする請求項１に記載の半導体装置の製
造方法。2. The method according to claim 1, wherein the length of the insulating film wall is longer than a hole diameter. 【請求項３】 絶縁膜壁は、ホールを挟んで対向する位
置に一対設けたことを特徴とする請求項１および２に記
載の半導体装置。3. The semiconductor device according to claim 1, wherein a pair of insulating film walls are provided at positions facing each other across the hole. 【請求項４】 一対の絶縁膜壁の長さが異なることを特
徴とする請求項３に記載の半導体装置。4. The semiconductor device according to claim 3, wherein the lengths of the pair of insulating film walls are different. 【請求項５】 大きな幅を有する配線溝内に複数のホー
ルを有する場合、一つの絶縁膜壁が上記複数のホール近
傍上にまたがって設けられていることを特徴とする請求
項１ないし４のいずれかに記載の半導体装置。5. The semiconductor device according to claim 1, wherein when a plurality of holes are provided in the wiring groove having a large width, one insulating film wall is provided over the vicinity of the plurality of holes. The semiconductor device according to any one of the above. 【請求項６】 大きな幅を有する配線溝の幅が０．５μ
ｍ以上であることを特徴とする請求項１ないし５のいず
れかに記載の半導体装置。6. A wiring groove having a large width has a width of 0.5 μm.
The semiconductor device according to claim 1, wherein m is not less than m. 【請求項７】 大きな幅を有する配線溝が、ボンディン
グパッド用の溝であることを特徴とする請求項１ないし
６のいずれかに記載の半導体装置。7. The semiconductor device according to claim 1, wherein the wiring groove having a large width is a groove for a bonding pad. 【請求項８】 半導体基板上に第１の層間絶縁膜を形成
する工程と、上記第１の層間絶縁膜に複数のホールを形
成する工程と、上記ホール内に第１の金属膜を埋込んで
複数のプラグを形成する工程と、上記プラグ上に第２の
層間絶縁膜を形成する工程と、上記第２の層間絶縁膜上
にレジストパターンを形成する工程と、上記レジストパ
ターンをマスクとして上記第２の層間絶縁膜に反応性イ
オンエッチングを施し複数の配線溝を形成する工程と、
上記配線溝内に第２の金属膜を埋込んで配線層を形成す
る工程とを備えた半導体装置の製造方法において、 上記各配線溝の幅が異なる場合、上記レジストパターン
を形成する工程が、上記各配線溝の内、他の配線溝より
大きな幅を有する配線溝用のパターンは、上記大きな幅
を有する配線溝用のパターンとともに絶縁膜壁用のパタ
ーンを形成するようにしたことを特徴とする請求項１な
いし７のいずれかに記載の半導体装置の製造方法。8. A step of forming a first interlayer insulating film on a semiconductor substrate, a step of forming a plurality of holes in the first interlayer insulating film, and embedding a first metal film in the holes. Forming a plurality of plugs, forming a second interlayer insulating film on the plug, forming a resist pattern on the second interlayer insulating film, using the resist pattern as a mask, Performing reactive ion etching on the second interlayer insulating film to form a plurality of wiring grooves;
Forming a wiring layer by burying a second metal film in the wiring groove, wherein, when the width of each wiring groove is different, the step of forming the resist pattern comprises: The wiring groove pattern having a larger width than the other wiring grooves among the respective wiring grooves is characterized in that a pattern for an insulating film wall is formed together with the wiring groove pattern having the larger width. A method for manufacturing a semiconductor device according to claim 1.
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347511A (en) * 2004-06-03 2005-12-15 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
JP2011066409A (en) * 2009-09-15 2011-03-31 Samsung Electronics Co Ltd Pattern structure in semiconductor device
WO2014112179A1 (en) * 2013-01-18 2014-07-24 三菱電機株式会社 Signal transmission insulation device and power semiconductor module
CN105720001A (en) * 2014-12-02 2016-06-29 中芯国际集成电路制造(上海)有限公司 Method for forming semiconductor structure
CN105720039A (en) * 2014-12-04 2016-06-29 中芯国际集成电路制造(上海)有限公司 Interconnection structure and forming method therefor
CN105720000A (en) * 2014-12-02 2016-06-29 中芯国际集成电路制造(上海)有限公司 Method for forming semiconductor structure
CN108417557A (en) * 2017-02-10 2018-08-17 瑞萨电子株式会社 Semiconductor devices

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347511A (en) * 2004-06-03 2005-12-15 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
US7659626B2 (en) 2004-06-03 2010-02-09 Panasonic Corporation Semiconductor device including a barrier metal film
JP2011066409A (en) * 2009-09-15 2011-03-31 Samsung Electronics Co Ltd Pattern structure in semiconductor device
US9558993B2 (en) 2009-09-15 2017-01-31 Samsung Electronics Co., Ltd. Pattern structures in semiconductor devices and methods of forming pattern structures in semiconductor devices
WO2014112179A1 (en) * 2013-01-18 2014-07-24 三菱電機株式会社 Signal transmission insulation device and power semiconductor module
JP5855285B2 (en) * 2013-01-18 2016-02-09 三菱電機株式会社 Signal transmission isolation device and power semiconductor module
CN105720001A (en) * 2014-12-02 2016-06-29 中芯国际集成电路制造(上海)有限公司 Method for forming semiconductor structure
CN105720000A (en) * 2014-12-02 2016-06-29 中芯国际集成电路制造(上海)有限公司 Method for forming semiconductor structure
CN105720039A (en) * 2014-12-04 2016-06-29 中芯国际集成电路制造(上海)有限公司 Interconnection structure and forming method therefor
CN108417557A (en) * 2017-02-10 2018-08-17 瑞萨电子株式会社 Semiconductor devices
CN108417557B (en) * 2017-02-10 2023-08-18 瑞萨电子株式会社 Semiconductor device with a semiconductor layer having a plurality of semiconductor layers

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