JP2009054879A - Method of manufacturing integrated circuit - Google Patents

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勝雄 山田
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久雄 加藤
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Abstract

<P>PROBLEM TO BE SOLVED: To reduce the coverage of Al wiring formed on a tungsten plug embedded in a silicon oxide film. <P>SOLUTION: A tungsten plug 48 is formed in a contact hole 46 by depositing a tungsten film 60 on a silicon oxide film 44 and etching back the tungsten film. A level difference 30 between the upper surface of the silicon oxide film 44 and the upper surface of the tungsten plug 48 produced at this time is smoothed by performing sputter etching using an argon ion. Then, a first Al wiring connected to the tungsten plug 48 is formed by vapor depositing and patterning an Al film. <P>COPYRIGHT: (C)2009,JPO&amp;INPIT

Description

本発明は、集積回路の製造方法に関し、特に、開口部にタングステンプラグ等の埋込金属部を形成したシリコン酸化膜上に金属膜を堆積する製造方法に関する。   The present invention relates to an integrated circuit manufacturing method, and more particularly to a manufacturing method for depositing a metal film on a silicon oxide film in which an embedded metal portion such as a tungsten plug is formed in an opening.

シリコン基板等を用いて形成される集積回路においては、集積度の向上に伴い、配線やコンタクトの寸法の微細化が必要となっている。この微細化に有効な構造として、コンタクトホールにコンタクト材としてタングステン（Ｗ）を埋め込むタングステンプラグが知られている。   In an integrated circuit formed using a silicon substrate or the like, it is necessary to miniaturize the dimensions of wirings and contacts as the degree of integration increases. As a structure effective for miniaturization, a tungsten plug in which tungsten (W) is buried in a contact hole as a contact material is known.

図４、図５は、タングステンプラグ及び多層配線構造を有する集積回路の従来の製造方法の主要な工程での断面図である。図４（ａ）（ｂ）は、タングステンプラグを形成する工程を示している。シリコン基板２上に積層したシリコン酸化膜４にコンタクトホール６を形成した後、シリコン酸化膜４の上面及びコンタクトホール６にタングステン膜８を堆積する（図４（ａ））。しかる後、エッチバック処理により、シリコン酸化膜４上面に堆積したタングステン膜８を除去し、コンタクトホール６に選択的にタングステン膜８を残す。これにより、コンタクトホール６に埋設されたタングステンプラグ１０が形成される（図４（ｂ））。   4 and 5 are cross-sectional views showing main steps of a conventional manufacturing method of an integrated circuit having a tungsten plug and a multilayer wiring structure. 4A and 4B show a process of forming a tungsten plug. After a contact hole 6 is formed in the silicon oxide film 4 laminated on the silicon substrate 2, a tungsten film 8 is deposited on the upper surface of the silicon oxide film 4 and the contact hole 6 (FIG. 4A). Thereafter, the tungsten film 8 deposited on the upper surface of the silicon oxide film 4 is removed by an etch back process, and the tungsten film 8 is selectively left in the contact hole 6. As a result, a tungsten plug 10 embedded in the contact hole 6 is formed (FIG. 4B).

図４（ｃ）（ｄ）は、第１層の配線の形成工程を示している。シリコン酸化膜４上面及びタングステンプラグ１０上にアルミニウム（Ａｌ）膜１２が堆積され（図４（ｃ））、このＡｌ膜１２をパターニングして第１層の配線１４が形成される（図４（ｄ））。第１層の配線１４はタングステンプラグ１０に電気的に接続される。   4C and 4D show a process for forming the first layer wiring. An aluminum (Al) film 12 is deposited on the upper surface of the silicon oxide film 4 and the tungsten plug 10 (FIG. 4C), and the Al film 12 is patterned to form a first layer wiring 14 (FIG. d)). The first layer wiring 14 is electrically connected to the tungsten plug 10.

図５は、第２層の配線の形成工程を示すものである。第１層の配線１４の上に層間絶縁膜１６が積層され（図５（ａ））、この層間絶縁膜１６に第１層の配線１４に到達するコンタクトホール１８が形成される（図５（ｂ））。しかる後、Ａｌ膜２０が堆積され（図５（ｃ））、このＡｌ膜２０をパターニングして第２層の配線が形成される。Ａｌ膜２０はコンタクトホール１８内にも堆積され、これにより第２層の配線は第１層の配線１４に電気的に接続される。
特開平５−２２６２７７号公報 FIG. 5 shows a step of forming the second layer wiring. An interlayer insulating film 16 is laminated on the first layer wiring 14 (FIG. 5A), and a contact hole 18 reaching the first layer wiring 14 is formed in the interlayer insulating film 16 (FIG. 5 ( b)). Thereafter, an Al film 20 is deposited (FIG. 5C), and the Al film 20 is patterned to form a second layer wiring. The Al film 20 is also deposited in the contact hole 18, whereby the second layer wiring is electrically connected to the first layer wiring 14.
JP-A-5-226277

タングステンプラグ１０を形成する際のタングステン膜８のエッチバックの条件は、シリコン酸化膜４上のタングステン膜８が好適に除去されるようオーバーエッチングに設定される。そのため、コンタクトホール６内を埋めるタングステン膜８は、シリコン酸化膜４の上面から下がった位置までエッチバックされる。すなわち、コンタクトホール６の外側のシリコン酸化膜４と内側のタングステンプラグ１０の上面との間に段差３０が生じる（図４（ｂ））。   The etching back condition of the tungsten film 8 when forming the tungsten plug 10 is set to overetching so that the tungsten film 8 on the silicon oxide film 4 is suitably removed. Therefore, the tungsten film 8 filling the contact hole 6 is etched back to a position lowered from the upper surface of the silicon oxide film 4. That is, a step 30 is formed between the silicon oxide film 4 outside the contact hole 6 and the top surface of the tungsten plug 10 inside (FIG. 4B).

この段差３０により、コンタクトホール６の直上では、Ａｌ膜１２のカバレッジ（被覆性）が劣化するという問題があった。そのため、タングステンプラグ１０上の第１層配線１４は平坦性が低くなり、その上面の凹凸が形成されやすくなる。図４、図５ではその例として、コンタクトホール６の中央部にて第１層配線１４の上面が深く窪んでいる様子を示している。   Due to the step 30, there is a problem that the coverage (coverability) of the Al film 12 is deteriorated immediately above the contact hole 6. Therefore, the first layer wiring 14 on the tungsten plug 10 has low flatness, and unevenness on the upper surface is easily formed. As an example, FIGS. 4 and 5 show a state in which the upper surface of the first layer wiring 14 is deeply depressed at the center of the contact hole 6.

また、このタングステンプラグ１０の直上での第１層配線１４の平坦性の低下は、その上に第２層配線とのコンタクトが配置される場合に、コンタクト不良の原因となるという問題があった。すなわち、コンタクトホール１８を形成する層間絶縁膜１６のエッチングにて、第１層配線１４の表面にて層間絶縁膜１６が残りやすくなり、第２層配線と第１層配線との導通不良が生じやすくなる。   Further, the decrease in flatness of the first layer wiring 14 immediately above the tungsten plug 10 causes a problem of contact failure when a contact with the second layer wiring is disposed thereon. . That is, the etching of the interlayer insulating film 16 that forms the contact hole 18 tends to leave the interlayer insulating film 16 on the surface of the first layer wiring 14, resulting in poor conduction between the second layer wiring and the first layer wiring. It becomes easy.

本発明は上記問題点を解決するためになされたものであり、シリコン酸化膜に形成したコンタクトホール等の開口部の内部にタングステンプラグ等の埋込金属部を形成し、その上に配線構造等を構成する金属膜を堆積する構造を有する集積回路において、埋込金属部の直上での当該金属膜の平坦性が向上する製造方法を提供することを目的とする。   The present invention has been made in order to solve the above-described problems. An embedded metal portion such as a tungsten plug is formed inside an opening such as a contact hole formed in a silicon oxide film, and a wiring structure or the like is formed thereon. In an integrated circuit having a structure for depositing a metal film constituting the metal layer, an object of the present invention is to provide a manufacturing method in which the flatness of the metal film immediately above the buried metal portion is improved.

本発明に係る集積回路の製造方法は、基板の上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜に開口部を形成する工程と、前記シリコン酸化膜の上面及び前記開口部内に、第１金属膜を堆積する工程と、前記第１金属膜をエッチバックして前記シリコン酸化膜の上面を表出させ、前記開口部内に前記第１金属膜からなる埋込金属部を残留形成する工程と、前記埋込金属部が形成された前記シリコン酸化膜へ向けてガスイオンを照射して、前記埋込金属部の表面と前記シリコン酸化膜の表面とを平滑化する工程と、前記平滑化された前記シリコン酸化膜の上面及び前記埋込金属部上に、第２金属膜を堆積する工程と、を備える方法である。   An integrated circuit manufacturing method according to the present invention includes: a step of forming a silicon oxide film on a substrate; a step of forming an opening in the silicon oxide film; and an upper surface of the silicon oxide film and the opening. Depositing one metal film; etching back the first metal film to expose the upper surface of the silicon oxide film; and forming a buried metal portion made of the first metal film in the opening. Irradiating gas ions toward the silicon oxide film on which the buried metal portion is formed to smooth the surface of the buried metal portion and the surface of the silicon oxide film, and the smoothing And depositing a second metal film on the upper surface of the silicon oxide film and the buried metal part.

本発明によれば、第１金属膜をエッチバックしたときに開口部の外側のシリコン酸化膜と内側の埋込金属部の上面との間に生じる段差が、ガスイオンの照射により平滑化される。ガスイオンの照射により平滑化された表面に第２金属膜を堆積することで、第２金属膜のカバレッジ、平坦性が向上する。   According to the present invention, when the first metal film is etched back, the step formed between the silicon oxide film outside the opening and the upper surface of the inner buried metal part is smoothed by irradiation with gas ions. . By depositing the second metal film on the surface smoothed by irradiation with gas ions, the coverage and flatness of the second metal film are improved.

以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。本実施形態は、半導体基板上に形成される集積回路に関し、その構成の中で特に、半導体基板表面の不純物拡散層に接続される配線構造について説明する。   Hereinafter, embodiments of the present invention (hereinafter referred to as embodiments) will be described with reference to the drawings. This embodiment relates to an integrated circuit formed on a semiconductor substrate, and in particular, a wiring structure connected to an impurity diffusion layer on the surface of the semiconductor substrate will be described.

図１は、本集積回路の模式的な断面図であり、上記配線構造の部分における半導体基板に垂直な断面を示している。半導体基板４０に不純物拡散層４２が形成される。半導体基板４０表面に積層されたシリコン酸化膜４４には、不純物拡散層４２に対応する位置にコンタクトホール４６が形成され、当該コンタクトホール４６に埋め込まれたタングステンプラグ４８を介して不純物拡散層４２と第１Ａｌ配線５０とが接続される。第１Ａｌ配線５０の上には層間絶縁膜５２が積層される。層間絶縁膜５２には、第１Ａｌ配線５０に対するコンタクトホール５４が形成され、層間絶縁膜５２上に形成される第２Ａｌ配線５６が、コンタクトホール５４を介して第１Ａｌ配線５０に接続される。この構造により、不純物拡散層４２と第２Ａｌ配線５６とが電気的に接続される。   FIG. 1 is a schematic cross-sectional view of the present integrated circuit, showing a cross section perpendicular to the semiconductor substrate in the wiring structure portion. An impurity diffusion layer 42 is formed in the semiconductor substrate 40. In the silicon oxide film 44 laminated on the surface of the semiconductor substrate 40, a contact hole 46 is formed at a position corresponding to the impurity diffusion layer 42. The first Al wiring 50 is connected. An interlayer insulating film 52 is stacked on the first Al wiring 50. A contact hole 54 for the first Al wiring 50 is formed in the interlayer insulating film 52, and a second Al wiring 56 formed on the interlayer insulating film 52 is connected to the first Al wiring 50 through the contact hole 54. With this structure, the impurity diffusion layer 42 and the second Al wiring 56 are electrically connected.

図２、図３は、この配線構造を有する集積回路の製造方法の主要な工程での模式的な断面図である。半導体基板４０表面にシリコン酸化膜４４が積層される。シリコン酸化膜４４の表面にフォトレジスト（不図示）を塗布し、これをパターニングして、コンタクトホール４６を形成する位置に開口を有するエッチングマスクを形成する。このエッチングマスクを用いてエッチング処理を行い、シリコン酸化膜４４にコンタクトホール４６が形成される（図２（ａ））。コンタクトホール４６はシリコン酸化膜４４を貫通し、その底面には不純物拡散層４２が露出する。   2 and 3 are schematic cross-sectional views at main steps of a method of manufacturing an integrated circuit having this wiring structure. A silicon oxide film 44 is stacked on the surface of the semiconductor substrate 40. Photoresist (not shown) is applied to the surface of the silicon oxide film 44 and patterned to form an etching mask having an opening at a position where the contact hole 46 is to be formed. Etching is performed using this etching mask to form contact holes 46 in the silicon oxide film 44 (FIG. 2A). The contact hole 46 penetrates the silicon oxide film 44, and the impurity diffusion layer 42 is exposed on the bottom surface.

コンタクトホール４６内及びシリコン酸化膜４４上面に、バリア層として窒化チタン（ＴｉＮ）膜等（不図示）を形成した後、ＣＶＤ（Chemical Vapor Deposition）によりタングステン膜６０を堆積する。タングステン膜６０はシリコン酸化膜４４の上面に堆積されると共にコンタクトホール４６内にも堆積され、コンタクトホール４６内はタングステン膜６０で充填される（図２（ｂ））。   After a titanium nitride (TiN) film or the like (not shown) is formed as a barrier layer in the contact hole 46 and on the upper surface of the silicon oxide film 44, a tungsten film 60 is deposited by CVD (Chemical Vapor Deposition). The tungsten film 60 is deposited on the upper surface of the silicon oxide film 44 and also in the contact hole 46, and the contact hole 46 is filled with the tungsten film 60 (FIG. 2B).

しかる後、エッチバック処理により、シリコン酸化膜４４上面に堆積したタングステン膜６０等を除去する。これにより、コンタクトホール４６に埋設されたタングステンプラグ４８が形成される（図２（ｃ））。   Thereafter, the tungsten film 60 and the like deposited on the upper surface of the silicon oxide film 44 are removed by an etch back process. As a result, a tungsten plug 48 embedded in the contact hole 46 is formed (FIG. 2C).

ここで、タングステン膜６０及びバリア層のエッチバック処理は、シリコン酸化膜４４に対する選択比を有する方法で行われる。このエッチバック処理では、シリコン酸化膜４４の上面に存在するタングステン膜６０等が好適に除去されるように、例えば、ウェハ内エッチングレートのばらつきに応じた量のオーバーエッチングが行われる。その結果、コンタクトホール４６内でのタングステン膜６０のエッチングはシリコン酸化膜４４の上面より低い位置まで進行し、コンタクトホール４６の外側のシリコン酸化膜４４と内側のタングステンプラグ４８の上面との間に段差３０が生じる。   Here, the etch back process of the tungsten film 60 and the barrier layer is performed by a method having a selection ratio with respect to the silicon oxide film 44. In this etchback process, for example, overetching is performed in an amount corresponding to the variation in the in-wafer etching rate so that the tungsten film 60 and the like existing on the upper surface of the silicon oxide film 44 are suitably removed. As a result, the etching of the tungsten film 60 in the contact hole 46 proceeds to a position lower than the upper surface of the silicon oxide film 44, and between the silicon oxide film 44 outside the contact hole 46 and the upper surface of the tungsten plug 48 inside. A step 30 is generated.

本発明の製造方法では、この段差３０を有するシリコン酸化膜４４の表面へ向けて、アルゴンイオンを照射してスパッタエッチングを行う（図２（ｄ））。アルゴンイオンによるスパッタエッチングは、タングステンよりシリコン酸化膜に対し大きなエッチングレートを有し、また、角を削る作用を有する。そのため、スパッタエッチングを行うことにより、段差３０が平滑化され、コンタクトホール４６の内外の表面の平坦性が向上する（図２（ｅ））。   In the manufacturing method of the present invention, sputter etching is performed by irradiating argon ions toward the surface of the silicon oxide film 44 having the step 30 (FIG. 2D). Sputter etching with argon ions has a larger etching rate with respect to a silicon oxide film than tungsten, and also has a function of cutting corners. Therefore, by performing sputter etching, the step 30 is smoothed and the flatness of the inner and outer surfaces of the contact hole 46 is improved (FIG. 2 (e)).

シリコン酸化膜４４とタングステンプラグ４８との段差が平坦化された表面に、第１層のＡｌ膜６２が蒸着される。Ａｌ膜６２は、その下地の平坦性を向上させたことにより、コンタクトホール４６の上部においても好適なカバレッジ、平坦性を実現することができる（図３（ａ））。   A first Al film 62 is deposited on the surface where the step between the silicon oxide film 44 and the tungsten plug 48 is flattened. The Al film 62 can realize suitable coverage and flatness even in the upper part of the contact hole 46 by improving the flatness of the underlying layer (FIG. 3A).

Ａｌ膜６２をフォトリソグラフィ技術によりパターニングして、タングステンプラグ４８に接続される第１Ａｌ配線５０が形成される（図３（ｂ））。   The Al film 62 is patterned by a photolithography technique to form a first Al wiring 50 connected to the tungsten plug 48 (FIG. 3B).

第１Ａｌ配線５０の上に層間絶縁膜５２が積層される（図３（ｃ））。層間絶縁膜５２の表面にフォトレジスト（不図示）を塗布し、これをパターニングして、タングステンプラグ４８の直上に開口を有するエッチングマスクを形成する。このエッチングマスクを用いてエッチング処理を行い、層間絶縁膜５２にコンタクトホール５４が形成される（図３（ｄ））。コンタクトホール５４は層間絶縁膜５２を貫通し、その底面には第１Ａｌ配線５０が露出する。ここで、コンタクトホール５４の底面に現れる第１Ａｌ配線５０は、タングステンプラグ４８の直上に位置するが、本発明によれば、上述した従来の構造と比べて、第１Ａｌ配線５０の表面に窪みなどの凹凸が形成されにくい。そのため、コンタクトホール５４を形成するエッチングにて、コンタクトホール５４の底面の第１Ａｌ配線５０の表面にて層間絶縁膜５２の除去が容易となる。   An interlayer insulating film 52 is stacked on the first Al wiring 50 (FIG. 3C). Photoresist (not shown) is applied to the surface of the interlayer insulating film 52 and patterned to form an etching mask having an opening directly above the tungsten plug 48. Etching is performed using this etching mask to form contact holes 54 in the interlayer insulating film 52 (FIG. 3D). The contact hole 54 penetrates the interlayer insulating film 52, and the first Al wiring 50 is exposed on the bottom surface thereof. Here, the first Al wiring 50 that appears on the bottom surface of the contact hole 54 is located immediately above the tungsten plug 48. However, according to the present invention, a depression or the like is formed on the surface of the first Al wiring 50 as compared with the conventional structure described above. It is difficult to form unevenness. Therefore, it is easy to remove the interlayer insulating film 52 on the surface of the first Al wiring 50 on the bottom surface of the contact hole 54 by etching for forming the contact hole 54.

コンタクトホール５４が形成された層間絶縁膜５２の表面に、第２層のＡｌ膜６４が蒸着される。Ａｌ膜６４はコンタクトホール５４内にも堆積され、コンタクトホール５４内を充填する（図３（ｅ））。上述のように、コンタクトホール５４の底面からは層間絶縁膜５２が好適に除去されるので、コンタクトホール５４内のＡｌ膜６４は第１Ａｌ配線５０に電気的に良好に接続される。このＡｌ膜６４をフォトリソグラフィ技術によりパターニングして、第２Ａｌ配線５６が形成され、図１に示す構造ができあがる。   A second layer Al film 64 is deposited on the surface of the interlayer insulating film 52 in which the contact holes 54 are formed. The Al film 64 is also deposited in the contact hole 54 and fills the contact hole 54 (FIG. 3E). As described above, since the interlayer insulating film 52 is preferably removed from the bottom surface of the contact hole 54, the Al film 64 in the contact hole 54 is electrically connected to the first Al wiring 50 in an excellent manner. The Al film 64 is patterned by a photolithography technique to form the second Al wiring 56, and the structure shown in FIG. 1 is completed.

本実施形態では、シリコン酸化膜４４に形成される開口部がコンタクトホール４６であり、その中に埋込金属部としてタングステンプラグ４８を形成する構成を説明した。しかし、本発明は、この構成に限られず、例えば、開口部が溝であり、埋込金属部が当該溝に埋め込まれるタングステン材であってもよい。また、埋込金属部は、シリコン酸化膜４４の段差３０を平滑化するスパッタエッチングに対して、削られにくい他の金属で形成することもできる。また、スパッタエッチングは、段差３０を平滑化可能な他のガスイオンを用いて行ってもよい。   In the present embodiment, the configuration in which the opening formed in the silicon oxide film 44 is the contact hole 46 and the tungsten plug 48 is formed therein as the embedded metal portion. However, the present invention is not limited to this configuration, and for example, a tungsten material in which the opening is a groove and the embedded metal part is embedded in the groove may be used. The buried metal portion can also be formed of another metal that is difficult to be cut by sputter etching for smoothing the step 30 of the silicon oxide film 44. Sputter etching may be performed using other gas ions that can smooth the step 30.

タングステンプラグ４８が埋め込まれるシリコン酸化膜４４は、半導体基板４０の表面に直接、積層されるものに限られず、他の層を介して半導体基板４０の上に積層されるものであってもよい。また、タングステンプラグ４８の上に形成される第１Ａｌ配線５０が平坦化されることは、第１Ａｌ配線５０の上にコンタクト以外の構造を積層する場合にも有益である。   The silicon oxide film 44 in which the tungsten plugs 48 are embedded is not limited to being directly laminated on the surface of the semiconductor substrate 40, but may be laminated on the semiconductor substrate 40 via another layer. Further, the planarization of the first Al wiring 50 formed on the tungsten plug 48 is also beneficial when a structure other than a contact is stacked on the first Al wiring 50.

本発明の実施形態に係る集積回路の模式的な垂直断面図である。1 is a schematic vertical sectional view of an integrated circuit according to an embodiment of the present invention. タングステンプラグ及び多層配線構造を有する集積回路についての本発明の実施形態である製造方法の主要な工程での模式的な断面図である。It is typical sectional drawing in the main processes of the manufacturing method which is embodiment of this invention about the integrated circuit which has a tungsten plug and a multilayer wiring structure. タングステンプラグ及び多層配線構造を有する集積回路についての本発明の実施形態である製造方法の主要な工程での模式的な断面図である。It is typical sectional drawing in the main processes of the manufacturing method which is embodiment of this invention about the integrated circuit which has a tungsten plug and a multilayer wiring structure. タングステンプラグ及び多層配線構造を有する集積回路についての従来の製造方法の主要な工程での断面図である。It is sectional drawing in the main processes of the conventional manufacturing method about the integrated circuit which has a tungsten plug and a multilayer wiring structure. タングステンプラグ及び多層配線構造を有する集積回路についての従来の製造方法の主要な工程での断面図である。It is sectional drawing in the main processes of the conventional manufacturing method about the integrated circuit which has a tungsten plug and a multilayer wiring structure.

符号の説明Explanation of symbols

４０ 半導体基板、４２ 不純物拡散層、４４ シリコン酸化膜、４６，５４ コンタクトホール、４８ タングステンプラグ、５０ 第１Ａｌ配線、５２ 層間絶縁膜、５６ 第２Ａｌ配線、６０ タングステン膜、６２，６４ Ａｌ膜。   40 semiconductor substrate, 42 impurity diffusion layer, 44 silicon oxide film, 46, 54 contact hole, 48 tungsten plug, 50 first Al wiring, 52 interlayer insulating film, 56 second Al wiring, 60 tungsten film, 62, 64 Al film.

Claims (4)

基板の上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜に開口部を形成する工程と、
前記シリコン酸化膜の上面及び前記開口部内に、第１金属膜を堆積する工程と、
前記第１金属膜をエッチバックして前記シリコン酸化膜の上面を表出させ、前記開口部内に前記第１金属膜からなる埋込金属部を残留形成する工程と、
前記埋込金属部が形成された前記シリコン酸化膜へ向けてガスイオンを照射して、前記埋込金属部の表面と前記シリコン酸化膜の表面とを平滑化する工程と、
前記平滑化された前記シリコン酸化膜の上面及び前記埋込金属部上に、第２金属膜を堆積する工程と、
を備えることを特徴とする集積回路の製造方法。 Forming a silicon oxide film on the substrate;
Forming an opening in the silicon oxide film;
Depositing a first metal film on the upper surface of the silicon oxide film and in the opening;
Etching back the first metal film to expose the upper surface of the silicon oxide film, and forming a buried metal portion made of the first metal film in the opening.
Irradiating gas ions toward the silicon oxide film in which the buried metal part is formed, and smoothing the surface of the buried metal part and the surface of the silicon oxide film;
Depositing a second metal film on the smoothed upper surface of the silicon oxide film and the buried metal portion;
An integrated circuit manufacturing method comprising: 請求項１に記載の集積回路の製造方法において、
前記第２金属膜上に層間絶縁膜を積層する工程と、
前記埋込金属部に対応する位置にて、前記層間絶縁膜に前記第２金属膜を表出するコンタクトホールを形成する工程と、
前記コンタクトホールに導電材を埋め込んで、前記第２金属膜に電気的に接続されるコンタクトを形成する工程と、
を備えることを特徴とする集積回路の製造方法。 In the manufacturing method of the integrated circuit of Claim 1,
Laminating an interlayer insulating film on the second metal film;
Forming a contact hole for exposing the second metal film in the interlayer insulating film at a position corresponding to the buried metal part;
Burying a conductive material in the contact hole to form a contact electrically connected to the second metal film;
An integrated circuit manufacturing method comprising: 請求項１又は請求項２に記載の集積回路の製造方法において、
前記ガスイオンを照射する工程は、アルゴンイオンによるスパッタエッチングを行うこと、を特徴とする集積回路の製造方法。 In the manufacturing method of the integrated circuit of Claim 1 or Claim 2,
The method of manufacturing an integrated circuit, wherein the step of irradiating the gas ions includes performing sputter etching with argon ions. 請求項１から請求項３のいずれか１つに記載の集積回路の製造方法において、
前記第１金属膜は、タングステンからなること、を特徴とする集積回路の製造方法。 In the manufacturing method of the integrated circuit as described in any one of Claims 1-3,
The method of manufacturing an integrated circuit, wherein the first metal film is made of tungsten.
JP2007221589A 2007-08-28 2007-08-28 Method of manufacturing integrated circuit Pending JP2009054879A (en)

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