JP2005323030A - スイッチ半導体集積回路 - Google Patents
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Abstract
【解決手段】第1の単位スイッチ101は、第1及び第2のFET11,12の直列接続により、また、第2の単位スイッチ102は、第3及び第4のFET13,14の直列接続により、それぞれ構成されており、各FET11〜14のドレイン・ソース間には、高抵抗器28、29、30、31がそれぞれ接続されて、各々のFET11〜14の動作が均等となり、中電力から大電力の高周波信号を従来に比してより低歪みで切り替え可能となっている。
【選択図】図1
Description
一方、近年、携帯電話機などの携帯端末においては、送信信号の品質改善や受信感度向上の為、比較的高い電力を切り替えるスイッチ半導体集積回路においても、高いレベルの低歪特性が要求されつつある。
ところで、このようなスイッチ半導体集積回路において扱うことのできる最大電力は、一般に下記する式1により表すことができる。
かかる式1によれば、スイッチ半導体集積回路において扱うことのできる電力を上昇させるためには、直列に接続するFETの数を増やすか、Vpの浅いFETを用いるか、バイアス電圧を大きくするか、これらいずれかを選択するか、或いは、これらの任意な組み合わせを行えば良いことが理解できる。
図8には、このようなスイッチ半導体集積回路の従来回路例が示されており、以下、同図を参照しつつこの従来回路について説明する。
この従来回路は、2つの単位スイッチの組み合わせによるSPDT(Single Pole Dual Throw)スイッチが構成されてなるもので、それぞれの単位スイッチ201,202は、いずれも2つのシングルゲートFETQ1,Q2、Q3,Q4が直列接続されて構成されたものとなっている。
また、FETQ1のゲートはゲート抵抗器R1を介して,FETQ2のゲートはゲート抵抗器R2を介して、共に第1の制御信号入力端子44に接続される一方、FETQ3のゲートはゲート抵抗器R3を介して、FETQ4のゲートはゲート抵抗器R4を介して、共に第2の制御信号入力端子45に接続されている。
さらに、FETQ1と第2の入出力端子42との接続点はバイアス抵抗器R5を介して、また、FETQ2,Q3と第1の入出力端子41との接続点はバイアス抵抗器R6を介して、さらに、FETQ4と第3の入出力端子43との接続点はバイアス抵抗器R7を介して、共に電源端子46に接続されたものとなっている。
かかる従来回路においては、先の式1で決定される電力よりも充分に低い電力が入力された場合には、スイッチ半導体集積回路を介して出力される高周波信号は歪みの少ない状態で出力されることとなる。
すなわち、スイッチ半導体集積回路において、オフ状態のFETに印加される高周波電圧は、FETに存在するゲート・ドレイン間容量Cgd及びゲート・ソース間容量Cgsにより分割され、FETのゲート・ドレイン、ゲート・ソース間にそれぞれ印加される。
かかる状態において、例えば、先に示された図8の従来回路における単位スイッチ202の端部である同図に示されたA点やC点は、外部から直流電圧を印加し、バイアス点を決定できるが、オフ状態のFETQ3,Q4の相互の接続点であるB点は、FETQ3,Q4がオフ状態のため、電気的に分離されており、その結果、バイアス点を外部から決定することができない。したがって、B点は直流的に不安定な状態となる。その為、外部からバイアス点を決定できるA点やC点の電圧は、電源端子46に供給される電源電圧を中心に、それぞれの点へ印加される高周波信号に応じて振動することとなるが、中間点のB点では、電源端子46に印加される電源電圧を中心に振動するとは限らない。
同図によれば、オフ状態にある単位スイッチ202の端部であるA点及びC点は、電源端子46に供給される動作電圧V1を中心に電圧が振動しているのに対して、2つのFETQ3,Q4の中間点であるB点では、V1よりも低い直流電圧を中心に電圧が振動しているのが確認できるものとなっている。
この結果、オフ状態のFETの特性を決定するゲート・ドレイン、ゲート・ソース間にそれぞれ印加される電圧は、図10に示されたようにFETQ3とFETQ4で不均等に印加されるものとなる。
このような状態においては、先の式1で示される最大電力以下の高周波電力を入力したとしても、オフ状態の単位スイッチを構成するFETの動作不均衡により歪みが発生してしまう。
本発明の他の目的は、中電力から大電力の高周波信号を従来に比してより低歪みで切り替え可能なスイッチ半導体集積回路を提供することにある。
複数の電界効果トランジスタの直列接続からなる単位スイッチが複数設けられて、前記複数の単位スイッチの導通、非導通を制御することにより所望する入出力端子間における高周波信号の伝搬を可能とするよう構成されてなるスイッチ半導体集積回路において、
前記複数の電界効果トランジスタの各々のドレイン・ソース端子間に抵抗器を接続し、非導通状態の前記電界効果トランジスタのゲート・ドレイン間、ゲート・ソース間に印加する電圧を同一にするものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における第1の構成例について、図1を参照しつつ説明する。
この第1の構成例におけるスイッチ半導体集積回路は、2つの単位スイッチの組み合わせによるSPDT(Single Pole Dual Throw)スイッチが構成されてなるもので、各々の単位スイッチ101,102は、いずれも2つのシングルゲート電界効果トランジスタ(以下「FET」という)11,12、13,14が直列接続されて構成されたものとなっている。
第1の単位スイッチ101は、第1及び第2のFET(図1においては、それぞれ「Q1」、「Q2」と表記)11,12の直列接続により構成され、また、第2の単位スイッチ102は、第3及び第4のFET(図1においては、それぞれ「Q3」、「Q4」と表記)13,14の直列接続により構成されており、第1の単位スイッチ101と第2の単位スイッチ102の接続点に第1の入出力端子1が接続されたものとなっている。
本発明の実施の形態においては、第1のFET11のソース(又はドレイン)と第2のFET12のドレイン(又はソース)が相互に接続され、また、同様に、第3のFET13のソース(又はドレイン)と第4のFET14のドレイン(又はソース)が相互に接続されたものとなっている。
また、第1のFET11のゲートは、第1のゲート抵抗器(図1においては「R1」と表記)21を介して、第2のFET12のゲートは、第2のゲート抵抗器(図1においては「R2」と表記)22を介して、共に第1の制御信号入力端子4に接続されている。
同様に、第3のFET13のゲートは、第3のゲート抵抗器(図1においては「R3」と表記)23を介して、第4のFET14のゲートは、第4のゲート抵抗器(図1においては「R4」と表記)24を介して、共に第2の制御信号入力端子5に接続されている。
同様に、第3のFET13と第4のFET14の相互の接続点は、第3のドレイン・ソース間抵抗器(図1においては「R10」と表記)30を介して第2及び第3のFET12,13の相互の接続点に接続されると共に、第4のドレイン・ソース間抵抗器(図1においては「R11」と表記)31を介して第4のFET14と第3の入出力端子3の接続点に接続されたものとなっている。
なお、第1乃至第4のドレイン・ソース間抵抗器28〜31は、スイッチ半導体集積回路のアイソレーション特性を損なわない範囲で数kΩから数百kΩの抵抗値を選択するのが好適である。
例えば、第1の制御信号入力端子4に電源端子6に印加する電圧V1と同一の電圧を印加する一方、第2の制御信号入力端子5をグランド電位とした場合、第1及び第2のFET11,12がオン状態となる一方、第3及び第4のFET13,14がオフ状態となり、第1の入出力端子1と第2の入出力端子2間での高周波信号の伝搬が可能となる。
ここで、オフ状態にある第3及び第4のFET13,14においては、良く知られているようにゲート・ドレイン間容量Cgd及びゲート・ソース間容量Cgsにより高周波電圧が分割されて、それぞれのFET13,14の各点に印加されることとなる。
まず、図1におけるB点に相当する従来回路のB点の電圧変化は、先に図9に示されたように、その振動の中心である直流成分が他の点に比べて低いものであったのに対して、本発明に係るスイッチ半導体集積回路においては、A、B及びC点のいずれにおいても、電源端子6に印加される電圧V1を中心に電圧の振幅が変化するものとなっていることが図4より確認できる。
したがって、本発明に係るスイッチ半導体集積回路は、歪みの少ない状態で高周波信号が切り替えられるものとなっている。
同図によれば、本発明の実施の形態におけるスイッチ半導体集積回路においては、入力電力30dBmの場合、従来回路に比して大凡10dBc近く、また、入力電力20dBmの場合には、従来回路に比して大凡26dBc程、それぞれ3次高調波の低減がなされており、歪み特性の大幅な改善がなされていることが確認できる。
同図によれば、本発明の実施の形態におけるスイッチ半導体集積回路においては、電源電圧が5.5Vの場合、従来回路に比して大凡18dBc程度、また、電源電圧が2.5Vの場合、従来回路に比して大凡5dBc程度、それぞれ3次高調波の低減がなされており、歪み特性の大幅な改善がなされていることが確認できる。
図2(a)に示された第2の構成例は、先の図1に示された構成例における第1のFET11のドレイン・ソース間に接続された第1のドレイン・ソース間抵抗器28と第4のFET14のドレイン・ソース間に接続された第4のドレイン・ソース間抵抗器31を廃し、第2のFET12のドレイン・ソース間に接続された抵抗器を新たに第1のドレイン・ソース間抵抗器(図2においては「R8」と表記)28Bとすると共に、第3のFET13のドレイン・ソース間に接続された抵抗器を新たな第2のドレイン・ソース間抵抗器(図2においては「R9」と表記)29Bとして構成されたもので、他の構成部分は、図1に示された第1の構成例と同一である。
以下、図2(b)に示された構成例について説明する。なお、図1又は図2(a)に示された構成要素と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明する。
この構成例は、第1のFET11と第2のFET12の間に、第5のFET(図2(b)においては「Q5」と表記)15が、また、同様に、第3のFET13と第4のFET14との間に、第6のFET(図2(b)においては「Q6」と表記)16が、それぞれ直列接続されて設けられている。
一方、第1のFET11のドレイン・ソース間には、第5のドレイン・ソース間抵抗器(図2(b)においては「R14」と表記)34が、第2のFET12のドレイン・ソース間には、第6のドレイン・ソース間抵抗器(図2(b)においては「R15」と表記)35が、それぞれ接続されている。
そして、図2(a)の構成と同様に、第5のFET15と第6のFET16のそれぞれのドレイン・ソース間には抵抗器が接続されておらず、開放状態となっているが、先に述べた動作原理により、第1の構成例と基本的に同様な作用、効果を得ることができ、抵抗器の所要数を減らすことが可能となる。
この第3の構成例は、先の図1に示された構成例における第1のバイアス抵抗器25及び第3のバイアス抵抗器27を廃し、電源端子6と第2及び第3のFET12,13の相互の接続点との間の抵抗器を新たな第1のバイアス抵抗器(図3において「R5」と表記)25Bとして構成されたもので、他の構成部分は、図1に示された第1の構成例と同一である。
例えば、図8に示された従来回路においては、バイアス抵抗器R5,R6,R7を介して第1乃至第3の入出力端子1〜3へ動作電圧を供給する構成であったのに対して、この第3の構成例においては、全てのFETのドレイン・ソース間が抵抗器で接続されているため、第1の入出力端子1の一カ所に第1のバイアス抵抗器25Bを介して動作電圧を供給するだけで、他の入出力端子2,3にもドレイン・ソース間抵抗器を介して動作電圧の供給がなされ、先の図1に示された第1の構成例と基本的に同様な作用、効果を得ることができるものとなっている。
かかる第3の構成例を採る場合も、第2の構成例同様に、第1の構成例に比して抵抗器の所要数が少なくて済み、それによって集積回路化におけるチップレイアウトの自由度が増すと共に、チップ面積がより小さくなる。
2…第2の入出力端子
3…第3の入出力端子
4…第1の制御信号入力端子
5…第2の制御信号入力端子
6…電源端子
11…第1のFET
12…第2のFET
13…第3のFET
14…第4のFET
101…第1の単位スイッチ
102…第2の単位スイッチ
Claims (4)
- 複数の電界効果トランジスタの直列接続からなる単位スイッチが複数設けられて、前記複数の単位スイッチの導通、非導通を制御することにより所望する入出力端子間における高周波信号の伝搬を可能とするよう構成されてなるスイッチ半導体集積回路において、
前記複数の電界効果トランジスタの各々のドレイン・ソース端子間に抵抗器を接続し、非導通状態の前記電界効果トランジスタのゲート・ドレイン間、ゲート・ソース間に印加する電圧を同一とすることを特徴とするスイッチ半導体集積回路。 - 前記複数の電界効果トランジスタの内、一部の電界効果トランジスタのドレイン・ソース間に抵抗器を接続し、非導通状態の前記電界効果トランジスタのゲート・ドレイン間、ゲート・ソース間に印加する電圧を同一とすることを特徴とする請求項1記載のスイッチ半導体集積回路。
- 電源端子と各々の入出力端子とがバイアス抵抗器を介して接続されてなることを特徴とする請求項1又は請求項2記載のスイッチ半導体集積回路。
- 電源端子は、一つのバイアス抵抗器を介して、前記入出力端子のいずれか一つに接続されてなることを特徴とする請求項1記載のスイッチ半導体集積回路。
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JP2012186702A (ja) * | 2011-03-07 | 2012-09-27 | New Japan Radio Co Ltd | 半導体スイッチ回路 |
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007214825A (ja) * | 2006-02-09 | 2007-08-23 | New Japan Radio Co Ltd | 半導体スイッチ集積回路 |
US7915946B2 (en) | 2006-05-23 | 2011-03-29 | Nec Corporation | Switch circuit for high frequency signals wherein distortion of the signals are suppressed |
US8824974B2 (en) | 2006-06-29 | 2014-09-02 | Murata Manufacturing Co., Ltd. | Semiconductor integrated circuit device and radio frequency module |
WO2009022654A1 (ja) | 2007-08-16 | 2009-02-19 | Nec Corporation | スイッチ回路及び半導体装置 |
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