JP2005318599A - 位相同期ループ集積回路 - Google Patents

Abstract

【課題】速い位相ロック特性を有する位相同期ループ集積回路を提供する。
【解決手段】電圧制御オシレータと、第１及び第２入力端子と前記電圧制御オシレータの入力端に連結された出力端子とを含むループフィルタと、を備えた位相同期ループ集積回路が開示される。この位相同期ループ集積回路は、電荷ポンプ及び位相同期アクセレータを備える。電荷ポンプは、ループフィルタ内の第１入力端子にポンプ出力信号を印加し、位相同期アクセレータは、ループフィルタ内の第２入力端子にアナログ出力信号を印加する。位相同期アクセレータは、基準クロック信号及びフィードバッククロック信号に応答して動作する。
【選択図】図６Ａ

Description

本発明は、集積回路に係り、特に、周期信号の生成において位相検出器を利用する集積回路装置に関する。

位相同期ループ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ：ＰＬＬ）集積回路は、集積回路ボード上で非常に正確な内部クロック信号を生成するために使われる。図１に示されたように、従来のＰＬＬ集積回路１０は、位相検出器１２、電荷ポンプ１４、ループフィルタ１６、電圧制御オシレータ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）１８、クロックデコーダ及びバッファ２０、及び周波数分周器２２を含む。

位相検出器１２は、基準クロック信号ＣＫＲＥＦ及びフィードバッククロック信号ＣＫＶＣＯに応答して、活性ＵＰ及び活性ＤＯＷＮ制御信号を生成するように構成される。特に、位相検出器１２は、クロック信号の位相を比較して、フィードバッククロック信号ＣＫＶＣＯが、基準クロック信号ＣＫＲＥＦより遅ければＵＰ制御信号を、進んでいればＤＯＷＮ制御信号を生成するように構成される。また、基準クロック信号ＣＫＲＥＦは、集積回路のチップにより受信された外部クロック信号（図示せず）をバッファリングした信号である。

電荷ポンプ１４は、デジタルエンコーディング信号であるＵＰ及びＤＯＷＮ制御信号を、ループフィルタ１６のソース電流、またはシンク電流となるアナログ出力信号ＰＯＵＴに変換するように動作する。ループフィルタ１６は、ＶＣＯ １８の入力に提供される制御電圧Ｖ_{ｃｏｎｔｒｏｌ}を生成する。ＶＣＯ １８は、複数の出力信号を生成し、それらは、クロックデコーダ及びバッファ２０に提供される。クロックデコーダ及びバッファ２０の出力信号のうち一つ（クロック信号φ１）は、周波数分周器２２の入力に提供される。周波数分周器２２は、フィードバッククロック信号ＣＫＶＣＯを生成する。活性ＵＰ信号は、Ｖ_{ｃｏｎｔｒｏｌ}の値を増加させるように動作して、ＶＣＯ １８の位相を進ませて、フィードバッククロック信号ＣＫＶＣＯが基準クロック信号ＣＫＲＥＦに追いつけるようにする。図１のＰＬＬ集積回路１０の上述した特徴及び他の特徴は、非特許文献１に具体的に説明されている。

図２は、プルアップ部及びプルダウン部を備える従来の電荷ポンプ１４を示す。プルアップ部は、ＮＭＯＳプルダウントランジスタＮ１及び直列に連結された抵抗Ｒ１を含む。プルアップ電流ミラーは、ＰＭＯＳトランジスタＰ１、Ｐ２で構成される。ＮＭＯＳプルダウントランジスタＮ１は、ＵＰ制御信号に応答して動作する。ＵＰ制御信号が論理１レベルに活性化されれば、ＮＭＯＳプルダウントランジスタＮ１は、ターンオンされ、ＰＭＯＳトランジスタＰ１のドレイン及びゲートをプルダウンさせる。フィードバック信号ラインＮＭＯＳ＿ＯＮは、ハイからローにスイッチングされる。これにより、ＰＭＯＳトランジスタＰ１、Ｐ２がいずれもターンオンされ、ソース電流Ｉ_{ｓｏｕｒｃｅ}が、電荷ポンプ１４の出力端子ＰＯＵＴに提供される。

プルダウン部は、ＰＭＯＳトランジスタＰ３と直列に連結された抵抗Ｒ２を含む。プルダウン電流ミラーは、ＮＭＯＳトランジスタＮ２、Ｎ３により構成される。ＰＭＯＳプルアップトランジスタＰ３のゲートは、ＤＯＷＮ制御信号が入力されるインバータＩ１の出力端に連結される。ＤＯＷＮ制御信号が論理１レベルに活性化されれば、ＰＭＯＳプルアップトランジスタＰ３は、ターンオンされ、ＮＭＯＳトランジスタＮ２のドレイン及びゲートをプルアップさせる。フィードバック信号ラインＰＭＯＳ＿ＯＮは、ローからハイにスイッチングされる。これにより、ＮＭＯＳトランジスタＮ２、Ｎ３がターンオンされ、出力端子ＰＯＵＴからシンク電流Ｉ_ｓｉｎｋを引き抜く。

制御信号ＵＰ及びＤＯＷＮが、いずれも論理１レベルに活性化されれば、プルアップ及びプルダウンのセクションがいずれも同時に活性化される。電荷ポンプのプルアップ部及びプルダウン部は、Ｉ_{ｓｏｕｒｃｅ}がＩ_ｓｉｎｋと均衡し、出力端子ＰＯＵＴに電流が提供されることも、電流が引き抜かれることもない。類似した電荷ポンプが、特許文献１の図４に示されている。

図３は、ＵＰ及びＤＯＷＮ制御信号が一時的に同時に活性化される間にデッドゾーン補償区間を提供するために、遅延装置Ｄ１を備えた従来の位相検出器１２を示す。基準クロック信号ＣＫＲＥＦ及びフィードバッククロック信号ＣＫＶＣＯの位相が非常に近く、活性ＵＰ制御信号の発生が活性ＤＯＷＮ制御信号の発生により直ちに取り消されるか、またはこれと反対の状況が発生する場合において、ＵＰ及びＤＯＷＮ制御信号をオーバーラッピング時間の間に活性レベルに維持することによって、デッドゾーンの発生を防止する。特許文献２、３及び非特許文献２に説明されたように、遅延装置Ｄ１は、ａｎｔｉ−ｂａｃｋｌａｓｈ遅延部と指称されうる。位相検出器１２は、ＤタイプのフリップフロップＤＦＦ１、ＤＦＦ２、ＮＡＮＤゲートＮＤ１、インバータＩ２及び遅延装置Ｄ１を含む。Ｄタイプのフリップフロップは、基準及びフィードバッククロック信号ＣＫＲＥＦ、ＣＫＶＣＯに同期される。基準クロック信号ＣＫＲＥＦのライジングエッジは、ＤＦＦ１の正出力Ｑ１をハイにスイッチングさせ、フィードバッククロック信号ＣＫＶＣＯのライジングエッジは、ＤＦＦ２の正出力Ｑ２をハイにスイッチングさせる。

デッドゾーン動作を防止するために、ＤＯＷＮ制御信号が活性状態である間、基準クロック信号ＣＫＲＥＦのライジングエッジでＤＦＦ１がトリガされるか、ＵＰ制御信号が活性状態である間、フィードバッククロック信号ＣＫＶＣＯでＤＦＦ２トリガされる時は、いつもＵＰ及びＤＯＷＮ制御信号が活性状態に維持される。

ＵＰ及びＤＯＷＮ制御信号を論理１レベルに設定することによって、ＮＡＮＤゲートＮＤ１の出力をハイからローにスイッチングし、インバータＩ２の出力をローからハイにスイッチングする。このようなインバータＩ２におけるローからハイのスイッチングは、遅延装置Ｄ１により固定された時間Ｔ１ほど遅延される。遅延時間Ｔ１は、例えば約５ｎｓとされる。遅延装置Ｄ１から出力されるリセット信号ＲＳＴは、活性ＵＰ及びＤＯＷＮ制御信号に同時に応答して、インバータＩ２の出力がローからハイにスイッチングされてからしばらくの後にローからハイにスイッチングされる。リセット信号ＲＳＴは、活性状態である時、フリップフロップＤＦＦ１、ＤＦＦ２をリセットして、Ｑ１＝Ｑ２＝０にする。リセットされれば、ＵＰ及びＤＯＷＮ制御信号は、非活性レベルにスイッチングされ、図２の電荷ポンプ１４の出力ＰＯＵＴは、ハイインピーダンス状態となる。

図４に示されたように、他の従来のＰＬＬ集積回路１０’は、位相検出器１２’、電荷ポンプ１４’、ループフィルタ１６’、ＶＣＯ １８’及び第２周波数分周器２２’を含む。第２周波数分周器２２’は、出力クロック信号ＣＬＫＯＵＴの周波数をＮ（ここで、Ｎは、正の整数）で分周するように構成される。図４に示された回路の構成要素は、図１ないし図３に示された対応する要素と類似している。さらに、ループフィルタ１６’は、ＲＣ回路（抵抗Ｒ及びキャパシタＣ２）及びキャパシタＣ１の並列連結を含む。基準クロック信号ＣＫＲＥＦは、また、入力クロック信号ＣＬＫＩＮの周波数をＭ（ここで、Ｍは、正の整数）で分周するように構成された第１周波数分周器１１により生成される。

しかし、図４のＰＬＬ集積回路１０’の位相ロックタイムは、ループフィルタ１６’のキャパシタンスの量により影響を受けるため、ループフィルタ１６’内の相対的に大きいキャパシタンスは、高周波数のメモリ装置がデュアル及びハイデータレートでＰＬＬを使えないようにする。このようなロックタイムの問題のために、高周波数のアプリケーションでは、遅延同期ループ（Ｄｅｌａｙ−ＬｏｃｋｅｄＬｏｏｐ：ＤＬＬ）がＰＬＬの代用として使われることが多かった。

一方、図５のＰＬＬ集積回路５０のような変形されたＰＬＬ集積回路は、さらに速い位相ロックタイムを有するように構成されている。このようなＰＬＬ集積回路５０は、図４のＰＬＬ集積回路１０’と類似しているが、レジスタ１７及びデジタル・アナログ変換器（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：ＤＡＣ）１９が提供される。レジスタ１７は、外部ソースから受信したデジタル信号ｄｓを保存し、ＤＡＣ １９は、保存されたデジタル信号ｄｓを、ループフィルタ１６’に内部的に供給されるアナログ信号に変換する。アナログ信号のこのような適用は、ＰＬＬ集積回路５０のロックタイムを小さくするが、精密なデジタル信号ｄｓの生成を要求し、このような精密性は、ＰＬＬ集積回路５０を含むメモリ装置の動作と関連したプロセス及び温度変化により複雑な問題となる。
米国特許６，４３０，２４４号明細書（ＤｉｇｉｔａｌＰｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ Ａｐｐａｒａｔｕｓ Ｗｉｔｈ Ｅｎｈａｎｃｅｄ Ｐｈａｓｅ Ｅｒｒｏｒ Ｃｏｍｐｅｎｓａｔｉｎｇ Ｃｉｒｃｕｉｔ） 米国特許４，３２２，６４３号明細書 米国特許６，１９２，０９４号明細書 ＪａｎＭ．ＲａｂａｅｙのＤｉｇｉｔａｌ ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ：Ａ Ｄｅｓｉｇｎ Ｐｅｒｓｐｅｃｔｉｖｅ，Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ，ＩＳＢＮ ０−１３−１７８６０９−１，ｐｐ．５４０−５４２のセクション９．５．２ ＺｈａｎｇのＡｎａｌｙｓｉｓａｎｄ Ｖｅｒｉｆｉｃａｔｉｏｎ ｏｎ Ｓｉｄｅ Ｅｆｆｅｃｔ ｏｆ Ａｎｔｉ−Ｂａｃｋｌａｓｈ Ｄｅｌａｙ ｉｎ Ｐｈａｓｅ−Ｆｒｅｑｕｅｎｃｙ ＤｅｔｅｃｔｏｒＭｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ Ｓｏｃｉｅｔｙ（ＭＴＴ−Ｓ）Ｄｉｇｅｓｔ，ＩＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＭｉｃｒｏｗａｖｅＳｙｍｐｏｓｉｕｍ，ｐｐ．１７−２０，Ｊｕｎｅ８−１３（２００３）

本発明が解決しようとする課題は、例えば、ループフィルタのキャパシタ及び電荷ポンプの電流量に関係なく、周波数のロックタイムを減らすことができるＰＬＬ装置を提供するところにある。

本発明の一実施形態は、速い位相同期特性を有するＰＬＬ集積回路を含む。このようなＰＬＬ集積回路は、ＶＣＯ、第１及び第２入力端子、及びＶＣＯと連結された出力端子を備えたループフィルタを含む。また、ＰＬＬ集積回路は、電荷ポンプ及び位相同期アクセレータを含む。電荷ポンプは、ループフィルタの第１入力端子にポンプ出力信号を提供し、位相同期アクセレータは、ループフィルタの第２入力端子にアナログ出力信号を提供するように構成される。位相同期アクセレータは、基準クロック信号及びフィードバッククロック信号に応答して動作する。本発明の実施形態において、ループフィルタは、ループフィルタの第１入力端子に連結された第１電極、及びループフィルタの第２入力端子に連結された第２電極を備えた一つ以上のキャパシタを含む。前記キャパシタの第１電極は、ＶＣＯの入力と連結される。

また、ＰＬＬ集積回路は、基準クロック信号及びフィードバッククロック信号に応答して、第１出力信号対Ｐ_ＵＰ、Ｐ_ＤＮを生成する第１位相検出器をさらに含む。また、位相同期アクセレータは、基準クロック信号、フィードバッククロック信号に応答して、第２出力信号対Ｆ_ＵＰ、Ｆ_ＤＮを生成する第２位相検出器を含み、デジタル・アナログ変換器（ＤＡＣ）は、前記第２出力信号対に応答して、アナログ出力信号を生成する。このアナログ出力信号は、ループフィルタ内の内部ノードの電圧に影響を与えて、ＰＬＬ集積回路内の同期条件を達成するために、電荷ポンプによりループフィルタ内に必要なほどの電荷量がポンピングされるように調節する。

本発明の実施形態では、ＶＣＯの出力端で生成されたクロック信号に応答して、フィードバッククロック信号を生成するように構成された周波数分周器をさらに含む。特に、第１周波数分周器は、入力クロック信号に応答して、基準クロック信号を生成し、第２周波数分周器は、ＶＣＯの出力端で生成されたクロック信号に応答して、フィードバッククロック信号を生成するように構成される。

本発明によるＰＬＬ装置によれば、例えば、ループフィルタのキャパシタ及び電荷ポンプの電流量に関係なく、周波数のロックタイムを減らすことができる。

本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容が参照されるべきである。以下、添付された図面を参照して本発明の望ましい実施形態を説明することにより、本発明を例示的に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。

図６Ａを参照すれば、本発明の望ましい実施形態のＰＬＬ集積回路６０は、ＶＣＯ １８’と、第１及び第２入力端子、及びＶＣＯ １８の入力端に連結された出力端子を備えたループフィルタ３５とを含む。第１及び第２入力端子は、それぞれループフィルタ３５のノード３３及びノード３４で表示され、ループフィルタ３５は、図６Ａに示されたように、抵抗Ｒ及び一対のキャパシタＣ１、Ｃ２を含む。ループフィルタ３５の第１入力端子（すなわち、ノード３３）には、それにポンプ出力信号Ｐ_ＯＵＴを提供するように構成された電荷ポンプ１４’が接続されている。

また、ＰＬＬ集積回路６０は、基準クロック信号ＣＫＲＥＦ及びフィードバッククロック信号ＣＫＦＢＫに応答して、ループフィルタ３５の第２入力端子（すなわち、ノード３４）に対してアナログ出力信号を提供するように構成された位相同期アクセレータ３７をさらに含む。基準クロック信号ＣＫＲＥＦは、入力クロック信号ＣＬＫＩＮの周波数をＭで分周する第１周波数分周器１１により生成される。フィードバッククロック信号ＣＫＦＢＫは、ＶＣＯ １８’により生成されたクロック信号ＣＬＫＯＵＴの周波数をＮで分周する第２周波数分周器２２’により生成される。

位相同期アクセレータ３７は、第１位相検出器３１Ａの入力対と連結された一対のの入力対を有する。第１位相検出器３１Ａは、基準クロック信号ＣＫＲＥＦ及びフィードバッククロック信号ＣＫＦＢＫに応答して、一対の出力信号Ｐ_ＵＰ、Ｐ_ＤＮを生成する。位相同期アクセレータ３７は、第２位相検出器３１Ｂ、及びアナログ出力信号を生成するＤＡＣ ３２を含む。図６Ａの第１及び第２位相検出器３１Ａ、３１Ｂの動作実行に利用されうる位相検出回路３１の一実施形態が、図７Ａないし図７Ｂに示される。

ループフィルタ３５では、抵抗Ｒ及びキャパシタＣ２を有する直列ＲＣ回路とキャパシタＣ１とが並列に連結されている。キャパシタＣ１は、第１入力端子３３（そして、ＶＣＯ １８’の入力端）に連結された第１電極、及びＤＡＣ ３２により生成されたアナログ電圧を受信する第２入力端子３４に連結された第２電極を有する。

図６Ｂ及び図６ＣのＰＬＬ集積回路６０’、６０”は、図６ＡのＰＬＬ集積回路と類似しているが、図６Ｂ及び図６Ｃのループフィルタ４５、５５が図６Ａのループフィルタ３５とは異なる。特に、図６Ｂのループフィルタ４５の抵抗Ｒ及びキャパシタＣ２を備えたＲＣ回路は、第２入力端子（すなわち、ノード４４）、またはＤＡＣ ３２の出力端に直接連結されない。しかし、キャパシタＣ１は、第１入力端子（すなわち、ノード５３）に連結された第１電極、及び第２入力端子（すなわち、ノード４４）に連結された第２電極を有する。これと逆に、図６Ｃのループフィルタ５５では、抵抗Ｒ及びキャパシタＣ２を備えたＲＣ回路のキャパシタＣ２が第２入力端子（すなわち、ノード５４）及びＤＡＣ ３２の出力端に直接連結される。また、キャパシタＣ１の第１電極は、第１入力端子５３及びＲＣネットワーク内の抵抗Ｒの一端に連結される。

位相検出回路の２つの実施形態が、図７Ａ及び図７Ｂに示される。図７Ａにおいて、位相検出回路３１は、第１位相検出器３１Ａ及び第２位相検出器３１Ｂを含む。第１位相検出器３１Ａは、第１及び第２ＤタイプフリップフロップＤＦＦ１、ＤＦＦ２の正出力Ｑがいずれも論理１レベル（すなわち、ＰＵＰ＝ＰＤＮ＝１）である時に、それらのフリップフロップＤＦＦ１、ＤＦＦ２をリセットするように動作するＡＮＤ論理ゲートを含む。第１及び第２フリップフロップＤＦＦ１、ＤＦＦ２の正出力Ｑは、第１位相検出器３１Ａの出力端子ＰＵＰ、ＰＤＮに連結される。

第２位相検出器３１Ｂは、第３及び第４ＤタイプフリップフロップＤＦＦ３、ＤＦＦ４を含み、それらのフリップフロップＤＦＦ３、ＤＦＦ４は、第１位相検出器３１Ａの正出力Ｑに応答する。第３及び第４ＤタイプフリップフロップＤＦＦ３、ＤＦＦ４は、リセット信号ＲＳＴに応答して動作する。第３ＤタイプフリップフロップＤＦＦ３の正出力Ｑ（すなわち、信号Ｆ_ＵＰ）は、第１ＤタイプフリップフロップＤＦＦ１の正出力Ｑが論理１レベルのハイ状態である時に基準クロック信号ＣＫＲＥＦ（ｒｅｆ）のリーディングエッジが入力されれば、論理１レベルに設定される。同様に、第４ＤタイプフリップフロップＤＦＦ４の正出力Ｑ（すなわち、信号ＦＤＮ）は、第２ＤタイプフリップフロップＤＦＦ２の正出力Ｑが論理１レベルのハイ状態である時にフィードバッククロック信号ＣＫＦＢＫ（ｆｅｂ）のリーディングエッジが入力されれば、論理１レベルに設定される。それらの第３及び第４フリップフロップＤＦＦ３、ＤＦＦ４がセッティングされれば（すなわち、ＦＵＰ＝ＦＤＮ＝１）、ＤＡＣ ３２により生成されたアナログ出力電圧の値は、それらのフリップフロップＤＦＦ３、ＤＦＦ４がリセットされ、新たな位相同期調節が行われるまで変動されない。

図７Ｂの位相検出回路３１’は、第１及び第２ＤタイプフリップフロップＤＦＦ１、ＤＦＦ２と、第１及び第２ＤタイプフリップフロップＤＦＦ１、ＤＦＦ２の正出力Ｑに応答し、第３及び第４フリップフロップＤＦＦ３、ＤＦＦ４の副出力／Ｑに応答するリセット回路と、を含む。それらの副出力／Ｑは、信号ＦＵＰ_ｂ、ＦＤＮ_ｂとして、リセット回路内の各遅延素子ＤＬ１、ＤＬ２の入力に対して提供される。リセット回路は、また、図示されたように連結された３個のＡＮＤゲートＡ１、Ａ２、Ａ３を含む。第１及び第２フリップフロップＤＦＦ１、ＤＦＦ２の正出力Ｑは、第１位相検出器３１Ａの出力端子ＰＵＰ、ＰＤＮに連結される。位相検出回路３１’内の第２位相検出器は、第３及び第４ＤタイプのフリップフロップＤＦＦ３、ＤＦＦ４を含み、それらは、第１位相検出器及びリセット信号ＲＳＴに正出力に応答して動作する。

本発明は図面に示した一実施形態を参考として説明されたが、これは例示的なものに過ぎず、当業者であれば、これらから多様な変形及び均等な他の実施形式の採用が可能であるという点を理解できるであるう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。

本発明によるＰＬＬ装置は、デジタルクロックを生成するあらゆる半導体集積回路に使用されうる。

従来の第１ＰＬＬ集積回路を示したブロック図である。 図１のＰＬＬ集積回路で使われる従来の電荷ポンプを示した回路図である。 図１のＰＬＬ集積回路で使われる従来の位相検出器を示した回路図である。 従来技術による第２ＰＬＬ集積回路を示したブロック図である。 従来技術による第３ＰＬＬ集積回路を示したブロック図である。 本発明の望ましい実施形態のＰＬＬ集積回路を示したブロック図である。 本発明の望ましい実施形態のＰＬＬ集積回路を示したブロック図である。 本発明の望ましい実施形態のＰＬＬ集積回路を示したブロック図である。 図６Ａないし図６ＣのＰＬＬ集積回路に使われる位相検出回路を示した回路図である。 図６Ａないし図６ＣのＰＬＬ集積回路に使われる位相検出回路を示した回路図である。

符号の説明

１１ 第１周波数分周器
１４ 電荷ポンプ
１８’ ＶＣＯ
２２’ 第２周波数分周器
３１Ａ 第１位相検出器
３１Ｂ 第２位相検出器
３２ ＤＡＣ
３３，３４ ノード
３５ ループフィルタ
３７ 位相同期アクセレータ
６０ ＰＬＬ集積回路

Claims (17)

1. 位相同期ループ集積回路において、
   電圧制御オシレータと、
   第１及び第２入力端子、及び前記電圧制御オシレータの入力端に連結された出力端子を備えたループフィルタと、
   前記ループフィルタの第１入力端子にポンプ出力信号を供給する電荷ポンプと、
   基準クロック信号及びフィードバッククロック信号に応答して、前記ループフィルタの第２入力端子にアナログ出力信号を供給する位相同期アクセレータと、
   を含むことを特徴とする位相同期ループ集積回路。
2. 前記ループフィルタは、前記ループフィルタの第１入力端子に電気的に連結された第１電極及び前記ループフィルタの第２入力端子に電気的に連結された第２電極を備えるキャパシタを含むことを特徴とする請求項１に記載の位相同期ループ集積回路。
3. 前記キャパシタの第１電極は、前記電圧制御オシレータの入力端に電気的に連結されていることを特徴とする請求項２に記載の位相同期ループ集積回路。
4. 前記位相同期ループ集積回路は、
   前記基準クロック信号及び前記フィードバッククロック信号に応答して第１出力信号対を生成する第１位相検出器をさらに含むことを特徴とする請求項１に記載の位相同期ループ集積回路。
5. 前記位相同期アクセレータは、
   前記基準クロック信号及び前記フィードバッククロック信号に応答して、第２出力信号対を生成する第２位相検出器と、
   前記第２出力信号対に応答して、アナログ出力信号を生成するデジタル・アナログ変換器と、を含むことを特徴とする位相同期ループ集積回路。
6. 前記ループフィルタは、前記ループフィルタの第１入力端子に電気的に連結された第１電極、及び前記ループフィルタの第２入力端子に電気的に連結された第２電極を備えたキャパシタを含むことを特徴とする請求項５に記載の位相同期ループ集積回路。
7. 前記ループフィルタは、前記ループフィルタの第１入力端子に電気的に連結された第１電極、及び前記ループフィルタの第２入力端子に電気的に連結された第２電極を備えたキャパシタを含むことを特徴とする請求項４に記載の位相同期ループ集積回路。
8. 前記キャパシタの第１電極は、前記電圧制御オシレータの入力端に電気的に連結されていることを特徴とする請求項７に記載の位相同期ループ集積回路。
9. 前記位相同期ループ集積回路は、前記電圧制御オシレータの出力端で生成されたクロック信号に応答して、フィードバック信号を生成する周波数分周器をさらに含むことを特徴とする請求項５に記載の位相同期ループ集積回路。
10. 前記位相同期ループ集積回路は、
    入力クロック信号に応答して、基準信号を生成する第１周波数分周器と、
    前記電圧制御オシレータの出力端で生成されたクロック信号に応答して、フィードバック信号を生成する第２周波数分周器と、をさらに含むことを特徴とする請求項５に記載の位相同期ループ集積回路。
11. 前記第１位相検出器は、
    電力供給電圧に応答するデータ入力部、及び前記基準クロック信号に応答するクロック入力部を備えた第１Ｄタイプフリップフロップと、
    前記電力供給電圧に応答するデータ入力部、及び前記フィードバッククロック信号に応答するクロック入力部を備えた第２Ｄタイプフリップフロップと、を含むことを特徴とする請求項５に記載の位相同期ループ集積回路。
12. 前記第２位相検出器は、
    前記第１Ｄタイプフリップフロップの正出力に連結されたデータ入力部、及び前記基準クロック信号に応答するクロック入力部を備えた第３Ｄタイプフリップフロップと、
    前記第２Ｄタイプフリップフロップの正出力に連結されたデータ入力部、及び前記フィードバッククロック信号に応答するクロック入力部を備えた第４Ｄタイプフリップフロップと、を含むことを特徴とする請求項１１に記載の位相同期ループ集積回路。
13. 前記第１出力信号対は、前記第１及び第２Ｄタイプフリップフロップの正出力部から出力され、前記第２出力信号対は、前記第３及び第４Ｄタイプフリップフロップの正出力部から出力されることを特徴とする請求項１２に記載の位相同期ループ集積回路。
14. 前記第１位相検出器は、前記第１Ｄタイプフリップフロップの正出力部に連結された第１入力端、前記第２Ｄタイプフリップフロップの正出力部に連結された第２入力端、及び前記第１及び第２Ｄタイプフリップフロップのリセット入力部に連結された出力端を備えたＡＮＤゲートをさらに含むことを特徴とする請求項１３に記載の位相同期ループ集積回路。
15. 前記第１位相検出器は、前記第１及び第２Ｄタイプフリップフロップの正出力部から生成された信号、及び前記第３及び第４Ｄタイプフリップフロップの負出力部から生成された信号に応答して、前記第１及び第２Ｄタイプフリップフロップのリセット入力端にリセット信号を印加するリセット回路をさらに含むことを特徴とする請求項１４に記載の位相同期ループ集積回路。
16. 位相同期ループ集積回路において、
    基準クロック信号及びフィードバッククロック信号に応答して、第１出力信号対を生成する第１位相検出器と、
    前記基準クロック信号及び前記フィードバッククロック信号に応答して、第２出力信号対を生成する第２位相検出器と、
    前記第１出力信号対に応答して、ポンプ出力信号を生成する電荷ポンプと、
    前記第２出力信号対に応答して、アナログ出力信号を生成するアナログ・デジタル変換器と、
    前記ポンプ出力信号及び前記アナログ出力信号に応答して、制御信号を生成するループフィルタと、
    前記制御信号に応答する電圧制御オシレータと、を含むことを特徴とする位相同期ループ集積回路。
17. 位相同期ループ集積回路において、
    電圧制御オシレータと、
    第１及び第２入力端子、及び前記電圧制御オシレータの入力端に連結された出力端子を備えたループフィルタと、
    前記ループフィルタの第１入力端子にポンプ出力信号を印加する電荷ポンプと、
    前記ループフィルタの第２入力端子にアナログ出力信号を印加して、前記位相同期ループ集積回路が位相同期条件を探す時、前記ループフィルタ内のノード上の電圧を調節する位相同期アクセレータと、
    を含むことを特徴とする位相同期ループ集積回路。

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