JP2005303419A

JP2005303419A - ダイプレクサ

Info

Publication number: JP2005303419A
Application number: JP2004112876A
Authority: JP
Inventors: Hiroyuki Ishiwata; 宏行石綿; Ichiji Ofune; 一司小舟
Original assignee: Alps Electric Co Ltd
Current assignee: Alps Alpine Co Ltd
Priority date: 2004-04-07
Filing date: 2004-04-07
Publication date: 2005-10-27

Abstract

【課題】ハイパスフィルタ側とローパスフィルタ側との結合を無くして各ポート間のアイソレーションを向上する。
【解決手段】回路基板上には、ハイパスフィルタ部１０の容量素子４ｂ〜６ｂとローパスフィルタ部１１の容量素子７ｂ〜９ｂとを互いに対向して配設し、ハイパスフィルタ部１０のインダクタンス素子４ａ〜６ａとローパスフィルタ部１１のインダクタンス素子７ａ〜９ａとを容量素子４ｂ〜９ｂが配設された領域を挟んでその両側の領域に互いに離間してそれぞれ配設した。
【選択図】図１

Description

本発明は、移動体通信装置に使用されるダイプレクサに関する。

従来のダイプレクサを図６の回路図及び図７の分解斜視図を参照して説明する。図６において、低域通過フィルタＬＰＦは第１のインダクタＬ１、第１のコンデンサＣ１１、Ｃ１２を有し、第１のポートＰ１と第２のポートＰ２との間に接続される。高域通過フィルタＨＰＦは第２のインダクタインダクタＬ２、第２のコンデンサＣ２１〜Ｃ２３を有し、第２のポートＰ２と第３のポートＰ３との間に接続される。

図７において、第２、第３及び第６のシート層５１２、５１３、５１６の上面にはコンデンサ電極Ｃｐ５１、Ｃｐ５２、コンデンサ電極Ｃｐ５３、Ｃｐ５４、コンデンサ電極Ｃｐ５５、Ｃｐ５６がそれぞれ形成される。第４のシート層５１４の上面にはストリップライン電極Ｓｔ５１、Ｓｔ５２が形成される。第５及び第７のシート層５１５、５１７の上面にはグランド電極Ｇｐ５１、グランド電極Ｇｐ５２がそれぞれ形成される。また、第２〜第５のシート層５１２〜５１５上には、各シート層５１２〜５１５を貫通するビアホール電極Ｖｈ５が形成される。

第１〜第７のシート層５１１〜５１７が積み重ねられ、一体的に焼結されることにより多層基板５１となる。そして、ストリップライン電極Ｓｔ５１とコンデンサ電極Ｃｐ５１、Ｃｐ５３、Ｃｐ５５、及びストリップライン電極Ｓｔ５２とコンデンサ電極Ｃｐ５４、Ｃｐ５６とはそれぞれ多層基板５１の内部にてビアホール電極Ｖｈ５で接続される。また、多層基板５１の側面及び表裏面には、コンデンサ電極Ｃｐ５１に電気的に接続され、第１及び第２のポートＰ１、Ｐ２となる外部端子Ｔ５１、Ｔ５２と、コンデンサ電極Ｃｐ５２に電気的に接続され、第３のポートＰ３となる外部端子Ｔ５３と、グランド電極Ｇｐ５１、Ｇｐ５２に電気的に接続され、グランド端子となる外部端子Ｔ５４が形成される。

そして、ストリップライン電極Ｓｔ５１、Ｓｔ５２で第１及び第２のインダクタＬ１、Ｌ２をそれぞれ形成する。また、コンデンサ電極Ｃｐ５１、Ｃｐ５３で第１のコンデンサＣ１１、コンデンサ電極ｃｐ５５とグランド電極Ｇｐ５１、Ｇｐ５２とで第１のコンデンサＣ１２をそれぞれ形成する。さらに、コンデンサ電極Ｃｐ５１、Ｃｐ５４で第２のコンデンサＣ２１、コンデンサ電極Ｃｐ５２、Ｃｐ５４で第２のコンデンサｃ２２、コンデンサ電極Ｃｐ５６とグランド電極Ｇｐ５１、Ｇｐ５２とで第２のコンデンサｃ２３をそれぞれ形成する（例えば、特許文献１参照。）。

特開２０００−３４９５８１号公報（図６、図７）

以上の構成では、ローパスフィルタＬＰＦを構成する第１のインダクタＬ１とハイパスフィルタＨＰＦを構成する第２のインダクタＬ２とは、それぞれストリップライン電極Ｓｔ５１とストリップラインＳｔ５２によって形成されているが、これらストリップラインＳｔ５１、Ｓｔ５２が第４のシート層５１４上に隣接して形成されているので相互に結合し合って第１のポートＰ１と第３のポートＰ３との間のアイソレーションが低下する。

本発明は、ハイパスフィルタ側とローパスフィルタ側との結合を無くして各ポート間のアイソレーションを向上することを目的とする。

上記課題に対して、本発明は、インダクタンス素子と容量素子と有すると共に、共通端子と第１の入出力端子との間に介挿されたハイパスフィルタ部と、インダクタンス素子と容量素子と有すると共に、共通端子と第２の入出力端子との間に介挿されたローパスフィルタ部と、前記ハイパスフィルタ部と前記ローパスフィルタ部とをその面上に配設する回路基板とを備え、前記回路基板上には、前記ハイパスフィルタ部の前記容量素子と前記ローパスフィルタ部の前記容量素子とが互いに間隔を置いて並設され、前記ハイパスフィルタ部の前記インダクタンス素子と前記ローパスフィルタ部の前記インダクタンス素子とを、前記容量素子を形成した領域を挟んで両側の領域に互いに離間してそれぞれ配設した。

また、前記ハイパスフィルタ部は所定周波数以下の低域側周波数帯を減衰する低域トラップ回路と前記低域トラップ回路に直列に介挿されたハイパスフィルタとを有し、前記ローパスフィルタ部は前記所定周波数以上の高域側周波数帯を減衰する高域トラップ回路と前記高域トラップ回路に直列に介挿されたローパスフィルタとを有し、前記低域トラップ回路、前記ハイパスフィルタ、前記高域トラップ回路、前記ローパスフィルタはそれぞれ前記インダクタンス素子と前記容量素子とを有し、互いに間隔を置いて並設された前記低域トラップ回路の前記容量素子と前記高域トラップ回路の前記容量素子との領域の両側には、前記低域トラップ回路の前記インダクタンス素子と前記高域トラップ回路の前記インダクタンス素子とを互いに離間してそれぞれ配設し、互いに間隔を置いて並設された前記ハイパスフィルタの前記容量素子と前記ローパスフィルタの前記容量素子との領域の両側には、前記ハイパスフィルタの前記インダクタンス素子と前記ローパスフィルタの前記インダクタンス素子とを互いに離間してそれぞれ配設した。

また、前記低域トラップ回路は帯域の異なる複数の前記低域側周波数帯に対応して複数設けられ、前記高域トラップ回路は帯域の異なる複数の前記高域側周波数帯に対応して複数設けられ、前記複数の低域トラップ回路のうち前記所定周波数側に近い前記低域側周波数帯に対応する低域トラップ回路を前記共通端子側に配設し、前記複数の高域トラップ回路のうち前記所定周波数側に近い前記高域側周波数帯に対応する高域トラップ回路を前記共通端子側に配設した。

また、前記インダクタンス素子と前記容量素子とを薄膜、或いは厚膜によって形成した。

請求項１に記載のダイプレクサによれば、回路基板上には、ハイパスフィルタ部の容量素子とローパスフィルタ部の容量素子とが互いに間隔を置いて並設され、ハイパスフィルタ部のインダクタンス素子とローパスフィルタ部のインダクタンス素子とを、容量素子を形成した領域を挟んで両側の領域に互いに離間してそれぞれ配設したので、ハイパスフィルタ部を構成するインダクタンス素子とローパスフィルタ部を構成するインダクタンス素子とが相互に離間されるので互いに結合しにくくなり、第１の入出力端子と第２の入出力端子との間の相互アイソレーションが向上する。

また、請求項２に記載のダイプレクサによれば、ハイパスフィルタ部は低域トラップ回路とハイパスフィルタとを有し、ローパスフィルタ部は高域トラップ回路とローパスフィルタとを有し、低域トラップ回路、ハイパスフィルタ、高域トラップ回路、ローパスフィルタはそれぞれインダクタンス素子と容量素子とを有し、互いに間隔を置いて並設された低域トラップ回路の容量素子と高域トラップ回路の容量素子との領域の両側には、低域トラップ回路のインダクタンス素子と高域トラップ回路のインダクタンス素子とを互いに離間してそれぞれ配設し、互いに間隔を置いて並設されたハイパスフィルタの容量素子とローパスフィルタの容量素子との領域の両側には、ハイパスフィルタのインダクタンス素子とローパスフィルタのインダクタンス素子とを互いに離間してそれぞれ配設したので、低域トラップ回路と高域トラップ回路とは相互のインダクタンス素子が結合しない。また、ハイパスフィルタとローパスフィルタとは相互のインダクタンス素子が結合しない。

また、請求項３に記載のダイプレクサによれば、複数の低域トラップ回路のうち所定周波数側に近い低域側周波数帯に対応する低域トラップ回路を共通端子側に配設し、複数の高域トラップ回路のうち所定周波数側に近い高域側周波数帯に対応する高域トラップ回路を共通端子側に配設したので、ハイパスフィルタ部とローパスフィルタ部とのそれぞれの通過特性が良くなって相互のアイソレーションが向上する。

また、請求項４に記載のダイプレクサによれば、インダクタンス素子と容量素子とを薄膜、或いは厚膜によって形成したので、小型化が図れる。
ンが向上する。

図１乃至図５に従って本発明のダイプレクサを説明する。図１は本発明のダイプレクサの１実施形態を示す回路図、図２は伝送特性図、図３乃至図５は図１のダイプレクサ回路を構成する回路基板のパターン図であり、図３は上面のパターン図、図４は内層面のパターン図、図５が下面のパターン図である。なお、図４及び図５のパターン図は上面側から見た透視図である。

まず、図１において、アンテナ接続用の共通端子１と第１の入出力端子２との間は所定周波数（例えば２．２ＧＨｚの分波周波数）よりも周波数が高い高域側周波数帯、例えば、ブルートゥース（ＢＴと略す）（ノキア社等の登録商標）システムの送受信周波数帯（帯域は２．４ＧＨｚ〜２．５ＧＨｚ）の信号と、無線ＬＡＮシステムの送受信周波数帯（帯域は４．９ＧＨｚ〜６．０ＧＨｚ）の信号とを伝送し、共通端子１と第２の入出力端子３との間は、所定周波数よりも周波数が低い定期側周波数帯、例えば、ＧＳＭシステムの送受信周波数帯（帯域は８０６ＭＨｚ〜９６０ＭＨｚ）の信号と、ＤＣＳシステム及びＰＣＳシステムの送受信周波数帯（帯域は１７１０ＭＨｚ〜１９９０ＭＨｚ）の信号とを伝送する。

そして、共通端子１と第１の入出力端２との間にハイパスフィルタ部１０が設けられ、共通端子１と第２の入出力端子３との間にローパスフィルタ部１１が設けられる。

ハイパスフィルタ部１０は、直列に介挿された２つの低域トラップ回路４、５とハイパスフィルタ６とから構成される。第１の低域トラップ回路４はインダクタンス素子４ａと容量素子４ｂとの並列共振回路で構成され、その共振周波数は、例えば、１９００ＭＨｚ近傍に選ばれてＤＣＳシステム及びＰＣＳシステムの送受信周波数帯を減衰する。第２の低域トラップ回路５もインダクタンス素子５ａと容量素子５ｂとの並列共振回路で構成され、その共振周波数は、例えば、９２０ＭＨｚ近傍に選ばれてＧＳＭシステムの送受信周波数帯を減衰する。

そして、第１の低域トラップ回路４が共通端子１側に配置され、ハイパスフィルタ６は第１の入出力端子２側に配置され、第２の低域トラップ回路５が第１の低域トラップ回路４とハイパスフィルタ６との間に介挿される。

ハイパスフィルタ６は半区間のハイパスフィルタを有し、これを構成するインダクタンス素子６ａは第２の低域トラップ回路５の出力端とグランドとの間に接続され、容量素子６ｂは第２の低域トラップ回路の出力端と第１の入出力端子２との間に接続される。

また、ローパスフィルタ部１１は、直列に介挿された２つの高域トラップ回路７、８とローパスフィルタ９とから構成される。第１の高域トラップ回路７はインダクタンス素子７ａと容量素子７ｂとの並列共振回路で構成され、その共振周波数は、例えば、２．４５ＧＨｚ近傍に選ばれてブルートゥース（ノキア社等の登録商標）システムの送受信周波数帯を減衰する。第２の高域トラップ回路８もインダクタンス素子８ａと容量素子８ｂとの並列共振回路で構成され、その共振周波数は、例えば５．５ＧＨｚ近傍に選ばれて無線ＬＡＮシステムの送受信周波数帯を減衰する。

そして、第１の高域トラップ回路７が共通端子１側に配置され、ローパスフィルタ９が第２の入出力端子３側に配置され、第２の高域トラップ回路８が第１の高域トラップ回路７とローパスフィルタ９との間に介挿される。

ローパスフィルタ９は半区間のローパスフィルタを有し、これを構成するインダクタンス素子９ａは第２の高域トラップ回路８の出力端と第２の入出力端３との間に接続され、容量素子９ｂは第２の高域トラップ回路の出力端とグランドとの間に接続される。

以上の構成では、所定周波数に近い第１の低域トラップ回路４（１９００ＭＨｚ）と第１の高域とラップ回路７（２．４５ＧＨｚ）とが共通端子１側に配設されるので、第１の入出力端子２と第２の入出力端子３との間のアイソレーションが向上する。

以上の構成における共通端子１と第１の入出力端子２との間の伝送特性及び共通端子１と第２の入出力端子３との間の伝送特性はそれぞれ図２のＡ、Ｂのようになる。図２における周波数ポイント１乃至４はそれぞれＧＳＭシステムの送受信周波数帯、ＤＣＳシステム及びＰＣＳシステムの送受信周波数帯、ブルートゥースシステムの送受信周波数帯、無線ＬＡＮシステムの送受信周波数帯の中心周波数の位置を示す。

伝送特性Ａにおける減衰極Ａ１、Ａ２はそれぞれ第１の低域トラップ回路４と第２の低域トラップ回路５によるものである。この減衰極Ａ１、Ａ２の周波数においては共通端子１に入力されたＧＳＭシステムの送受信周波数帯及びＤＣＳシステム／ＰＣＳシステムの送受信周波数帯の信号は第１及び第２の低域トラップ回路４、５によって反射されるので、それらの信号は効率よく第２の入出力端子３に出力される。従って伝送特性Ｂに示すように周波数ポイント１及び周波数ポイント２では減衰量が極めて少なくなる。また、ブルートゥースシステムの送受信周波数帯の信号及び無線ＬＡＮシステムの送受信周波数帯の信号はＧＳＭシステムの送受信周波数帯の信号及びＤＣＳシステム／ＰＣＳシステムの送受信周波数帯の信号による妨害を受けない。

また、伝送特性Ｂにおける減衰極Ｂ１、Ｂ２はそれぞれ第１の高域トラップ回路７と第２の高域トラップ回路８によるものである。この減衰極Ｂ１、Ｂ２の周波数においては共通端子１に入力されたブルートゥースシステムの送受信周波数帯及び無線ＬＡＮシステムの送受信周波数帯の信号が第１及び第２の高域トラップ回路７、８によって反射されるので、それらの信号は効率よく第１の入出力端子２に出力される。従って伝送特性Ａに示すように周波数ポイント３及び周波数ポイント４では減衰量が極めて少なくなる。また、ＧＳＭシステムの送受信周波数帯の信号及びＤＣＳシステム／ＰＣＳシステムの送受信周波数帯の信号はブルートゥースシステムの送受信周波数帯の信号及び無線ＬＡＮシステムの送受信周波数帯の信号による妨害を受けない。

なお、伝送特性Ａにおける減衰極Ａ３は第１の高域トラップ回路７と第２の高域トラップ回路８とローパスフィルタ９における容量素子９ｂとによる直列共振によるものであり、これは減衰極Ｂ１とＢ２との間の周波数に現れる。よって、ブルートゥースシステムの送受信周波数帯と無線ＬＡＮシステムの送受信周波数帯との間に存在する不要な信号が減衰するので、この信号による妨害が軽減される。

同様に、伝送特性Ｂにおける減衰極Ｂ３は第１の低域トラップ回路４と第２の低域トラップ回路５とハイパスフィルタ６におけるインダクタンス素子６ａとによる直列共振によるものであり、これは減衰極Ａ１とＡ２との間の周波数に現れる。よって、ＧＳＭシステムの送受信周波数帯とＤＣＳシステム／ＰＣＳシステムの送受信周波数帯との間に存在する不要な信号が減衰するので、この信号による妨害が軽減される。

以上の回路構成を有するダイプレクサは、複数枚の積層板からなる方形の回路基板２０に構成されている。
この回路基板（多層基板）２０は、低温焼成セラミック（ＬＴＣＣ）等の材料で、２層の積層板２０ａ、２０ｂで形成され、図３は１層目の積層板２０ａの上面に形成されたパターン図を示し、ストリップ線路２１は図１のインダクタンス素子４ａを構成するものであり、その一端側の電極２１ａと他端側の電極２１ｂとが上下方向に重なり合っており、それらの電極２１ａ、２１ｂ間には、絶縁材からなる誘電体（図示せず、以下同じ）が設けられる。
よって、２つの電極２１ａ、２１ｂとその間の誘電体とによって図１の容量素子４ｂが構成される。

また、ストリップ線路２２は図１のインダクタンス素子７ａを構成するものであり、その一端側の電極２２ａと他端側の電極２２ｂとが上下方向に重なり合っており、それらの電極２２ａ、２２ｂ間には絶縁材からなる誘電体が設けられる。
よって、２つの電極２２ａ、２２ｂとその間の誘電体とによって図１の容量素子７ｂが構成される。
また、ストリップ線路２１，２２の一端側同士は互いに接続されると共に、ストリップ線路２１の一端側の電極２１ａとストリップ線路２２の一端側の電極２２ａとは接続され、それらの近傍のビアホール２３ａが設けられている。

そして、ストリップ線路２１の電極２１ａ、２１ｂとストリップ線路２２の電極２２ａ、２２ｂとが互いに間隔を置いて並設され、それらの並設された領域を挟んでその領域の両側には、ストリップ線路２１とストリップ線路２２とが離間した状態で配設される。

ストリップ線路２４は図１のインダクタンス素子５ａを構成するものであり、その一端側の電極２４ａは、ストリップ線路２１の他端側の電極２１ｂに接続されると共に、他端側の電極２４ｂと上下方向に重なり合っており、それらの電極２４ａと電極２４ｂとの間には絶縁材からなる誘電体が設けられる。
よって、２つの電極２４ａ、２４ｂとその間の誘電体によって図１の容量素子５ｂが構成される。
また、ストリップ線路２４は渦巻き状に形成されており、この渦巻き状部を横切るストリップ線路２４の他端側は、絶縁材からなる誘電体（図示せず）によって、渦巻き状部から絶縁された状態となっている。

ストリップ線路２５は図１のインダクタンス素子８ａを構成するものであり、その一端側の電極２５ａは、ストリップ線路２２の他端側の電極２２ｂに接続されると共に、他端側の電極２５ｂと上下方向に重なり合っており、それらの電極２５ａと電極２５ｂとの間には絶縁材からなる誘電体が設けられる。
よって、２つの電極２５ａ、２５ｂとその間の誘電体とによって図１の容量素子８ｂが構成される。

そして、ストリップ線路２４の電極２４ａ、２４ｂとストリップ線路２５の電極２５ａ、２５ｂとが互いに間隔を置いて並設され、それらの並設された領域を挟んでその領域の両側には、ストリップ線路２４とストリップ線路２５とが離間した状態で配設される。

ストリップ線路２６は図１のインダクタンス素子６ａを構成するものであり、その一端側の電極２６ａはストリップ線路２４の他端側の電極２４ｂに接続されると共に、他端側にはビアホール２７ａが設けられる。
また、電極２６ａと上下方向で重なる電極２８が設けられ、電極２６ａと電極２８との間には、絶縁材からなる誘電体が設けられる。
従って、電極２６ａと電極２８とその間の誘電体とによって図１の容量素子６ｂが構成されると共に、電極２８にはビアホール２９ａが設けられる。

ストリップ線路３０は図１のインダクタンス素子９ａを構成するものであり、その一端側の電極３０ａはストリップ線路２５の他端側の電極２５ｂに接続されると共に、他端側にはビアホール３１ａが設けられる。
そして、一端側の電極３０ａと上下方向で重なる電極３２が設けられ、電極３０ａと電極３２との間には、絶縁材からなる誘電体が設けられる。
従って、電極３０ａと電極３２とその間の誘電体とによって図１の容量素子９ｂが構成されると共に、電極３２にはビアホール３３ａが設けられる。

そして、ストリップ線路２６の電極２６ａとストリップ線路３０の電極３０ａとが互いに間隔を置いて配設され、それらの配設された領域を挟んでその領域の両側には、ストリップ線路２６とストリップ線路３０とが離間した状態で配設される。

以上のように、回路基板２０の中央部側には、各容量素子４ｂ〜９ｂを構成する電極２１ａ／２１ｂ、２４ａ／２４ｂ、２６ａ／２８と、電極２２ａ／２２ｂ、２５ａ／２５ｂ、３０ａ／３２とが２列に並ぶように配設され、これらの電極の両側には、互いに離間し、且つ、並設された状態でストリップ線路２１、２４、２６とストリップ線路２２、２５、３０が２列に配設される。
よって、ハイパスフィルタ部１０を構成するストリップ線路２１、２４、２６とローパスフィルタ部１１を構成するストリップ線路２２、２５、３０とが相互に離間されるので互いに結合しにくくなり、第１の入出力端子２と第２の入出力端子３との間の相互アイソレーションが向上する。

また、ハイパスフィルタ部１０を構成するストリップ線路２１、２４、２６とローパスフィルタ部１１を構成するストリップ線路２２、２５、３０、及び各容量素子４ｂ〜９ｂを構成する電極２１ａ／２１ｂ、２４ａ／２４ｂ、２６ａ／２８と、電極２２ａ／２２ｂ、２５ａ／２５ｂ、３０ａ／３２、更に誘電体は、蒸着法やスパッタ等の薄膜技術、或いは印刷や塗布等の厚膜技術によって形成されている。

そして、これ等が薄膜によって形成される場合、ストリップ線路や電極は、銀やアルミ等が使用されると共に、誘電体は、窒化シリコン、チタン酸バリウム系、チタン酸鉛系等が使用され、また、これ等が厚膜によって形成される場合、ストリップ線路や電極は、銀ペーストや銀ーパラジュウムペースト等が使用されると共に、誘電体は、窒化シリコン、チタン酸バリウム系、チタン酸鉛系等が使用される。

図４は２層目の積層板２０ｂの上面に設けられた内層パターン図を示し、引き出し線路４１の一端には、ビアホール２３ｂが設けられ、このビアホール２３ｂは、１層目のビアホール２３ａに対応した位置に設けられて、ビアホール２３ａに接続導体（図示せず）を介して接続される。
また、引き出し線路４１の他端には、ビアホール４２ｂが設けられ、このビアホール４２ｂは、積層板２０ｂの１つの辺２０ｂ１の近傍で、且つ、辺２０ｂ１の中央部に設けられている。

引き出し線路４３の一端には、ビアホール２９ｂが設けられ、このビアホール２９ｂは、１層目のビアホール２９ａに対応した位置に設けられて、ビアホール２９ａに接続導体（図示せず）を介して接続される。
引き出し線路４３の他端には、ビアホール４４ｂが設けられ、このビアホール４４ｂは、積層板２０ｂの辺２０ｂ１と対向する辺２０ｂ２側の１つの角部の近傍に設けられている。

また、引き出し線路４５の一端には、ビアホール３１ｂが設けられ、このビアホール３１ｂは、１層目のビアホール３１ａに対応した位置に設けられて、ビアホール３１ａに接続導体（図示せず）を介して接続される。
引き出し線路４５の他端には、ビアホール４６ｂが設けられ、このビアホール４６ｂは、辺２０ｂ２側のもう一つの角部の近傍に設けられている。

また、２層目の積層板２０ｂには、ビアホール２７ｂ、３３ｂが設けられ、このビアホール２７ｂ、３３ｂは、１層目のビアホール２７ａ、３３ａに対応した位置に設けられ、ビアホール２７ｂはビアホール２７ａに接続導体（図示せず）を介して接続されると共に、ビアホール３３ｂはビアホール３３ａに接続導体（図示せず）接続される。
そして、引き出し線路４１，４３，４５は、何れも厚膜技術によって形成されたものとなっており、銀ペーストや銀ーパラジュウムペースト等が印刷や塗布されて形成されている。

図５は２層目の積層板２０ｂの下面のパターンを示し、積層板２０ｂの下面には、ビアホール４２ｂ、４４ｂ、４６ｂにそれぞれ接続導体（図示せず）を介して接続された端子電極５１、５２、５３が設けられる。
端子電極５１は図１の入力端子（共通端子）１となり、端子電極５２は図１の第１の入出力端子２となり、端子電極５３は図１の第２の入出力端子３となる。また、積層板２０ｂの周縁部近傍の適宜の位置には、複数の接地電極５４と、これら接地電極５４に接続された、広い面積の接地導体５５が設けられ、そして、接地導体５５にはビアホール３３ｂ、２９ｂが接続導体（図示せず）を介して接続される。

以上の構成によって、ストリップ線路２１とストリップ線路２２は、ビアホール２３ａ、２３ｂと引き出し線路４１とビアホール４２とを介して端子電極５１に接続され、また、電極２８はビアホール２９ａ、２９ｂと引き出し線路４３とビアホール４４ｂとを介して端子電極５２に接続される。
また、ストリップ線路２６はビアホール２７ａ、２７ｂを介して接地導体５５に接続され、更に、電極３２はビアホール３３ａ、３３ｂを介して接地導体５５に接続され、更に又、ストリップ線路３０はビアホール３１ａ、３１ｂと引き出し線路４５とビアホール４６ｂとを介して端子電極５３に接続される。

そして、積層板２０ｂの下面に設けられた端子電極５１、５２、５３と接地電極５４、及び接地導体５５は、蒸着法やスパッタ等の薄膜技術、或いは印刷や塗布等の厚膜技術によって形成され、薄膜によって形成される場合は、銀やアルミ等が使用されると共に、厚膜によって形成される場合は、銀ペーストや銀ーパラジュウムペースト等が使用される。

本発明のダイプレクサの回路図である。本発明のダイプレクサの伝送特性図である。本発明のダイプレクサを構成する回路基板の上面におけるパターン図である。本発明のダイプレクサを構成する回路基板の内層面におけるパターン図である。本発明のダイプレクサを構成する回路基板の下面におけるパターン図である。従来のダイプレクサの回路図である。従来の分解斜視図である。

符号の説明

１：入力端子（共通端子）
２：第１の入出力端子
３：第２の入出力端子
４：第１の低域トラップ回路
５：第２の低域トラップ回路
６：ハイパスフィルタ
７：第１の高域トラップ
８：第２の高域トラップ回路
９：ローパスフィルタ
４ａ〜９ａ：インダクタンス素子
４ｂ〜９ｂ：容量素子
１０：ハイパスフィルタ部
１１：ローパスフィルタ部
２０：回路基板（多層基板）
２０ａ：１層目の積層板
２０ｂ：２層目の積層板
２１、２２、２４、２５、２６、３０：ストリップ線路
２３、２７、２９、３１、３３、４２、４４、４６：ビアホール
４１、４３、４５：引き出し線路
５１〜５４：端子電極

Claims

インダクタンス素子と容量素子とを有すると共に、共通端子と第１の入出力端子との間に介挿されたハイパスフィルタ部と、インダクタンス素子と容量素子とを有すると共に、共通端子と第２の入出力端子との間に介挿されたローパスフィルタ部と、前記ハイパスフィルタ部と前記ローパスフィルタ部とをその面上に配設する回路基板とを備え、前記回路基板上には、前記ハイパスフィルタ部の前記容量素子と前記ローパスフィルタ部の前記容量素子とが互いに間隔を置いて並設され、前記ハイパスフィルタ部の前記インダクタンス素子と前記ローパスフィルタ部の前記インダクタンス素子とを、前記容量素子を形成した領域を挟んで両側の領域に互いに離間してそれぞれ配設したことを特徴とするダイプレクサ。
前記ハイパスフィルタ部は所定周波数以下の低域側周波数帯を減衰する低域トラップ回路と前記低域トラップ回路に直列に介挿されたハイパスフィルタとを有し、前記ローパスフィルタ部は前記所定周波数以上の高域側周波数帯を減衰する高域トラップ回路と前記高域トラップ回路に直列に介挿されたローパスフィルタとを有し、前記低域トラップ回路、前記ハイパスフィルタ、前記高域トラップ回路、前記ローパスフィルタはそれぞれ前記インダクタンス素子と前記容量素子とを有し、互いに間隔を置いて並設された前記低域トラップ回路の前記容量素子と前記高域トラップ回路の前記容量素子との領域の両側には、前記低域トラップ回路の前記インダクタンス素子と前記高域トラップ回路の前記インダクタンス素子とを互いに離間してそれぞれ配設し、互いに間隔を置いて並設された前記ハイパスフィルタの前記容量素子と前記ローパスフィルタの前記容量素子との領域の両側には、前記ハイパスフィルタの前記インダクタンス素子と前記ローパスフィルタの前記インダクタンス素子とを互いに離間してそれぞれ配設したことを特徴とする請求項１に記載のダイプレクサ。
前記低域トラップ回路は帯域の異なる複数の前記低域側周波数帯に対応して複数設けられ、前記高域トラップ回路は帯域の異なる複数の前記高域側周波数帯に対応して複数設けられ、前記複数の低域トラップ回路のうち前記所定周波数側に近い前記低域側周波数帯に対応する低域トラップ回路を前記共通端子側に配設し、前記複数の高域トラップ回路のうち前記所定周波数側に近い前記高域側周波数帯に対応する高域トラップ回路を前記共通端子側に配設したことを特徴とする請求項２に記載のダイプレクサ。
前記インダクタンス素子と前記容量素子とを薄膜、或いは厚膜によって形成したことを特徴とする請求項１乃至３に記載のダイプレクサ。