JP2005302012A - スペクトル拡散クロックを生成する回路 - Google Patents

Abstract

【課題】
複雑なアナログ回路を使用しなくても同期外れの起こらないスペクトル拡散クロック生成回路を提供すること。
【解決手段】
ＶＣＯに対する入力電圧（Ｖ＿ｃｔｒｌ）を変調する手段(260)を用いてディザリングを実施するスペクトル拡散クロック生成回路（ＣＧＳＣＣ）(200)。ＣＧＳＣＣ(200)は、出力信号（Ｆ＿ｏｕｔ）を生成する電圧制御発振器（ＶＣＯ）(210)を含む。ＶＣＯ(210)は、電圧制御ノード(216)に接続され電圧信号を受信する入力部と、受信した電圧信号によって決まる周波数のクロック信号を生成する出力部とを有する。ＶＣＯ入力電圧変調手段（ＶＩＶＭＭ）(260)は、電圧制御ノード（Ｖ＿ｃｔｒｌ）(216)に接続され、ＶＣＯ入力電圧ノードの電圧を制御に従って変調すなわち調節し、スペクトル拡散クロックを生成する。
【選択図】図２

Description

本発明は概してクロック生成回路に関し、詳しくは電磁妨害雑音（ＥＭＩ）の放射を低減したスペクトル拡散クロックを生成する回路に関する。

大抵の電子機器は電磁妨害雑音を発する。電子機器のＥＭＩは、その機器の近くに置かれた他の機器の動作に影響を与える可能性がある。米国内では、すべての電子機器が、米国連邦通信委員会（ＦＣＣ）によって規定された電磁放射規則に準拠していなければならない。それらの規則は、電子機器から発生するＥＭＩが、他の電子機器に影響を与えないようにするためのものである。それらのＦＣＣ規則は、１台の電子機器が、特定距離において何らかの特定周波数で放射することが許されるエネルギー量を規定している。

デジタル電子機器およびデジタル回路は通常、各クロック信号がそれぞれ所定の周波数を有する１以上のクロック信号を必要とする。例えばパーソナルコンピュータ（ＰＣ）の場合、システムクロック信号は２００ＭＨｚ等の高い周波数を有する。クロック信号は複数のコンポーネントに接続されるため、回路基板上のワイヤまたはトレースは比較的長くなる。長いワイヤはアンテナとして機能するため、ＰＣは、そのクロック信号が原因で、クロック周波数およびその高調波において大量のエネルギーを放射すなわち放出することになる。そのようなＥＭＩ放射は、ＥＭＩ放射に関するＦＣＣ規則を準拠させる作業を、不可能でないにしても非常に難しくする。

ＥＭＩの最大エネルギーを低下させる周知の方法として、クロックのスペクトルを拡散させる方法がある。電子機器の様々な用途において正確なクロック信号を得るために、位相同期ループ（ＰＬＬ）回路が使用されている。

周波数合成（すなわち、搬送波信号等の信号の周波数の変調）を必要とする用途は、多数のものある。スペクトラム拡散（ディザリングとも呼ばれる）を実施する方法も、多数のものある。ディザリングを実施する１つの方法として、位相同期ループ（ＰＬＬ）を用いた方法がある。従来技術による１つの方法を図１に示す。図１は、従来技術の位相同期ループ（ＰＬＬ）設計２を示す。位相同期ループ（ＰＬＬ）設計２は、電圧制御発振器（ＶＣＯ）４、Ｐカウンタ６、Ｑカウンタ８、位相検出器１０、チャージポンプ１２およびループフィルタ１３を含む。

電圧制御発振器（ＶＣＯ）４は、入力電圧（すなわち、Ｖ＿ｃｔｒｌノードにおける電圧）によって決まる周波数のクロック信号を生成する。ＶＣＯ４は、位相同期ループの出力ノードに接続された出力部を有し、出力クロック信号（Ｆ＿ｏｕｔ）を生成する。ＶＣＯ４の入力部は、ループフィルタ１３およびＶ＿ｃｔｒｌノードに接続される。ＶＣＯの入力電圧が変化すると、出力クロック信号の周波数は直線的に変化する。例えば、入力電圧が増加すると、出力クロック信号の周波数は直線的に増加する。同様に、入力電圧が減少すると、出力クロック信号の周波数は直線的に減少する。

Ｐカウンタ６の入力は、ＶＣＯ４の出力に接続される。Ｐカウンタ６は、第１のＰ値（例えば、Ｐ０）を格納するための第１のレジスタと、第２のＰ値（Ｐ１）を格納するための第２レジスタとを有する。第１のＰ値（Ｐ０）および第２のＰ値（Ｐ１）は、２つの異なる整数を表し、出力周波数（Ｆ＿ｏｕｔ）の分割に使用される。

Ｐカウンタ６は、入力信号の周波数を所定の数で除算する。例えば、Ｐカウンタ６は通常、ＶＣＯ４によって生成されたクロック信号の周波数（Ｆ＿ｏｕｔ）の整数分の１に等しいフィードバック周波数（Ｆ＿ｆｂ）のクロック信号を出力する。Ｐカウンタ６の出力（Ｆ＿ｆｂ）は、位相検出器１０の入力に接続される。

Ｑカウンタ８は、入力周波数信号（Ｆ＿ｉｎ）を受信するための入力部と、基準周波数信号（Ｆ＿ｒｅｆ）を生成するための出力部とを有する。Ｑカウンタ８は通常、入力周波数（Ｆ＿ｉｎ）を所定の整数（Ｑ）で除算し、対応する基準周波数（Ｆ＿ｒｅｆ）を生成する。例えば、基準周波数（Ｆ＿ｒｅｆ）は、入力周波数（Ｆ＿ｉｎ）の整数分の１である。

位相検出器１０は、Ｑカウンタ８の出力に接続されＦ＿ｒｅｌ信号を受信する第１の入力部と、Ｐカウンタ６の出力に接続されＦ＿ｆｂ信号を受信する第２の入力部と、アップ制御信号およびダウン制御信号を生成する出力部とを有する。チャージポンプ１２は、位相検出器１０に接続され、アップ制御信号およびダウン制御信号を受信し、アップ制御信号およびダウン制御信号に従って、電圧制御ノード（Ｖ＿ｃｔｒｌノード）を選択的に充電（アップ）または放電（ダウン）する。

位相検出器１０は、Ｐカウンタ６から供給されたフィードバック周波数（Ｆ＿ｆｂ）を基準周波数（Ｆ＿ｒｅｆ）と比較する。２つの入力信号の位相が同じでない場合、位相検出器１０は、チャージポンプ１２を制御して、ループフィルタに対する電荷の追加または除去を行なう。位相検出器とループフィルタとの間のやり取りについては、非特許文献１に詳しく記載されている。

ＶＣＯ４の入力を調節することにより、ＶＣＯ４のクロック出力の周波数を増加（信号の速度を増加）、または、ＶＣＯ４のクロック出力の周波数を減少（信号の速度を減少）させることができる。このようにしてＰＬＬは、「固定」周波数の安定した一様なクロック出力信号を生成することができる。

このＰＬＬの場合、出力周波数と入力周波数の間の関係は次の式で表される。
Ｆ＿ｏｕｔ＝Ｆ＿ｉｎ＊Ｐ／Ｑ
ただし、ＰおよびＱはそれぞれ、ＰカウンタおよびＱカウンタに読み込まれる整数である。

前述のように、デジタル設計におけるクロック信号生成においてＥＭＩ放射を低減するためには、例えばスペクトル拡散ＰＬＬが重要となる。ディザリング態様すなわちスペクトル拡散態様の場合、Ｐカウンタに読み込まれる値は、２つの異なる値（例えば、Ｐ０およびＰ１）が交互に使用される（すなわち、切り替わる）。Ｐの値が交互に入れ替わると、Ｆ＿ｆｂも交互に変化し、それによって、Ｆｏｕｔも第１の出力周波数と第２の周波数の間で交互に変化する。時間に対する出力周波数の変化率は、変調周波数と呼ばれる。

スペクトル拡散ＰＬＬは、三角波に似た時間に対する周波数応答を有する。そのため、この方法は三角波ディザリングとも呼ばれる。三角波ディザリングを実施する方法には、様々なものがある。

この方式の第１の欠点は、Ｐカウンタの出力を２つの異なる周波数値のうちの一方に設定することにより、ＰＬＬのループの動きが不安定になることである。例えば、第１の周波数と第２の周波数を急激に切替える（ジャンプさせる）と、ＰＬＬの「同期が外れる」可能性がある。この方式の第２の欠点は、特に高い周波数で、難しいタイミング問題が発生することである。例えばＶＣＯの出力周波数が１ＧＨｚ以上である場合、Ｐ０とＰ１をＰカウンタにタイミングよく交互に読み込ませることは、技術的に困難である。

上記のタイミング問題を解消しようと多数の回路が開発されている。しかしながら、残念なことに、タイミング問題を克服するように設計されたそれらの回路自体は、しばしばループの動きを更に妨げ、ＰＬＬを不安定なものにし、周波数の同期が「外れて」しまうことがある。また、それらの回路は、ＰＬＬを不安定にしないまでも、ＰＬＬの性能をしばしば劣化させることがある。

２つの値Ｑ０およびＱ１を用いてＱカウンタを変調し、ＶＣＯの入力を変化させてディザリングを行なうＰＬＬ設計に関する１つの方法が、特許文献１に記載されている。残念ながら、この方法の１つの欠点は、ループの動きが不安定になり、ループの同期が外れてしまう可能性がある点にある。例えば、基準周波数（Ｆ＿ｒｅｆ）の位相を変化させたときに、ループの動きが不安定になることがある。

Ｐカウンタにおける２つの周波数値の使用に関連するタイミング問題を解決するためには、複雑なアナログ回路を用いて特殊なＰカウンタ分割回路を実現する必要がある。残念なことに、この方法の１つの欠点は、高度な設計スキルを持つアナログ設計の専門家が必要な点にあり、そのような専門家を見付けるのは困難である。また、この方法によって実現される回路の性能は、使用される製造プロセスによって決まる。従って、回路を製造する製造業者を新しくする度に、それらの回路の再設計が必要となり、結果的にリソースを浪費することになる。

米国特許第５，６１０，９５５号明細書 Ｆｌｏｙｄ Ｍ．Ｇａｒｄｎｅｒ著、「Ｃｈａｒｇｅ−Ｐｕｍｐ Ｐｈａｓｅ−Ｌｏｃｋ Ｌｏｏｐｓ」、１９８０年１１月、ＩＥＥＥ Ｔｒａｎｓ．Ｃｏｍ、ｖｏｌ．ＣＯＭ−２８、ｐ．１８４９〜１８５８

従って、本発明の目的の１つは、上記のような欠点を克服するディザリング回路を提供することである。

本発明の一実施形態によれば、ＶＣＯに対する入力電圧（Ｖ＿ｃｔｒｌ）を変調してディザリングを実施する手段を採用した、スペクトル拡散クロック生成回路（ＣＧＳＳＣ：Circuit for Generating a Spread Spectrum Clock）が得られる。ＣＧＳＳＣは、出力信号（Ｆ＿ｏｕｔ）を生成する電圧制御発振器（ＶＣＯ：Voltage Controller Oscillator）を含む。ＶＣＯは、電圧制御ノードに接続され電圧信号を受信する入力部と、受信した電圧信号によって決まる周波数のクロック信号を生成する出力部とを有する。ＶＣＯ入力電圧変調手段（ＶＩＶＭＭ：VCO Input Voltage Modulation Mechanism）は、電圧制御ノード（Ｖ＿ｃｔｒｌ）に接続され、ＶＣＯ入力電圧ノードの電圧を制御に従って変調すなわち調節し、スペクトル拡散クロックを生成する。

添付の図面に示す本発明は、例として示すものであり、発明を限定するためのものではない。図中、同じ参照符号は類似の要素を示している。

ＶＣＯ入力電圧を変調する手段を採用した、ディザリングを実施するためのスペクトル拡散クロック生成回路（ＣＧＳＳＣ）について説明する。本発明を完全に理解してもらうために、以下の説明では、例示の目的で多数の詳細について説明している。しかしながら、それらの詳細がなくても本発明が実施できるものであることは、当業者にとって明らかであろう。本発明を不必要にわかりにくくすることを避けるために、他の例において、周知の構造及び装置については、ブロック図の形で示している。

スペクトル拡散クロック生成回路２００
図２は、本発明の一実施形態によるスペクトル拡散クロック生成回路（ＣＧＳＳＣ）２００を示す。この実施形態の場合、スペクトル拡散クロック生成回路（ＣＧＳＳＣ）２００は、位相同期ループ（ＰＬＬ）として実施される。ＣＧＳＳＣ２００は、入力ノード２０４と、出力ノード２０８とを有する。ＣＧＳＳＣ２００は電圧制御発振器（ＶＣＯ）２１０を含む。電圧制御発振器（ＶＣＯ）２１０は、電圧信号を受信するために電圧制御ノード（Ｖ＿ｃｔｒｌノード）２１６に接続された入力部と、出力周波数（Ｆ＿ｏｕｔ）の出力信号を生成する出力部とを有する。出力信号すなわちクロック信号（Ｆ＿ｏｕｔ）の周波数は、Ｖ＿ｃｔｒｌノードで受信された電圧信号によって決まる。ＶＣＯ２１０の出力部はＣＧＳＳＣ２００の出力ノード２０８に接続され、ＶＣＯ２１０の出力部には、出力クロック信号（Ｆ＿ｏｕｔ）が出力される。

ＣＧＳＳＣ２００はＰカウンタ２２０をさらに含む。Ｐカウンタ２２０の入力部はＶＣＯ２１０の出力部に接続される。Ｐカウンタ２２０は、単一のＰ値（例えば、Ｐ０）を格納するためのレジスタ２２６と、ＶＣＯ２１０によって生成されたクロック信号の周波数を分割した周波数（「フィードバック周波数（Ｆ＿ｆｂ）」とも呼ばれる）のクロック信号を出力するための出力部とを有する。

ＣＧＳＳＣ２００はＱカウンタ２３０をさらに含む。Ｑカウンタ２３０は、入力周波数（Ｆ＿ｉｎ）の入力クロック信号を受信する入力部と、基準周波数（Ｆ＿ｒｅｆ）のクロック信号を生成する出力部とを有する。ＣＧＳＳＣ２００は位相検出器（ＰＤ）２４０をさらに含む。位相検出器（ＰＤ）２４０は、Ｑカウンタ２３０の出力に接続された第１の入力部と、Ｐカウンタ２２０の出力に接続された第２の入力部と、制御信号（例えばＣＵ（Ｃｏｎｔｒｏｌ＿Ｕｐ）信号やＣＤ（Ｃｏｎｔｒｏｌ＿Ｄｏｗｎ）信号など）を生成するための出力部とを有する。

例えば２つの入力信号（Ｆ＿ｒｅｆとＦ＿ｆｂ）のエッジが一致している場合、ＰＬＬは同期状態にあるので、位相検出器２４０は何も動作を実行しない。しかしながら、ＰＬＬの同期が外れている場合、位相検出器２４０は、第１の信号のエッジが他方の信号に比べて位相として進んでいるか遅れているかに応じて、ＣＵ（Ｃｏｎｔｒｏｌ＿Ｕｐ）信号またはＣＤ（Ｃｏｎｔｒｏｌ＿Ｄｏｗｎ）信号をアサートする。このようにして、ＰＬＬは、その出力（Ｆ＿ｏｕｔ）を調節して基準信号（Ｆ＿ｒｅｆ）に一致させ、ＰＬＬを同期状態で動作させることができる。

ＣＧＳＳＣ２００はチャージポンプ（ＣＰ）２５０をさらに含む。チャージポンプ（ＣＰ）２５０は位相検出器２４０に接続され、制御信号を受信して、その制御信号に応じて電圧制御ノードの充電または放電を選択的に実施する。

ＣＧＳＳＣ２００はＶＣＯ入力電圧変調手段（ＶＩＶＭＭ）２６０をさらに含む。ＶＣＯ入力電圧変調手段（ＶＩＶＭＭ）２６０は電圧制御ノード（Ｖ＿ｃｔｒｌノード）２１６に接続され、ＶＣＯ入力電圧を変調してディザリングを実施する。具体的には、ＶＩＶＭＭ２６０は、電圧制御ノード（Ｖ＿ｃｔｒｌノード）２１６の電圧を、設計者によってプログラムされた手順で変調、調節、変更、変化または修正（例えば増減など）することにより、ディザリングを実施する。図３を参照して後で詳しく説明するように、電圧制御ノード（Ｖ＿ｃｔｒｌノード）２１６の電圧の調節は、Ｖ＿ｃｔｒｌノード２１６から電圧レベルシフト電流を引き抜くこと、または電圧レベルシフト電流をＶ＿ｃｔｒｌノード２１６に流し込むことにより行なうことができる。ＶＩＶＭＭ２６０の詳細については、図３〜図５を参照して後で説明する。

ＣＧＳＳＣ２００はループフィルタ２７０をさらに含む。ループフィルタ２７０は、１以上の抵抗器に直列接続されたコンデンサに並列に接続された１以上のコンデンサを含む。ループフィルタの構造および動作は、当業者にとって周知のものであるから、本明細書でその詳しい説明はしない。

ＶＣＯ入力電圧変調手段（ＶＩＶＭＭ）
図３は、本発明の一実施形態による図２のＶＣＯ入力電圧変調手段（ＶＩＶＭＭ）２６０の詳細を示す。前述のように、ＶＩＶＭＭ２６０がＶ＿ｃｔｒｌノード２１６の電圧を変調する１つの方法は、該ノードを充電（例えば、そのノードに電流を注入）したり、該ノードから放電させる（例えば、そのノードから電流を引き出す）ことによる方法である。図３は、ループフィルタ２７０およびチャージポンプ（ＣＰ）２５０が、Ｖ＿ｃｔｒｌノード２１６に接続されることを示している。図３には、位相検出器（ＰＤ）２４０も図示されている。

ＶＩＶＭＭ２６０は、レベルシフト電流（例えば、Ｉ＿ｓｈｉｆｔ＿ｕｐ）をＶ＿ｃｔｒｌノード２１６に流し込む電圧シフトアップ手段（ＶＳＵＭ）３１０と、Ｖ＿ｃｔｒｌノード２１６からレベルシフト電流（例えば、Ｉ＿ｓｈｉｆｔ＿ｄｏｗｎ）を引き出す電圧シフトダウン手段（ＶＳＤＭ）３３０とを含む。

電圧シフトアップ手段３１０は、アップ制御信号３１４を受信するための少なくとも１つの入力部と、アップ制御イネーブル信号３１８を受信するための入力部とを有する。電圧シフトアップ手段３１０は、それらの入力信号に基づき、Ｖ＿ｃｔｒｌノード２１６の電圧を増加させる（例えば、Ｖ＿ｃｔｒｌノード２１６におけるループフィルタキャパシタンスを充電することにより）ためのシフトアップ電流（例えば、Ｉ＿ｓｈｉｆｔ＿ｕｐ）を生成する。図４を参照して後で詳細に説明する一実施形態では、電圧シフトアップ手段３１０は、複数のアップ制御信号３１４を受信するための複数の入力部を有する。

電圧シフトダウン手段３３０は、ダウン制御信号３３４を受信するための少なくとも１つの入力部と、ダウン制御イネーブル信号３３８を受信するための入力部とを有する。電圧シフトダウン手段３３０は、それらの入力信号に基づき、Ｖ＿ｃｔｒｌノード２１６の電圧を減少させる（例えば、Ｖ＿ｃｔｒｌノード２１６におけるキャパシタンスを放電させることにより）ためのシフトダウン電流（例えば、Ｉ＿ｓｈｉｆｔ＿ｄｏｗｎ）を生成する。図４を参照して後で詳細に説明する一実施形態では、電圧シフトダウン手段３３０は、複数のダウン制御信号３３４を受信するための複数の入力を有する。

ＶＩＶＭＭ２６０は、電圧シフトアップ手段（ＶＳＵＭ）３１０および電圧シフトダウン手段（ＶＳＤＭ）３３０の制御に使用される複数のデジタル信号を生成するための変調制御ユニット（ＭＣＣ）３５０をさらに含む。例えば、変調制御回路（ＭＣＣ）３５０は、複数のデジタル信号（例えば、アップ制御信号３１４、アップ制御イネーブル信号３１８、ダウン制御信号３３４、ダウン制御イネーブル信号３３８など）を生成する場合がある。変調制御手段３５０の実施形態については、図５を参照して後で詳しく説明する。

なお、本発明による変調制御回路３５０、電圧シフトアップ手段３１０、及び電圧シフトダウン手段３３０は、様々な回路を用いて様々な方法で実施できる点に注意して欲しい。図４を参照して後で詳しく説明する一実施形態では、本発明による電圧シフトアップ手段３１０および電圧シフトダウン手段３３０が、トランジスタ（例えば、Ｐ型またはＮ型のトランジスタ）を用いて実施され、変調制御回路３５０が、デジタルコントローラを用いて実施される。

ＶＣＯ入力電圧変調手段の回路の実施形態
図４は、本発明の一実施形態による図２のＶＣＯ入力電圧変調手段（ＶＩＶＭＭ）２６０の回路を示す。電圧シフトアップ手段３１０は、アップ制御イネーブルトランジスタ（例えば、トランジスタＰ１）と、Ｉ＿ｓｈｉｆｔ＿ｕｐ信号を生成するための１以上のプルアップトランジスタ（例えば、トランジスタＰ２〜Ｐ４）とを含む。

アップ制御イネーブルトランジスタ（例えば、トランジスタＰ１）は、プルアップトランジスタＰ２、Ｐ３、Ｐ４などの電極に接続された第１の電極（例えば、ドレイン電極）と、Ｖ＿ｃｔｒｌノード２１６に接続された第２の電極（例えば、ソース電極）と、シフトアップ制御イネーブル信号（例えば、ＵＰ＿ＣＯＮＴＲＯＬ＿ＥＮＡＢＬＥ３１８）を受信するための第３の電極（例えば、ゲート電極）とを有する。

各プルアップトランジスタは、第１の所定の電圧（例えば、ＶＣＣ）に接続された第１電極（例えば、ドレイン電極）と、アップ制御イネーブルトランジスタの第１の電極に接続された第２の電極（例えば、ソース電極）と、対応するシフトアップ制御信号（例えば、ＵＰ＿ＣＯＮＴＲＯＬ［０．．Ｎ］を受信するための第３の電極（例えば、ゲート電極）とを有する。一実施形態において、電圧シフトアップ手段３１０は、単一のプルアップトランジスタ（例えば、トランジスタＰ２）を使用することもある。しかしながら、電圧シフトアップ手段３１０は、図示のように互いに並列に接続された複数のプルアップトランジスタ（例えば、トランジスタＰ２、Ｐ３など）を含むものであってもよい点に注意して欲しい。この実施形態の場合、各プルアップトランジスタは、第１の所定電圧（例えば、Ｖ_ＣＣ）に接続されたドレイン電極と、アップ制御イネーブルトランジスタ（Ｐ１）のドレイン電極に接続されたソース電極と、対応するシフトアップ制御信号（例えば、ＵＰ＿ＣＯＮＴＲＯＬ［０．．Ｎ］）を受信するためのゲート電極とを有することができる。

電圧シフトダウン手段３３０は、ダウン制御イネーブルトランジスタ（例えば、トランジスタＮ１）と、Ｉ＿ｓｈｉｆｔ＿ｄｏｗｎ信号を生成するための１以上のプルダウントランジスタ（例えば、トランジスタＮ２〜Ｎ４）とを含む。

ダウン制御イネーブルトランジスタ（例えば、トランジスタＮ１）は、Ｖ＿ｃｔｒｌノード２１６に接続された第１の電極（例えば、ドレイン電極）と、プルダウントランジスタ（例えば、トランジスタＮ２〜Ｎ４）の電極に接続された第２電極（例えば、ソース電極）と、シフトダウン制御イネーブル信号（例えば、ＤＯＷＮ＿ＣＯＮＴＲＯＬ＿ＥＮＡＢＬＥ３３８）を受信するための第３の電極（例えば、ゲート電極）とを有する。

各プルダウントランジスタは、ダウン制御イネーブルトランジスタ（トランジスタＮ１）の第２の電極に接続された第１の電極（例えば、ドレイン電極）と、第２の所定の電圧（Ｖ_ＳＳ）に接続された第２の電極（例えば、ソース電極）と、対応するシフトダウン制御信号（例えば、ＤＯＷＮ＿ＣＯＮＴＲＯＬ［０．．Ｍ］）を受信するための第３の電極（例えば、ゲート電極）とを有する。一実施形態において、電圧シフトダウン手段３３０は、単一のプルダウントランジスタ（例えば、トランジスタN２）を使用することもある。

しかしながら、電圧シフトダウン手段３３０は、図示のように互いに並列に接続された複数のトランジスタ（例えば、トランジスタＮ２、Ｎ３、Ｎ４など）を含むものであってもよい点に注意して欲しい。この実施形態の場合、各プルダウントランジスタは、ダウン制御イネーブルトランジスタ（トランジスタＮ１）のソース電極に接続されたドレイン電極と、第２の所定の電圧（Ｖ_ＳＳ）に接続されたソース電極と、対応するシフトダウン制御信号（例えば、ＤＯＷＮ＿ＣＯＮＴＲＯＬ［０．．Ｍ］）を受信するためのゲート電極とを有することができる。

本発明による電圧レベルシフト手段３１０、３３０は、Ｖ＿ｃｔｒｌノード２１６に接続されたループフィルタ２７０に対し、所定量の電荷を追加または除去する。ループフィルタ２７０は、電流の変化を対応する電圧の変化に変換する。言い換えれば、電圧レベルシフト手段３１０、３３０は、ＶＣＯ２１０の入力電圧を所定の電圧（例えば、設計者が調節またはプログラムした電圧）を用いて変調することにより、ディザリングを実施する。設計者は、電圧の変化量すなわち変調量を特定の用途の要件に合わせて設定すなわちプログラムすることができる。

変調制御回路３５０をプログラムすることにより、時間に対するＶ＿ｃｔｒｌノード２１６の電圧の変化を指定することができ、変調制御回路３５０に供給する設定パラメタ４２０によって、図８に示す波形の様々な部分（８１０や８２０）の傾きを調節すなわち指定することができる。

図６および図７を参照して後で詳しく説明するように、ＶＣＯ２１０の特性（すなわち、Ｆ＿ｏｕｔ−時間の波形）は、正の傾きを有するものあっても、負の傾きを有するものであってもよい。設計者は、ＶＣＯのこの特性を利用して変調制御回路３５０の設定パラメタおよび値４２０を決定し、適当な制御信号（例えば、信号３１４、３１８、３３４、３３８）を生成することができる。例えば、設計者は、電圧シフト手段３１０、３３０の動作特性を図８の波形８１０および８２０上の点のようなＶＣO特性に一致させるようにプログラムすなわち設定することができる。設定パラメタ４２０は、ＭＣＭ３５０のレジスタに格納することができる。

設定が完了すると、変調制御回路３５０は、ＶＣＯ入力電圧ノード（すなわち、ＶＣＯの入力部）における電圧を選択的に変調し、図８に示すように、ＣＧＳＳＣ２００の出力周波数を所定の時間周期（Ｆ＿ｍｏｄ）で点Ｐ０と点Ｐ１の間で変調する。

変調制御回路３５０の１つの利点は、変調制御回路３５０をデジタルコントローラとして実施することができるので、デジタル制御によってアナログ回路（すなわち、ＰＬＬ回路）を制御できる点にある。

変調制御手段（ＭＣＭ：Modulation Control Mechanism）３５０
図５は、変調制御手段（ＭＣＭ）３５０の一実施形態を詳細に示す。ＭＣＭ３５０は、最終的には三角波ディザリングとなる線形制御ディザリング・ステップを実施するための制御回路状態機械５１０、Ｐ制御状態機械５２０およびＮ制御状態機械５３０を含む。図８は、ＭＣＭ３５０によって生成されたＶ＿ｃｔｒｌ−時間特性およびＦ＿ｏｕｔ−時間特性を示すグラフである。

制御回路状態機械５１０は、変調周波数（Ｆ＿ｍｏｄ）のクロック信号（例えば、Ｆ＿ｍｏｄ ＣＬＫ）と、グローバルリセット信号（ＲＥＳＥＴ）と、ディザリングイネーブル信号（Ｄｉｔｈｅｒ＿ｅｎ）とを受信する。制御回路状態機械５１０は、それらの信号に基づき、前述のアップ制御イネーブル信号（ＵＰ＿ＣＯＮＴＲＯＬ＿ＥＮＡＢＬＥ）３１８またはダウン制御イネーブル信号（ＤＯＷＮ＿ＣＯＮＴＲＯＬ＿ＥＮＡＢＬＥ）３３８を選択的に生成すると共に、Ｐ制御状態機械５２０またはＮ制御状態機械５３０を選択的に有効にする。

本発明によるＣＧＳＳＣは２つのモードを有する。すなわち、（１）固定周波数モードと（２）スペクトルディザリングモードすなわちスペクトル拡散モードである。固定周波数モードでは、Ｆ＿ｏｕｔの周波数は、単一の周波数（図８に示すＦ＿ｄｅｓｉｒｅｄ）である。一方、スペクトル・ディザリング（拡散）モードでは、Ｆ＿ｏｕｔの周波数は、２つの異なる周波数の間で変動すなわち変化する。

例えば、制御回路状態機械５１０は、ディザリングイネーブル信号（Ｄｉｔｈｅｒ＿ｅｎ）の状態に応じて、アップ制御イネーブル信号（ＵＰ＿ＣＯＮＴＲＯＬ＿ＥＮＡＢＬＥ）３１８およびダウン制御イネーブル信号（ＤＯＷＮ＿ＣＯＮＴＲＯＬ＿ＥＮＡＢＬＥ）３３８を生成する。スペクトルディザリングモードすなわちスペクトル拡散モードが望ましい場合は、ディザリングイネーブル信号をアサートする。ディザリングイネーブル信号がアサートされると、制御回路状態機械５１０は、アップ制御イネーブル信号（ＵＰ＿ＣＯＮＴＲＯＬ＿ＥＮＡＢＬＥ）３１８およびダウン制御イネーブル信号（ＤＯＷＮ＿ＣＯＮＴＲＯＬ＿ＥＮＡＢＬＥ）３３８をアサートする。

Ｐ制御状態機械５２０は、複数のプログラム可能な遅延セル（ＰＤＣ）を用いて、Ｐ型トランジスタ用の制御信号（例えば、ＵＰ＿ＣＯＮＴＲＯＬ［０．．Ｎ］）を生成する。同様に、Ｎ制御状態機械５３０は、複数のプログラム可能な遅延セル（ＰＤＣ）を用いて、Ｎ型トランジスタ用の制御信号（例えば、ＤＯＷＮ＿ＣＯＮＴＲＯＬ［０．．Ｍ］）を生成する。

各ＰＤＣの時間遅延または時間増分（例えば、Ｔ１またはＴ２）は、変調周波数（Ｆ＿ｍｏｄ）および変調ビット数（＃＿ｍｏｄｕｌａｔｉｏｎ＿ｂｉｔｓ）に基づく式によって判定することができる。一実施形態において、時間遅延または時間増分（Δｔ）は次の式を用いて決定される。
Δｔ＝（Ｆ＿ｍｏｄ／２）／（＃＿ｍｏｄｕｌａｔｉｏｎｓ＿ｂｉｔｓ）
他の実施形態において、時間遅延または時間増分（Δｔ）は次の式を用いて決定される場合もある。
Δｔ＝（Ｆ＿ｍｏｄ）／（＃＿ｍｏｄｕｌａｔｉｏｎ＿ｂｉｔｓ）
ただし、特定の用途の要件に合わせて、Ｆ＿ｍｏｄおよび変調ビット数を含む他の式を用いてΔｔを決定することも可能であることに注意してほしい。

この実施形態の場合、変調ビットは、アップ制御信号およびダウン制御信号（例えば、ＵＰ＿ＣＯＮＴＲＯＬ［０．．Ｎ］およびＤＯＷＮ＿ＣＯＮＴＲＯＬ［０．．Ｍ］）である。時間増分（例えば、Ｔ１およびＴ２）を判定する際には、ＰＬＬおよびＶＣＯの特性の安定性も考慮することが好ましい。

尚、図４に描かれているＰ型トランジスタおよびＮ型トランジスタは、ループフィルタ２７０の静電容量を考慮したサイズになっている。具体的には、トランジスタの幅と長さ（例えば、Ｗ／Ｌ）は次の式を用いて決定することができる。
Δ（Ｖ＿ｃｔｒｌ）＝Ｉ＿Ｎ，Ｐ＊Ｚ＿ｌｏａｄ
ただし、Ｚは、Ｖ＿ｃｔｒｌノード２１６上で検出されるインピーダンスである。

なお、変調制御手段３５０が、状態機械としての設計および実施形態に限定されることはない点に注意してほしい。例えば、変調制御手段３５０は、本明細書に記載した機能を実行するデジタル信号プロセッサとして設計および実施することもできる。また、遅延セルは、ソフトウェア（例えば、中央処理装置（ＣＰＵ）によって実行されるプログラムなど）として実施してもよいし、ハードウェア（例えば、物理的な回路、標準論理回路、カスタムロジック回路、ＡＳＩＣなど）として実施してもよい。

図８は、図２のスペクトル拡散クロック生成回路（ＣＧＳＳＣ）２００に関連する波形を示す。上側のグラフは、Ｖ＿ｃｔｒｌ−時間の波形すなわち特性８１０を示し、下側のグラフは、Ｆ＿ｏｕｔ−時間の波形すなわち特性８２０を示す。Ｖ＿ｃｔｒｌ−時間特性８１０は、直線的である。同様に、Ｆ＿ｏｕｔ−時間特性８２０も直線的である（例えば、線形制御ステップに対応する）。但し、Ｖ＿ｃｔｒｌ−時間特性８１０およびＦ＿ｏｕｔ−時間特性８２０はいずれも、非線形に変化するものであってもよい点に注意して欲しい。

この実施形態の場合、本発明によるスペクトル拡散クロック生成回路（ＣＧＳＳＣ）２００は、三角波の出力クロック信号（Ｆ＿ｏｕｔ）を生成する。なお、本発明によるスペクトル拡散クロック生成回路（ＣＧＳＳＣ）２００を用いて、他の形状および特性を有する他の波形を生成することも可能であることに注意して欲しい。

波形８１０および８２０は、本発明によるこの実施形態のＣＧＳＳＣの場合、Ｆ＿ｏｕｔが、Ｖ＿ｃｔｒｌに応じて直接的に変化すること（すなわち、Ｖ＿ｃｔｒｌの上昇とともに、Ｆ＿ｏｕｔも上昇すること）を示す。ただし、本発明によるＣＧＳＳＣの設計は、Ｆ＿ｏｕｔがＶ＿ｃｔｒｌの変化とは逆方向に変化する設計に拡張することも可能であることに注意して欲しい。また、本発明によるＣＧＳＳＣの設計が、図６および図７に示すような線形のＦ＿ｏｕｔ−Ｖ＿ｃｔｒｌ特性に限定されることはない。言い換えれば、Ｆ＿ｏｕｔ−Ｖ＿ｃｔｒｌ特性は、変調制御手段３５０の制御により、非線形に変化させることも可能である。

図８には、ＣＧＳＳＣ２００の設計者によって決定またはプログラムされる種々のパラメタも描かれている。例えば下側のグラフには、最大周波数（Ｆ＿ｍａｘ）、最小周波数（Ｆ＿ｍｉｎ）、および、所定の所望平均周波数（Ｆ＿ｄｅｓｉｒｅｄ）の各パラメタが、その周波数軸に沿って記されている。さらに、このグラフには、第１の点および第２の点が記されている。なお、Ｔ１は、第１の点（Ｐ０）と第２の点（Ｐ２）との間の時間を意味する。これらのパラメタは、ＶＣＯ２１０の特性を利用して決定される。ＶＣＯ特性の例については、図６および図７を参照して後で詳しく説明する。

変調制御回路３５０をプログラムすることにより、最大周波数（Ｆ＿ｍａｘ）、最小周波数（Ｆ＿ｍｉｎ）、および、所定の所望平均周波数（Ｆ＿ｄｅｓｉｒｅｄ）（これは、Ｆ＿ｉｎ＊Ｐ／Ｑに等しい）などのパラメタを指定することができる。

具体的には、波形８１０、８２０上の２点間の時間（例えば、Ｔ１やＴ２）を設定し、Ｖ＿ｃｔｒｌ−時間波形（すなわち特性）８１０上の点間の電圧（例えば、Ｖ１やＶ２）を設定するために、変調制御回路３５０は、設定パラメタを用いて設定またはプログラムすることができる。例えば、図５のプログラム可能な遅延セル（ＰＤＣ）をプログラムすることにより、点間の時間変化（例えば、Ｔ１やＴ２）を指定することができる。また、アップ制御信号３１４およびダウン制御信号３３４を用いて、波形８１０上の２点間の電圧変化（Ｖ１やＶ２）を制御することができる。尚、隣接する点間の時間の変化は、均一であっても（例えば、同一の増分）よいし、不均一（例えば、異なる増分）であってもよいことに注意して欲しい。同様に、隣接ポイント間の電圧の変化も、均一（例えば、同一の増分）であってもよいし、不均一（例えば、異なる増分）であってもよいことに注意して欲しい。

本発明による変調制御回路３５０は、点間の時間と点間の電圧差の両方を制御することにより、出力クロック（Ｆ＿ｏｕｔ）の周波数を拡散させ、ＥＭＩを抑制する。

ＶＣＯ特性の例
図６は、本発明の一実施形態によるＶＣＯ２１０のＶＣＯ特性の第１の例を示す。図６は、出力周波数（Ｆ＿ｏｕｔ）とＶＣＯ入力電圧（Ｖ＿ｃｔｒｌ）との間の関係を示すグラフである。この実施形態の場合、ＶＣＯの特性は、Ｖ＿ｃｔｒｌノード２１６における電圧の増加に応じて、周波数が増加する応答になっている。

図７は、本発明の一実施形態によるＶＣＯ２１０のＶＣＯ特性の第２の例を示す。図７は、出力周波数（Ｆ＿ｏｕｔ）とＶＣＯ入力電圧（Ｖ＿ｃｔｒｌ）との間の関係を示すグラフである。この実施形態の場合、ＶＣＯの特性は、Ｖ＿ｃｔｒｌノード２１６の電圧の減少に応じて、周波数が減少する応答になっている。ただし、本発明によるＶＩＶＭＭ２６０は、図６または図７に示すような特性のＶＣＯでしか動作しないということはなく、他のＶＣＯ特性（例えば、非線形のＦ＿ｏｕｔ−Ｖ＿ｃｔｒｌ波形）を有するＶＣＯの場合でも動作する。

処理ステップ
本発明によるＶＩＶＭＭ２６０は、ディザリングを行なう。具体的には、本発明によるディザリング回路およびディザリング方法は、Ｖ＿ｃｔｒｌノード２１６の電圧（ＶＣＯ２１０の入力電圧）を変調することにより、ディザリングを行なう。

図９は、本発明の一実施形態によるＶＣＯ入力電圧変調手段によって実施される処理ステップのフロー図である。ステップ９０４で、ＶＣＯ入力電圧変調手段（ＶＩＶＭＭ２６０）を設定する。このステップは、（１）ＶＣＯ２１０の特性を判定するステップと、（２）変調制御回路３５０のパラメタ（例えば、Ｆ＿ｍａｘ、Ｆ＿ｍｉｎ、Ｆ＿ｄｅｓｉｅｄ、点間の時間、点Ｐ１と点Ｐ２の間の電圧など）を設定すなわちプログラムするステップとを含むことができる。

ステップ９１０で、ＶＣＯ入力電圧（すなわち、Ｖ＿ｃｔｒｌノードの電圧）を第１の方向（例えば、上昇方向）に変調すなわち調節し、ＣＧＳＳＣ２００の出力（Ｆ＿ｏｕｔ）の周波数を第１の方向に変化させる。ステップ９１０は、電圧レベルシフト電流をＶ＿ｃｔｒｌノード２１６に流し込むステップを含むことができる。

ステップ９２０で、ＶＣＯ入力電圧（すなわち、Ｖ＿ｃｔｒｌノードの電圧）を第２の方向（例えば、減少方向）に変調すなわち調節し、ＣＧＳＳＣ２００の出力（Ｆ＿ｏｕｔ）の周波数を第２の方向に変化させる。ステップ９２０は、ＶＣＯ入力電圧ノードから電圧レベルシフト電流を引き出すステップを含むことができる。

ステップ９３０では、ステップ９１０およびステップ９２０を繰り返し、ＶＣＯ出力を変調し、クロック信号生成回路のＥＭＩを低減する。例えば、ＶＣＯ出力を線形または非線形に変調することにより、クロック信号生成回路のＥＭＩを低減する。本発明による変調制御方法およびプログラミングによれば、図８のＶ１、Ｖ２、Ｔ１およびＴ２などの変数を制御することにより、ＥＭＩを低減することができる。

本発明によれば、ＣＧＳＳＣ２００の出力信号の周波数を正確に制御することができる。また、従来技術の方法の欠点を伴なうことなく、その周波数の変化率を制御することができる。

本発明によるＶＣＯ入力電圧変調手段は、ディザリングを必要とする用途において有用である。そのような用途には、例えば、パーソナルコンピュータ（ＰＣ）、携帯型計算機（例えば、ラップトップコンピュータや携帯情報端末（ＰＤＡ）など）、コンピュータ周辺機器、事務機器（例えば、プリンタ、複写機、ファクシミリ装置など）、ネットワーク機器、及びＥＭＩの低減が望まれるその他の電子アプリケーションなどがある。但し、それらに限定はしない。

本発明のＶＣＯ入力電圧変調手段について図２〜図９に示す様々な実施例を用いて説明してきたが、本発明の教示に従って他の構成を創作し、本発明によるＶＣＯ入力電圧変調手段を採用した他の回路を実現し、ディザリングを実施することもできる。

本明細書では、特定の実施形態を参照して本発明を説明している。しかしながら、本発明の広い範囲を外れることなく、それらの実施形態に対し、様々な変更および変形を施すことも可能であることは、明らかであろう。従って、本明細書および添付の図面は、例として解釈すべきものであり、限定の意味で解釈してはならない。

従来技術による位相同期ループ（ＰＬＬ）の設計を示す図である。 本発明の一実施形態によるスペクトル拡散クロック生成回路（ＣＧＳＳＣ）を示すブロック図である。 本発明の一実施形態による図２のＶＣＯ入力電圧変調手段の詳細を示す図である。 本発明の一実施形態による図３のＶＣＯ入力電圧変調手段の回路の例を示す図である。 本発明の一実施形態による図４の変調制御手段の詳細を示す図である。 本発明の一実施形態による図１のＶＣＯのＶＣＯ特性の第１の例を示す図である。 本発明の一実施形態による図１のＶＣＯのＶＣＯ特性の第２の例を示す図である。 図２のスペクトル拡散クロック生成回路（ＣＧＳＳＣ）に関連する波形の例を示す図である。 本発明の一実施形態によるＶＣＯ入力電圧変調手段によって実施される処理ステップのフロー図である。

符号の説明

２００ スペクトル拡散クロック生成回路
２０８ 出力ノード
２１０ 電圧制御発振器（ＶＣＯ）
２１６ 電圧制御ノード（Ｖ＿ｃｔｒｌ）
２６０ ＶＣＯ入力電圧変調手段
３１０ 電圧シフトアップ手段
３１４ シフトアップ制御信号
３１８ シフトアップ制御イネーブル信号
３３０ 電圧シフトダウン手段
３３４ シフトダウン制御信号
３３８ シフトダウン制御イネーブル信号
３５０ 変調制御回路

Claims (10)

1. 出力ノード(208)と、
   電圧制御ノード(V_ctrl)(216)に接続され電圧信号を受信する入力部と、前記電圧信号によって決まる周波数(F_out)のクロック信号を生成する出力部とを有する電圧制御発振器(VCO)(210)と、
   前記電圧制御ノード(V_ctrl)(216)に接続され、該電圧制御ノード(V_ctrl)(216)の電圧を変調し、スペクトル拡散クロックを生成するＶＣＯ入力電圧変調手段(260)と、
   からなる、スペクトル拡散クロックを生成する回路。
2. 前記ＶＣＯ入力電圧変調手段(260)は、
   前記電圧制御ノード(V_ctrl)(216)にレベルシフト電流を流し込むことにより、該電圧制御ノード(V_ctrl)(216)の電圧を引き上げる電圧シフトアップ手段(310)
   をさらに含む、請求項１に記載の回路。
3. 前記ＶＣＯ入力電圧変調手段(260)は、前記電圧シフトアップ手段(310)の制御に使用されるシフトアップ制御イネーブル信号および少なくとも１つのシフトアップ制御信号を生成する変調制御回路(350)をさらに含み、
   前記変調シフトアップ手段(310)は、前記シフトアップ制御イネーブル信号(318)を受信するための第１の入力部と、前記シフトアップ制御信号を受信するための第２の入力部とを有する、請求項２に記載の回路。
4. 前記ＶＣＯ入力電圧変調手段(260)は、前記電圧制御ノード(V_ctrl)(216)からレベルシフト電流を引き出すことにより、該電圧制御ノード(V_ctrl)(216)の電圧を引き下げる電圧シフトダウン手段(330)をさらに含む、請求項１に記載の回路。
5. 前記ＶＣＯ入力電圧変調手段(260)は、前記電圧シフトダウン手段(330)の制御に使用されるシフトダウン制御イネーブル信号(338)および少なくとも１つのシフトダウン制御信号を生成するための変調制御回路(350)をさらに含み、
   前記電圧シフトダウン手段(330)は、前記シフトダウン制御イネーブル信号(338)を受信するための第１の入力部と、前記シフトダウン制御信号を受信するための第２の入力部とを有する、請求項４に記載の回路。
6. 前記電圧シフトアップ手段(310)は、
   第１の所定の電圧に接続されたドレイン電極と、ソース電極と、第１のシフトアップ制御信号を受信するためのゲート電極とを有する第１のトランジスタと、
   前記第１のトランジスタのソース電極に接続されたドレイン電極と、前記電圧制御ノード(V_ctrl)(216)に接続されたソース電極と、シフトアップ制御イネーブル信号を受信するためのゲート電極とを有する第２のトランジスタと、
   を含む、請求項２に記載の回路。
7. 前記電圧シフトアップ手段(310)は、前記第１のトランジスタに並列に接続された複数のトランジスタを含み、該トランジスタのそれぞれが、前記第１の所定の電圧に接続されたドレイン電極と、前記第２のトランジスタのドレインに接続されたソース電極と、対応するシフトアップ制御信号を受信するためのゲート電極とを有する、請求項６に記載の回路。
8. 前記電圧シフトダウン手段(330)は、
   前記電圧制御ノード(V_ctrl)(216)に接続されたドレイン電極と、ソース電極と、シフトダウン制御イネーブル信号を受信するためのゲート電極とを有する第１のトランジスタと、
   前記第１のトランジスタのソース電極に接続されたドレイン電極と、第２の所定の電圧に接続されたソース電極と、シフトダウン制御信号を受信するためのゲート電極とを有する第２のトランジスタと、
   を含む、請求項２に記載の回路。
9. 前記電圧シフトダウン手段(330)は、前記第２のトランジスタに並列に接続された複数のトランジスタを含み、該トランジスタのそれぞれが、前記第１のトランジスタのソースに接続されたドレイン電極と、前記第２の所定の電圧に接続されたソース電極と、対応するシフトダウン制御信号を受信するためのゲート電極とを有する、請求項８に記載の回路。
10. 前記変調制御回路(350)は、前記シフトアップ制御信号および前記シフトダウン制御信号を生成するための複数のプログラム可能な遅延セル(PDC)を含み、該遅延セルの遅延時間（Δ(t)）が、変調周波数(F_mod)および変調ビット数によって決まる、請求項１に記載の回路。
    

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