JP2005291854A - 半導体装置、及びその電気的検査方法、並びにそれを備えた電子機器 - Google Patents

半導体装置、及びその電気的検査方法、並びにそれを備えた電子機器 Download PDF

Info

Publication number
JP2005291854A
JP2005291854A JP2004105765A JP2004105765A JP2005291854A JP 2005291854 A JP2005291854 A JP 2005291854A JP 2004105765 A JP2004105765 A JP 2004105765A JP 2004105765 A JP2004105765 A JP 2004105765A JP 2005291854 A JP2005291854 A JP 2005291854A
Authority
JP
Japan
Prior art keywords
wiring
power supply
supply voltage
voltage
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004105765A
Other languages
English (en)
Other versions
JP3943096B2 (ja
Inventor
Ichiro Egawa
一郎 江川
Yukihisa Orisaka
幸久 折坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2004105765A priority Critical patent/JP3943096B2/ja
Priority to US11/091,851 priority patent/US7122888B2/en
Priority to KR1020050026417A priority patent/KR100655341B1/ko
Priority to TW094110034A priority patent/TWI271828B/zh
Priority to CNB2005100629739A priority patent/CN100364043C/zh
Publication of JP2005291854A publication Critical patent/JP2005291854A/ja
Application granted granted Critical
Publication of JP3943096B2 publication Critical patent/JP3943096B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B3/00—Measuring instruments characterised by the use of mechanical techniques
    • G01B3/02—Rulers with scales or marks for direct reading
    • G01B3/04—Rulers with scales or marks for direct reading rigid
    • G01B3/08—Rulers with scales or marks for direct reading rigid extensible
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B43—WRITING OR DRAWING IMPLEMENTS; BUREAU ACCESSORIES
    • B43L—ARTICLES FOR WRITING OR DRAWING UPON; WRITING OR DRAWING AIDS; ACCESSORIES FOR WRITING OR DRAWING
    • B43L7/00—Straightedges
    • B43L7/10—Plural straightedges relatively movable
    • B43L7/14—Square and sliding straight edges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0283—Arrangement of drivers for different directions of scanning
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/924—Active solid-state devices, e.g. transistors, solid-state diodes with passive device, e.g. capacitor, or battery, as integral part of housing or housing element, e.g. cap

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Liquid Crystal (AREA)

Abstract

【課題】 コンデンサが内蔵された半導体装置において、電気的選別のためのテスト（ファイナルテスト）時間を短縮してコストダウンを図ることが可能な半導体装置と、その電気的検査方法を提供する。
【解決手段】 ＬＳＩチップ３に電圧ＶＧＬを供給するためのＶＧＬ用配線として、ＬＳＩチップに直接接続された配線Ｌ１と、ＬＳＩチップ３には直接に接続されることなく電圧ＶＧＨ用の配線ｌ２との間に設けられたコンデンサＣ１の一方の電極に接続された配線ＬＢ１とが設けられ、配線Ｌ１と配線ＬＢ１には電圧入力端子が別々に設けられている。
【選択図】 図１

Description

本発明は、液晶表示装置等の表示装置に搭載されるＣＯＦ（Chip On Film）型の半導体装置、及びその電気的検査方法、並びにそれを備えた表示装置等の電子機器に関するものである。
従来から、テープ状のフレキシブル配線基板（テープキャリア）上に、ＩＣ（Integrated Circuit）ＬＳＩ（Large Scale Integrated circuit）などの半導体チップが接合・搭載されたＣＯＦ（Chip On Film）型と称される半導体装置が用いられている。例えば、特許文献１には、ＣＯＦ型半導体装置の一例として、図１０に示すような半導体装置が開示されている。図１０は、ＣＯＦ型半導体装置の断面図である。
図１０において、参照符号１０１が半導体素子であり、参照符号１２６がテープキャリア１２６である。半導体素子１０１の表面には、金バンプ１０３が形成されており、テープキャリア１２６は、ポリイミド等のテープ基材１０７上に銅からなる配線パターン１０４が形成されてなる。また、テープ基材１０７及び配線パターン１０４上の一部には、ソルダーレジスト１１０が形成されている。配線パターン１０４は、半導体素子１０１の金バンプ１０３と接合するインナーリード１１４と外部接続端子（アウターリード）１１３、部品搭載用のパターン等がある。ソルダーレジスト１１０により被覆されていない露出部分のインナーリード１１４には錫メッキ１０８が施され、部品搭載パターンと外部接続端子１１３には金メッキ１０６が施されている。
図１１は、半導体素子１０１とテープキャリア１２６との接合部分を示す拡大断面図である。図１１に示すように、金バンプ１０３は半導体素子１０１の電極１０２上に形成されている。インナーリード１１４の錫メッキ１０８と金バンプ１０３とが共晶合金１０９を生じて接合されている。このバンプ１０３とインナーリード１１４との接合状態で半導体素子１０１の表面がテープ基材１０７により全面的に覆われている。そして、半導体素子１０１とテープキャリア１２６の接合部分は樹脂１１１により封止されている。
このようなＣＯＦ型半導体装置２５の製造においては、テープキャリア２６は長尺状であり、該テープキャリア２６上に、テープ方向に対して同一方向に半導体素子１０１を等間隔に実装する。この時の実装方法は、図１１に示すように、テープキャリア１０７の配線パターン１０４上の錫メッキ１０８と半導体素子１０１の電極の金バンプ１０３に、半導体素子１０１の裏面（バンプ形成面の反対面）から加熱し、且つテープキャリア１１６の配線パターン１０４の裏面から加圧し、上述のように、金−錫の共晶合金１０９の形成により接合している。
外部接続端子１１３への実装は、主にＡＣＦ（Anisotoropic Conductive Film：異方導電性接着剤）を介して熱圧着接合、もしくは、半田付け接コンデンサが内蔵された半導体装置において、コンデンサの一端を介して半導体チップに電源電圧が印加される第１の電源用端子と、該第１の電源用端子とは別にファイナルテスト時間の短縮化を図ることを目的として、半導体チップに直接、電源電圧が印加されるよう第２のテスト用電源端子を新たに設け、合方式を行っている。
また、ユーザーからのコネクター接続の金メッキ仕様の要求には、外部接続端子１１３のみ後で金メッキする２色メッキより対応している。２色メッキのテープキャリア作製方法は、銅箔付きテープキャリアをエッチング加工し配線パターンを形成、ソルダーレジスト塗布した後、錫メッキ処理をする。配線パターン保護用のマスクで半導体素子１０１と接合される部分の配線パターン１０４（インナーリード１１４）を被覆し、露出している部分の錫メッキ１０８を除去する。錫メッキ１０８除去後、その部分を金メッキ処理する。メッキ処理後、配線パターン保護用のマスクを除去、検査・出荷している。
一方、従来、半導体パッケージにチップコンデンサ等の素子を実装することが行われている。チップコンデンサは、外部から供給される電源に高調波のノイズが重なった時、そのノイズを除去し、ＬＳＩ等の半導体素子の誤動作を防止するために実装される。このような機能を有するコンデンサは、バイパスコンデサーと称される。
このようなチップコンデンサが実装された半導体装置の一例として、例えば特許文献２には、図１２に示すような半導体装置が開示されている。この構成では、半導体パッケージ２０１上にチップ２０２とチップコンデンサ２０４が搭載されている。パッケージ２０１の中央部には、チップ２０２を実装するためのキャビティ２０８が形成され、その周囲にはボンディングステッチ２０７が、さらにその外側にコンデンサ等の素子接続用の引きだしパッド２１０が形成されている。
このような半導体装置は、まず、目的のチップ２０２をキャビティ２０８にＡｕ−Ｓｉ又は銀ペーストを用いてマウントし、各端子にＡｌ線のボンディングを行う。その後キャップ等を用い封入を行い、組立が終了する。その後、チップコンデンサ２０４をパッケージ２０１上の引き出しパッド２１０に半田等を用いて接着する。
一方、液晶表示装置等の薄型表示装置は、市場拡大の中、市場要求も多岐にわたる。その一方で、日進月歩で進歩する薄型表示装置においては、その要求を直ちに製品化に結び付ける製品開発速度の向上、すなわち、製品納入期間の短縮化（短納期化）が、各開発メーカー側に対して求められている。そのため、周辺部品、特に、表示パネルを駆動するための駆動回路部を構成する集積回路装置に対しても、同じように、短納期化が強く求められている。
薄型表示装置の中でも液晶表示装置、特に液晶テレビ用などは、４０インチクラス以上のものが量産化できる環境が整いはじめ、各メーカーにおいて熾烈な競争時代に突入しつつある。特に大型クラスの液晶パネルにおいては、負荷容量も大きくなり、より高い電圧で且つ高周波数にて動作させる必要があり、それに伴いノイズ等の影響も受けやすくなっている。よって、それらの対策の一つとして、上記した特許文献２に記載されたように、半導体装置にバイパスコンデンサ（以下、パスコンと略記する）等を搭載することが行われている。
図１３に、液晶表示装置（ＬＣＤ）に液晶駆動回路として搭載される半導体装置であって、半導体素子の誤動作を防止するための上記バイパスコンデンサが実装されたＣＯＦ型半導体装置である、従来のゲートドライバにおける配線の一例を示す。尚、図１３では電源関係の配線のみ記載しており、信号線の配線は記載していない。
ＬＳＩチップ３０１には、ＬＳＩチップ３０１の左右両側から、電圧（電源電圧）ＶＣＣ、電圧（接地電圧）ＧＮＤ、電圧（電源電圧）ＶＧＨ、及び電圧（電源電圧）ＶＧＬが供給される。ここで、バイパスコンデンサは、電圧ＧＮＤの供給ラインと、電圧ＶＧＬ、電圧ＶＧＨ、及び電圧ＶＣＣの各供給ライン間と、電圧ＶＧＨと電圧ＶＧＬの各供給ライン間に配されている。
詳細には、電圧ＶＧＬを供給する配線３０２と電圧ＶＧＨを供給する配線３０３との間にバイパスコンデンサｃ１が設けられ、電圧ＶＧＨを供給する配線３０３と電圧ＧＮＤを供給する配線３０４との間にバイパスコンデンサｃ２が、電圧ＧＮＤを供給する配線３０４と電圧ＶＣＣを供給する配線３０５との間にバイパスコンデンサｃ３が設けられている。
また、電圧ＶＧＬを供給するもう一方の配線３０６と電圧ＧＮＤを供給するもう一方の配線３０８との間にバイパスコンデンサＣ４・Ｃ５が設けられている。ここで、バイパスコンデンサＣ５は、バイパスコンデンサＣ４と並列に挿入され、容量を大きくするためのものである。
特開２００１−１７６９１８号公報（平成１３年６月２９日公開） 特開平７−１６１９２３号公報（平成７年６月２３日公開）
しかしながら、従来のバイパスコンデンサ内蔵の半導体装置では、テスト工程時、より詳細にはファイナルテスト工程時のテスト所要時間が長くなり、生産性が低下してコストアップを招来するという課題を有している。
つまり、図１３に示すように、電圧ＶＣＣを供給する配線３０９と電圧ＶＧＨを供給する配線３０７には、バイパスコンデンサは接続されていないが、電圧ＶＧＬを供給する配線３０２・３０６と電圧ＧＮＤを供給する配線３０４・３０８とには、バイパスコンデンサｃ１〜ｃ４の何れかが接続されている。そのため、電圧ＶＧＬ及び電圧ＧＮＤにおいては、テストのためにＬＳＩチップ３０１に電圧供給を行っても、これら配線３０２・３０６・３０４・３０８に接続されたバイパスコンデンサｃ１〜ｃ４の容量等によって電源の立ち上がりに時間が掛かってしまい、テストに要する時間が長くなってしまう。
本発明は、上記従来の課題に鑑みてなされたものであり、その目的は、コンデンサが内蔵された半導体装置において、電気的選別のためのテスト（ファイナルテスト）時間を短縮してコストダウンを図ることが可能な半導体装置と、その電気的検査方法、及びそれを備えた電子機器を提供することにある。
本発明に係る半導体装置は、上記課題を解決するために、半導体チップを搭載するテープキャリアに、上記半導体チップに第１電源電圧を供給するための第１電源電圧用配線と、上記半導体チップに第２電源電圧を供給するための第２電源電圧用配線とが設けられ、これら第１電源電圧用配線と第２電源電圧用配線との間にコンデンサが設けられている半導体装置において、上記第１電源電圧用配線が、上記半導体チップとは直接に接続されることなく上記コンデンサの一方の電極に接続されたバイパス用配線と、上記半導体チップに直接接続された直接配線とを備え、これらバイパス用配線と直線配線のそれぞれに電圧入力端子が設けられていることを特徴としている。
本発明の半導体装置は、上記構成に加えて、さらに、電気的選別テスト時、上記第１電源電圧用配線のバイパス用配線がオープンとなり、上記第１電源電圧用配線の直接配線に第１電源電圧が印加され、第２電源電圧用配線に第２電源電圧が印加されるようになっていることを特徴とすることもできる。
本発明の半導体装置の電気的検査方法は、上記課題を解決するために、上記した本発明の半導体装置に対し、第１電源電圧用配線のバイパス用配線をオープンとした状態で、第１電源電圧用配線の直接配線より第１電源電圧を半導体チップに供給し、第２電源電圧用配線より第２電源電圧を半導体チップに供給することを特徴としている。
本発明によれば、半導体装置における第１電源電圧用配線は、コンデンサの一方の電極に接続され、半導体チップとは接続されていないバイパス用配線と、半導体チップに直接接続された直接配線とからなる。そして、これらバイパス用配線と直線配線とは、それぞれに電圧入力端子が設けられているので、第１電源電圧の印加を別々に制御することができる。
したがって、半導体チップに第１電源電圧と第２電源電圧とを供給して電気的選別を行うテスト時、第１電源電圧用配線のバイパス用配線をオープンとした状態で、第１電源電圧用配線の直接配線より第１電源電圧を半導体チップに供給すると共に、第２電源電圧用配線より第２電源電圧を半導体チップに供給することで、上記コンデンサの容量等の影響を受けることなく、第１電源電圧及び第２電源電圧を半導体チップに素早く供給して（スピーディに電源を立ち上げて）テストを行うことができる。
その結果、コンデンサ内蔵の半導体装置において、電気的選別のためのテスト（ファイナルテスト）時間を短縮してコストダウンを図ることが可能となる。
本発明の半導体装置は、上記構成に加えて、さらに、通常動作時、上記第１電源電圧用配線におけるバイパス用配線と直接配線とには第１電源電圧が印加されるようになっていることを特徴とすることもできる。
本発明の電子機器は、上記課題を解決するために、上記した本発明の半導体装置が搭載されてなる電子機器であって、上記半導体装置における上記第１電源電圧用配線のバイパス用配線と直接配線とには第１電源電圧が印加されるようになっていることを特徴としている。
半導体装置が電子機器に搭載され、通常に動作するにあたっては、第１電源電圧用配線におけるバイパス用配線と直接配線とに、第１電源電圧がそれぞれ印加されることで、バイパス用配線と接続されたコンデンサは、第１電源電圧用配線と第２電源電圧用配線との間に設けられたバイパスコンデンサとして問題なく機能して、半導体チップの誤動作を防止することができる。
また、本発明の別の半導体装置は、上記課題を解決するために、半導体チップを搭載するテープキャリアに、上記半導体チップに第１電源電圧を供給するための第１電源電圧用配線と、上記半導体チップに第２電源電圧を供給するための第２電源電圧用配線と、第３電源電圧を供給するための第３電源電圧用配線とが設けられ、これら第１電源電圧用配線と第２電源電圧用配線との間、及び第２電源電圧用配線と第３電源電圧用配線との間に、コンデンサがそれぞれ設けられている半導体装置において、上記第１電源電圧用配線が、上記半導体チップとは直接に接続されることなく、上記第２電源電圧用配線との間に配された上記コンデンサの一方の電極に接続されたバイパス用配線と、上記半導体チップに直接接続された直接配線とを備え、これらバイパス用配線と直線配線のそれぞれに電圧入力端子が設けられる一方、上記第２電源電圧用配線が、上記半導体チップとは直接に接続されることなく、上記第３電源電圧用配線との間に配された上記コンデンサの一方の電極に接続されたバイパス用配線と、上記半導体チップに直接接続されると共に上記第１電源電圧用配線との間に配された上記コンデンサの一方の電極にも接続された直接配線とを備え、これらバイパス用配線と直線配線のそれぞれにも電圧入力端子が設けられていることを特徴としている。
本発明の別の半導体装置は、上記構成に加えて、さらに、電気的選別テスト時、上記第１電源電圧用配線及び第２電源電圧用配線の各バイパス用配線がオープンとなり、上記第１電源電圧用配線の直接配線に第１電源電圧が印加され、上記第２電源電圧用配線の直接配線に第２電源電圧が印加され、第３電源電圧用配線に第３電源電圧が印加されるようになっていることを特徴とすることもできる。
本発明の別の半導体装置の電気的検査方法は、上記課題を解決するために、上記した本発明の別の半導体装置に対し、第１電源電圧用配線及び第２電源電圧用配線の各バイパス用配線をオープンとした状態で、第１電源電圧用配線の直接配線より第１電源電圧を半導体チップに供給し、第２電源電圧用配線の直接配線より第２電源電圧を半導体チップに供給し、第３電源電圧用配線より第３電源電圧を半導体チップに供給することを特徴としている。
本発明によれば、第１電源電圧用配線は、第２電源電圧用配線との間に配されたコンデンサの一方の電極に接続され、半導体チップとは接続されていないバイパス用配線と、半導体チップに直接接続された直接配線とからなる。そして、これらバイパス用配線と直線配線とは、それぞれに電圧入力端子が設けられているので、第１電源電圧の印加を別々に制御することができる。
また、第２電源電圧用配線は、第３電源電圧用配線との間に配されたコンデンサの一方の電極に接続され、半導体チップとは接続されていないバイパス用配線と、半導体チップに直接接続されたると共に第１電源電圧用配線との間に配されたコンデンサの一方の電極にも接続された直接配線とからなる。そして、これらバイパス用配線と直線配線のそれぞれにも電圧入力端子が設けられているので、第２電源電圧の印加を別々に制御することができる。
したがって、半導体チップに第１〜第３の電源電圧を供給して電気的選別を行うテスト時、第１電源電圧用配線及び第２電源電圧用配線の各バイパス用配線をオープンとした状態で、第１電源電圧用配線の直接配線より第１電源電圧を半導体チップに供給すると共に、第２電源電圧用配線の直接配線より第２電源電圧を半導体チップに供給し、また、第３電源電圧用配線より第３電源電圧を半導体チップに供給することで、第１電源電圧用配線と第２電源電圧用配線との間、及び第２電源電圧用配線と第３電源電圧用配線との間に配された各コンデンサの容量等の影響を受けることなく、第１〜第３の電源電圧を半導体チップに素早く供給して（スピーディに電源を立ち上げて）テストを行うことができる。
その結果、コンデンサ内蔵の半導体装置において、電気的選別のためのテスト時間を短縮してコストダウンを図ることが可能となる。
本発明の別の半導体装置は、上記構成に加えて、さらに、通常動作時、上記第１電源電圧用配線におけるバイパス用配線と直接配線とには第１電源電圧が印加され、上記第２電源電圧用配線におけるバイパス用配線と直接配線とには第２電源電圧が印加されるようになっていることを特徴とすることもできる。
本発明の別の電子機器は、上記課題を解決するために、上記した本発明の別の半導体装置が搭載されてなる電子機器であって、上記半導体装置における上記第１電源電圧用配線のバイパス用配線と直接配線とには第１電源電圧が印加され、上記第２電源電圧用配線のバイパス用配線と直接配線とには第２電源電圧が印加されるようになっていることを特徴としている。
半導体装置が電子機器に搭載され、通常に動作するにあたっては、上記第１電源電圧用配線のバイパス用配線と直接配線とに第１電源電圧がそれぞれ印加され、上記第２電源電圧用配線のバイパス用配線と直接配線とに第２電源電圧がそれぞれ印加されることで、第１電源電圧用配線のバイパス用配線と接続されたコンデンサは、第１電源電圧用配線と第２電源電圧用配線との間に設けられたバイパスコンデンサとして問題なく機能し、また、第２電源電圧用配線のバイパス用配線と接続されたコンデンサは、第２電源電圧用配線と第３電源電圧用配線との間に設けられたバイパスコンデンサとして問題なく機能し、半導体チップの誤動作を防止することができる。
本発明に係る半導体装置は、以上のように、半導体チップを搭載するテープキャリアに、上記半導体チップに第１電源電圧を供給するための第１電源電圧用配線と、上記半導体チップに第２電源電圧を供給するための第２電源電圧用配線とが設けられ、これら第１電源電圧用配線と第２電源電圧用配線との間にコンデンサが設けられている半導体装置において、上記第１電源電圧用配線が、上記半導体チップとは直接に接続されることなく上記コンデンサの一方の電極に接続されたバイパス用配線と、上記半導体チップに直接接続された直接配線とを備え、これらバイパス用配線と直線配線のそれぞれに電圧入力端子が設けられている構成である。
本発明の半導体装置の電気的検査方法は、以上のように、上記した本発明の半導体装置に対し、第１電源電圧用配線のバイパス用配線をオープンとした状態で、第１電源電圧用配線の直接配線より第１電源電圧を半導体チップに供給し、第２電源電圧用配線より第２電源電圧を半導体チップに供給するものである。
また、本発明の別の半導体装置は、以上のように、半導体チップを搭載するテープキャリアに、上記半導体チップに第１電源電圧を供給するための第１電源電圧用配線と、上記半導体チップに第２電源電圧を供給するための第２電源電圧用配線と、第３電源電圧を供給するための第３電源電圧用配線とが設けられ、これら第１電源電圧用配線と第２電源電圧用配線との間、及び第２電源電圧用配線と第３電源電圧用配線との間に、コンデンサがそれぞれ設けられている半導体装置において、上記第１電源電圧用配線が、上記半導体チップとは直接に接続されることなく、上記第２電源電圧用配線との間に配された上記コンデンサの一方の電極に接続されたバイパス用配線と、上記半導体チップに直接接続された直接配線とを備え、これらバイパス用配線と直線配線のそれぞれに電圧入力端子が設けられる一方、上記第２電源電圧用配線が、上記半導体チップとは直接に接続されることなく、上記第３電源電圧用配線との間に配された上記コンデンサの一方の電極に接続されたバイパス用配線と、上記半導体チップに直接接続されると共に上記第１電源電圧用配線との間に配された上記コンデンサの一方の電極にも接続された直接配線とを備え、これらバイパス用配線と直線配線のそれぞれにも電圧入力端子が設けられている構成である。
本発明の別の半導体装置の電気的検査方法は、以上のように、上記した本発明の別の半導体装置に対し、第１電源電圧用配線及び第２電源電圧用配線の各バイパス用配線をオープンとした状態で、第１電源電圧用配線の直接配線より第１電源電圧を半導体チップに供給し、第２電源電圧用配線の直接配線より第２電源電圧を半導体チップに供給し、第３電源電圧用配線より第３電源電圧を半導体チップに供給するものである。
これにより、半導体装置の電気的選別テスト時、配線間に設けられたコンデンサの容量等の影響を受けることなく、電源電圧を半導体チップに素早く供給し、スピーディに電源を立ち上げてテストを行うことができる。
それゆえ、コンデンサ内蔵の半導体装置において、電気的選別のためのテスト時間を短縮してコストダウンを図ることが可能となるといった効果を奏する。
本発明の実施の一形態について、図１ないし図９に基づいて説明すると以下の通りである。
まず、本発明に係る実施の一形態である半導体装置が、表示用ドライバとして搭載される表示装置について説明する。
図５は、表示装置の一例であり、アクティブマトリクス型表示装置の代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶表示装置の構成を示すブロックである。液晶表示装置（電子機器）３０は、液晶表示部とそれを駆動する液晶駆動装置とで構成されている。そして、液晶表示部は、ＴＦＴ方式の液晶パネル３１を備えている。
液晶パネル３１は、図６に示すように、画素電極５１、画素容量５２、画素への電圧印加をオン／オフする素子としてのＴＦＴ５３、ソース信号ライン５４、ゲート信号ライン５５、及び対向電極（共通電極）３６が設けられている。図中、Ａで示す領域が１画素分の液晶表示素子である。
ソース信号ライン５４には、後述するソースドライバ部３２（図５参照）から、表示対象の画素の明るさに応じた階調表示電圧が与えられる。ゲート信号ライン５５には、後述するゲートドライバ部３３（図５参照）から、縦方向に並んだＴＦＴ５３が順次オンするように走査信号が与えられる。オン状態のＴＦＴ５３を通して、該ＴＦＴ５３のドレインに接続された画素電極５１にソース信号ライン５４の電圧が印加されると、画素電極５１と対向電極３６との間の画素容量５２に電荷が蓄積され、液晶の光透過率が変化し、表示が行われる。
一方、図５に示すように、上記液晶駆動装置は、ソースドライバ部３２、ゲートドライバ部３３、コントローラ３４、及び液晶駆動電源３５を備えている。コントローラ３４は、デジタル化された表示データ（例えば、赤、緑、青に対応するＲＧＢの各信号）及び各種制御信号をソースドライバ部３２に出力すると共に、各種制御信号をゲートドライバ部３３に出力している。
ソースドライバ部３２ヘの主な制御信号としては、水平同期信号、スタートパルス信号及びソースドライバ用クロック信号等があり、図中ではＳ１で示されている。一方、ゲートドライバ部３３ヘの主な制御信号としては、垂直同期信号やゲートドライバ用クロック信号等があり、図中ではＳ２で示されている。
液晶駆動電源３５は、ソースドライバ部３２及びゲートドライバ部３３へ液晶パネル表示用電圧を供給するものであり、例えば、ソースドライバ部３２に階調表示用電圧を発生させるための参照電圧ＶＲを供給する。外部から入力された表示データは、コントローラ３４を通してデジタル信号でソースドライバ部３２へ上記表示データＤとして入力される。
ソースドライバ部３２は、ソースドライバ（半導体装置）ＳＤを備え、ここでは複数のソースドライバＳＤ…を備えている。また、ゲートドライバ部３３も、ゲートドライバ（半導体装置）ＧＤを備えており、ここでは複数のゲートドライバＧＤ…を備えている。
ソースドライバＳＤ及びゲートドライバＧＤは、詳細には後述するが、図２（ａ）（ｂ）に示すように、ＬＳＩチップ（半導体チップ）３がテープキャリア２上に搭載された構成を有している。ソースドライバＳＤ及びゲートドライバＧＤは、テープキャリア２に形成された端子が、ＡＣＦ（図示しない）を介して上記液晶パネル３１上の電極と接続されることで、テープキャリア２上に搭載されたＬＳＩチップ３と液晶パネル３１とが電気的（に接続されている。なお、図５においては、ソースドライバＳＤ及びゲートドライバＧＤのＬＳＩチップ３を駆動するための電源は省略している。
ソースドライバＳＤは、入力されたデジタル表示データＤを時分割で内部にラッチし、その後、コントローラ３４から入力される水平同期信号（ラッチ信号ＬＳ（図７参照）とも言う）に同期してＤＡ（デジタル−アナログ）変換を行う。そして、ソースドライバＳＤは、ＤＡ変換によって得られた階調表示用のアナログ電圧（階調表示電圧）を、液晶駆動電圧出力端子から、ソース信号ライン５４（図６参照）を介して、その液晶駆動電圧出力端子に対応した、液晶パネル３１内の液晶表示素子（図示せず）へそれぞれ出力する。
ソースドライバＳＤは、図７に示すように、シフトレジスタ回路２１、入力ラッチ回路２２、サンプリングメモリ回路２３、ホールドメモリ回路２４、レベルシフタ回路２５、ＤＡ変換回路２６、基準電圧発生回路２７、及び出力回路２８を備えている。また、ソースドライバＳＤは、クロック信号ＳＣＫやスタートパルス信号ＳＳＰ、電圧（電源電圧）ＶＣＣ、電圧（接地電圧）ＧＮＤ、ラッチ信号ＶＬＳ、表示データＤＲ・ＤＧ・ＤＢ、電圧（参照電圧）ＶＲ、及び電圧（電源電圧）ＶＬＳを取り込むための端子、並びに、多数の出力端子Ｘ１〜Ｘ１２８・Ｙ１〜Ｙ１２８・Ｚ１〜Ｚ１２８を備えている。
シフトレジスタ回路２１は、入力されるスタートパルスＳＳＰを、入力されるクロック信号ＳＣＫにて同期をとってシフトさせる。シフトレジスタ回路２１の各段からは、制御信号がサンプリングメモリ回路２３に出力される。なお、スタートパルスＳＳＰは、データ信号Ｄの水平同期信号ＬＳと同期が取られた信号である。また、シフトレジスタ回路２１においてシフトされたスタートパルスＳＳＰは、隣のソースドライバＳＤにおけるシフトレジスタ回路２１に、スタートパルスＳＳＰとして入力され、同様にシフトされる。そして、最もコントローラ３４から遠いソースドライバＳＤにおけるシフトレジスタ回路２１まで転送される。
入力ラッチ回路２２は、各色に対応した入力端子にそれぞれシリアルに入力される各６ビットの表示データＤＲ・ＤＧ・ＤＢを一時的にラッチし、サンプリングメモリ回路２３に送る。
サンプリングメモリ回路２３は、シフトレジスタ回路２１の各段からの出力信号（制御信号）を用いて、入力ラッチ回路２２から時分割して送られてくる表示データＤＲ・ＤＧ・ＤＢ（Ｒ・Ｇ・Ｂ各６ビットの合計１８ビット）をサンプリングし、１水平同期期間分の表示データＤＲ・ＤＧ・ＤＢが揃うまで、各表示データＤＲ・ＤＧ・ＤＢを記憶している。
ホールドメモリ回路２４は、水平同期信号（ホールド信号）ＬＳに基づき、入力された表示データＤＲ・ＤＧ・ＤＢをラッチする。そして、表示データＤＲ・ＤＧ・ＤＢを、次の水平同期信号ＬＳが入力されるまでの間保持し、レベルシフタ回路２５に出力する。
レベルシフタ回路２５は、液晶パネル３１への印加電圧レベルを処理する次段のＤＡ変換回路２６に適合させるため、表示データＤＲ・ＤＧ・ＤＢの信号レベルを昇圧等により変換する回路である。レベルシフタ回路２５からは、表示データＤ’Ｒ・Ｄ’Ｇ・Ｄ’Ｂが出力される。
基準電圧発生回路２７は、液晶駆動電源３５からの参照電圧ＶＲに基づき、階調表示に用いる６４レベルのアナログ電圧を発生させ、ＤＡ変換回路２６に出力する。
ＤＡ変換回路２６は、レベルシフタ回路２５より入力されるＲＧＢそれぞれ６ビットの表示データＤ’Ｒ・Ｄ’Ｇ・Ｄ’Ｂ（デジタル）に応じて６４レベルの電圧の内の１つを選択することでアナログ電圧に変換して出力回路２８に出力する。詳細には、ＤＡ変換回路２６は、６ビットそれぞれに対応するスイッチを有しており、６ビットの表示データＤ’Ｒ・Ｄ’Ｇ・Ｄ’Ｂに応じたスイッチをそれぞれ選択することにより、基準電圧発生回路２７から入力された６４レベルの電圧の内の１つを選択することとなる。
出力回路２８は、ＤＡ変換回路２６により選択されたアナログ信号を低インピーダンス信号に変え、出力端子Ｘ1〜Ｘ１２８・Ｙ１〜Ｙ１２８・Ｚ１〜Ｚ１２８を介して液晶パネル３１に出力する。
出力端子Ｘ１〜Ｘ１２８・Ｙ１〜Ｙ１２８・Ｚ１〜Ｚ１２８は、それぞれ表示データＤＲ・ＤＧ・ＤＢに対応するものであり、Ｘ，Ｙ，Ｚそれぞれ共に１２８本の端子からなる。このようにして、６４階調表示の各ソースドライバは、表示データＤＲ・ＤＧ・ＤＢに基づいて、階調レベルに対応するアナログ信号を液晶パネル３１に出力し、６４階調の表示を行う。
一方、ゲートドライバＧＤは、コントローラ３４から供給される垂直同期信号（スタートパルス信号ＧＳＰ等）やゲートドライバ用クロック信号（ＧＣＫ）等の各種信号に基づいて、その動作が制御されるようになっている。ゲートドライバＧＤには、液晶駆動電源３５から複数種類の電圧（後述する）が印加される。ゲートドライバＧＤは、複数のゲート信号線５５…に信号を供給する。
ゲートドライバＧＤは、図８に示すように、コントロール・ロジック４１、双方向シフトレジスタ回路４２、レベルシフタ回路４３、及び出力回路４４等からなっている。ゲートドライバＧＤは、クロック信号ＧＣＫやスタートパルス信号ＧＳＰ、電圧（電源電圧）ＶＣＣ、電圧（接地電圧）ＧＮＤ、電圧（電源電圧）ＶＧＨ、電圧（電源電圧）ＶＧＬを取り込むための端子、並びに、多数の出力端子ＯＳ１〜ＯＳｎを備えている。
コントロール・ロジック４１は、双方向シフトレジスタ回路４２の動作に必要な信号を作成して、該双方向シフトレジスタ回路４２に供給する。双方向シフトレジスタ回路４２は、クロック信号ＧＣＫとスタートパルス信号ＧＳＰとが供給されると、該スタートパルス信号ＧＳＰを順次クロック信号ＧＣＫに同期させるシフト動作を行う。双方向シフトレジスタ回路４２は、ソースドライバＳＤからソース信号線５４…に印加される電圧によって駆動されるべき液晶パネル３１の画素電極を選択するための選択パルスを作成して、レベルシフタ回路４３に出力する。レベルシフタ回路４３は、選択パルスのレベルを、液晶パネル３１が備えるＴＦＴ素子のＯＮ／ＯＦＦ（選択／非選択）に必要なレベルになるように、その電圧を変換して出力回路４４に出力する。
出力回路４４は、レベルシフタ回路４３から入力される信号に基づき、上記ＴＦＴ素子のＯＮ／ＯＦＦに必要なレベルの電圧を、対応する出力端子ＯＳ１〜ＯＳｎを介してゲート信号線５５…に印加する。
出力回路４４は、例えば図９に示すように、電圧ＶＣＣの入力信号が供給されたときには、電圧ＶＧＨの出力信号を出力端子ＯＳ１〜ＯＳｎに順次供給する一方、入力信号が供給されないとき（つまり電圧ＧＮＤであった場合）には、電圧ＶＧＬの出力信号を出力端子ＯＳ１〜ＯＳｎに供給する。
次に、上記ゲートドライバＧＤの製造工程について簡単に説明する。まず、ゲートドライバＧＤにおけるＬＳＩチップを作成するためのウエハ（液晶ドライバチップ用ウエハ）を作成する。この場合、ゲートドライバＧＤを構成する各ＬＳＩチップ上の電極パッド部には、メッキによって金バンプを形成する。該バンプの高さやサイズは、バンプピッチによって変わるが、例えば、高さが１０〜２０uｍ、サイズが４０〜１００uｍのバンプを形成する。
ウエハの作成が完了すると、ウエハテストを行って、ウエハ段階での良品／不良品のチェックを行う。そして、ウエハテストにて良品であったウエハのみ、ダイシングシートに貼り付け、ダイシング装置を用いてゲートドライバＧＤとなるチップ単位にダイシングする。
ダイシング工程後は、個々に切り離されたＬＳＩチップ３を、図２（ａ）（ｂ）に示すように、絶縁性フィルム６上に配線パターン５が形成されたＣＯＦ型のテープキャリア２上に実装する。
テープキャリア２には、搭載するＬＳＩチップ３のサイズや出力数に合った幅及び配線パターン５を有するテープキャリアを選択する。また、テープキャリア２における配線パターン５には、バイパスコンデンサとして機能するパターン（図示しない）も形成されている。なお、図２（ａ）では、ゲートドライバＧＤ１つ分のテープキャリア２を示しているが、該テープキャリア２は、実際は複数のテープキャリア２…が長尺状に連なるものであり、長尺状の状態で、各テープキャリア２にＬＳＩチップ３を実装する。
ＬＳＩチップ３とテープキャリア２との接続は、詳細には、ＬＳＩチップ３の金バンプ４と、テープキャリア２のインナーリード５ａとを、インナーリードボンディング装置等を使用して接合することで行う。インナーリードボンディングの完了後、ＬＳＩチップ３の周囲を樹脂７で覆う、樹脂ポッティング工程に進む。なお、図中、参照符号９にて示すものは、ソルダーレジストである。
その後、電気的選別工程にてファイナルテストを行い、ゲートドライバＧＤ（半導体装置）としての良品／不良品の判別を行う。ファイナルテスト完了後は、各ゲートドライバＧＤは、複数のテープキャリア２…が連なった長尺状のテープキャリア２に巻き取られたリール状のまま梱包され、出荷される。なお、ソースドライバＳＤの製造工程もゲートドライバＧＤと同様である。
次に、図１を用いて、テープキャリア上にバイパスコンデンサとして機能するパターンが搭載された、上記ゲートドライバＧＤの配線パターンの一例を示す。尚、図１では電源関係の配線のみ記載しており、信号線の配線は記載していない。
図１に示すように、ＬＳＩチップ３にも、バイパスコンデンサが搭載された従来のゲートドライバにおけるＬＳＩチップ３０１（図１３参照）と同様に、その左右両側から、電源電圧として４種類、つまり、電圧ＶＣＣ、接地電圧である電圧ＧＮＤ、電圧ＶＧＨ、及び電圧ＶＧＬが供給される。そして、電圧ＧＮＤの供給ラインと電圧ＶＧＬの供給ラインとの間、電圧ＧＮＤの供給ラインと電圧ＶＧＨの供給ラインの間、電圧ＧＮＤの供給ラインと電圧ＶＣＣの供給ラインの間、及び電圧ＶＧＨの供給ラインと電圧ＶＧＬの供給ラインとの間に、バイパスコンデンサとして機能するコンデンサＣ１〜Ｃ５が配されている。これらコンデンサＣ１〜Ｃ５はバイパスコンデンサのパターンであり、テープキャリア２上に実装されている。
前述した従来のゲートドライバとの違いは、電源電圧を供給する電圧供給ラインの配線パターンにある。図１３と比較するとよく分かるように、図１に示す本ゲートドライバＧＤの場合、ＬＳＩチップ３の左側（片側）には、電圧ＶＧＬが印加される配線（第１電源電圧用配線）として、ＬＳＩチップ３に直接接続された配線（直接配線）Ｌ１と、ＬＳＩチップ３とは直接に接続されることなく、電圧ＶＧＨが印加される配線（第２電源電圧用配線）との間に配されたコンデンサＣ２の一方の電極に接続された配線（バイパス用配線）ＬＢ１とを有している。また、電圧ＶＧＨを印加される配線（第２電源電圧用配線）として、ＬＳＩチップ３に直接接続された配線（直接配線）Ｌ２と、ＬＳＩチップ３とは直接に接続されることなく、電圧ＧＮＤが印加される配線（第２電源電圧用配線）との間に配されたコンデンサＣ３の一方の電極に接続された配線（バイパス用配線）ＬＢ２とを有している。さらに、電圧ＧＮＤを印加される配線（第２電源電圧用配線）として、ＬＳＩチップ３に直接接続された配線（直接配線）Ｌ３と、ＬＳＩチップ３とは直接に接続されることなく、電圧ＶＣＣが印加される配線（第３電源電圧用配線）Ｌ４との間に配されたコンデンサＣ３の一方の電極に接続された配線（バイパス用配線）ＬＢ３とを有している。
ＬＳＩチップ３の右側（他方側）には、ＬＳＩチップ３に直接接続された、電圧ＶＣＣが印加される配線Ｌ８及び電圧ＶＧＨが印加される配線Ｌ６に加えて、電圧ＶＧＬが印加される配線（第１電源電圧用配線）として、ＬＳＩチップ３に直接接続された配線（直接配線）Ｌ５と、ＬＳＩチップ３とは直接に接続されることなく、電圧ＧＮＤが印加される配線（第２電源電圧用配線）との間に配されたコンデンサＣ４・Ｃ５の一方の電極に接続された配線（バイパス用配線）ＬＢ４とを有している。
そして、電圧ＶＧＬが印加される配線Ｌ１と配線ＬＢ１とには、それぞれに電圧入力端子が設けられており、電圧ＶＧＬの印加を別々に制御できるようになっている。電圧ＶＧＨが印加される配線Ｌ２と配線ＬＢ２、電圧ＧＮＤが印加される配線ｌ３と配線ＬＢ３、電圧ＶＧＬが印加される配線Ｌ５と配線ＬＢ４についても同様で、それぞれに設けられた電圧入力端子より、電圧印加を別々に制御できるようになっている。
ＬＳＩチップ３と直接には接続されていない、電圧ＶＧＬが印加される配線ＬＢ１、電圧ＶＧＨが印加される配線ＬＢ２、電圧ＧＮＤが印加される配線ＬＢ３、及び電圧ＶＧＬが印加される配線ＬＢ４は、ファイナルテスト時間の短縮化を図るために設けられたバイパス専用配線である。
なお、ＬＳＩチップ３の左右にある、例えば共に電圧ＶＧＬが印加される配線Ｌ１と配線Ｌ５のように、同種の電圧が印加される配線同士は、ＬＳＩチップ３内部でアルミ配線等を用いて接続されている。
このような構成のゲートドライバＧＤでは、ファイナルテスト時、これらバイパス専用の配線ＬＢ１〜ＬＢ４をオープンにしておき、上記配線Ｌ１〜Ｌ８に、それぞれ対応する所定電圧を印加して、良品／不良品を判別する。そして、ファイナルテストで良品と判定されたゲートドライバＧＤが液晶パネル３１に搭載される。液晶パネル３１に搭載されたゲートドライバＧＤでは、実際の動作にあたっては、バイパス専用配線にも、本来の電圧供給用配線にも、対応する所定の電圧が印加される。
詳細に説明すると、実装後には電圧ＶＧＬが印加される配線ＬＢ１は、ファイナルテスト時はオープンとなっている。したがって、配線ＬＢ１と電圧ＶＧＨを供給する配線Ｌ２との間には、コンデンサＣ１が接続されているが、配線Ｌ２は所定の電圧が印加されることで、コンデンサＣ１の容量の影響を受けず電源を立ち上げてテストすることができる。液晶パネルへの実装後は、配線ＬＢ１には、電圧ＶＧＬが印加されるので、コンデンサＣ１は電圧ＶＧＬと電圧ＶＧＨの各供給ライン間に配されるバイパスコンデンサとして働くこととなる。
同様に、実装後には電圧ＶＧＨが印加される配線ＬＢ２は、ファイナルテスト時はオープンとなっている。したがって、配線ＬＢ２と電圧ＧＮＤを供給する配線Ｌ３との間には、コンデンサＣ２が接続されているが、配線Ｌ３は所定の電圧が印加されることで、コンデンサＣ２の容量の影響を受けず電源を立ち上げてテストすることができる。液晶パネルへの実装後は、配線ＬＢ２には、電圧ＶＧＨが印加されるので、コンデンサＣ２は電圧ＶＧＨと電圧ＧＮＤの各供給ライン間に配されるバイパスコンデンサとして働くこととなる。
同様に、実装後には電圧ＧＮＤが印加される配線ＬＢ３は、ファイナルテスト時はオープンとなっている。したがって、配線ＬＢ３と電圧ＶＣＣを供給する配線Ｌ４との間には、コンデンサＣ３が接続されているが、配線Ｌ４は所定の電圧が印加されることで、コンデンサＣ３の容量の影響を受けず電源を立ち上げてテストすることができる。液晶パネルへの実装後は、配線ＬＢ３には、電圧ＧＮＤが印加されるので、コンデンサＣ３は電圧ＧＮＤと電圧ＶＣＣの各供給ライン間に配されるバイパスコンデンサとして働くこととなる。
同様に、実装後には電圧ＶＧＬが印加される配線ＬＢ４は、ファイナルテスト時はオープンとなっている。したがって、配線ＬＢ４と電圧ＧＮＤを供給する配線Ｌ７との間には、コンデンサＣ４・Ｃ５が接続されているが、配線Ｌ７は所定の電圧が印加されることで、コンデンサＣ４の容量の影響を受けず電源を立ち上げてテストすることができる。液晶パネルへの実装後は、配線ＬＢ４には、電圧ＶＧＬが印加されるので、コンデンサＣ４・Ｃ５は電圧ＶＧＬと電圧ＧＮＤの各供給ライン間に配されるバイパスコンデンサとして働くこととなる。
このように、ゲートドライバＧＤでは、ファイナルテスト時、バイパス専用配線であるＬＢ１〜ＬＢ４をオープンにしておき、ＬＳＩチップ３と直接接続された配線Ｌ１〜Ｌ５にそれぞれ対応する所定電圧を印加することで、コンデンサＣ１〜Ｃ５の容量等による影響を受けることなく素早く、電圧ＶＧＬ、電圧ＶＧＨ、電圧ＧＮＤ、電圧ＶＣＣを立ち上げることができ、ファイナルテスト所要時間の短縮化が可能となる。
なお、ゲートドライバＧＤと同様、ソースドライバＳＤにおいても、電圧ＶＣＣを印加する配線、電圧ＧＮＤの配線、及び液晶駆動電圧用基準電圧ＶＲを印加するための配線にも、上記と同じような手法を用いることで、ソースドライバＳＤのファイナルテスト時のコンデンサによる電圧の立ち上がりの影響を極力なくすことができる。
詳細な説明は省略するが、従来、図４に示すように、電圧ＧＮＤ用の配線と、電圧ＶＬＳ用の配線、電圧ＶＣＣ用の配線、電圧ＶＲ１用の配線、電圧ＶＲ２用の配線、及び電圧ＶＲ３用の配線との間に、コンデンサｃ１１〜ｃ１５が配されているとする。
このような場合は、図３に示すように、電圧ＧＮＤ用の配線として、ＬＳＩチップ３に直接接続された配線（直接配線）Ｌ９と、ＬＳＩチップ３とは直接に接続されることなく、電圧ＶＬＳ用の配線、電圧ＶＣＣ用の配線、電圧ＶＲ１用の配線、電圧ＶＲ２用の配線、及び電圧ＶＲ３用の配線との間に配されたコンデンサＣ１１〜Ｃ１５の各一方の電極に接続された配線（バイパス用配線）ＬＢ５とを有する構成とすればよい。
また、図１の配線例では、ＬＳＩチップ３の左右に電源電圧を供給する配線を振り分けて、コンデンサＣ１〜Ｃ５を分散して設けているので、ＬＳＩチップ３の左右の一方側にかためて配置されたレイアウトよりも、コンパクトに実装することが可能となっている。
なお、従来ゲートドライバでは従来、、バイパスコンデンサとして機能するコンデンサをチップコンデンサを用いてテープキャリアに外付けしていたが、本実施形態のゲートドライバＧＤのバイパスコンデンサＣ１〜Ｃ５ように、テープキャリア２に直接形成する構成を採用することで、ＬＳＩチップ３のより近傍にコンデンサを設置できる。その結果、より一層電源雑音に強い構成とすることができる。
また、本実施の形態では、テープキャリア２に半導体チップとしてのＬＳＩチップ３が１つ搭載されている構成を例示したが、テープキャリア上に複数の半導体チップが搭載されているタイプの半導体装置においても、本発明を適用できることは言うまでもない。
本発明の実施の一形態を示すものであり、液晶パネルに搭載されるゲートドライバにおける電源電圧用配線の一例を示す配線図である。 図２（ａ）は、、ＣＯＦ型半導体装置よりなる上記ゲートドライバの平面図であり、図２（ｂ）はその断面図である。 上記液晶パネルに搭載されるソースドライバにおける電源電圧用配線の一例を示す配線図である。 図３に比較して示す、従来のソースドライバにおける電源電圧用配線の一例を示す配線図である。 上記液晶パネル、ゲートドライバ、及びソースドライバを備えたアクティブマトリクス方式の液晶表示装置の構成を示すブロック図である。 上記液晶パネルの電気的構成を示す等価回路図である。 上記ソースドライバの構成を示すブロックである。 上記ゲートドライバの構成を示すブロックである。 ゲートドライバからの出力される出力信号の波形を説明する図面である。 従来技術を示すもので、ＣＯＦ型半導体装置の構成を示す断面図である。 上記図１０の半導体装置における半導体素子とテープキャリアとの接合部分を示す断面図である。 従来技術を示すもので、チップコンデンサをテープキャリア上に実装した半導体装置の平面図である。 従来技術を示すもので、液晶パネルに搭載されるゲートドライバにおける電源電圧用配線の一例を示す配線図である。
符号の説明
２ テープキャリア
３ ＬＳＩチップ（半導体チップ）
５ 配線パターン
ＧＤ ゲートドライバ（半導体装置）
ＳＤ ソースドライバ（半導体装置）
３０ 液晶表示装置（電子機器）
Ｌ１〜Ｌ５ 配線（直接配線）
Ｌ９ 配線（直接配線）
ＬＢ１〜ＬＢ９ 配線（バイパス用配線）
Ｃ１〜Ｃ５ コンデンサ
Ｃ１１〜Ｃ１５ コンデンサ

Claims (10)

  1. 半導体チップを搭載するテープキャリアに、上記半導体チップに第１電源電圧を供給するための第１電源電圧用配線と、上記半導体チップに第２電源電圧を供給するための第２電源電圧用配線とが設けられ、これら第１電源電圧用配線と第２電源電圧用配線との間にコンデンサが設けられている半導体装置において、
    上記第１電源電圧用配線が、上記半導体チップとは直接に接続されることなく上記コンデンサの一方の電極に接続されたバイパス用配線と、上記半導体チップに直接接続された直接配線とを備え、これらバイパス用配線と直線配線のそれぞれに電圧入力端子が設けられていることを特徴とする半導体装置。
  2. 電気的選別テスト時、上記第１電源電圧用配線のバイパス用配線がオープンとなり、上記第１電源電圧用配線の直接配線に第１電源電圧が印加され、第２電源電圧用配線に第２電源電圧が印加されるようになっていることを特徴とする請求項１に記載の半導体装置。
  3. 通常動作時、上記第１電源電圧用配線におけるバイパス用配線と直接配線とには第１電源電圧が印加されるようになっていることを特徴とする請求項１に記載の半導体装置。
  4. 請求項１に記載の半導体装置の電気的検査方法であって、
    第１電源電圧用配線のバイパス用配線をオープンとした状態で、第１電源電圧用配線の直接配線より第１電源電圧を半導体チップに供給し、第２電源電圧用配線より第２電源電圧を半導体チップに供給することを特徴とする半導体装置の電気的検査方法。
  5. 請求項１に記載の半導体装置が搭載されてなる電子機器であって、
    上記半導体装置における上記第１電源電圧用配線のバイパス用配線と直接配線とには第１電源電圧が印加されるようになっていることを特徴とする電子機器。
  6. 半導体チップを搭載するテープキャリアに、上記半導体チップに第１電源電圧を供給するための第１電源電圧用配線と、上記半導体チップに第２電源電圧を供給するための第２電源電圧用配線と、第３電源電圧を供給するための第３電源電圧用配線とが設けられ、これら第１電源電圧用配線と第２電源電圧用配線との間、及び第２電源電圧用配線と第３電源電圧用配線との間に、コンデンサがそれぞれ設けられている半導体装置において、
    上記第１電源電圧用配線が、上記半導体チップとは直接に接続されることなく、上記第２電源電圧用配線との間に配された上記コンデンサの一方の電極に接続されたバイパス用配線と、上記半導体チップに直接接続された直接配線とを備え、これらバイパス用配線と直線配線のそれぞれに電圧入力端子が設けられる一方、
    上記第２電源電圧用配線が、上記半導体チップとは直接に接続されることなく、上記第３電源電圧用配線との間に配された上記コンデンサの一方の電極に接続されたバイパス用配線と、上記半導体チップに直接接続されると共に上記第１電源電圧用配線との間に配された上記コンデンサの一方の電極にも接続された直接配線とを備え、これらバイパス用配線と直線配線のそれぞれにも電圧入力端子が設けられていることを特徴とする半導体装置。
  7. 電気的選別テスト時、上記第１電源電圧用配線及び第２電源電圧用配線の各バイパス用配線がオープンとなり、上記第１電源電圧用配線の直接配線に第１電源電圧が印加され、上記第２電源電圧用配線の直接配線に第２電源電圧が印加され、第３電源電圧用配線に第３電源電圧が印加されるようになっていることを特徴とする請求項６に記載の半導体装置。
  8. 通常動作時、上記第１電源電圧用配線におけるバイパス用配線と直接配線とには第１電源電圧が印加され、上記第２電源電圧用配線におけるバイパス用配線と直接配線とには第２電源電圧が印加されるようになっていることを特徴とする請求項６に記載の半導体装置。
  9. 請求項６に記載の半導体装置の電気的検査方法であって、
    第１電源電圧用配線及び第２電源電圧用配線の各バイパス用配線をオープンとした状態で、第１電源電圧用配線の直接配線より第１電源電圧を半導体チップに供給し、第２電源電圧用配線の直接配線より第２電源電圧を半導体チップに供給し、第３電源電圧用配線より第３電源電圧を半導体チップに供給することを特徴とする半導体装置の電気的検査方法。
  10. 請求項６に記載の半導体装置が搭載されてなる電子機器であって、
    上記半導体装置における上記第１電源電圧用配線のバイパス用配線と直接配線とには第１電源電圧が印加され、上記第２電源電圧用配線のバイパス用配線と直接配線とには第２電源電圧が印加されるようになっていることを特徴とする電子機器。
JP2004105765A 2004-03-31 2004-03-31 半導体装置、及びその電気的検査方法、並びにそれを備えた電子機器 Expired - Lifetime JP3943096B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004105765A JP3943096B2 (ja) 2004-03-31 2004-03-31 半導体装置、及びその電気的検査方法、並びにそれを備えた電子機器
US11/091,851 US7122888B2 (en) 2004-03-31 2005-03-29 Semiconductor device, electrical inspection method thereof, and electronic apparatus including the semiconductor device
KR1020050026417A KR100655341B1 (ko) 2004-03-31 2005-03-30 반도체 장치, 및 그 전기적 검사 방법, 및 그것을 포함한 전자 기기
TW094110034A TWI271828B (en) 2004-03-31 2005-03-30 Semiconductor device, electrical inspection method thereof, and electronic apparatus including the semiconductor device
CNB2005100629739A CN100364043C (zh) 2004-03-31 2005-03-31 半导体装置、其电检查方法、以及具备它的电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004105765A JP3943096B2 (ja) 2004-03-31 2004-03-31 半導体装置、及びその電気的検査方法、並びにそれを備えた電子機器

Publications (2)

Publication Number Publication Date
JP2005291854A true JP2005291854A (ja) 2005-10-20
JP3943096B2 JP3943096B2 (ja) 2007-07-11

Family

ID=35050034

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004105765A Expired - Lifetime JP3943096B2 (ja) 2004-03-31 2004-03-31 半導体装置、及びその電気的検査方法、並びにそれを備えた電子機器

Country Status (5)

Country Link
US (1) US7122888B2 (ja)
JP (1) JP3943096B2 (ja)
KR (1) KR100655341B1 (ja)
CN (1) CN100364043C (ja)
TW (1) TWI271828B (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100652519B1 (ko) 2005-07-18 2006-12-01 삼성전자주식회사 듀얼 금속층을 갖는 테이프 배선기판 및 그를 이용한 칩 온필름 패키지
KR101535223B1 (ko) 2008-08-18 2015-07-09 삼성전자주식회사 테이프 배선 기판, 칩-온-필름 패키지 및 장치 어셈블리
TWI383235B (zh) * 2009-03-26 2013-01-21 Chunghwa Picture Tubes Ltd 主動元件陣列基板
JP2011086880A (ja) * 2009-10-19 2011-04-28 Advantest Corp 電子部品実装装置および電子部品の実装方法
JP2012026845A (ja) * 2010-07-22 2012-02-09 Sony Corp 半導体装置、および、積層半導体装置
KR101891163B1 (ko) * 2012-04-04 2018-08-24 에스케이하이닉스 주식회사 테스트 회로 및 이를 포함하는 반도체 장치
US20130292819A1 (en) * 2012-05-07 2013-11-07 Novatek Microelectronics Corp. Chip-on-film device
TWI467719B (zh) * 2012-05-07 2015-01-01 Novatek Microelectronics Corp 薄膜覆晶裝置
CN105493341A (zh) * 2013-09-02 2016-04-13 株式会社村田制作所 隔离器
CN104465432A (zh) * 2013-09-23 2015-03-25 中芯国际集成电路制造(上海)有限公司 监测寄生电容的结构
CN105655298A (zh) * 2016-01-05 2016-06-08 深圳市华星光电技术有限公司 一种tft液晶显示模组及其封装结构和封装方法
TWI744575B (zh) * 2018-05-11 2021-11-01 瑞鼎科技股份有限公司 應用於顯示器之驅動裝置的封裝結構

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2550009B1 (fr) * 1983-07-29 1986-01-24 Inf Milit Spatiale Aeronaut Boitier de composant electronique muni d'un condensateur
US5028983A (en) * 1988-10-28 1991-07-02 International Business Machines Corporation Multilevel integrated circuit packaging structures
US5212402A (en) * 1992-02-14 1993-05-18 Motorola, Inc. Semiconductor device with integral decoupling capacitor
JP3214742B2 (ja) * 1992-11-09 2001-10-02 大日本印刷株式会社 液晶表示装置
US5444298A (en) * 1993-02-04 1995-08-22 Intel Corporation Voltage converting integrated circuit package
JPH06334105A (ja) * 1993-05-24 1994-12-02 Shinko Electric Ind Co Ltd 多層リードフレーム
JP2806774B2 (ja) 1993-12-02 1998-09-30 日本電気株式会社 半導体装置
JPH09160674A (ja) * 1995-12-05 1997-06-20 Hitachi Ltd 情報処理装置
CN1143373C (zh) * 1998-07-01 2004-03-24 精工爱普生株式会社 半导体装置及其制造方法、电路基板和电子装置
US6400576B1 (en) * 1999-04-05 2002-06-04 Sun Microsystems, Inc. Sub-package bypass capacitor mounting for an array packaged integrated circuit
JP3494940B2 (ja) 1999-12-20 2004-02-09 シャープ株式会社 テープキャリア型半導体装置、その製造方法及びそれを用いた液晶モジュール
US6320757B1 (en) * 2000-07-12 2001-11-20 Advanced Semiconductor Engineering, Inc. Electronic package

Also Published As

Publication number Publication date
KR100655341B1 (ko) 2006-12-08
CN100364043C (zh) 2008-01-23
KR20060045136A (ko) 2006-05-16
JP3943096B2 (ja) 2007-07-11
CN1677614A (zh) 2005-10-05
US7122888B2 (en) 2006-10-17
TW200603347A (en) 2006-01-16
US20050218512A1 (en) 2005-10-06
TWI271828B (en) 2007-01-21

Similar Documents

Publication Publication Date Title
KR100655341B1 (ko) 반도체 장치, 및 그 전기적 검사 방법, 및 그것을 포함한 전자 기기
KR100987479B1 (ko) 반도체 칩 및 이를 이용한 반도체 칩 패키지
KR100688850B1 (ko) 회로 기판, 범프 부착 반도체 소자의 실장 구조, 및 전기광학 장치, 및 전자 기기
US20060232579A1 (en) WOA panel architecture
KR101493759B1 (ko) Ｃｏｆ 패키지 및 그것에 사용하는 테이프 기판
WO2010035557A1 (ja) 表示パネル
KR100798531B1 (ko) 구동 소자 실장 표시 장치
JP2004134648A (ja) 回路基板、ボール・グリッド・アレイの実装構造、及び電気光学装置、並びに電子機器
US6218201B1 (en) Method of manufacturing a liquid crystal display module capable of performing a self-test
US20020050968A1 (en) Display module
CN110556363A (zh) 薄膜型封装和具有薄膜型封装的显示装置
JP4233967B2 (ja) 表示パネル駆動装置および表示装置
JP2002313847A (ja) 電気的特性評価のためのテストパッドを有するチップオンフィルムパッケージ及びチップオンフィルムパッケージ形成方法
JP2015172530A (ja) 半導体装置およびその製造方法
TW201528243A (zh) 顯示面板及其製作方法
KR20110114444A (ko) 드라이버 집적회로 칩의 전원연결 구조
JP4518025B2 (ja) 回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器
JP4270210B2 (ja) 回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器
JP2006106077A (ja) 電気光学装置及び電子機器
KR20030095905A (ko) 라인 온 글래스형 액정패널 및 그 제조방법
JPH11150227A (ja) 集積回路装置およびその製造方法
JP2009283743A (ja) 半導体装置
KR100840682B1 (ko) 라인 온 글래스형 액정표시장치
KR20160083338A (ko) 표시장치
JP4289281B2 (ja) 半導体装置、実装構造体、電気光学装置、電子機器

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070117

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070403

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070404

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3943096

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100413

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110413

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120413

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120413

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130413

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130413

Year of fee payment: 6

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term