TW202303685A - 半導體結構的形成方法 - Google Patents

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洪宗佑
蔡邦彥
時定康
王菘豊
朱家宏
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台灣積體電路製造股份有限公司
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Abstract

低電阻接觸件提高了具有磊晶源極/汲極區的積體電路裝置的性能。低電阻接觸件可以用於各個類型的電晶體，包括平面型場效應電晶體（field effect transistor, FET）、鰭式場效電晶體（fin field effect transistors, FinFET）和全繞式閘極電晶體（gate-all-around FET, GAAFET）。通過去除源極/汲極區的上部，並以磊晶成長的硼摻雜矽鍺（SiGe）材料取代之，以形成低電阻接面。通過在磊晶製程期間改變溫度可以調整材料的電阻率。接著在低電阻接面處產生電性接觸。

Description

半導體結構的形成方法
本發明實施例是關於半導體裝置的形成方法，特別是關於具有源極/汲極件和背側導孔的半導體裝置的形成方法。
隨著半導體技術的進步，對於更高的儲存容量、更快的處理系統、更高的性能和更低的成本等需求不斷增加。為了滿足這些需求，半導體工業不斷微縮化半導體裝置的尺寸，例如金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistors, MOSFETs），包括平面型金屬氧化物半導體場效電晶體（planar MOSFETs）以及鰭式場效電晶體（fin field effect transistors, FinFETs）。這種微縮化增加了半導體製造製程的複雜性。
本發明實施例提供一種半導體結構的形成方法，包括：在基板上的鰭片結構上形成源極/汲極區；在源極/汲極區上沉積絕緣層；去除絕緣層的一部分和源極/汲極區的一部分以形成開口；在開口中形成磊晶層，磊晶層具有直徑和大於直徑的高度；在磊晶層上形成矽化物層；以及在矽化物層上沉積金屬。
本發明實施例提供一種半導體結構的形成方法，包括：在基板上形成鰭片結構；在鰭片結構上形成具有多個奈米結構層的超晶格結構；形成圍繞超晶格結構的通道區的閘極結構；以第一源極/汲極材料取代超晶格結構的源極/汲極區，其中超晶格結構的該源極/汲極區鄰近被閘極結構所圍繞的超晶格結構的通道區；以具有電阻率比第一源極/汲極材料低的第二源極/汲極材料取代第一源極/汲極材料的一部分；在第二源極/汲極材料上形成矽化物層；以及在矽化物層上沉積金屬。
本發明實施例提供一種半導體結構，包括：鰭片結構，在基板上；源極/汲極區，在鰭片結構上，其中源極/汲極區的上部包括第一半導體材料，其中第一半導體材料與源極/汲極區的下部中的第二半導體材料不同，第一半導體材料和第二半導體材料具有相似的成分以及不同的p型摻雜濃度；矽化物層，在第一半導體材料上；以及金屬，在矽化物層上。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
值得注意的是，說明書中對於「一實施例」、「一個實施例」、「一示例性的實施例」、「一示例」等的使用表示所描述的實施例可以包括特定的部件、結構或特性，但每個實施例可以不需要包括特定的部件、結構或特性。此外，這些用語不一定表示相同的實施例。此外，無論是否明確描述，可以結合所描述特定的部件、結構或特性到實施例中，本發明所屬技術領域中具有通常知識者應理解，此類等效的部件、結構或特性可以結合到其他的實施例中。
應當理解的是，本揭露中的措辭或術語係出於描述的目的，而非以此為限，使得本發明所屬技術領域中具有通常知識者可以鑑於本揭露所教示以解釋本說明書的術語或措辭。
在一些實施例中，用語「約」和「近似」可表示一給定量的數值在例如該數值之20%的範圍（例如：數值之±1%、±2%、±3%、±4%、±5%、±10%或±20%）。這些數值僅為示例，且不意圖作出上述之外的限制。當使用「約」、「近似」和類似的用語描述數字或數字範圍時，所屬技術領域中具有通常知識者可以理解，此類用語用於涵蓋在合理範圍內的數字，合理範圍內包含所描述的數字。
本揭露的結構可以通過各種方法圖案化。舉例來說，圖案化鰭片結構可以使用一或多種微影製程，包括雙重圖案化或多重圖案化製程。雙重圖案或多重圖案製程可以結合微影製程和自對準製程，允許創建具有例如比使用單個直接微影製程可獲得的間距更小的間距的圖案。例如，在基板上方形成犧牲層並對其圖案化使用微影製程。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後去除犧牲層，且可以使用剩餘的間隔物以圖案化鰭片結構。
應當理解的是，除了本揭露的摘要內容，本揭露的詳細描述內容旨在用於解釋請求項。本揭露的摘要內容可以闡述發明人所設想的本揭露的一或多個實施例，但並非所有可能的實施例，因此本揭露的摘要內容不意圖以任何形式限制所附的請求項。
第1圖根據一些實施例，繪示出鰭式場效電晶體（FinFET）100的透視等距視圖。鰭式場效電晶體（FinFET）100 包括基板 102、隔離區 103、分別具有源極區 104 和汲極區 106的鰭片（每個也稱為「源極/汲極區105」）、閘極結構 108 以及通道 110。形成鰭式場效電晶體（FinFET）100在基板102上。形成淺溝槽隔離（shallow trench isolation, STI）區103在基板102中，以電性隔離彼此鄰近的鰭式場效電晶體（FinFET）100。包括源極/汲極區105的鰭片由基板102的一部分形成，從基板102的上表面沿著z方向向外延伸。源極區和汲極區 104 和 106 分別摻雜有正或負物質，以提供電荷儲存庫（charge reservoirs）給鰭式場效電晶體（FinFET）100。舉例來說，對於n型場效電晶體（negative  FET, NFET），源極/汲極區105 可以包括基板材料，例如 Si 和 n 型摻雜劑。對於p型場效電晶體（positive FET, PFET），源極/汲極區105可以包括基板材料，例如Si和SiGe、以及p型摻雜劑。在一些實施例中，術語「p型」將結構、層及/或區域定義為摻雜，例如硼（B）、銦（In）或鎵（Ga）。在一些實施例中，術語「n型」將結構、層及/或區域定義為摻雜，例如磷（P）或砷（As）。可以設置n型場效電晶體（NFET）裝置在基板102的p型區域或P型井（PWELL）中。可以設置p型場效電晶體（PFET）裝置在基板102的n型區域或N型井（NWELL）中。
在鰭式場效電晶體（FinFET）100 的操作期間，響應於施加到閘極結構 108 的電壓，電流從源極區 104 通過通道 110 流向汲極區 106。閘極結構 108 圍繞鰭片的三個側面，以控制流過通道110的電流。閘極結構108可以是多層結構，其包括（未示出） 閘極電極、將閘極電極與鰭片分開的閘極介電質、以及側壁間隔物，之後將更詳細描述如下。第1圖中出示了單個鰭式場效電晶體（FinFET）。然而，閘極結構108可以包繞沿著y軸設置的多個鰭片以形成多個鰭式場效電晶體（FinFET）。同樣地，沿著x軸設置的多個閘極可以控制單個鰭片的分離區域，以形成多個鰭式場效電晶體（FinFET）。
當施加閘極結構 108 的電壓超過特定臨界電壓（threshold voltage）時，開啟了鰭式場效電晶體（FinFET）100，且電流流過通道 110。如果施加的電壓降至閾值電壓以下，則關閉鰭式場效電晶體（FinFET）100，且電流停止流過通道 110。相較於平面型場效應電晶體（planar FET），由於包繞設置的閘極結構108從三個側面影響通道110，因此在鰭式場效電晶體（FinFET）100中實現了對通道110的導電特性的控制的改進。
鰭式場效電晶體（FinFET）中的通道 110 採用多通道堆疊形式的稱為全繞式閘極電晶體（GAAFET）。在全繞式閘極電晶體（GAAFET）中，閘極包圍堆疊中多個通道的所有四個側面，以進一步改進對通道中電流的控制。
第2A-2D圖根據一些實施例，繪示出不同類型的鰭式場效電晶體（FinFET）和全繞式閘極電晶體（GAAFET）結構。第2A圖示出第1圖的鰭式場效電晶體（FinFET）100旋轉90度的等距視圖。第2B-2D圖示出以鰭式場效電晶體（FinFET）100為設計變化而類似於通用全繞式閘極電晶體（GAAFET）的等距視圖。具有一維（1-D）通道、線性通道、或奈米線172的全繞式閘極電晶體（GAAFET）稱為奈米線場效應電晶體（FET）116（參見第2C圖）；具有二維（2-D）通道或奈米片174的全繞式閘極電晶體（GAAFET）稱為奈米片場效應電晶體（FET）118（參見第2D圖）。在全繞式閘極電晶體（GAAFET）中，取代在源極/汲極區中凹入的鰭片的磊晶源極/汲極區170稱為磊晶源極/汲極全繞式閘極電晶體（GAAFETs）120（參見第2B圖）。
本揭露的實施例作為示例性示出和描述具有特定部件的磊晶源極/汲極平面型場效應電晶體（planar FET）114和磊晶源極/汲極全繞式閘極電晶體（GAAFET）120（例如，如第2B和2D圖所示）。然而，本揭露所述的此類部件可以應用於其他類型的場效應電晶體（FET），例如，鰭式場效電晶體（FinFET）100 ，或者，具有奈米結構通道區的場效應電晶體（FET），例如堆疊通道奈米線場效應電晶體（FET）（例如，如第2C圖所示）以及堆疊通道奈米片場效應電晶體（FET）（例如，如第2D圖所示）。這些如第2A-2D圖中所示的結構可以形成在同一基板102上，或者，在不同的基板上。
包括如第2A-2D圖中所示的部件的高性能積體電路，受益於低接觸電阻，其中互連佈線連接場效應電晶體（FET） 的源極和汲極端。為了簡化，本揭露未示出互連佈線。接觸電阻部分取決於互連佈線和裝置端使用的材料的電阻率、以及接面（junction）的幾何形狀。如下所述，製造製程在源極/汲極接觸件對材料結構的影響，可以因此提高或降低源極/汲極接觸電阻及/或其變異（variability），且可以顯著影響整體電路的性能。
第3A和3B圖分別繪示出應用於平面型場效應電晶體（planar FET）114和全繞式閘極電晶體（GAAFET）120時，源極/汲極接觸件185f和185g的結構。全繞式閘極電晶體（GAAFET）裝置的對應區域以虛線框表示於第2B、2D、3A 和 3B圖中。每個虛線框圍繞通道區157的一部分和場效應電晶體（FET）的源極/汲極區的一部分。感興趣的結構是，分別接到平面型場效應電晶體（planar FET）114和全繞式閘極電晶體（GAAFET）120的源極/汲極區105和170的源極/汲極接觸件185f和185g。源極/汲極區105和170以及源極/汲極接觸件185f和185g的形狀和尺寸部分地受到鄰近通道區的結構的影響。
第3A和3B圖是沿著第2A和2B圖中切線C-C的剖面圖。第3A圖表示共享源極/汲極區105的一對金屬閘極平面型場效應電晶體（planar FET）114a和114b的剖面圖。共享源極/汲極區105兩側的平面型場效應電晶體（planar FET）114a和114b的閘極區包括閘極結構 108、通道110和閘極介電質112。源極/汲極接觸件185f延伸穿過層間介電層（inter-layer dielectric, ILD）130以形成與在平面型場效應電晶體（planar FET）114a和114b之間共享的源極/汲極區105的電性接面（electrical junction）。源極/汲極接觸件185f包括接觸金屬184、矽化物層182、和源極/汲極接觸層178。
第3B圖是剖面圖，表示出一對全繞式閘極電晶體（GAAFET）120a 和 120b 共享磊晶源極/汲極區 170。全繞式閘極電晶體（GAAFET） 120a 和 120b 在共享磊晶源極/汲極區 170 的任一側的閘極區包括閘極結構 108 和全繞式閘極（GAA）通道區157。全繞式閘極（GAA）通道區157 的元件包括奈米結構通道 110、內部間隔物 164 和 全繞式閘極（GAA）結構 158，作為閘極結構 108 的奈米結構部分。在一些實施例中，術語「奈米結構」定義結構、層及/或區域的水平尺寸（例如，沿著 X 軸及/或 Y 軸）及/或垂直尺寸（例如，沿著 Z 軸）小於例如 100 nm。源極/汲極接觸件185g包括接觸金屬184、矽化物層182、及源極/汲極接觸層178。源極/汲極接觸件185g與全繞式閘極電晶體（GAAFET）120a和120b的磊晶源極/汲極區170形成電性接面。在第3A和3B圖中，接觸金屬184與層間介電質（ILD）130大致上共平面。
第4圖根據一些實施例，示出用於製造第2B圖的示例性磊晶源極/汲極全繞式閘極電晶體（GAAFET）120的方法400的流程圖。為了說明目的，第4圖所說明的操作，根據一些實施例，參照如第5A-8E圖所繪示全繞式閘極電晶體（GAAFET）120在各個製造階段的等距視圖和剖面圖，以描述用於製造全繞式閘極電晶體（GAAFET）120的示例性的製程。
方法400的操作可以根據實際應用，以不同的順序執行或不執行。值得注意的是，方法400可能不會產生完整的半導體裝置。因此，可以理解的是，可以在方法400之前、期間或之後提供額外的製程，且本揭露可能僅簡要描述這些額外的製程中的一部分。
在操作402中，在基板上的鰭片結構上形成超晶格結構。舉例來說，如第5A-5C圖所示，在基板102上的鰭片結構（例如鰭片151）上形成超晶格結構155。第5A圖示出在形成超晶格結構155之前，半導體基板102的剖面圖。第5B圖示出在形成超晶格結構155之後，半導體基板102的剖面圖。第5B圖示出在圖案化超晶格結構155以形成鰭片151之後、以及在形成淺溝槽隔離（STI）區103之後，半導體基板102的剖面圖。
參照第5A圖，基板102可以為半導體材料，例如矽。在一些實施例中，基板102可以包括晶體矽基板（例如，晶圓）。在一些實施例中，基板102可以包括（i）元素半導體，例如鍺；（ii）化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；（iii）合金半導體，包括碳化矽鍺、矽鍺、砷化鎵、磷化鎵銦、砷化鎵銦、砷化鎵銦、砷化鋁銦及/或砷化鋁鎵；或者（iv）上述之組合。此外，可以根據設計需求，對基板102進行摻雜（例如p型基板或n型基板）。在一些實施例中，基板102可以摻雜p型摻雜劑（例如硼、銦、鋁或鎵）或n型摻雜劑（例如磷或砷）。在一些實施例中，基板102可以包括結晶基板，其中基板102的頂面可以平行於晶面（100）、（110）、（111）。在一些實施例中，基板102可以是包括埋設層（例如，埋設氧化物層）的絕緣體上矽（silicon-on-insulator, SOI）基板。基板102具有總高度h。
參照第5B和5C圖，超晶格結構155可以包括以交替設置排列的奈米結構層121和122的堆疊。在一些實施例中，奈米結構層121包括彼此相似的材料，例如磊晶Si，且奈米結構層122包括彼此相似的材料，例如磊晶SiGe。在一些實施例中，通過蝕刻由兩個不同半導體層（未示出）交替設置排列的堆疊，形成超晶格結構155。奈米結構層122在後續製程中被取代，而奈米結構層121仍然作為半導體裝置120的一部分。雖然第5B-5C圖示出了三個奈米結構層121和四個奈米結構層122，但每個超晶格結構155中可以包括任意數量的奈米結構層。可以實現超晶格結構155的交替設置，通過在基板102的頂矽層開始交替沉積或磊晶成長SiGe層和Si層。蝕刻Si層可以形成與SiGe奈米結構層122交錯的奈米結構層121。每個奈米結構層121-122可以具有約3nm和約10nm之間的厚度。在一些實施例中，超晶格結構155的最頂奈米結構層（例如Si層）可以比下面的奈米結構層厚。
可以通過磊晶成長製程形成以兩種不同半導體材料的多層堆疊，作為超晶格結構155。磊晶成長製程可以包括（i）化學氣相沉積（chemical vapor deposition, CVD），例如低壓化學氣相沉積（low pressure CVD, LPCVD）、快速熱化學氣相沉積（rapid thermal CVD, RTCVD）、金屬有機化學氣相沉積（metal-organic CVD, MOCVD）、原子層化學氣相沉積（atomic layer CVD,  ALCVD）、超高真空化學氣相沉積（ultrahigh vacuum CVD, UHVCVD）、減壓化學氣相沉積（reduced pressure CVD, RPCVD）或其他合適的化學氣相沉積（CVD）製程；（ii） 分子束磊晶（molecular beam epitaxy, MBE）製程（iii）另一種合適的磊晶製程；或者（iv）上述之組合。在一些實施例中，可以成長源極-汲極區通過磊晶沉積/部分蝕刻製程，上述製程至少重複一次磊晶沉積/部分蝕刻製程。這種重複沉積/部分蝕刻製程也稱為「循環沉積蝕刻（cyclic deposition-etch, CDE）製程」。在一些實施例中，可以成長源極-汲極區通過選擇性磊晶成長（selective epitaxial growth, SEG），其中可以添加蝕刻氣體以促進在基板102或鰭片的露出半導體表面上選擇性成長，而不在絕緣材料（例如淺溝槽隔離（STI）區103的介電材料）成長。在形成超晶格結構155之後，可以繼續對矽基板102進行蝕刻，以形成鰭片151，如第5B-5C圖所示。在全繞式閘極電晶體（GAAFET）中，鰭片 151 為超晶格結構 155 提供結構支撐。
然後以絕緣材料填充鰭片151周圍的溝槽，形成淺溝槽隔離（STI）區103，如第5C圖所示。舉例來說，可以沉積淺溝槽隔離（STI）區103，然後再蝕刻回期望的高度。淺溝槽隔離（STI）區103中的絕緣材料可以包括，例如，氧化矽（SiO 2）、氮化矽（SiN）、氮氧化矽（SiON）、摻雜氟矽酸鹽玻璃（fluoride-doped silicate glass, FSG）或低介電常數（low-k）介電材料及/或其他合適的絕緣材料。在一些實施例中，術語「low-k」是指低介電常數。在半導體裝置結構和製造製程領域中，低介電常數（low-k）是指介電常數小於SiO 2的介電常數（例如小於3.9）。在一些實施例中，淺溝槽隔離（STI）區103可以包括多層結構。在一些實施例中，沉積絕緣材料的製程可以包括適用於可流動（flowable）介電材料（例如，可流動氧化矽）的任何沉積方法。舉例來說，可以沉積用於淺溝槽隔離（STI）區103的可流動氧化矽，使用流動式化學氣相沉積（flowable CVD, FCVD）製程。在流動式化學氣相沉積（FCVD）製程之後，可以進行濕式退火製程。在一些實施例中，沉積絕緣材料的製程可以包括沉積低介電常數（low-k）介電材料以形成襯層。在一些實施例中，由另一種合適的絕緣材料製成的襯層可以設置在淺溝槽隔離（STI）區103和鄰近的場效應電晶體（FET）之間。
在一些實施例中，可以退火淺溝槽隔離（STI）區103。對淺溝槽隔離（STI）區103的絕緣材料進行退火可以包括在蒸汽環境中在約200℃至約700℃之間的溫度下對沉積的絕緣材料退火約30分鐘至約120分鐘的時間。在退火製程之後，可以進行拋光製程，可以去除絕緣材料的表面層。在拋光製程之後，可以進行蝕刻製程以凹蝕拋光的絕緣材料，以形成淺溝槽隔離（STI）區103。可以執行凹蝕上述拋光的絕緣材料例如通過乾蝕刻製程、濕蝕刻製程、或其組合。在一些實施例中，用於凹蝕拋光的絕緣材料的乾蝕刻製程可以包括使用電漿乾蝕刻，其中氣體混合物可以包括八氟環丁烷（C 4F 8）、氬氣（Ar）、氧氣（O 2）、氦氣（He）、三氟甲烷（CHF 3）、四氟化碳（CF 4）、二氟甲烷 （CH 2F 2）、氯氣（Cl 2）、溴化氫（HBr）或其組合，壓力在約 1 mTorr 至約 5 mTorr 之間。在一些實施例中，用於凹蝕拋光的絕緣材料的濕蝕刻製程可以包括使用稀氫氟酸（diluted hydrofluoric acid, DHF）處理、氫氧化銨-過氧化氫混合物（ammonium peroxide mixture, APM）、硫酸過氧化物混合物（sulfuric peroxide mixture, SPM）、熱去離子水（hot deionized water, DI water）、或其組合。在一些實施例中，用於凹蝕拋光的絕緣材料的濕蝕刻製程可以包括使用使用氨（NH 3）和氫氟酸（HF）作為蝕刻劑和惰性氣體，例如Ar、氙（Xe）、He、及其組合。在一些實施例中，蝕刻製程中使用的HF和NH 3的流速可以各自在約10sccm至約100sccm的範圍（例如，約20sccm、30sccm、或40sccm）。在一些實施例中，蝕刻製程的壓力可以在約5mTorr至約100mTorr（例如，約20mTorr、約30mTorr、或約40mTorr）的範圍，且溫度在約50℃至約120℃的範圍。
參照第4圖，在操作404中，形成犧牲結構107在超晶格結構155的周圍，如第6A-6C圖所示。犧牲結構107包括多晶矽層153和可選的一或多個犧牲硬遮罩層（為了簡化而省略）。犧牲結構107還可以包括側壁間隔物128。可以沉積多晶矽層153，然後使用硬遮罩層對其進行圖案化，可以在額外的製程期間保留或去除上述硬遮罩層。硬遮罩層可以由，例如可以使用原子層沉積（ALD）製程成長及/或沉積的氧化物材料或氮化矽（SiN）材料製成。或者，用於圖案化多晶矽層153的硬遮罩可以通過任何合適的方法沉積，並且可以使用光阻遮罩對其圖案化。側壁間隔物128可以由，例如可以使用原子層沉積（ALD）製程成長及/或沉積的氮化矽（SiN）材料製成。犧牲結構107之後在製造製程中的操作210，被包括金屬層的閘極結構108所取代。
參照第4圖，在操作 406 中，去除源極/汲極區中的超晶格結構 155，使得奈米結構層 121 和 122 保留在犧牲結構 107 下方。可以完成去除源極/汲極區中的超晶格結構 155 使用遮罩以露出源極/汲極區，然後執行回蝕製程，使用例如稀釋的氫氟酸（HF）濕蝕刻製程。氫氟酸（HF）可以去除通道區外部的矽和 SiGe 奈米結構層 121 和 122，而通道區受到硬遮罩及/或犧牲結構 107 的間隔層所保護。這些層如果由 SiN 製成，則不會被氫氟酸（HF）所蝕刻。或者，可以使用乾蝕刻製程以去除源極/汲極區中的超晶格結構155。
參照第4圖，在操作408中，在犧牲結構107的任一側上形成磊晶源極/汲極區。舉例來說，如第7A-7C圖所示，磊晶源極/汲極區170從犧牲結構107下方的超晶格結構155的奈米結構層121及/或122成長，以形成具有 (111)斜邊的磊晶源極/汲極區170，如第7A和7B圖所示。第7B圖是沿著第7A圖的切線B-B的剖面圖。第7C圖是沿著第7A圖的切線C-C的剖面圖，切線C-C橫跨閘極結構108並且穿過磊晶源極/汲極區170。因此，第7C圖中的剖面圖示出了磊晶源極/汲極區170的側壁，以及位於磊晶源極/汲極區170之間的全繞式閘極（GAA）通道區157。磊晶源極/汲極區170可以是n型或p型摻雜，取決於通道摻雜、基板102中的井摻雜、以及用於特定裝置的電荷載子的類型。在一些實施例中，磊晶源極/汲極區170摻雜硼。在一些實施例中，可以使用其他p型摻雜劑，例如銦或鎵。在一些實施例中，可以結合n型摻雜劑（例如，磷、砷或銻）到磊晶源極/汲極區170中，用於與本揭露所示的示例相反極性的裝置。在一些實施例中，在磊晶成長製程期間，原位結合摻雜劑到磊晶源極/汲極區170中，以避免暴露於熱製程。
參照第4圖，在操作410中，沉積層間介電質（ILD）130，如第7A-7C圖所示。層間介電質（ILD） 130作為電性絕緣鄰近裝置和電性接觸件的絕緣層。層間介電質（ILD） 130可以由，例如，氧化矽製成。舉例來說，可以沉積層間介電質（ILD） 130使用，例如化學氣相沉積（CVD）製程或電漿增強化學氣相沉積（plasma-enhanced CVD, PECVD）製程。
參照第4圖，在操作412中，在形成層間介電質（ILD） 130之後，去除犧牲結構107並以閘極結構108取代，如第8A-8E圖所描述。在操作412中，選擇性地去除奈米結構層122以在通道區中形成閘極開口。接著通過沉積閘極結構108，以金屬填充閘極開口，形成全繞式閘極（GAA）通道區157，如第7C圖所示。超晶格結構155的剩餘奈米結構層121形成全繞式閘極電晶體（GAAFET）120的奈米結構通道110。每個全繞式閘極（GAA）通道區157可以包括全繞式閘極（GAA）結構158（第7C圖中示出三個）。
圖8A-8E根據一些實施例，繪示出用於形成第7C圖中所示的閘極結構108和全繞式閘極（GAA）通道區157的操作的放大圖。全繞式閘極（GAA）通道區157包括多個全繞式閘極（GAA）結構158，圍繞通道110以控制其中的電流流動。每個全繞式閘極（GAA）結構 158 可以視為徑向閘極堆疊（radial gate stack），從最外層到最內層包括閘極介電層 161、功函數金屬層 162 、和閘極電極 163。可以操作閘極電極 163以保持橫跨奈米結構通道110的施加電壓電容。閘極介電層161隔開全繞式閘極（GAA）結構158的金屬層與奈米結構通道110。內部間隔物164電性隔離全繞式閘極（GAA）結構158與磊晶源極/汲極區170，並且防止電流從奈米結構通道110漏出。
第8A圖是第6C圖中所示的超晶格155和犧牲結構107的放大剖面圖。接著回蝕超晶格155，使得超晶格155的剩餘部分位於犧牲結構107下方的全繞式閘極（GAA）通道區157中。接著形成內部間隔物164鄰近全繞式閘極（GAA）通道區157中的奈米結構層122。接著，從奈米結構層121沿著x方向橫向向外成長磊晶源極/汲極區170。
第8B圖是第7A圖所示的全繞式閘極電晶體（GAAFET）120的放大剖面圖。第8B圖繪示出在形成內部間隔物164和磊晶源極/汲極區170之後的全繞式閘極（GAA）通道區157。
第8C圖示出在抽出（extraction）奈米結構層122而因此形成空隙109之後的全繞式閘極（GAA）通道區157。
第8D圖示出在以閘極結構108取代犧牲結構107之後，第7C圖所示的全繞式閘極（GAA）通道區157的放大圖。首先，去除犧牲結構107，將側壁間隔物留在原處。然後，在多步驟製程中成長閘極結構108，以形成金屬閘極堆疊，取代犧牲結構107。於此同時，形成徑向閘極堆疊，以從外向內填充空隙109，始於閘極介電層161，並且終於閘極電極163。
參照第8E圖，閘極介電層161可以具有約1nm至約5nm之間的厚度。閘極介電層161可以包括氧化矽，並且可以形成通過化學氣相沉積（CVD）、原子層沉積（ALD）、物理氣相沉積（PVD）、電子束蒸鍍（e-beam evaporation）或其他合適的沉積製程。在一些實施例中，閘極介電層161包括高介電常數（high-k）材料，其中術語「high-k」是指高介電常數。在半導體裝置結構和製造製程領域中，高介電常數（high-k）是指介電常數大於SiO 2的介電常數（例如大於3.9）。在一些實施例中，介電層可以包括氧化矽、氮化矽及/或氮氧化矽材料、或高介電常數（high-k）材料，例如氧化鉿（HfO 2）。可以形成高介電常數（high-k）閘極介電質通過原子層沉積（ALD）及/或其他沉積方法。在一些實施例中，閘極介電層可以包括單層或多個絕緣材料層。
閘極功函數金屬層162可以包括單個金屬層或金屬層的堆疊。金屬層的堆疊可以包括具有彼此相似或不同功函數的金屬。在一些實施例中，閘極功函數金屬層可以包括例如鋁（Al）、銅（Cu）、鎢（W）、鈦（Ti）、鉭（Ta）、鈷（Co）、金屬氮化物、金屬矽化物、金屬合金及/或其組合。可以形成閘極功函數金屬層使用合適的製程，例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、電鍍及其組合。在一些實施例中，閘極功函數金屬層可以具有約2nm至約15nm之間的厚度。
閘極電極163還可以包括閘極金屬填充層。閘極金屬填充層可以包括單個金屬層或金屬層的堆疊。金屬層的堆疊可以包括彼此不同的金屬。在一些實施例中，閘極金屬填充層可以包括一或多種合適的導電材料或合金，例如Ti、Al、TiN等。可以形成閘極金屬填充層通過原子層沉積（ALD）、物理氣相沉積（PVD）、化學氣相沉積（CVD）或其他合適的沉積製程。閘極介電質161、閘極功函數金屬層162和閘極電極163的其他材料、尺寸和形成方法在本揭露的預期範圍和精神內。
參照第4圖，在操作414中，形成連接到全繞式閘極電晶體（GAAFET）120的磊晶源極/汲極區170的接觸件。第9圖根據一些實施例，示出用於形成連接到源極/汲極區170的接觸件的方法900的流程圖。出於說明目的，參考用於製造全繞式閘極電晶體（GAAFET）120的低電阻源極/汲極接觸件的示例性製程，根據一些實施例，如第10-13圖所繪示，全繞式閘極電晶體（GAAFET）120在其製造的各個階段的等距視圖和剖面圖。在一些實施例中，類似的方法1400，可以執行如下所述參考第15-18圖的步驟，以形成連接到平面型場效應電晶體（planar FET）114的磊晶源極/汲極區105的接觸件。在一些實施例中，可以執行類似的方法（未示出）以形成與鰭式場效電晶體（FinFET）100的磊晶源極/汲極區的接觸件。類似於方法900或方法1400的方法可以在製造包括磊晶源極/汲極區的其他類型的半導體裝置之後進行。可以以不同的順序執行或不執行方法900和1400的操作，取決於實際應用。
方法900包括用於製造連接到全繞式閘極電晶體（GAAFET）120的源極/汲極區170的低電阻接觸件的操作。方法900可以用於降低接觸電阻（R c）和源極/汲極電阻R sd。方法900的製造操作避免使用佈植製程以提高摻雜劑的活性濃度（active concentration），例如硼在p型源極/汲極區。這種佈植製程可能需要隨後的高溫退火以修復對摻雜膜的損壞，並且活化摻雜劑。使用高溫退火操作是不理想的，並且在一些情況下，不兼容其他可以在製造半導體裝置（例如全繞式閘極電晶體（GAAFET）120）中實施的改進製程。在形成接觸件的製程中使半導體裝置承受高溫，在電晶體形成之後，可以是有害的。舉例來說，高溫製程可能降低為了增加載子遷移率而由磊晶源極/汲極區170所給予（impart）在通道110上的應變。
參照第9圖，第10圖出示了用於全繞式閘極電晶體（GAAFET）120a 和 120b 的方法 900 的起始裝置結構。在第10圖中，示出了由方法400的一部分所形成的兩鄰近的閘極結構108a和108b，共享源極/汲極區170，並且被層間介電質（ILD）130所覆蓋。第10圖所示共享共同源極/汲極區170的全繞式閘極電晶體（GAAFET）120包括鄰近的全繞式閘極（GAA）通道區157，如上所述。在一些實施例中，源極/汲極區170可以包括由比源極/汲極區170電阻率更低的材料製成的內核180。在一些實施例中，低阻值的窄內核180的小截面造成了隨後形成的源極/汲極高接觸電阻。
參照第9圖，在操作902中，相對於示例性全繞式閘極電晶體（GAAFET）120a和120b，形成源極/汲極接觸開口176，如第11圖所示。形成源極/汲極接觸開口176的製程可以包括去除層間介電質（ILD）130在源極/汲極區170上方的部分。去除層間介電質（ILD）130的部分的製程可以包括圖案化，使用微影以露出層間介電質（ILD）130的去除的區域。可以形成源極/汲極接觸開口176，通過使用氟基乾蝕刻製程以去除層間介電質（ILD）130的露出區域。
參照第9圖，在操作904中，執行延伸的接觸蝕刻以去除磊晶源極/汲極區170的上部，如第11圖所示。可以繼續在z方向上過度蝕刻源極/汲極接觸開口176，垂直向下進入磊晶源極/汲極區170，在一些實施例中，至約5nm至約40nm的深度，以利去除足量部分（substantial portion）（如果不是大部分）的窄內核180。在主要的接觸蝕刻和過度蝕刻操作之後，留下源極/汲極區170約10nm至約30nm的厚度，使得材料窄內核180的大量體積已經被去除。
參照第9圖，在操作906中，如圖12所示，相對於示例性全繞式閘極電晶體（GAAFET）120a和120b，形成低溫/低電阻（LT/LR）接觸層178，如第12圖所示。低溫/低電阻（LT/LR）接觸層178具有比源極/汲極區105和170更低的電阻率。在一些實施例中，以低溫/低電阻（LT/LR）接觸層178取代在操作904中去除的部分窄內核180。在一些實施例中，低溫/低電阻（LT/LR）接觸層178可以包括具有類似摻雜的類似材料，例如作為去除材料的SiGeB。低溫/低電阻（LT/LR）接觸層178可以是磊晶層，使用一或多種前驅氣體，例如矽烷（SiH 4）、二矽烷（Si 2H 6）、鍺烷（GeH 4）和二鍺烷（Ge 2H 6），磊晶成長的層。在一些實施例中，低溫/低電阻（LT/LR）接觸層178具有介於約55％至約65％之間的鍺濃度，並具有硼濃度介於5x10 20cm -3~2x10 21cm -3。
可以調整低溫/低電阻（LT/LR）接觸層178的電阻率通過在磊晶製程期間改變溫度。在一些實施例中，可以在腔室中以約300℃至約450℃的沉積溫度下發生磊晶成長SiGeB，作為低溫/低電阻（LT/LR）接觸層178，以產生具有約0.18 mΩ-cm至約0.22 mΩ-cm之間的電阻率的SiGeB低溫/低電阻（LT/LR）接觸層178。低溫/低電阻（LT/LR）接觸層178可以成長到一定厚度，使得低溫/低電阻（LT/LR）接觸層178的頂面在全繞式閘極（GAA）通道區157的頂層上方延伸，以補償低溫/低電阻（LT/LR）接觸層178在隨後如下所述的矽化製程中的消耗。在一些實施例中，改進的裝置性能可以歸因於低溫/低電阻（LT/LR）接觸層 178，主要是由於低溫/低電阻（LT/LR）接觸層 178 取代源極/汲極的顯著的體積。
低溫/低電阻（LT/LR）接觸層178可以在磊晶製程期間原位摻雜。在一些實施例中，硼的摻雜濃度可以不同於被去除的SiGeB。在一些實施例中，在低溫/低電阻（LT/LR）接觸層 178 中硼的摻雜濃度大於在源極/汲極區 105 中。舉例來說，低溫/低電阻（LT/LR）接觸層 178 中的硼濃度可以在約 5×10 20cm -3至約 2×10 21cm -3，而源極/汲極區 105 中的硼濃度在約 6×10 20cm -3。源極/汲極區 105 中的低溫/低電阻（LT/LR）接觸層 178 （例如，其包括 SiGeB） 中硼摻雜劑的濃度可以影響低溫/低電阻（LT/LR）接觸層 178 的電阻率。
參照第9圖，在操作908中，如第13圖所示，相對於示例性全繞式閘極電晶體（GAAFET）120a和120b，形成矽化物層182。可以形成矽化物層182通過使SiGeB源極/汲極區105的頂面與低電阻率金屬反應，例如鎢、釕、鈦、鎳和鈷，以形成金屬矽化物，例如分別為 WSi、RuSi、TiSi、NiSi 和 CoSi。在一些實施例中，沉積低電阻率金屬通過原子層沉積（ALD）或化學氣相沉積（CVD）。矽化物可以沿著源極/汲極接觸開口176的表面形成擴散阻障層。在矽化製程期間，可以消耗低溫/低電阻（LT/LR）接觸層178的頂部，使得低溫/低電阻（LT/LR）接觸層178的頂面降低到大約至側壁間隔物128的底部。矽化物層182可以具有在約5nm至約15nm之間的厚度。源極/汲極區 105 中的低溫/低電阻（LT/LR）接觸層 178 （例如，其包括SiGeB）中硼的摻雜濃度可以影響矽化物層182的電阻率。
參照第9圖，在操作910中，如第13圖所示，相對於示例性全繞式閘極電晶體（GAAFET）120a和120b，形成源極/汲極接觸件185g。源極/汲極接觸件185g包括接觸金屬184，例如銅（Cu）、鋁（Al）、鎢（W）、鈷（Co）、鈦（Ti）等，或者金屬合金，或者可以包括多層的各種金屬或金屬合金的堆疊，例如TiN。形成源極/汲極極接觸件185g的製程可以包括沉積接觸金屬184使用例如物理氣相沉積（PVD）、化學氣相沉積（CVD）或原子層沉積（ALD）製程，接著以拋光製程使接觸金屬184的頂面與層間介電質（ILD）130的頂面共平面。接觸金屬184可以具有約8nm至約30nm之間的頂部接觸直徑，這決定了可以用於與積體電路佈線（未示出）電性接觸的接觸面積。拋光製程可以是化學機械平坦化（chemical mechanical planarization, CMP）製程。在一些實施例中，化學機械平坦化（CMP）製程可使用矽或鋁研磨漿的研磨濃度在約0.1％至約3％之間。 在一些實施例中，磨料漿的pH值可以小於7，例如，當以W作為接觸金屬184時。或者，磨料漿的pH值以可大於7，例如，當以Co或Cu作為接觸金屬184時。
在全繞式閘極電晶體（GAAFET）120a 和 120b 中，低溫/低電阻（LT/LR）接觸層 178可以取代磊晶源極/汲極區 170顯著的體積。因此，源極/汲極接觸件 185g 中接觸金屬 184 佔據的剩餘體積可以小於平面型場效應電晶體（planar FET） 114a和114b的源極/汲極接觸件 185f 中接觸金屬184相應的體積，如下所述。舉例來說，大體積的低溫/低電阻（LT/LR）接觸層 178 具有直徑 d LRg介於約 8 nm 至約 30 nm 之間、高度 h LRg介於約 5 nm 至約 40 nm 之間、具有輪廓約 75°至約89°的錐形輪廓。全繞式閘極電晶體（GAAFET）120a和120b中的低溫/低電阻（LT/LR）接觸層178的尺寸因此可以大於平面型場效應電晶體（planar FET）114a和114b中低溫/低電阻（LT/LR）接觸層178相應的尺寸d LRf和h LRf。在一些實施例中，接觸電阻的減少與低溫/低電阻（LT/LR） 接觸層178的體積成比例。在一些實施例中，低溫/低電阻（LT/LR）接觸層具有大於約1的高度與直徑的高寬比（aspect ratio）。在一些實施例中，平面型場效應電晶體（planar FET）114a、114b中的接觸層178的高寬比h LRf/d LRf可以在約0.8至約1.2之間，而全繞式閘極電晶體（GAAFET）120a、120b中的接觸層178的高寬比h LRg/d LRg可以在約1.0至約4.0之間。在全繞式閘極電晶體（GAAFET）120a和120b中，與全繞式閘極（GAA）通道區157鄰近的原始磊晶源極/汲極區170可以呈現可以內部間隔物164的形狀，而為彎曲的。因此，在一些實施例中，磊晶源極/汲極區170可以具有圓齒（scalloped）輪廓。在一些實施例中，原始磊晶源極/汲極區170的頂面可以與最頂通道110大致共平面，而低溫/低電阻（LT/LR）接觸層178可以在通道區157上方延伸。
方法1400包括用於製造連接到平面型場效應電晶體（planar FET）114的磊晶源極/汲極區105的低電阻接觸件的操作。方法1400的製造操作避免使用佈植製程以提高摻雜劑的活性濃度（active concentration），例如硼在p型源極/汲極區。這種佈植製程可能需要隨後的高溫退火以修復對摻雜膜的損壞，並且活化摻雜劑。使用高溫退火操作是不理想的，並且在一些情況下，不兼容其他可以在製造半導體裝置（例如全繞式閘極電晶體（GAAFET）120）中實施的改進製程。在形成接觸件的製程中使半導體裝置承受高溫，在電晶體形成之後，可以是有害的。舉例來說，高溫製程可能降低為了增加載子遷移率而由磊晶源極/汲極區105所給予（impart）在通道110上的應變。
參照第14圖，第15圖出示了用於平面型場效應電晶體（planar FET）114a和114b的方法 900 的起始裝置結構。在第15圖中，示出了由方法400的一部分所形成的兩鄰近的閘極結構108、108a和108b，共享源極/汲極區170，並且被層間介電質（ILD）130所覆蓋。在每個平面型場效應電晶體（planar FET）114a 和 114b 中，對應的閘極結構108a和108b包括通道110、閘極電極111、閘極介電質112、間隔層127和128、以及襯層126。
參照第14圖，在操作1402中，相對於示例性平面型場效應電晶體（planar FET）114a和114b，形成源極/汲極接觸開口176，如第16圖所示。形成源極/汲極接觸開口176的製程可以包括去除層間介電質（ILD）130在源極/汲極區105上方的部分。去除層間介電質（ILD）130的部分的製程可以包括圖案化，使用微影以露出層間介電質（ILD）130的去除的區域。可以形成源極/汲極接觸開口176，通過使用氟基乾蝕刻製程以去除層間介電質（ILD）130的露出區域。源極/汲極接觸開口176可以在x方向上橫向延伸到間隔層128的側壁部分，使得鄰近閘極結構之間的層間介電質（ILD）在主要蝕刻操作期間被消耗。
參照第14圖，在操作1404中，執行延伸的接觸蝕刻以去除磊晶源極/汲極區105的上部，如第16圖所示。可以繼續在z方向上過度蝕刻源極/汲極接觸開口176，垂直向下進入磊晶源極/汲極區105，在一些實施例中，至約10nm至約20nm的深度，以利去除足量部分（substantial portion）（如果不是大部分）的磊晶材料。在主要的接觸蝕刻和過度蝕刻操作之後，留下源極/汲極區105約10nm至約30nm的厚度，使得材料（例如SiGeB）的大量體積已經被去除。
參照第14圖，在操作1406中，相對於示例性平面型場效應電晶體（planar FET）114a 和 114b，形成低溫/低電阻（LT/LR）接觸層178，如第17圖所示。低溫/低電阻（LT/LR）接觸層178具有比源極/汲極區105更低的電阻率。在一些實施例中，以低溫/低電阻（LT/LR）接觸層178取代在操作1404中去除的源極/汲極材料（例如SiGeB）。在一些實施例中，低溫/低電阻（LT/LR）接觸層178可以包括SiGeB。低溫/低電阻（LT/LR）接觸層178可以是磊晶層，使用一或多種前驅氣體，例如矽烷（SiH 4）、二矽烷（Si 2H 6）、鍺烷（GeH 4）和二鍺烷（Ge 2H 6），磊晶成長的層。在一些實施例中，低溫/低電阻（LT/LR）接觸層178具有介於約55％至約65％之間的鍺濃度。
在一些實施例中，可以在腔室中以約300℃至約450℃的沉積溫度下發生磊晶成長SiGeB，作為低溫/低電阻（LT/LR）接觸層178，以產生具有約0.18 mΩ-cm至約0.22 mΩ-cm之間的電阻率的SiGeB低溫/低電阻（LT/LR）接觸層178。低溫/低電阻（LT/LR）接觸層178可以成長到一定厚度，使得低溫/低電阻（LT/LR）接觸層178的頂面高於側壁間隔物128的底部，以補償低溫/低電阻（LT/LR）接觸層178在隨後如下所述的矽化製程中的消耗。在一些實施例中，改進的裝置性能可以歸因於低溫/低電阻（LT/LR）接觸層 178，主要是由於低溫/低電阻（LT/LR）接觸層 178 取代源極/汲極顯著的體積。
低溫/低電阻（LT/LR）接觸層178可以在磊晶製程期間原位摻雜。在一些實施例中，硼的摻雜濃度可以不同於被去除的SiGeB。在一些實施例中，在低溫/低電阻（LT/LR）接觸層 178 中硼的摻雜濃度大於在源極/汲極區 105 中。舉例來說，低溫/低電阻（LT/LR）接觸層 178 中的硼濃度可以在約 5×10 20cm -3至約 2×10 21cm -3，而源極/汲極區 105 中的硼濃度在約 6×10 20cm -3。源極/汲極區 105 中的低溫/低電阻（LT/LR）接觸層 178 （例如，其包括 SiGeB） 中硼摻雜劑的濃度可以影響低溫/低電阻（LT/LR）接觸層 178 的電阻率。
參照第14圖，在操作1408中，如第18圖所示，相對於示例性平面型場效應電晶體（planar FET）114a和114b，形成矽化物層182。可以形成矽化物層182通過使SiGeB源極/汲極區105的頂面與低電阻率金屬反應，例如鎢、釕、鈦、鎳和鈷，以形成金屬矽化物，例如分別為 WSi、RuSi、TiSi、NiSi 和 CoSi。在一些實施例中，沉積低電阻率金屬通過原子層沉積（ALD）或化學氣相沉積（CVD）。矽化物可以沿著源極/汲極接觸開口176的表面形成擴散阻障層。在矽化製程期間，可以消耗低溫/低電阻（LT/LR）接觸層178的頂部，使得低溫/低電阻（LT/LR）接觸層178的頂面降低到大約至側壁間隔物128的底部。矽化物層182可以具有在約5nm至約15nm之間的厚度。源極/汲極區 105 中的低溫/低電阻（LT/LR）接觸層 178 （例如，其包括SiGeB）中硼的摻雜濃度可以影響矽化物層182的電阻率。
參照第14圖，在操作1410中，如第18圖所示，相對於示例性平面型場效應電晶體（planar FET）114a和114b，形成源極/汲極接觸件185g。源極/汲極接觸件185g包括接觸金屬184，例如銅（Cu）、鋁（Al）、鎢（W）、鈷（Co）、鈦（Ti）等，或者金屬合金，或者可以包括多層的各種金屬或金屬合金的堆疊，例如TiN。形成源極/汲極接觸件185g的製程可以包括沉積接觸金屬184使用例如物理氣相沉積（PVD）、化學氣相沉積（CVD）或原子層沉積（ALD）製程，接著以拋光製程使接觸金屬184的頂面與層間介電質（ILD）130的頂面共平面。接觸金屬184可以具有約8nm至約30nm之間的頂部接觸直徑，這決定了可以用於與積體電路佈線（未示出）電性接觸的接觸面積。拋光製程可以是化學機械平坦化（CMP）製程。在一些實施例中，化學機械平坦化（CMP）製程可使用矽或鋁研磨漿的研磨濃度在約0.1％至約3％之間。在一些實施例中，磨料漿的pH值可以小於7，例如，當以W作為接觸金屬184時。或者，磨
料漿的pH值以可大於7，例如，當以Co或Cu作為接觸金屬184時。
在一些實施例中，方法900和1400去除源極/汲極磊晶材料，並且在整個製程期間，低溫/低電阻（LT/LR）材料不會暴露於高溫製程環境，而可能損壞低溫/低電阻（LT/LR）材料或降低其性能。舉例來說，這種高溫製程環境可能存在於形成高介電常數層的製程中。
參照第19A和19B圖，圖1900和1910給出電阻率作為各個製程溫度下濃度的函數。第19A圖是在約400℃至約600℃之間的溫度下沉積磊晶硼摻雜矽鍺（SiGeB）材料的電阻率對鍺濃度的二次離子質譜（Secondary Ion Mass Spectrometry, SIMS）圖1900。第19B圖是在約400℃至約600℃之間的溫度下沉積的SiGeB材料的電阻率對硼濃度的二次離子質譜（SIMS）圖1910。二次離子質譜（SIMS）是一種通過使用離子束濺射以確定表面和薄膜化學成分的測量技術。二次離子質譜（SIMS）能夠檢測低濃度的摻雜劑和雜質。在第19A圖中，電阻率數據 1902 示出，當鍺濃度在約 50% 至約 70% 之間，且當磊晶成長製程的溫度最低時（例如約 400℃），實現了最低電阻率。隨著溫度的升高，晶體缺陷開始出現在磊晶膜中，導致電阻率增加。當製程溫度增加到大約 560℃時，電阻率 1904 仍然很低，但隨著溫度升高到大約 600℃，電阻率會顯著劣化（1906）。第19B圖中示出硼濃度相似的電阻率趨勢1912、1914 和 1916。
磊晶結構用於降低半導體裝置的源極/汲極接觸電阻，例如平面型場效應電晶體（planar FET）、鰭式場效電晶體（FinFET）和全繞式閘極電晶體（GAAFET）。磊晶結構包括磊晶源極/汲極區。在形成半導體裝至之後，去除源極/汲極區的上部，並以較低電阻率材料取代，以形成電性接觸。在一些實施例中，取代的材料是硼摻雜SiGe，其具有超過50％的鍺含量，且超過 1×10 21cm -3的摻雜濃度。可以磊晶成長取代的材料在低於 450 °C 的溫度下。在一些實施例中，接觸電阻的減少與被取代的源極/汲極材料的體積成比例。
在一些實施中，本揭露關於一種半導體結構的形成方法，包括：在基板上的鰭片結構上形成源極/汲極區；在源極/汲極區上沉積絕緣層；去除絕緣層的一部分和源極/汲極區的一部分以形成開口；在開口中形成磊晶層，磊晶層具有直徑和大於直徑的高度；在磊晶層上形成矽化物層；以及在矽化物層上沉積金屬。
在一些實施例中，磊晶層的高寬比（aspect ratio）在約1.0至約4.0之間。在一些實施例中，去除源極/汲極區的一部分包括去除源極/汲極區的體積約40％至約50％之間。在一些實施例中形成磊晶層包括磊晶成長摻雜矽鍺（SiGe）層，其成分與源極/汲極區的上述去除部分相同，但其摻雜濃度與源極/汲極區的摻雜濃度不同。在一些實施例中，形成該磊晶層包括磊晶成長硼的濃度在約5×10 20atoms/cm 3至約2×10 21atoms/cm 3之間的硼摻雜矽鍺（SiGeB）層。在一些實施例中，形成磊晶層包括磊晶成長鍺含量在約55％至約65％之間的一硼摻雜矽鍺（SiGeB）層。在一些實施例中，形成磊晶層包括磊晶成長具有電阻率在約0.18mΩ-cm至約0.22mΩ-cm之間的硼摻雜矽鍺（SiGeB）層。
在一些實施例中，本揭露關於一種半導體結構的形成方法，包括：在基板上形成鰭片結構；在鰭片結構上形成具有多個奈米結構層的超晶格結構；形成圍繞超晶格結構的通道區的閘極結構；以第一源極/汲極材料取代超晶格結構的源極/汲極區，其中超晶格結構的該源極/汲極區鄰近被閘極結構所圍繞的超晶格結構的通道區；以具有電阻率比第一源極/汲極材料低的第二源極/汲極材料取代第一源極/汲極材料的一部分；在第二源極/汲極材料上形成矽化物層；以及在矽化物層上沉積金屬。
在一些實施例中，以第二源極/汲極材料取代第一源極/汲極材料的該部分包括：以硼摻雜矽鍺（boron-doped silicon germanium）材料取代源極/汲極區的一上部。在一些實施例中，源極/汲極區在超晶格結構的通道區上方延伸。在一些實施例中，以第二源極/汲極材料取代第一源極/汲極材料的部分包括：在約300℃至約450℃之間的溫度磊晶成長第二源極/汲極材料。在一些實施例中，以第二源極/汲極材料取代第一源極/汲極材料的部分包括：以第二源極/汲極材料取代大約一半的第一源極/汲極材料。
在一些實施例中，本揭露關於一種半導體結構，包括：鰭片結構，在基板上；源極/汲極區，在鰭片結構上，其中源極/汲極區的上部包括第一半導體材料，其中第一半導體材料與源極/汲極區的下部中的第二半導體材料不同，第一半導體材料和第二半導體材料具有相似的成分以及不同的p型摻雜濃度；矽化物層，在第一半導體材料上；以及金屬，在矽化物層上。
在一些實施例中，第一半導體材料具有比第二半導體材料低的電阻率。在一些實施例中，第一半導體材料包括矽鍺。在一些實施例中，第一半導體材料包括硼、銦、鎵或上述之組合。在一些實施例中，源極/汲極區的上部具有錐形（tapered）輪廓，其輪廓角度（profile angle）在約75度至約90度之間。在一些實施例中，第一半導體材料和第二半導體材料是磊晶層。在一些實施例中，第一半導體材料的體積大於第二半導體材料的體積。在一些實施例中，上述金屬具有約8nm至約30nm之間的一頂部接觸直徑（top contact diameter）
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的製程和結構並無悖離本發明的精神與範圍，且可在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:鰭式場效電晶體 102:基板 103:隔離區 104:源極區 105:源極/汲極區 106:汲極區 107:犧牲結構 108,108a,108b:閘極結構 109:空隙 110:通道 111:閘極電極 112:閘極介電質 114,114a,114b:平面型場效應電晶體（planar FET） 116:奈米線FET 118:奈米片FET 120:半導體裝置、全繞式閘極電晶體 120a,120b:全繞式閘極電晶體 121,122:奈米結構層 127:襯層 127:間隔層 128:側壁間隔物、間隔層 130:層間介電層 151:鰭片 153:多晶矽層 155:超晶格結構 157:通道區 158:全繞式閘極結構 161:閘極介電層 162:功函數金屬層 163:閘極電極 164:內部間隔物 170:源極/汲極區 172:奈米線 174:奈米片 176:源極/汲極接觸開口 178:源極/汲極接觸層、接觸層 180:內核 182:矽化物層 184:接觸金屬 185f,185g:源極/汲極接觸件 400:方法 402,404,406,408,410,412,414:操作 900:方法 902,904,906,908,910:操作 1400:方法 1402,1404,1406,1408,1410:操作 1900,1910:圖 1902:電阻率數據 1904,1906:電阻率 1912,1914,1916:電阻率趨勢 d LRF,d LRf,d LRg,W LRF,:直徑 h,h LRF,h LRf,h LRg:高度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小單元的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖根據一些實施例，示出鰭式場效電晶體（FinFET）的等距視圖。 第2A、2B、2C、2D圖根據一些實施例，示出鰭式場效電晶體（FinFET）和全繞式閘極電晶體（gate-all-around FET, GAAFET）半導體裝置的等距視圖。 第3A圖根據一些實施例，示出平面型裝置的剖面圖。 第3B圖根據一些實施例，示出對應於第2B和2D圖中全繞式閘極電晶體（GAAFET）裝置沿著切線C-C的剖面圖。 第4圖根據一些實施例，繪示出製造第2B、2D和3圖中所示的全繞式閘極電晶體（GAAFETs）的方法的流程圖。 第5A、5B、5C圖根據一些實施例，形成超晶格結構的製程操作中的剖面圖。 第6A、6B、6C、7A、7B、7C、8A、8B、8C、8D、8E圖根據一些實施例，繪示出第2B、2D和3圖中所示的示例性的全繞式閘極電晶體（GAAFETs）在各個製造製程階段的等距視圖以及剖面圖。 第9圖根據一些實施例，繪示出製造第2B、2D和3B圖中所示的全繞式閘極電晶體（GAAFETs）的源極/汲極接觸件的方法的流程圖。 第10、11、12、13圖根據一些實施例，繪示出全繞式閘極電晶體（GAAFETs）的源極/汲極接觸件在各個製造製程階段的剖面圖。 第14圖根據一些實施例，繪示出製造第2A和2B圖所示的半導體裝置的源極/汲極接觸件的方法的流程圖。 第15、16、17、18圖根據一些實施例，繪示出平面型場效電晶體的源極/汲極接觸件在各個製造製程階段的剖面圖。 第19A和19B圖根據一些實施例，繪示出電阻率、濃度和溫度之間的關係。 現在將參照所附圖式描述示例性的實施例。在所附圖式中，相似的元件符號通常表示相同的、功能相似的及/或結構相似的元件。
108:閘極結構
110:通道
157:通道區
170:源極/汲極區

Claims (1)

  1. 一種半導體結構的形成方法，包括： 在一基板上的一鰭片結構上形成一源極/汲極區； 在該源極/汲極區上沉積一絕緣層； 去除該絕緣層的一部分和該源極/汲極區的一部分以形成一開口； 在該開口中形成一磊晶層，該磊晶層具有一直徑和大於該直徑的一高度； 在該磊晶層上形成一矽化物層；以及 在該矽化物層上沉積一金屬。
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