JP2005243696A - 電子デバイスの製造方法、ヒューズの組合せ探索プログラム及び、電子デバイスの検査装置 - Google Patents

Abstract

【課題】 複数の組合せの中から目標値への合わせ込みに適した組合せを簡単に探索できるようにした電子デバイスの製造方法、ヒューズの組合せ探索プログラム及び、電子デバイスの検査装置を提供する。
【解決手段】 複数本のヒューズを所定の組合せで切断し発振回路の周波数特性を狙い値３．５００［ｋＨｚ］に合わせ込む際に、その切断によって得られると推定される周波数特性の大小の順に並べられた複数の組合せの中から合わせ込みに適した組合せを探索する方法であって、大小の順に並べられた配列の中央値を取得し、取得した中央値が狙い値よりも大きい場合には配列の最小値を取得し、一方、中央値が狙い値よりも小さい場合には配列の最大値を取得し、取得した最大値又は最小値と、中央値とに基づいて、上記の組合せにそれぞれ対応した周波数特性をシミュレーションする。
【選択図】 図５

Description

本発明は、電子デバイスの製造方法、ヒューズの組合せ探索プログラム及び、電子デバイスの検査装置に関し、特に、ヒューズをトリミングする際に、プローバ等を用いた試験測定の回数低減に寄与する技術に関するものである。

従来から、ＤＲＡＭ２０等において不良のメモリセルを予備の冗長セルに置換えたり、発振回路等においてキャパシタの容量や、抵抗素子の抵抗値等を調整したりするために、複数本のヒューズの中から任意のヒューズをレーザでカットしていた。このような方法は、いわゆるトリミング技術として知られている（例えば、特許文献１参照。）。
図１はトリミング用のヒューズ素子を備えた半導体デバイスの一例を示す概念図である。図１に示す半導体デバイスは例えば発振回路を有し、この発振回路の構成素子として４つの抵抗素子Ｒ１〜Ｒ４と、これらの抵抗素子Ｒ１〜Ｒ４にそれぞれ接続するヒューズＦ１〜Ｆ４等を備えている。これらのヒューズＦ１〜Ｆ４の中から任意のヒューズを切断することで、発振回路全体における抵抗や、容量等を変えることができ、発振回路の周波数特性を変えることができる。

図２は、切断の対象となるヒューズの組合せ例を示す表図である。図１に示したような半導体デバイスでは、ヒューズの本数がＮ本の場合、ヒューズの組合せは２^Ｎ通り存在する。具体的には、ヒューズの本数が３本の場合には組合せ数は２^３＝８通りである。また、図１に示したようにヒューズの本数が４本の場合には組合せ数は２^４＝１６通りである。図２には、その１６通りの組合せの詳細を示す。さらに、ヒューズの本数が５本の場合には組合せ数は２^５＝３２通りであり、ヒューズの本数が６本の場合には２^６＝６４通りである。

図３は、切断対象となるヒューズの組合せと周波数特性との関係の例（その１）を示す図である。図３の横軸はヒューズの組合せＮｏ．を示す。また、図３の縦軸は周波数特性（以下、単に「周波数」ともいう。）を示す。図３に示すように、この例ではヒューズの組合せ数は２^５＝３２通りであり、半導体デバイスの周波数は切断対象となるヒューズの組合せに依存する。

従来、この種の半導体デバイスの周波数を狙い値に合わせ込む際には、予め、ヒューズの複数の組合せを、その切断によって得られると推定される周波数の降順に番号を割り当てながら配列していた。そして、この配列の順で、ヒューズを切断した場合の周波数をプローバ等により次々測定し、狙い値への合わせ込みに最適な組合せを探索していた。
具体的には、図３において、切断対象となるヒューズの組合せをＮｏ．１からＮｏ．３２方向へ一つずつ変えながら周波数の測定を次々に行う。この測定は、プローバを用いて行う。そして、測定値が狙い値を挟んだらその測定作業を終了し、狙い値を挟んだ２つの測定値の中から狙い値に最も近い方を特定する。続いて、トリマーを用いたトリミング工程では、プローバにより特定された組合せでヒューズを実際に切断して、半導体デバイスの周波数特性を狙い値に合わせ込む。
特開２００１−８５６４４号公報

ところで、この種の半導体デバイスでは、製造ばらつきの影響により、図３に示した曲線の傾きがチップ間でずれていることが普通である。このため、狙い値への合わせ込みに最適なヒューズの組合せを１チップ毎に探索する必要があり、従来の探索方法では、図３に示したように、配列の先頭から末尾に向けて１つ１つの組合せについて試験測定を行っていた。

しかしながら、この試験測定はプローブ端子を半導体デバイスに接触させながら行うので、１組合せ当たりの試験には長時間を要する。それゆえ、従来の探索方法では、最適な組合せを特定するのに時間がかかりすぎる、という問題があった。また、従来の探索方法では、ヒューズの本数が１本増えるごとに測定回数が２倍に増えてしまうので、ヒューズの本数が多いほど試験時間の増加につながるという問題があった。

さらに、このような問題を解決する一つの手段として、周知のアルゴリズムであるニ分探索（バイナリサーチ）を用いる方法が挙げられるが、この二分探索だけを頼りに最適な組合せを探索する場合であっても、ヒューズの本数が増えるに従って測定回数は確実に増加してしまう。
本発明は、上記課題を解決するためになされたものであり、複数の組合せの中から目標値への合わせ込みに適した組合せを簡単に探索できるようにした電子デバイスの製造方法、ヒューズの組合せ探索プログラム及び、電子デバイスの検査装置の提供を目的とする。

上述した課題を解決するために、本発明に係る第１の電子デバイスの製造方法は、複数本のヒューズを所定の組合せで切断し電子回路の回路特性を目標値に合わせ込む際に、その切断によって得られると推定される前記回路特性の大小の順に並べられた複数の前記組合せの中から前記合わせ込みに適した組合せを探索する方法であって、前記大小の順に並べられた複数の前記組合せからなる配列の中央の組合せで前記ヒューズを切断した場合の前記回路特性を測定して当該配列の中央値を取得する工程と、前記中央値が前記目標値よりも大きい場合には、前記回路特性が最小となることが推定される前記組合せで前記ヒューズを切断した場合の前記回路特性を測定して当該配列の最小値を取得し、一方、前記中央値が前記目標値よりも小さい場合には、前記回路特性が最大となることが推定される前記組合せで前記ヒューズを切断した場合の前記回路特性を測定して当該配列の最大値を取得する工程と、取得した前記最大値又は前記最小値と、前記中央値とに基づいて、前記組合せにそれぞれ対応した前記回路特性をシミュレーションする工程と、を含むことを特徴とするものである。

また、本発明に係る第２の電子デバイスの製造方法は、上述した第１の電子デバイスの製造方法において、前記目標値に最も近い前記回路特性が得られると推定される前記組合せを前記シミュレーションで求める工程と、求めた前記組合せで前記ヒューズを切断した場合の前記回路特性を測定する工程と、を含むことを特徴とするものである。
さらに、本発明に係る第３の電子デバイスの製造方法は、上述した第２の電子デバイスの製造方法において、前記シミュレーションで求めた前記組合せで測定された前記回路特性を第１測定値としたとき、前記第１測定値が前記目標値よりも大きい場合には、前記第１測定値を取得した前記組合せから前記最小値を取得した前記組合せに向けて、前記配列の順にその組合せを替えながら前記回路特性を測定し、一方、前記第１測定値が前記目標値よりも小さい場合には、前記第１測定値を取得した前記組合せから前記最大値を取得した前記組合せに向けて、前記配列の順にその組合せを替えながら前記回路特性を測定する工程と、を含むことを特徴とするものである。

本発明に係る第４の電子デバイスの製造方法は、上述した第３の電子デバイスの製造方法において、前記配列の順にその組合せを替えながら前記回路特性を測定する工程で得られた１つ以上の測定値を、その得られた順に第ｎ測定値（ｎは２以上の整数）としたとき、当該測定する工程は、第ｎ測定値と第（ｎ−１）測定値とで前記目標値を挟むことによって終了することを特徴とするものである。

本発明に係る第１から第４の電子デバイスの製造方法によれば、回路特性の大小の順に並べられた配列の中央を境に、この配列の先頭側、又は末尾側に目標値が存在する領域を絞り込む。従って、この絞りこんだ領域において、配列に対する回路特性の傾きを直線に近づけることができ、複数の組合せの中から目標値への合わせ込みに適した組合せを簡単に探索することができる。従来方式と比べて、例えば、ヒューズをトリミングする際に、プローバ等を用いた試験測定の回数の低減に寄与することができる。

本発明に係る第５の電子デバイスの製造方法は、上述した第１から第４の電子デバイスの製造方法において、前記配列の中央値を取得する前に、二分探索（バイナリサーチ）を１回、又は２回以上行って前記配列の範囲を狭くすることを特徴とするものである。ここで、二分探索（バイナリサーチ）とは、周知のアルゴリズムであり、配列を二つの部分に分け、一方の部分に目標値が無いことを論理的に示して、その無い部分を配列から除外する方法である。

本発明に係る第５の電子デバイスの製造方法によれば、配列の範囲を効率良く狭めることができ、配列に対する回路特性の傾きを直線に近づけることができる。従って、シミュレーションの精度を高めることができ、例えばプローバ等を用いた試験測定の回数の低減に寄与することができる。

本発明に係るヒューズの組合せ探索プログラムは、複数本のヒューズを所定の組合せで切断し電子回路の回路特性を目標値に合わせ込む際に、その切断によって得られると推定される前記回路特性の大小の順に並べられた複数の前記組合せの中から前記合わせ込みに適した組合せを探索するプログラムであって、前記大小の順に並べられた複数の前記組合せからなる配列の中央の組合せで前記ヒューズを切断した場合の前記回路特性を測定して当該配列の中央値を取得する中央値取得手段と、前記中央値が前記目標値よりも大きい場合には、前記回路特性が最小となることが推定される前記組合せで前記ヒューズを切断した場合の前記回路特性を測定して当該配列の最小値を取得し、一方、前記中央値が前記目標値よりも小さい場合には、前記回路特性が最大となることが推定される前記組合せで前記ヒューズを切断した場合の前記回路特性を測定して当該配列の最大値を取得する最小又は最大値取得手段並びに、取得した前記最大値又は前記最小値と、前記中央値とに基づいて、前記組合せにそれぞれ対応した前記回路特性をシミュレーションするシミュレーション手段と、をコンピュータに実行させるためのプログラムであることを特徴とするものである。

本発明に係るヒューズの組合せ探索プログラムによれば、回路特性の大小の順に並べられた配列の中央を境に、この配列の先頭側、又は末尾側に目標値が存在する領域を絞り込む。従って、この絞りこんだ領域において、配列に対する回路特性の傾きを直線に近づけることができ、複数の組合せの中から目標値への合わせ込みに適した組合せを簡単に探索することができる。従来方式と比べて、例えば、ヒューズをトリミングする際に、プローバ等を用いた試験測定の回数の低減に寄与することができる。

本発明に係る電子デバイスの検査装置は、上述したヒューズの組合せ探索プログラムを読み取り、読み取りした前記探索プログラムを実行するコンピュータと、前記コンピュータによる制御信号を受けて前記電子回路にプローブ端子を接触させ前記回路特性を測定する測定手段と、を備えたことを特徴とするものである。本発明に係る電子デバイスの検査装置によれば、上述したヒューズの組合せ探索プログラムを実行するので、複数の組合せの中から目標値への合わせ込みに適した組合せを簡単に探索することができる。

以下、図面を参照しながら、本発明の実施形態に係る電子デバイスの製造方法及び、ヒューズの組合せ探索プログラムについて説明する。
（１）第１実施形態
図１２は、本発明に係る半導体デバイスの検査装置１００の構成例を示すブロック図である。図１２に示すように、この検査装置１００は、図１２に示すように、制御プログラムに基づいて演算及びシステム全体を制御するＣＰＵ１０と、所定領域にあらかじめＣＰＵ１０の制御プログラム等を格納しているＲＡＭ２０と、検査対象の半導体デバイスに接触するプローブ端子を備えたプローバ３０と、このプローバ３０に対してデータの入出力を媒介するインターフェース（Ｉ／Ｆ）４０と、ハードディスク（ＨＤＤ）等の記憶装置５０で構成されており、これらは、データを転送するための信号線であるバス６０で相互にかつデータ授受可能に接続されている。

図４は本発明の第１実施形態に係るヒューズの組合せ探索方法を示すフローチャートである。このフローチャートは、半導体デバイスの周波数特性の合わせ込みに最適なヒューズの組合せを探索する方法を示すものである。ここでは、発振回路を構成する素子として５本の抵抗素子と、これらの抵抗素子にそれぞれ接続する５本のヒューズとを備えた半導体デバイスを想定し、この半導体デバイスにおける最適なヒューズの組合せを図１２に示した検査装置１００を用いて探索する場合について説明する。

なお、５本のヒューズの組合せは、図２に示したように３２（＝２^５）通りであり、これらの組合せはその切断によって得られると推定される周波数特性（以下、周波数）の大小の順に配列されているものとする。同一設計の半導体デバイス間では、発振回路の周波数特性を左右する抵抗素子やキャパシタ等の設計サイズは同じなので、上記の配列順は一に定まる。この配列は、図１２に示した検査装置１００に外部から入力され、記憶装置５０に記憶されている。

このような前提のもと、５本のヒューズを所定の組合せで切断して周波数を狙い値に合わせ込む際に、周波数の大小の順に配列された３２通りの組合せの中から、合わせ込みに最適な組合せを探索する。図５に示すように、狙い値は例えば３．５００［ｋＨｚ］とする。
まず始めに、図４のステップ（Ｓ）１で、周波数の大小の順に配列された３２通りの組合せの中から、この配列の中央の組合せでヒューズを切断した場合の周波数を試験測定する。この試験測定は、ＣＰＵ１０の制御信号を受けてプローバ３０が行う。そして、この試験測定によって得られた測定値を、配列の中央値として取得し、記憶装置５０に記憶する。

この試験測定は、もちろんヒューズを実際に切断して行うのではなく、プローバ３０のプローブ端子を用いた電圧印加により、ヒューズを任意の組合せで切断した場合と同等の擬似的状況を作って行う。後述するステップ（Ｓ）３、６、８、１０、１１、１４、１６、１７での試験測定も、このＳ１と同じように、ヒューズを実際に切断して行うのではなく、ヒューズを任意の組合せで切断した場合と同等の擬似的状況を作って行う。

また、組合せ数をｍとしたとき、このｍは必ず偶数（∵ｍ＝２^Ｎ、Ｎはヒューズの本数）なので、配列の中央は（ｍ／２）番目と｛（ｍ／２）＋１｝番目との間となる。具体的には、図５に示すように、組合せ数ｍが３２（＝２^５）通りの場合には、配列の中央は組合せＮｏ．１６とＮｏ．１７との間となる。本発明では、Ｎｏ．１６とＮｏ．１７のどちらを配列の中央として取り扱っても構わないが、この第１実施形態では、Ｎｏ．１６、即ち（ｍ／２）番目を配列の中央として取り扱う。従って、このＳ１では、Ｎｏ．１〜Ｎｏ．３２まで並べられた３２通りのヒューズの組合せの中から、組合せＮｏ．１６を選択し、この組合せＮｏ．１６でヒューズを切断した場合の周波数を試験測定する。そして、測定値３．９３０［ｋＨｚ］をこの配列の中央値とする。

次に、図４のステップ（Ｓ）２で、Ｓ１で取得した中央値３．９３０［ｋＨｚ］が狙い値３．５００［ｋＨｚ］よりも大きいか、小さいかを判断する。この判断は、ＣＰＵ１０（図１２参照。）が行う。この例では、中央値３．９３０［ｋＨｚ］は狙い値３．５００［ｋＨｚ］よりも大きいので、図４のステップ（Ｓ）３へ進む。
Ｓ３では、ｍ＝３２通りの組合せの中から、周波数が最小となることが推定される組合せ、即ちｍ番目に該当する組合せＮｏ．３２を選択し、この組合せでヒューズを切断した場合の周波数を試験測定する。そして、図５に示すように、測定値３．３８１［ｋＨｚ］をこの配列の最小値として取得し、記憶装置５０（図１２参照。）に記憶する。次に、図４のステップ（Ｓ）４へ進む。Ｓ４では、Ｓ３で取得した最小値３．３８１［ｋＨｚ］と、Ｓ１で取得した中央値３．９３０［ｋＨｚ］とに基づいて、各組合せＮｏ．１７〜Ｎｏ．３１で得られる周波数をシミュレーションする。このシミュレーションはＣＰＵ１０（図１２参照。）が行う。

図６は、ステップ（Ｓ）４でのシミュレーション結果と、実際の値とを比較する表図である。図６の横軸はヒューズの組合せＮｏ．を示し、縦軸は周波数［ｋＨｚ］を示す。このシミュレーションは、試験測定によって得られた中央値と最小値との２点に基づいて行うので、図６に示すようにシミュレーション結果は線形である。また、図６に示すドットは、試験測定によって得られた実際の値である。組合せＮｏ．１７〜Ｎｏ．３１での測定値は、図４のＳ４でのシミュレーション結果と、実際の値との乖離具合を確認するために、図４のフローチャートに示す手順とは別に測定した。

図６に示すように、シミュレーション結果と実際の値との乖離は少なく、組合せＮｏ．１６〜Ｎｏ．３２（配列）と、周波数との間には直線性がある。このシミュレーション結果を、図５のシミュレーション値の欄に示す。また、このシミュレーション結果を記憶装置５０（図１２参照。）に記憶する。次に、図４のステップ（Ｓ）５へ進む。
Ｓ５では、Ｓ４で得られたシミュレーション結果から、狙い値に最も近い周波数に対応したヒューズの組合せを特定する。この特定作業はＣＰＵ１０（図１２参照。）が行い、特定結果を記憶装置５０（図１２参照。）に記憶する。図５に示すように、この例では、狙い値３．５００［ｋＨｚ］に最も近いシミュレーション値は３．４８４［ｋＨｚ］であり、このシミュレーション値に対応したヒューズの組合せは、組合せＮｏ．２９である。次に、図４のステップ（Ｓ）６へ進む。

Ｓ６では、このＮｏ．２９の組合せでヒューズを切断した場合の周波数を試験測定する。そして、図５に示すように、第１測定値として３．４７２［ｋＨｚ］を取得し、記憶装置５０（図１２参照。）に記憶する。次に、図４の（Ｓ）７へ進む。Ｓ７では、Ｓ６で得られた第１測定値３．４７２［ｋＨｚ］が狙い値３．５００［ｋＨｚ］よりも大きいか、小さいかを判断する。この判断は、ＣＰＵ１０（図１２参照。）が行う。ここでは、第１測定値３．４７２［ｋＨｚ］は狙い値３．５００［ｋＨｚ］よりも小さいので、図４のステップ（Ｓ）１０へ進む。

Ｓ１０では、配列の中央に向けて周波数の試験測定を行っていく。即ち、ヒューズの組合せＮｏ．２９からＮｏ．１７に向けて、その組合せを順番に替えながら周波数の試験測定を行い、この試験測定の測定値を記憶装置５０（図１２参照。）に記憶する。そして、その測定値が狙い値３．５００［ｋＨｚ］を挟むまで試験測定を続けて行う。測定値が狙い値を挟んだか否かはＣＰＵ１０（図１２参照。）が判断する。この例では、図５に示すように、Ｎｏ．２９の組合せでの試験測定が終了した後で、Ｎｏ．２８の組合せで試験測定を行い、第２測定値として３．５０４［ｋＨｚ］を取得する。そして、第２測定値３．５０４［ｋＨｚ］と、第１測定値３．４７２［ｋＨｚ］とで、狙い値３．５００［ｋＨｚ］を挟んだため、Ｓ１０での試験測定を終了する。

なお、このＳ１０における測定で、仮に、第２測定値が３．５００［ｋＨｚ］未満であったならば、続けて組合せＮｏ．２７での試験測定を行い第３測定値を取得する。さらに、このような試験測定をその測定値が狙い値３．５００［ｋＨｚ］以上となるまで続けて行う。Ｓ１０での試験測定が終了したら図４のステップ（Ｓ）９へ進む。
Ｓ９では、狙い値を挟んだ２つの組合せのうち、その測定値が狙い値に最も近い組合せを特定する。この特定作業はＣＰＵ１０（図１２参照。）が行い、特定結果を記憶装置５０（図１２参照。）に記憶する。この例では、２つの組合せとはＮｏ．２９と、Ｎｏ．２８であり、その測定値が狙い値に最も近い組合せはＮｏ．２８である。このように、周波数の大小の順に配列されたＮｏ．１〜Ｎｏ．３２のヒューズの組合せの中から、合わせ込みに最適な組合せとしてＮｏ．２８を特定し、図４に示したフローチャートを終了する。

なお、図４のＳ７で、仮に、Ｎｏ．２９での第１測定値が狙い値３．５００［ｋＨｚ］よりも大きいと判断した場合には、図４のステップ（Ｓ）８へ進む。Ｓ８では、ヒューズの組合せＮｏ．２９からＮｏ．３２に向けて、その組合せを順番に替えながら周波数の試験測定を行い、この試験測定を測定値が狙い値を挟むまで続けて行う。そして、測定値が狙い値を挟んだら、図４のＳ９へ進む。Ｓ９での処理は上述した通りである。

また、図４のＳ２で仮に、Ｓ１で取得した中央値が狙い値よりも大きいと判断した場合には、図４のステップ（Ｓ）１１へ進む。Ｓ１１では、ｍ＝３２通りの組合せの中から、周波数が最大となることが推定される組合せ、即ち、組合せＮｏ．１を選択し、この組合せでヒューズを切断した場合の周波数を試験測定する。そして、この測定値を最大値として取得し、記憶装置５０（図１２参照。）に記憶する。次にステップ（Ｓ）１２へ進む。

Ｓ１２では、Ｓ１１で取得した最大値と、Ｓ１で取得した中央値とに基づいて、各組合せＮｏ．２〜Ｎｏ．１５で得られる周波数をシミュレーションする。このシミュレーションはＣＰＵ１０（図１２参照。）が行う。このシミュレーションも、試験測定によって得られた中央値と最大値との２点に基づいて行うので、シミュレーション結果は線形である。このシミュレーション結果を記憶装置５０（図１２参照）に記憶した後で、図４のステップ（Ｓ）１３へ進む。

Ｓ１３では、Ｓ１２で得られたシミュレーション結果から、狙い値に最も近い周波数に対応したヒューズの組合せを特定する。この特定作業はＣＰＵ１０（図１２参照。）が行い、特定結果を記憶装置５０（図１２参照。）に記憶する。ここでは、説明の便宜上から、このようなヒューズの組合せとして、組合せＮｏ．８を一例として挙げておく。次に、図４のステップ（Ｓ）１４へ進む。

Ｓ１４では、Ｎｏ．８の組合せでヒューズを切断した場合の周波数を試験測定する。そして、この試験測定で第１測定値を取得し、記憶装置５０（図１２参照。）に記憶する。次に、図４の（Ｓ）１５へ進む。Ｓ１５では、Ｓ１４で得られた第１測定値が狙い値よりも大きいか、小さいかを判断する。この判断は、ＣＰＵ１０（図１２参照。）が行う。ＣＰＵ１０が、第１測定値は狙い値よりも大きいと判断した場合にはＳ１６へ進む。Ｓ１６では、Ｎｏ．８からＮｏ．１５の組合せに向けて、ヒューズの組合せを順番に替えながら周波数の試験測定を行い、この試験測定を測定値が狙い値を挟むまで続けて行う。そして、測定値が狙い値を挟んだら、図４のＳ９へ進む。Ｓ９での処理は上述した通りである。

また、Ｓ１５で、ＣＰＵ１０が第１測定値は狙い値よりも小さいと判断した場合にはＳ１７へ進む。Ｓ１７では、Ｎｏ．８からＮｏ．１の組合せに向けて、ヒューズの組合せを順番に替えながら周波数の試験測定を行い、この試験測定を測定値が狙い値を挟むまで続けて行う。そして、測定値が狙い値を挟んだら、図４のＳ９へ進む。Ｓ９での処理は上述した通りである。

なお、図４のステップ（Ｓ）１、３、６、８、１０、１１、１４、１６又は１７において、その試験測定によって得られた測定値が狙い値と同一であった場合には、狙い値と同一の測定値を取得したときのヒューズの組合せが最適な組合せであるとＣＰＵ１０が判断し、図４のフローチャートを終了する。
このように、本発明の第１実施形態に係る半導体デバイスの製造方法によれば、周波数の大小の順に並べられた配列の中央を境に、この配列の先頭側、又は末尾側に狙い値３．５００［ｋＨｚ］が存在する領域を絞り込む。従って、この絞り込んだ領域（組合せＮｏ．１６〜Ｎｏ．３２）において、配列に対する周波数の傾きを直線に近づけることができ、複数のヒューズの組合せの中から狙い値への合わせ込みに最適な組合せを簡単に探索することができる。

また、本発明に係るヒューズの組合せ探索プログラムは、図４のフローチャートに示した上述の探索処理処理を検査装置１００に実行させるためのプログラムである。本発明に係るヒューズの組合せ探索プログラムによれば、上記半導体デバイスの製造方法と同様に、絞り込んだ領域（組合せＮｏ．１６〜Ｎｏ．３２）において、配列に対する周波数の傾きを直線に近づけることができる。従って、複数のヒューズの組合せの中から狙い値への合わせ込みに最適な組合せを簡単に探索することができる。

さらに、本発明に係る半導体デバイスの検査装置１００によれば、上述したヒューズの組合せ探索プログラムを実行するので、複数の組合せの中から狙い値への合わせ込みに適した組合せを簡単に探索することができる。
この第１実施形態では、発振回路が本発明の「電子回路」に対応し、周波数特性が本発明の「回路特性」に対応している。また、ヒューズの組合せＮｏ．１６が本発明の「配列の中央」に対応し、ヒューズの組合せＮｏ．１が本発明の「回路特性が最大となることが推定される組合せ」に対応している。さらに、ヒューズの組合せＮｏ．３２が本発明の「回路特性が最小となることが推定される組合せ」に対応し、ヒューズの組合せＮｏ．２８が本発明の「合わせ込みに適した組合せ」に対応している。また。狙い値３．５００［ｋＨｚ］が本発明の「目標値」に対応している。

さらに、図４のステップ（Ｓ）１が本発明の「中央値取得手段」に対応し、ステップ（Ｓ）３及び１１が本発明の「最小又は最大値取得手段」に対応している。さらに、ステップ（Ｓ）４及び１２が本発明の「シミュレーション手段」に対応し、図４に示したフローチャート全体が本発明の「ヒューズの組合せ探索プログラム」に対応している。
また、記憶装置５０が本発明の「記録媒体」に対応し、ＣＰＵ１０が本発明の「コンピュータ」に対応している。そして、プローブ端子を含むプローバ３０が本発明の「測定手段」に対応し、検査装置１００が本発明の「電子デバイスの検査装置」に対応している。
［本発明の第１実施形態と、従来例との比較］
図７は、第１実施形態で説明したヒューズの探索方法と、従来例（１）（２）とを比較した表図である。従来例（１）に係る方法は、周波数特性の大小の順に配列された３２通りのヒューズの組合せを、組合せＮｏ．１からＮｏ．３２にかけて一つずつ順番に測定していく方法である。また、従来例（２）は、二分探索（バイナリサーチ）によって、最適な組合せを探索する方法である。

上述したように、ヒューズの組合せ数が３２通りであり、最適な組合せがＮｏ．２８の場合、第１実施形態で説明した探索方法では、必要な測定回数は４回である。これに対して、図７に示すように、従来例（１）では必要な測定回数は２９回であり、従来例（２）では５回である。シミュレーションに要する時間が１／１００［秒］台であるのに対し、プローブ端子の接触動作を含む試験測定の所要時間は約１０［秒］である。このように、本発明によれば、従来例と比べて、ヒューズをトリミングする際に、プローバ３０等を用いた試験測定の回数の低減に寄与することができ、探索時間の短縮に寄与することができる。
（２）第２実施形態
上述した第１実施形態では、図６に示したように、組合せＮｏ．１６〜Ｎｏ．３２（配列）と周波数特性との間には直線性があったので、シミュレーション結果と実際の値との乖離は少なかった。しかしながら、半導体デバイスの種類によっては、大小の順に並べられた配列と周波数特性との間で直線性が担保されていない場合もある。

図８は、切断対象となるヒューズの組合せと周波数との関係の例（その２）を示す図である。この図８は、半導体デバイスのヒューズの本数が６本の場合であり、その組合せ数ｍが２^６＝６４通りの場合である。図３の横軸はヒューズの組合せＮｏ．を示す。また、図３の縦軸は共振周波数を示す。
図８に示すように、この半導体デバイスでは、ヒューズの組合せＮｏ．１〜Ｎｏ．２０の間ではその周波数はほぼ一定であり、組合せＮｏ．２１〜Ｎｏ．６４の間では組合せＮｏ．が増えるに従い周波数が低下していく傾向を持つ。このような傾向を持つ半導体デバイスでは、少なくとも組合せＮｏ．１〜Ｎｏ．３２（配列）の間では直線性が担保されているとは言えない。そして、配列と周波数との間で直線性が担保されていない半導体デバイスに、図４のフローチャートをそのまま適用すると、図４のＳ８、Ｓ１０、Ｓ１６又はＳ１７で、その測定回数が増えてしまう可能性がある。

このような場合には、図４のフローチャートのＳ１で、配列と周波数との間で直線性がでてくるまで、配列を構成する組合せの数を半分に絞る。これは例えば、二分探索（バイナリサーチ）を用いて行う。そして、直線性がでてくるまで組合せの数を減らした後で、図４のステップ（Ｓ）２に入る。これにより、測定回数の増大をある程度抑制することが可能である。ここでは、その具体例について説明する。

図９は本発明の第２実施形態に係るヒューズの組合せ探索方法を示すフローチャートである。この第２実施形態では、図８に示したように、ヒューズの組合せが６４（＝２^６）通りある半導体デバイスを想定する。また、これらヒューズの組合せは、図８に示したように、その切断によって得られると推定される周波数特性の大小の順に配列されている。さらに、この第２実施形態では、合わせ込みの狙い値を５．０００［ｋＨｚ］とする。なお、図９に示すフローチャートにおいて、図４に示したフローチャートと同一ステップには同一符号を付し、その詳細な説明は省略する。

図９に示すように、まず始めに、ステップ（Ｓ）１で、周波数の大小の順に配列された６４通りの組合せの中から、この配列の中央の組合せＮｏ．３２でヒューズを切断した場合の周波数を試験測定する。図１０に示すように、この測定値は、例えば４．６８５［ｋＨｚ］であり、狙い値５．０００［ｋＨｚ］は少なくともＮｏ．１〜Ｎｏ．３２の間にあることがわかる。次に、図９のステップ（Ａ）１で、狙い値を挟む組合せＮｏ．１〜Ｎｏ．３２の間で、直線性が有るか無いかを判断する。

図８に示したように、この種類の半導体デバイスでは、少なくともＮｏ．１〜Ｎｏ．３２の間では直線性が有るとは言えないので、ステップ（Ａ）２へ進む。Ａ２では、二分探索（バイナリサーチ）により、ヒューズの組合せ数を半分に絞る。即ち、組合せＮｏ．１〜Ｎｏ．３２の間で、その中央に位置する組合せＮｏ．１６で試験測定する。このＮｏ．１６での測定値は、図１０に示すように例えば５．４５８［ｋＨｚ］である。この測定結果から、狙い値５．０００［ｋＨｚ］は組合せＮｏ．１６〜Ｎｏ．３２の間にあることが明らかなので、組合せＮｏ．１〜Ｎｏ．１５を探索の対象から外す。

次に、図９のＳ１へ戻って、組合せＮｏ．１６〜Ｎｏ．３２（配列）の中央の組合せＮｏ．２４で試験測定する。このＮｏ．２４での測定値は、図１０に示すように例えば５．０８０［ｋＨｚ］であり、狙い値５．０００［ｋＨｚ］はＮｏ．２４〜Ｎｏ．３２の間にあることがわかる。次に、図９のＡ１に再度進み、狙い値を挟む組合せＮｏ．２４〜Ｎｏ．３２の間で、直線性が有るか無いかを判断する。図８から、この種類の半導体デバイスでは、組合せＮｏ．２４〜Ｎｏ．３２の間で直線性が有ると判断し、図９のステップ（Ｓ）２へ進む。

これ以降は、図４に示したフローチャートと同様である。即ち、図４のステップ（Ｓ）４で、組合せＮｏ．２４〜Ｎｏ．３２間の周波数をシミュレーションによって求める。そして、このシミュレーション結果から、図４のステップ（Ｓ）６で、組合せＮｏ．２６で周波数を試験測定する。さらに、図４のステップ（Ｓ）１０で、組合せＮｏ．２５で周波数を試験測定する。これらの試験測定から、ヒューズの組合せＮｏ．２５を、狙い値５．０００［ｋＨｚ］への合わせ込みに最適な組合せに特定する。

このように、本発明の第２実施形態に係る半導体デバイスの製造方法によれば、配列の範囲を効率良く狭めることができ、配列に対する周波数特性の傾きを直線に近づけることができる。従って、シミュレーションの精度を高めることができる。これにより、例えばプローバ３０等を用いた試験測定の回数の低減に寄与することができる。
この第２実施形態では、ヒューズの組合せＮｏ．２４が本発明の「配列の中央」に対応し、ヒューズの組合せＮｏ．１６が本発明の「回路特性が最大となることが推定される組合せ」に対応している。また、ヒューズの組合せＮｏ．３２が本発明の「回路特性が最小となることが推定される組合せ」に対応し、狙い値５．０００［ｋＨｚ］が本発明の「目標値」に対応している。

ところで、この第２実施形態で説明したように、半導体デバイスの種類によっては、配列と周波数特性との間で直線性が担保されておらず、二分探索等により組合せ数を絞りながら中央値を複数回取得しなければならない場合がある。そこで、中央値の取得回数を半導体デバイス毎に予め固定しておくと便利である。
また、その一方で、ヒューズの組合せに対する周波数の値は半導体デバイスの製造ばらつき等に依存し、チップ間で、ウエーハ間で、ロット間でばらつきを有することが普通である。このため、上記のように中央値の取得回数を半導体デバイスの種類ごとに固定した場合には、試験測定の測定回数が増えてしまうようなケースも考えられる。

そこで、ヒューズの組合せを探索する際には、チップ毎に、ウエーハ毎に、又はロット毎に中央値の（平均）取得回数を記録しておく。そして、この記録情報をチップ間やウエーハ間、ロット間で受け渡し、受け渡された情報に基づいて、次チップでの中央値の取得回数を決定するようにすると、半導体デバイスの製造ばらつきに対応して、中央値の取得回数を自動で調整することができる。

図１１は、チップ間やウエーハ間、ロット間での記録情報の受け渡し方法を示すフローチャートである。
図１１のステップ（Ｂ）１では、まず始めに、任意のチップで周波数の合わせ込みを行う。この周波数の合わせ込み方法については、図４及び図９等をもとに説明した通りである。次に、図１１のステップ（Ｂ）２では、Ｂ１における中央値の取得回数をハードディスクやフラッシュメモリ等の記録装置に記録する。例えば、前に説明した図５では中央値の取得回数は１回であり、図１０では中央値の取得回数は３回である。

次に、図１１のステップ（Ｂ）３で、中央値取得回数の記録データをもとに、次チップで周波数の合わせ込みを行う。例えば、前チップでの中央値の取得回数が３回の場合には、これに倣ってステップＢ３での中央値の取得回数を３回に設定する。或いは、前チップの中央値取得回数の記録データと、ウエーハ当たり及び、ロット当たりの中央値取得回数に関する記録データ等を任意の割合で重み付けし（重み付けの割合は予め決めておく。）、この重み付けから算出された中央値の平均取得回数を、次チップにおける中央値の取得回数に設定しても良い。次チップの合わせ込みが終了したら、図１１のステップ（Ｂ）４へ進む。

ステップ（Ｂ）４では、１ウエーハ全ての有効チップで、周波数の合わせ込みが終了したか否かを判断する。１ウエーハ全ての有効チップで合わせ込みが終了した場合にはステップ（Ｂ）５へ進む。また、終了していない場合には、ステップＢ２へ戻る。ステップ（Ｂ）５では、チップ毎の記録データから、ウエーハ当たりの中央値の平均取得回数を記録装置に記録する。

ステップ（Ｂ）６では、１ロット全てのウエーハで、周波数の合わせ込みが終了したか否かを判断する。１ロット全てのウエーハで合わせ込みが終了した場合には、ステップ（Ｂ）７へ進む。また、終了していない場合には、Ｂ３へ戻る。図１１のＢ７では、ウエーハ毎の記録データから、ロット当たりの中央値の平均取得回数を記録装置に記録する。次に、ステップ（Ｂ）８では、合わせ込みの対象となる次ロットがあるか否かを判断する。次ロットがある場合には、ステップＢ３へ戻る。また、次ロットが無い場合には、記録情報の受け渡しを終了する。

図１１に示すような記録情報の受け渡し処理を検査装置１００に実行させると、半導体デバイスの製造ばらつきに対応して、中央値の取得回数を自動で調整することができる。従って、プローバ３０等を用いた試験測定の回数の低減により一層寄与することができる。
なお、配列に対して周波数特性の直進性が著しく担保されていない（即ち、配列の周波数に対する傾きが線形から程遠い）ような半導体デバイスでは、本発明の探索方法を用いるよりも、二分探索（バイナリサーチ）だけを用いる方が、試験測定の回数を少なくできるような場合もある。このような半導体デバイスについては、二分探索を用いる。種々の半導体デバイスに対して、本発明の探索方法と二分探索とを、その推定される傾きに応じて使い分けることで、試験測定の回数を効率良く低減することができ、探索に要する時間を短縮することができる。

トリミング用のヒューズ素子を備えた半導体装置の一例を示す概念図。 切断の対象となるヒューズの組合せ例を示す表図。 切断対象となるヒューズの組合せと周波数特性との関係の例（その１）を示す図。 第１実施形態に係るヒューズの組合せ探索方法を示すフローチャート。 第１実施形態に係るヒューズの組合せと、組合せに対応する測定順序、測定値及びシミュレーション値を示す表図。 ステップ（Ｓ）４でのシミュレーション結果と、実際の値とを比較する表図。 第１実施形態で説明したヒューズの探索方法と、従来例（１）（２）とを比較した表図。 切断対象となるヒューズの組合せと周波数との関係の例（その２）を示す図 第２実施形態に係るヒューズの組合せ探索方法を示すフローチャート。 第２実施形態に係るヒューズの組合せと、組合せに対応する測定順序、測定値及びシミュレーション値を示す表図。 チップ間やウエーハ間、ロット間での記録情報の受け渡し方法を示すフローチャート。 半導体デバイスの検査装置１００の構成例を示すブロック図。

符号の説明

１０ ＣＰＵ、２０ ＲＡＭ、３０ プローバ、４０ インターフェース（Ｉ／Ｆ）、５０ 記憶装置、６０ バス、１００ 検査装置

Claims (7)

1. 複数本のヒューズを所定の組合せで切断し電子回路の回路特性を目標値に合わせ込む際に、その切断によって得られると推定される前記回路特性の大小の順に並べられた複数の前記組合せの中から前記合わせ込みに適した組合せを探索する方法であって、
   前記大小の順に並べられた複数の前記組合せからなる配列の中央の組合せで前記ヒューズを切断した場合の前記回路特性を測定して当該配列の中央値を取得する工程と、
   前記中央値が前記目標値よりも大きい場合には、前記回路特性が最小となることが推定される前記組合せで前記ヒューズを切断した場合の前記回路特性を測定して当該配列の最小値を取得し、一方、前記中央値が前記目標値よりも小さい場合には、前記回路特性が最大となることが推定される前記組合せで前記ヒューズを切断した場合の前記回路特性を測定して当該配列の最大値を取得する工程と、
   取得した前記最大値又は前記最小値と、前記中央値とに基づいて、前記組合せにそれぞれ対応した前記回路特性をシミュレーションする工程と、を含むことを特徴とする電子デバイスの製造方法。
2. 前記目標値に最も近い前記回路特性が得られると推定される前記組合せを前記シミュレーションで求める工程と、
   求めた前記組合せで前記ヒューズを切断した場合の前記回路特性を測定する工程と、を含むことを特徴とする請求項１に記載の電子デバイスの製造方法。
3. 前記シミュレーションで求めた前記組合せで測定された前記回路特性を第１測定値としたとき、
   前記第１測定値が前記目標値よりも大きい場合には、前記第１測定値を取得した前記組合せから前記最小値を取得した前記組合せに向けて、前記配列の順にその組合せを替えながら前記回路特性を測定し、一方、
   前記第１測定値が前記目標値よりも小さい場合には、前記第１測定値を取得した前記組合せから前記最大値を取得した前記組合せに向けて、前記配列の順にその組合せを替えながら前記回路特性を測定する工程と、を含むことを特徴とする請求項２に記載の電子デバイスの製造方法。
4. 前記配列の順にその組合せを替えながら前記回路特性を測定する工程で得られた１つ以上の測定値を、その得られた順に第ｎ測定値（ｎは２以上の整数）としたとき、当該測定する工程は、
   第ｎ測定値と第（ｎ−１）測定値とで前記目標値を挟むことによって終了することを特徴とする請求項３に記載の電子デバイスの製造方法。
5. 前記配列の中央値を取得する前に、二分探索（バイナリサーチ）を１回、又は２回以上行って前記配列の範囲を狭くすることを特徴とする請求項１から請求項４の何れか一項に記載の電子デバイスの製造方法。
6. 複数本のヒューズを所定の組合せで切断し電子回路の回路特性を目標値に合わせ込む際に、その切断によって得られると推定される前記回路特性の大小の順に並べられた複数の前記組合せの中から前記合わせ込みに適した組合せを探索するプログラムであって、
   前記大小の順に並べられた複数の前記組合せからなる配列の中央の組合せで前記ヒューズを切断した場合の前記回路特性を測定して当該配列の中央値を取得する中央値取得手段と、
   前記中央値が前記目標値よりも大きい場合には、前記回路特性が最小となることが推定される前記組合せで前記ヒューズを切断した場合の前記回路特性を測定して当該配列の最小値を取得し、一方、前記中央値が前記目標値よりも小さい場合には、前記回路特性が最大となることが推定される前記組合せで前記ヒューズを切断した場合の前記回路特性を測定して当該配列の最大値を取得する最小又は最大値取得手段並びに、
   取得した前記最大値又は前記最小値と、前記中央値とに基づいて、前記組合せにそれぞれ対応した前記回路特性をシミュレーションするシミュレーション手段と、をコンピュータに実行させるためのプログラムであることを特徴とするヒューズの組合せ探索プログラム。
7. 請求項６に記載されたヒューズの組合せ探索プログラムを読み取り、読み取りした前記探索プログラムを実行するコンピュータと、
   前記コンピュータによる制御信号を受けて前記電子回路にプローブ端子を接触させ前記回路特性を測定する測定手段と、を備えたことを特徴とする電子デバイスの検査装置。

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