JP2005236971A - 差動用低雑音バイアス回路及び差動信号処理装置 - Google Patents
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Abstract
【解決手段】 トランジスタQ11のコレクタは、抵抗R15を介して電圧供給点(Vcc)に接続されている。トランジスタQ11のベースは、直列接続された抵抗R13及びR11を介して、トランジスタQ1のベースに接続されている。抵抗R11と抵抗R13との接続点は、さらにトランジスタQ11のコレクタに接続されている。トランジスタQ12のコレクタは、抵抗R16を介して接続点Aにおいて電圧供給点と接続されている。トランジスタQ12のベースは、直列接続された抵抗R14及びR12を介して、トランジスタQ2のベースに接続されている。抵抗R12と抵抗R14との接続点は、さらにトランジスタQ12のコレクタに接続されている。この構成により、接続点Aで高周波接地される。
【選択図】 図1
Description
まず、図23に示す従来の差動信号処理装置501は、バイアス回路511と、差動増幅回路521とで構成される。差動用低雑音バイアス回路511は、抵抗R111〜R114と、NPN型のバイポーラトランジスタQ111とを備える。差動増幅回路521は、NPN型のバイポーラトランジスタQ1〜Q4と、バイアス回路bとを備える。
図1は、本発明の第1の実施形態に係る差動信号処理装置1の回路構成図である。図1において、差動信号処理装置1は、差動用低雑音バイアス回路111と、差動増幅回路121とで構成される。差動用低雑音バイアス回路111は、抵抗R11〜R16と、NPN型のバイポーラトランジスタQ11及びQ12とを備える。差動増幅回路121は、NPN型のバイポーラトランジスタQ1〜Q4と、バイアス回路bとを備える。
図2は、本発明の第2の実施形態に係る差動信号処理装置2の回路構成図である。図2において、差動信号処理装置2は、差動用低雑音バイアス回路112と、差動増幅回路121とで構成される。差動用低雑音バイアス回路112は、抵抗R11〜R16と、NPN型のバイポーラトランジスタQ11及びQ12と、Nチャネル型のMOS電界効果トランジスタQ13及びQ14と、バイパスキャパシタC11及びC12とを備える。差動増幅回路121は、上記第1の実施形態で説明したとおりである。
図3は、本発明の第3の実施形態に係る差動信号処理装置3の回路構成図である。図3において、差動信号処理装置3は、差動用低雑音バイアス回路113と、差動増幅回路121とで構成される。差動用低雑音バイアス回路113は、抵抗R11〜R15と、NPN型のバイポーラトランジスタQ11及びQ12と、Nチャネル型のMOS電界効果トランジスタQ13及びQ14とを備える。差動増幅回路121は、上記第1の実施形態で説明したとおりである。
なお、第3の実施形態に係る差動信号処理装置3を、入力に基本波の周波数で整合した整合回路を接続し、かつ出力に2倍波の周波数で整合した整合回路を接続することによって、2逓倍回路として用いてもよい。
上記第1〜第3の実施形態では、差動用低雑音バイアス回路111〜113を差動増幅回路121に組み合わせた場合を説明した。しかし、この差動増幅回路121は、差動増幅回路の一例に過ぎず、差動用低雑音バイアス回路111〜113は、例えば図4〜図6に示す差動増幅回路122〜124にもそれぞれ適用することが可能であり、同様の効果を得ることができる。なお、図4〜図6では、差動用低雑音バイアス回路113に基づく回路を適用させた構成を一例として図示している。
図5は、差動信号処理装置の歪み特性をさらに改善するために、トランジスタQ1及びQ2のエミッタがインダクタL1及びL2を介して接地されるように構成された差動増幅回路123を用いた、差動信号処理装置5の回路例である。
図6は、トランジスタQ1及びQ2のコレクタを抵抗R3及びR4を介して電圧供給点(Vcc)にそれぞれ接続し、そのコレクタから信号を出力するように構成された差動増幅回路124を用いた、差動信号処理装置6の回路例である。差動信号処理装置6の回路では、負荷が抵抗のため広帯域な増幅器が実現できる。
上記実施形態では、差動信号処理回路が差動増幅器である場合の差動信号処理装置を説明した。次に、以下の実施形態では、差動信号処理回路が差動増幅器以外である場合の差動信号処理装置を説明する。
図8は、本発明の第5の実施形態に係る差動信号処理装置8の回路構成図である。図8において、差動信号処理装置8は、差動用低雑音バイアス回路113と、ミキサ回路126とで構成される。差動用低雑音バイアス回路113は、上記第3の実施形態で説明したとおりである。ミキサ回路126は、NPN型のバイポーラトランジスタQ1、Q2、Q5及びQ6と、インダクタL1及びL2とを備える。
図9は、本発明の第6の実施形態に係る差動信号処理装置9の回路構成図である。図9において、差動信号処理装置9は、差動用低雑音バイアス回路113と、発振回路127とで構成される。差動用低雑音バイアス回路113は、上記第3の実施形態で説明したとおりである。発振回路127は、NPN型のバイポーラトランジスタQ1及びQ2と、インダクタL3及びL4と、キャパシタC1〜C4とを備える。
上記第1〜第6の実施形態では、NPN型のバイポーラトランジスタ及びNチャネル型のMOS電界効果トランジスタを用いた回路構成で、本発明の差動用低雑音バイアス回路を説明した。しかし、本発明の差動用低雑音バイアス回路は、差動信号処理回路側の構成に応じて、PNP型のバイポーラトランジスタ及びPチャネル型のMOS電界効果トランジスタを用いた回路構成とすることも可能である。そこで、この第7の実施形態では、上記第1の実施形態の回路構成を、NPN型のバイポーラトランジスタに変更した回路例を代表して説明する。
図11は、本発明の第8の実施形態に係る差動信号処理装置11の回路構成図である。図11において、差動信号処理装置11は、差動用低雑音バイアス回路114と、差動増幅回路129とで構成される。差動用低雑音バイアス回路114は、上記第3の実施形態及び関連した回路構成変更例で説明したとおりである。差動増幅回路129は、NPN型のバイポーラトランジスタQ1〜Q4と、抵抗R1、R4、R5及びR6と、キャパシタC5及びC6とを備える。
図12は、本発明の第9の実施形態に係る差動信号処理装置12の回路構成図である。図12において、差動信号処理装置12は、差動用低雑音バイアス回路113と、差動増幅回路130とで構成される。差動用低雑音バイアス回路113は、上記第3の実施形態で説明したとおりである。差動増幅回路130は、NPN型のバイポーラトランジスタQ1〜Q4と、インダクタL1及びL2と、抵抗R5及びR6と、キャパシタC5〜C8とを備える。
上記実施形態では、様々な機能の差動信号処理装置を説明した。以下の実施形態では、これらの差動信号処理回路を使用した無線回路装置を説明する。
送信回路において、BB回路から出力されるBB信号は、変調器206に入力される。変調器206は、発振器208で発生しローカル信号用増幅器2190で増幅されたローカル信号を用いて、BB回路から入力する信号を変調する。変調器206で変調された信号は、電力増幅器207で増幅された後、共用器202を介してアンテナ201から送信される。
図14は、本発明の第11の実施形態に係る無線回路装置14の回路構成図である。図14において、無線回路装置14は、アンテナ201と、共用器202と、低雑音増幅器203と、フィルタ204と、復調器205と、変調器206と、電力増幅器207と、発振器208及び209と、ローカル信号用増幅器210及び211と、制御回路212とを備える。
図16は、本発明の第12の実施形態に係る無線回路装置16の回路構成図である。図16において、無線回路装置16は、アンテナ201と、共用器202と、低雑音増幅器203と、フィルタ204と、復調器205と、変調器206と、電力増幅器207と、カプラ213と、発振器208及び209と、ローカル信号用増幅器210及び211と、レベル検出回路214と、制御回路215とを備える。
なお、電力増幅器207から出力される送信電力の一部を取り出す方法は、上述したカプラ213を用いた方法に限られない。例えば、送信に影響を与えない比率で、電力増幅器207から出力される送信電力を単純に分配してもよい。
図18は、本発明の第13の実施形態に係る無線回路装置18の回路構成図である。図18において、無線回路装置18は、アンテナ201と、共用器202と、低雑音増幅器203と、フィルタ204と、復調器205と、変調器206と、電力増幅器207と、発振器208及び209と、ローカル信号用増幅器210及び211と、レベル検出回路216と、制御回路215とを備える。
図20は、本発明の第14の実施形態に係る無線回路装置20の回路構成図である。図20において、無線回路装置20は、アンテナ201と、共用器202と、低雑音増幅器203と、フィルタ204及び217と、復調器205と、変調器206と、電力増幅器207と、発振器208及び209と、ローカル信号用増幅器210及び211と、レベル検出回路218と、制御回路215とを備える。
13〜14、16、18、20 無線回路装置
111〜116 差動用低雑音バイアス回路
121〜124、128〜130、521 差動増幅回路
125 インピーダンス変換回路
126 ミキサ回路
127 発振回路
201 アンテナ
202 共用器
203、207、210、211 増幅器
204、217 フィルタ
205 復調器
206 変調器
208、209 発振器
212、215 制御回路
213 カプラ
214、216、218 レベル検出回路
511、512、b バイアス回路
C1〜C8、C11、C12、C111、C112 キャパシタ
L1〜L4 インダクタ
Q1〜Q6、Q11〜Q14、Q111、Q112 トランジスタ
R1〜R4、R11〜R18、R111〜R114 抵抗
Claims (45)
- 差動トランジスタのベース又はゲートに低雑音のバイアス電流を供給する差動用低雑音バイアス回路であって、
前記差動トランジスタの一方のベース又はゲートに一方端が接続される第1抵抗と、
前記差動トランジスタの他方のベース又はゲートに一方端が接続される第2抵抗と、
前記第1抵抗の他方端に一方端が接続される第3抵抗と、
前記第2抵抗の他方端に一方端が接続される第4抵抗と、
ベース又はゲートに前記第3抵抗の他方端が接続される第1トランジスタと、
ベース又はゲートに前記第4抵抗の他方端が接続される第2トランジスタとを備え、
前記第1抵抗と前記第3抵抗との接続点、前記第2抵抗と前記第4抵抗との接続点、前記第1トランジスタのコレクタ又はドレイン、及び前記第2トランジスタのコレクタ又はドレインに、電圧供給点より接地素子を介して直流電圧が供給されることを特徴とする、差動用低雑音バイアス回路。 - 前記接地素子は、
前記第1抵抗と前記第3抵抗との接続点、及び前記第1トランジスタのコレクタ又はドレインと、前記電圧供給点とを接続する第5抵抗と、
前記第2抵抗と前記第4抵抗との接続点、及び前記第2トランジスタのコレクタ又はドレインと、前記電圧供給点とを接続する第6抵抗とで構成されることを特徴とする、請求項1に記載の差動用低雑音バイアス回路。 - 前記接地素子は、
前記第1トランジスタのコレクタ又はドレインと、前記電圧供給点とを接続する第5抵抗と、
前記第2トランジスタのコレクタ又はドレインと、前記電圧供給点とを接続する第6抵抗と、
ベース又はゲートが、前記第1トランジスタのコレクタ又はドレインと接続され、かつ、エミッタ又はソースが、前記第1抵抗と前記第3抵抗との接続点に接続される第3トランジスタと、
ベース又はゲートが、前記第2トランジスタのコレクタ又はドレインと接続され、かつ、エミッタ又はソースが、前記第2抵抗と前記第4抵抗との接続点に接続される第4トランジスタと、
前記第1トランジスタのコレクタ又はドレインとエミッタ又はソースとを接続する第1キャパシタと、
前記第2トランジスタのコレクタ又はドレインとエミッタ又はソースとを接続する第2キャパシタとで構成されることを特徴とする、請求項1に記載の差動用低雑音バイアス回路。 - 前記接地素子は、
前記第1トランジスタのコレクタ又はドレイン、及び前記第2トランジスタのコレクタ又はドレインと、前記電圧供給点とを接続する第5抵抗と、
ベース又はゲートが、前記第1トランジスタのコレクタ又はドレインと接続され、かつ、エミッタ又はソースが、前記第1抵抗と前記第3抵抗との接続点に接続される第3トランジスタと、
ベース又はゲートが、前記第2トランジスタのコレクタ又はドレインと接続され、かつ、エミッタ又はソースが、前記第2抵抗と前記第4抵抗との接続点に接続される第4トランジスタとで構成されることを特徴とする、請求項1に記載の差動用低雑音バイアス回路。 - 前記第1及び第2トランジスタは、NPN型のバイポーラトランジスタ又はNチャネル型のMOS電界効果トランジスタであることを特徴とする、請求項1に記載の差動用低雑音バイアス回路。
- 前記第1及び第2トランジスタのエミッタ又はソースは、それぞれ接地されていることを特徴とする、請求項5に記載の差動用低雑音バイアス回路。
- 前記第1及び第2トランジスタのエミッタ又はソースは、それぞれ抵抗を介して接地されていることを特徴とする、請求項5に記載の差動用低雑音バイアス回路。
- 前記第1及び第2トランジスタのエミッタ又はソースは、それぞれインダクタを介して接地されていることを特徴とする、請求項5に記載の差動用低雑音バイアス回路。
- 前記第1及び第2トランジスタは、PNP型のバイポーラトランジスタ又はPチャネル型のMOS電界効果トランジスタであることを特徴とする、請求項1に記載の差動用低雑音バイアス回路。
- 前記第1及び第2トランジスタのエミッタ又はソースは、それぞれ前記電圧供給点に接続されていることを特徴とする、請求項9に記載の差動用低雑音バイアス回路。
- 前記第1及び第2トランジスタのエミッタ又はソースは、それぞれ抵抗を介して前記電圧供給点に接続されていることを特徴とする、請求項9に記載の差動用低雑音バイアス回路。
- 前記第1及び第2トランジスタのエミッタ又はソースは、それぞれインダクタを介して前記電圧供給点に接続されていることを特徴とする、請求項9に記載の差動用低雑音バイアス回路。
- 前記接地素子から電圧供給点又は接地点までの接続が、1本の配線で行われていることを特徴とする、請求項1に記載の差動用低雑音バイアス回路。
- 低雑音のバイアス電流を発生させる差動用低雑音バイアス回路と所定の差動信号処理を実行する差動信号処理回路とを含む差動信号処理装置であって、
前記差動用低雑音バイアス回路は、
第1抵抗と、
第2抵抗と、
前記第1抵抗の他方端に一方端が接続される第3抵抗と、
前記第2抵抗の他方端に一方端が接続される第4抵抗と、
ベース又はゲートに前記第3抵抗の他方端が接続される第1トランジスタと、
ベース又はゲートに前記第4抵抗の他方端が接続される第2トランジスタとを備え、
前記第1抵抗と前記第3抵抗との接続点、前記第2抵抗と前記第4抵抗との接続点、前記第1トランジスタのコレクタ又はドレイン、及び前記第2トランジスタのコレクタ又はドレインに、電圧供給点より接地素子を介して直流電圧が供給され、
前記差動信号処理回路が、前記第1抵抗及び第2抵抗の一方端からそれぞれ供給されるバイアス電流を用いて、所定の差動信号処理を実行する、差動信号処理装置。 - 前記差動信号処理回路は、
ベース又はゲートに前記第1抵抗の一方端が接続され、かつエミッタ又はソースが高周波接地された第3トランジスタと、
ベース又はゲートに前記第2抵抗の一方端が接続され、かつエミッタ又はソースが高周波接地された第4トランジスタとを備え、
前記第3及び第4トランジスタは、ベース又はゲートにそれぞれ差動入力される信号を、コレクタ又はドレインから増幅して出力することを特徴とする、請求項14に記載の差動信号処理装置。 - 前記差動信号処理回路は、
ベース又はゲートに前記第1抵抗の一方端が接続され、かつコレクタ又はドレインが所定の電位に接続された第3トランジスタと、
ベース又はゲートに前記第2抵抗の一方端が接続され、かつコレクタ又はドレインが所定の電位に接続された第4トランジスタとを備え、
前記第3及び第4トランジスタは、ベース又はゲートにそれぞれ差動入力される信号を、エミッタ又はソースからインピーダンス変換して出力することを特徴とする、請求項14に記載の差動信号処理装置。 - 前記差動信号処理回路は、
ベース又はゲートに前記第1抵抗の一方端が接続された第3トランジスタと、
ベース又はゲートに前記第2抵抗の一方端が接続され、かつエミッタ又はソースが前記第3トランジスタのエミッタ又はソースと接続された第4トランジスタとを備え、
前記第3及び第4トランジスタは、エミッタ又はソースに第1の信号を入力し、ベース又はゲートに第2の信号をそれぞれ差動入力し、コレクタ又はドレインから第1の信号と第2の信号とをミキシングして出力することを特徴とする、請求項14に記載の差動信号処理装置。 - 前記差動信号処理回路は、
ベース又はゲートに前記第2抵抗の一方端が接続された第5トランジスタと、
ベース又はゲートに前記第1抵抗の一方端が接続され、かつエミッタ又はソースが前記第5トランジスタのエミッタ又はソースと接続された第6トランジスタとをさらに備え、
前記第5及び第6トランジスタは、エミッタ又はソースに前記第1の信号を逆相で入力し、ベース又はゲートに第2の信号をそれぞれ差動入力し、コレクタ又はドレインから第1の信号と第2の信号とをミキシングして出力することを特徴とする、請求項17に記載の差動信号処理装置。 - 前記差動信号処理回路は、
ベース又はゲートに前記第1抵抗の一方端が接続され、かつエミッタ又はソースが高周波接地された第3トランジスタと、
ベース又はゲートに前記第2抵抗の一方端が接続され、かつエミッタ又はソースが高周波接地された第4トランジスタと、
前記第3トランジスタのベース又はゲートと前記第4トランジスタのコレクタ又はドレインとを接続する第1キャパシタと、
前記第4トランジスタのベース又はゲートと前記第3トランジスタのコレクタ又はドレインとを接続する第2キャパシタとを備え、
前記第3及び第4トランジスタは、エミッタ又はソースが高周波接地され、コレクタ又はドレインから発振した差動信号を出力することを特徴とする、請求項14に記載の差動信号処理装置。 - 前記接地素子は、
前記第1抵抗と前記第3抵抗との接続点、及び前記第1トランジスタのコレクタ又はドレインと、前記電圧供給点とを接続する第5抵抗と、
前記第2抵抗と前記第4抵抗との接続点、及び前記第2トランジスタのコレクタ又はドレインと、前記電圧供給点とを接続する第6抵抗とで構成されることを特徴とする、請求項15に記載の差動信号処理装置。 - 前記接地素子は、
前記第1トランジスタのコレクタ又はドレインと、前記電圧供給点とを接続する第5抵抗と、
前記第2トランジスタのコレクタ又はドレインと、前記電圧供給点とを接続する第6抵抗と、
ベース又はゲートが、前記第1トランジスタのコレクタ又はドレインと接続され、かつ、エミッタ又はソースが、前記第1抵抗と前記第3抵抗との接続点に接続される第5トランジスタと、
ベース又はゲートが、前記第2トランジスタのコレクタ又はドレインと接続され、かつ、エミッタ又はソースが、前記第2抵抗と前記第4抵抗との接続点に接続される第6トランジスタと、
前記第1トランジスタのコレクタ又はドレインとエミッタ又はソースとを接続する第1キャパシタと、
前記第2トランジスタのコレクタ又はドレインとエミッタ又はソースとを接続する第2キャパシタとで構成されることを特徴とする、請求項15に記載の差動信号処理装置。 - 前記接地素子は、
前記第1トランジスタのコレクタ又はドレイン、及び前記第2トランジスタのコレクタ又はドレインと、前記電圧供給点とを接続する第5抵抗と、
ベース又はゲートが、前記第1トランジスタのコレクタ又はドレインと接続され、かつ、エミッタ又はソースが、前記第1抵抗と前記第3抵抗との接続点に接続される第5トランジスタと、
ベース又はゲートが、前記第2トランジスタのコレクタ又はドレインと接続され、かつ、エミッタ又はソースが、前記第2抵抗と前記第4抵抗との接続点に接続される第6トランジスタとで構成されることを特徴とする、請求項15に記載の差動信号処理装置。 - 前記第1〜第4トランジスタは、NPN型のバイポーラトランジスタ又はNチャネル型のMOS電界効果トランジスタであることを特徴とする、請求項15に記載の差動信号処理装置。
- 前記第1〜第4トランジスタのエミッタ又はソースは、それぞれ接地されていることを特徴とする、請求項23に記載の差動信号処理装置。
- 前記第1〜第4トランジスタのエミッタ又はソースは、それぞれ抵抗を介して接地されていることを特徴とする、請求項23に記載の差動信号処理装置。
- 前記第1〜第4トランジスタのエミッタ又はソースは、それぞれインダクタを介して接地されていることを特徴とする、請求項23に記載の差動信号処理装置。
- 前記第1〜第4トランジスタは、PNP型のバイポーラトランジスタ又はPチャネル型のMOS電界効果トランジスタであることを特徴とする、請求項15に記載の差動信号処理装置。
- 前記第1〜第4トランジスタのエミッタ又はソースは、それぞれ電圧供給点に接続されていることを特徴とする、請求項27に記載の差動信号処理装置。
- 前記第1〜第4トランジスタのエミッタ又はソースは、それぞれ抵抗を介して電圧供給点に接続されていることを特徴とする、請求項27に記載の差動信号処理装置。
- 前記第1〜第4トランジスタのエミッタ又はソースは、それぞれインダクタを介して電圧供給点に接続されていることを特徴とする、請求項27に記載の差動信号処理装置。
- 前記接地素子から電圧供給点又は接地点までの接続が、1本の配線で行われていることを特徴とする、請求項15に記載の差動信号処理装置。
- 前記差動信号処理回路は、
ベース又はゲートに所定の電位が接続され、エミッタ又はソースに前記第3トランジスタのコレクタ又はドレインが接続された第5トランジスタと、
ベース又はゲートに所定の電位が接続され、エミッタ又はソースに前記第4トランジスタのコレクタ又はドレインが接続された第6トランジスタとをさらに備え、
前記第3及び第4トランジスタのベース又はゲートにそれぞれ差動入力される信号が、前記第5及び第6トランジスタのコレクタ又はドレインから増幅して出力されることを特徴とする、請求項15に記載の差動信号処理装置。 - 前記第5トランジスタのコレクタ又はドレインと前記第3トランジスタのベース又はゲートとが第1の帰還回路を介して接続され、
前記第6トランジスタのコレクタ又はドレインと前記第4トランジスタのベース又はゲートとが第2の帰還回路を介して接続されていることを特徴とする、請求項15に記載の差動信号処理装置。 - 前記第1及び第2の帰還回路に、抵抗の直列回路が用いられることを特徴とする、請求項33に記載の差動信号処理装置。
- 前記第1及び第2の帰還回路に、抵抗とキャパシタの並列回路が用いられることを特徴とする、請求項33に記載の差動信号処理装置。
- 送信及び受信時のアンテナを共有する共用器と、
請求項19に記載の差動信号処理装置を用いた第1の発振器と、
前記共用器から出力される受信信号を増幅する、請求項15に記載の差動信号処理装置を用いた第1の増幅器と、
前記第1の増幅器で増幅された受信出力を前記第1の発振器の信号で復調する、請求項18に記載の差動信号処理装置を用いた復調器と、
請求項19に記載の差動信号処理装置を用いた第2の発振器と、
送信信号を前記第2の発振器の信号で変調する、請求項18に記載の差動信号処理装置を用いた変調器と、
前記変調器から出力される送信信号を増幅して前記共用器に出力する、請求項15に記載の差動信号処理装置を用いた第2の増幅器とを備える、無線回路装置。 - 信号送信時に、前記第2の増幅器、第2の発振器及び前記変調器を制御して、送信信号の送信電力を増加させると同時に、前記第1の増幅器、前記第1の発振器及び前記復調器の消費電流を増加させる制御を行う制御回路をさらに備える、請求項36に記載の無線回路装置。
- 信号送信時以外に、前記第2の増幅器、第2の発振器及び前記変調器を制御して、送信信号の送信電力を減少させると同時に、前記第1の増幅器、前記第1の発振器及び前記復調器の消費電流を減少させる制御を行う制御回路をさらに備える、請求項36に記載の無線回路装置。
- 前記第2の増幅器から出力される送信信号の一部を取り出すカプラと、
前記カプラで取り出された送信信号の電力レベルを検出するレベル検出回路と、
前記レベル検出回路で検出された電力レベルに応じて、前記第1の増幅器、前記第1の発振器及び前記復調器の消費電流を変化させる制御回路とをさらに備え、
前記制御回路は、前記レベル検出回路で検出された電力レベルが大きくなると、前記第1の増幅器、前記第1の発振器及び前記復調器の消費電流を増加させるように制御することを特徴とする、請求項36に記載の無線回路装置。 - 前記第2の増幅器から出力される送信信号の一部を取り出すカプラと、
前記カプラで取り出された送信信号の電力レベルを検出するレベル検出回路と、
前記レベル検出回路で検出された電力レベルに応じて、前記第1の増幅器、前記第1の発振器及び前記復調器の消費電流を変化させる制御回路とをさらに備え、
前記制御回路は、前記レベル検出回路で検出された電力レベルが小さくなると、前記第1の増幅器、前記第1の発振器及び前記復調器の消費電流を減少させるように制御することを特徴とする、請求項36に記載の無線回路装置。 - 前記第1の増幅器から出力される受信信号を入力し、受信信号の電力レベルを検出するレベル検出回路と、
前記レベル検出回路で検出された電力レベルに応じて、前記第1の増幅器、前記第1の発振器及び前記復調器の消費電流を変化させる制御回路とをさらに備え、
前記制御回路は、前記レベル検出回路で検出された電力レベルが大きくなると、前記第1の増幅器、前記第1の発振器及び前記復調器の消費電流を増加させるように制御することを特徴とする、請求項36に記載の無線回路装置。 - 前記第1の増幅器から出力される受信信号を入力し、受信信号の電力レベルを検出するレベル検出回路と、
前記レベル検出回路で検出された電力レベルに応じて、前記第1の増幅器、前記第1の発振器及び前記復調器の消費電流を変化させる制御回路とをさらに備え、
前記制御回路は、前記レベル検出回路で検出された電力レベルが小さくなると、前記第1の増幅器、前記第1の発振器及び前記復調器の消費電流を減少させるように制御することを特徴とする、請求項36に記載の無線回路装置。 - 前記第1の増幅器から出力される受信信号と前記復調器から出力される受信信号とを入力し、2つの受信信号の電力レベルを検出及び比較するレベル検出回路と、
前記レベル検出回路で検出及び比較された電力レベル差に応じて、前記第1の増幅器、前記第1の発振器及び前記復調器の消費電流を変化させる制御回路とをさらに備え、
前記制御回路は、前記レベル検出回路で検出された電力レベル差が大きくなると、前記第1の増幅器、前記第1の発振器及び前記復調器の消費電流を増加させるように制御することを特徴とする、請求項36に記載の無線回路装置。 - 前記第1の増幅器から出力される受信信号と前記復調器から出力される受信信号とを入力し、2つの受信信号の電力レベルを検出及び比較するレベル検出回路と、
前記レベル検出回路で検出及び比較された電力レベル差に応じて、前記第1の増幅器、前記第1の発振器及び前記復調器の消費電流を変化させる制御回路とをさらに備え、
前記制御回路は、前記レベル検出回路で検出された電力レベル差が小さくなると、前記第1の増幅器、前記第1の発振器及び前記復調器の消費電流を減少させるように制御することを特徴とする、請求項36に記載の無線回路装置。 - 請求項1に記載の差動用低雑音バイアス回路を用いた、2逓倍回路。
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