JP2005217372A - Electronic-component-built-in substrate, substrate, and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a substrate in which electronic components are built-in/not built-in and a method of manufacturing the same which can make the product thinner as compared with using a core substrate, can give a high yield suppressing the manufacturing cost, and can shorten the production lead time. <P>SOLUTION: A first electrically conductive layer 13 is formed on a surface of a first build-up layer 14', and electronic components (semiconductor chips 20) are mounted on the other-side surface, while a second build-up layer 19' is formed covering the electronic components and a second electrically conductive layer 18 is formed thereon. Piercing wiring lines such as first piercing wiring lines 25, second piercing wiring lines 26, or the like are formed by piercing the first build-up layer 14' and/or the second build-up layer 19' so as to connect between two points of either among the first electrically conductive layer 13, the second electrically conductive layer 18, and electronic components (semiconductor chips 20), thereby constituting the substrate to be disclosed. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は電子部品を内蔵する基板、基板およびそれらの製造方法に関し、特に積層されたビルトアップ層に電子部品を内蔵する基板、ビルトアップ層を積層して構成される基板、およびそれらの製造方法に関するものである。   The present invention relates to a substrate incorporating an electronic component, a substrate, and a method for manufacturing the same, and more particularly, a substrate incorporating an electronic component in a built-up layer that is stacked, a substrate configured by stacking a built-up layer, and a method for manufacturing the same It is about.

従来の電子部品内蔵モジュールなどの半導体装置の製造方法としては、例えば、コアとなる基板上へ半導体チップやその他の受動部品を搭載し、その上に絶縁樹脂層を介して銅箔を積層し、レーザーの照射によりビアホールを開口し、ビアホール内に埋め込んで導電層を形成するようにメッキ処理を行い、エッチングにより銅箔をパターン加工して導電層パターンを形成する。さらに、その上層に絶縁樹脂層を介した銅箔の積層、ビアホールの開口およびメッキ処理、銅箔のパターン加工などの各工程を繰り返すことで導電層パターンを積層し、電子部品に対する再配線層として形成する。   As a method of manufacturing a semiconductor device such as a conventional electronic component built-in module, for example, a semiconductor chip or other passive component is mounted on a substrate serving as a core, and a copper foil is laminated thereon via an insulating resin layer. A via hole is opened by laser irradiation, plating is performed so as to form a conductive layer embedded in the via hole, and a copper foil is patterned by etching to form a conductive layer pattern. Furthermore, a conductive layer pattern is laminated on the upper layer by repeating each process of copper foil lamination, via hole opening and plating treatment, copper foil pattern processing, etc. via an insulating resin layer as a rewiring layer for electronic components. Form.

しかしながら、上記の従来の電子部品内蔵モジュールなどの半導体装置の製造方法においては、コア基板に対して絶縁樹脂層や電子部品などを積み上げていく構造なので、半導体装置の厚みが厚くなってしまい、セットの薄型化の点で不利であった。
また、さらに上記の従来の半導体装置の製造方法においては、特に微細な配線パターンを形成するためのエッチング工程において不良が多発しやすく、いったん不良になってしまうと、モジュール全体が不良となってしまい、エッチング工程よりも前の工程において既に内蔵されていた高価な半導体チップなどを含めて全体を廃棄する以外になく、低歩留りとなって製造コストが高くなってしまうという欠点があった。 However, the above-described conventional method for manufacturing a semiconductor device such as an electronic component built-in module has a structure in which an insulating resin layer, an electronic component, and the like are stacked on the core substrate, which increases the thickness of the semiconductor device. It was disadvantageous in terms of thinning.
Further, in the above-described conventional method for manufacturing a semiconductor device, defects are likely to occur particularly in an etching process for forming a fine wiring pattern, and once it becomes defective, the entire module becomes defective. In addition to discarding the entire semiconductor chip including the expensive semiconductor chip already incorporated in the process prior to the etching process, there is a drawback in that the yield is low and the manufacturing cost increases.

一方、従来の微細な配線パターンが形成された多層実装基板の製造方法としては、例えば特許文献１に記載されているように、表面が導電性である基板上に形成しようとするパターンに沿ってメッキレジストを形成してマスター基板とし、基板に通電する電解メッキ法によりメッキレジストをマスクとして導電層をパターン形成し、得られた導電層を未硬化樹脂シートなどに貼り合わせ、基板を剥離あるいはエッチングなどで除去することで導電層を転写する方法が知られている。   On the other hand, as a conventional method for manufacturing a multilayer mounting board on which a fine wiring pattern is formed, for example, as described in Patent Document 1, along a pattern to be formed on a substrate whose surface is conductive. Form a plating resist to form a master substrate, pattern the conductive layer using the plating resist as a mask by electroplating to energize the substrate, and bond the resulting conductive layer to an uncured resin sheet, etc., and peel or etch the substrate For example, a method of transferring a conductive layer by removing it by a method is known.

しかし、上記の多層実装基板の製造方法では、基板をエッチングして除去する場合はもちろん、剥離する場合においても、メッキレジストが本来繰り返しの使用に耐えられるものではないため、導電層をパターン形成するときに毎回表面が導電性である基板を準備し、メッキレジストをパターン形成する必要があり、製造コストが高くなってしまうという問題があった。
また、剥離する工程自体が非常に困難であって不良が発生しやすく、低歩留まりであるため、現状では事実上製造に耐える方法ではなかった。
また、上記の方法では基板の製造ロット毎に表面が導電性である基板を準備し、メッキレジストをパターン形成する必要があるため、製造のリードタイムが長くなるという問題もあった。 However, in the manufacturing method of the multilayer mounting substrate described above, the conductive layer is formed by patterning because the plating resist cannot withstand repeated use, not only when the substrate is etched away but also when it is peeled off. In some cases, it is necessary to prepare a substrate having a conductive surface every time and to form a plating resist pattern, resulting in a high manufacturing cost.
Further, since the peeling process itself is very difficult, defects are likely to occur, and the yield is low, it has not been practically a method that can withstand manufacturing.
Further, in the above-described method, it is necessary to prepare a substrate having a conductive surface for each production lot of the substrate and to form a pattern of a plating resist.

上記のように、コア基板を用いる場合よりも薄型化でき、高歩留りで製造コストを抑制して生産のリードタイムを短縮して製造可能な電子部品内蔵モジュールなどに適用能な電子部品を内蔵する基板あるいは電子部品を内蔵しない多層実装基板などの基板、および、これらの製造方法が求められていた。
特開２０００−１５１０７８号公報 特開２００３−１３２４６号公報 As mentioned above, it can be made thinner than when using a core substrate, and it is possible to reduce the manufacturing cost with a high yield, shorten the production lead time, and incorporate electronic components that can be applied to built-in electronic component built-in modules. There has been a demand for a substrate such as a multilayer mounting substrate that does not incorporate a substrate or electronic component, and a method for manufacturing these substrates.
JP 2000-151078 A JP 2003-13246 A

解決しようとする問題点は、従来の電子部品を内蔵する基板あるいは電子部品を内蔵しない多層実装基板などの基板は、コア基板に絶縁樹脂層を積み上げていくので厚みが厚くなってしまう問題があり、それらの製造方法については、薄型化が困難である他、製造工程における歩留まりが低く、製造コストが高くなってしまい、生産のリードタイムが長くなってしまうという点である。   The problem to be solved is that conventional substrates with built-in electronic components or multilayer mounted substrates without built-in electronic components have a problem that the insulating resin layer is stacked on the core substrate, so that the thickness increases. In addition, it is difficult to reduce the thickness of these manufacturing methods, and the yield in the manufacturing process is low, the manufacturing cost is increased, and the production lead time is increased.

本発明の電子部品を内蔵する基板は、絶縁性樹脂からなる第１ビルトアップ層と、前記第１ビルトアップ層の一方の面にパターン形成された第１導電層と、前記第１ビルトアップ層の他方の面にマウントされた電子部品と、前記電子部品を埋め込んで前記第１ビルトアップ層の上層に積層された絶縁性樹脂からなる第２ビルトアップ層と、前記第２ビルトアップ層の前記第１ビルトアップ層と積層している面と反対側の面にパターン形成された第２導電層と、前記第１導電層、前記第２導電層および前記電子部品の間のうちのいずれか２点間を接続するように前記第１ビルトアップ層および／または第２ビルト配線とを有する。   The substrate incorporating the electronic component of the present invention includes a first built-up layer made of an insulating resin, a first conductive layer patterned on one surface of the first built-up layer, and the first built-up layer. An electronic component mounted on the other surface, a second built-up layer made of an insulating resin embedded in the electronic component and laminated on the upper layer of the first built-up layer, and the second built-up layer Any one of the second conductive layer patterned on the surface opposite to the surface laminated with the first built-up layer, and any one of the first conductive layer, the second conductive layer, and the electronic component The first built-up layer and / or the second built-in wiring is provided so as to connect the points.

上記の本発明の電子部品を内蔵する基板は、第１ビルトアップ層の一方の面に第１導電層が形成され、他方の面に電子部品がマウントされ、これを被覆して第２ビルトアップ層と、第２導電層が形成されている。
ここで、第１導電層、第２導電層および電子部品の間のうちのいずれか２点間を接続するように第１ビルトアップ層および／または第２ビルトアップ層を貫通して貫通配線が形成されている。 In the above-described substrate incorporating the electronic component of the present invention, the first conductive layer is formed on one surface of the first built-up layer, the electronic component is mounted on the other surface, and this is covered to cover the second built-up layer. A layer and a second conductive layer are formed.
Here, the through wiring penetrates through the first built-up layer and / or the second built-up layer so as to connect any two points among the first conductive layer, the second conductive layer, and the electronic component. Is formed.

また、本発明の基板は、絶縁性樹脂からなる第１ビルトアップ層と、前記第１ビルトアップ層の一方の面にパターン形成された第１導電層と、前記第１ビルトアップ層の上層に積層された絶縁性樹脂からなる第２ビルトアップ層と、前記第２ビルトアップ層の前記第１ビルトアップ層と積層している面と反対側の面にパターン形成された第２導電層と、前記第１導電層および前記第２導電層の間のうちのいずれか２点間を接続するように前記第１ビルトアップ層および第２ビルトアップ層を貫通して形成された貫通配線とを有する。   Further, the substrate of the present invention includes a first built-up layer made of an insulating resin, a first conductive layer patterned on one surface of the first built-up layer, and an upper layer of the first built-up layer. A second built-up layer made of a laminated insulating resin, and a second conductive layer patterned on the surface of the second built-up layer opposite to the surface laminated with the first built-up layer, A through-wiring formed through the first built-up layer and the second built-up layer so as to connect any two points between the first conductive layer and the second conductive layer. .

上記の本発明の基板は、第１ビルトアップ層の一方の面に第１導電層が形成され、他方の面に第２ビルトアップ層と、第２導電層が形成されている。
ここで、第１導電層および第２導電層の間のうちのいずれか２点間を接続するように第１ビルトアップ層および第２ビルトアップ層を貫通して貫通配線が形成されている。 In the substrate of the present invention, the first conductive layer is formed on one surface of the first built-up layer, and the second built-up layer and the second conductive layer are formed on the other surface.
Here, a through wiring is formed through the first built-up layer and the second built-up layer so as to connect any two points between the first conductive layer and the second conductive layer.

また、本発明の電子部品を内蔵する基板の製造方法は、少なくとも表面が導電性である第１導電性基板上の第１導電層形成領域を除く領域において、当該第１導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第１樹脂パターンを形成して第１導電層形成用の第１マスター基板を形成する工程と、前記第１樹脂パターンをマスクとして、前記第１導電層形成領域における前記第１導電性基板上に第１導電層をパターン形成する工程と、前記第１導電層側から前記第１マスター基板に第１未硬化樹脂シートを貼り合わせる工程と、少なくとも表面が導電性である第２導電性基板上の第２導電層形成領域を除く領域において、当該第２導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第２樹脂パターンを形成して第２導電層形成用の第２マスター基板を形成する工程と、前記第２樹脂パターンをマスクとして、前記第２導電層形成領域における前記第２導電性基板上に第２導電層をパターン形成する工程と、前記第２導電層側から前記第２マスター基板に第２未硬化樹脂シートを貼り合わせる工程と、前記第２未硬化樹脂シートと前記第２樹脂パターンの界面および前記第２導電層と前記第２導電性基板の界面で剥離し、前記第２導電層を前記第２未硬化樹脂シート上に転写する工程と、前記第１未硬化樹脂シート上に、電子部品をマウントする工程と、前記電子部品を被覆して、前記第１未硬化樹脂シート上に前記第２未硬化樹脂シートの前記第２導電層が転写された面の反対側の面から積層する工程と、前記第１未硬化樹脂シートおよび前記第２未硬化樹脂シートを硬化して第１ビルトアップ層および第２ビルトアップ層とする工程と、前記第１ビルトアップ層と前記第１樹脂パターンの界面および前記第１導電層と前記第１導電性基板の界面で剥離し、前記第１導電層を前記第１ビルトアップ層上に転写する工程と、前記第１導電層、前記第２導電層および前記電子部品の間のうちのいずれか２点間を接続するように前記第１ビルトアップ層および／または第２ビルトアップ層を貫通する貫通配線を形成する工程とを有する。   In addition, in the method for manufacturing a substrate incorporating an electronic component according to the present invention, at least in the region excluding the first conductive layer formation region on the first conductive substrate whose surface is conductive, the surface of the first conductive substrate is Forming a first master pattern for forming a first conductive layer by forming a first resin pattern having low adhesion to the surface of the uncured resin sheet, and using the first resin pattern as a mask, Patterning the first conductive layer on the first conductive substrate in the first conductive layer forming region, bonding the first uncured resin sheet to the first master substrate from the first conductive layer side, At least in the region excluding the second conductive layer forming region on the second conductive substrate whose surface is conductive, the second has lower adhesion to the surface of the uncured resin sheet than the surface of the second conductive substrate. Resin pattern Forming a second master substrate for forming a second conductive layer, and using the second resin pattern as a mask, forming a second conductive layer on the second conductive substrate in the second conductive layer formation region A step of forming a pattern, a step of bonding a second uncured resin sheet to the second master substrate from the second conductive layer side, an interface between the second uncured resin sheet and the second resin pattern, and the second Peeling at the interface between the conductive layer and the second conductive substrate, transferring the second conductive layer onto the second uncured resin sheet, and mounting an electronic component on the first uncured resin sheet Coating the electronic component and laminating the first uncured resin sheet from the surface opposite to the surface on which the second conductive layer of the second uncured resin sheet is transferred; and First uncured resin sheet and front Curing the second uncured resin sheet to form a first built-up layer and a second built-up layer, an interface between the first built-up layer and the first resin pattern, the first conductive layer, and the first Any of the steps of peeling at the interface of the conductive substrate and transferring the first conductive layer onto the first built-up layer, and between the first conductive layer, the second conductive layer, and the electronic component Forming a through-wiring penetrating the first built-up layer and / or the second built-up layer so as to connect two points.

上記の本発明の電子部品を内蔵する基板の製造方法は、まず、少なくとも表面が導電性である第１導電性基板上の第１導電層形成領域を除く領域において、第１導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第１樹脂パターンを形成して第１導電層形成用の第１マスター基板を形成し、第１樹脂パターンをマスクとして、第１導電層形成領域における第１導電性基板上に第１導電層をパターン形成し、第１導電層側から第１マスター基板に第１未硬化樹脂シートを貼り合わせる。
一方、少なくとも表面が導電性である第２導電性基板上の第２導電層形成領域を除く領域において、第２導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第２樹脂パターンを形成して第２導電層形成用の第２マスター基板を形成し、第２樹脂パターンをマスクとして、第２導電層形成領域における第２導電性基板上に第２導電層をパターン形成し、第２導電層側から第２マスター基板に第２未硬化樹脂シートを貼り合わせ、第２未硬化樹脂シートと第２樹脂パターンの界面および第２導電層と第２導電性基板の界面で剥離し、第２導電層を第２未硬化樹脂シート上に転写する。
次に、第１未硬化樹脂シート上に、電子部品をマウントし、さらに、電子部品を被覆して、第１未硬化樹脂シート上に第２未硬化樹脂シートの第２導電層が転写された面の反対側の面から積層し、第１未硬化樹脂シートおよび第２未硬化樹脂シートを硬化して第１ビルトアップ層および第２ビルトアップ層とする。
次に、第１ビルトアップ層と第１樹脂パターンの界面および第１導電層と第１導電性基板の界面で剥離し、第１導電層を第１ビルトアップ層上に転写する。
次に、第１導電層、第２導電層および電子部品の間のうちのいずれか２点間を接続するように第１ビルトアップ層および／または第２ビルトアップ層を貫通する貫通配線を形成する。 In the method of manufacturing a substrate incorporating the electronic component according to the present invention, first, the surface of the first conductive substrate is at least in the region excluding the first conductive layer forming region on the first conductive substrate whose surface is conductive. A first resin pattern having a lower adhesion to the surface of the uncured resin sheet is formed to form a first master substrate for forming the first conductive layer, and the first conductive layer is used as a mask to form the first conductive layer. The first conductive layer is patterned on the first conductive substrate in the formation region, and the first uncured resin sheet is bonded to the first master substrate from the first conductive layer side.
On the other hand, at least in the region excluding the second conductive layer forming region on the second conductive substrate whose surface is conductive, the first adhesive having lower adhesion to the surface of the uncured resin sheet than the surface of the second conductive substrate. A second master substrate for forming a second conductive layer is formed by forming two resin patterns, and the second conductive layer is patterned on the second conductive substrate in the second conductive layer formation region using the second resin pattern as a mask. The second uncured resin sheet is bonded to the second master substrate from the second conductive layer side, and the interface between the second uncured resin sheet and the second resin pattern and the interface between the second conductive layer and the second conductive substrate are formed. And the second conductive layer is transferred onto the second uncured resin sheet.
Next, the electronic component was mounted on the first uncured resin sheet, the electronic component was further covered, and the second conductive layer of the second uncured resin sheet was transferred onto the first uncured resin sheet. The first uncured resin sheet and the second uncured resin sheet are cured from the surface opposite to the surface to form a first built-up layer and a second built-up layer.
Next, peeling is performed at the interface between the first built-up layer and the first resin pattern and at the interface between the first conductive layer and the first conductive substrate, and the first conductive layer is transferred onto the first built-up layer.
Next, a through wiring penetrating the first built-up layer and / or the second built-up layer is formed so as to connect any two points among the first conductive layer, the second conductive layer, and the electronic component. To do.

また、本発明の基板の製造方法は、少なくとも表面が導電性である第１導電性基板上の第１導電層形成領域を除く領域において、当該第１導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第１樹脂パターンを形成して第１導電層形成用の第１マスター基板を形成する工程と、前記第１樹脂パターンをマスクとして、前記第１導電層形成領域における前記第１導電性基板上に第１導電層をパターン形成する工程と、前記第１導電層側から前記第１マスター基板に第１未硬化樹脂シートを貼り合わせる工程と、少なくとも表面が導電性である第２導電性基板上の第２導電層形成領域を除く領域において、当該第２導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第２樹脂パターンを形成して第２導電層形成用の第２マスター基板を形成する工程と、前記第２樹脂パターンをマスクとして、前記第２導電層形成領域における前記第２導電性基板上に第２導電層をパターン形成する工程と、前記第２導電層側から前記第２マスター基板に第２未硬化樹脂シートを貼り合わせる工程と、前記第２未硬化樹脂シートと前記第２樹脂パターンの界面および前記第２導電層と前記第２導電性基板の界面で剥離し、前記第２導電層を前記第２未硬化樹脂シート上に転写する工程と、前記第１未硬化樹脂シート上に前記第２未硬化樹脂シートの前記第２導電層が転写された面の反対側の面から積層する工程と、前記第１未硬化樹脂シートおよび前記第２未硬化樹脂シートを硬化して第１ビルトアップ層および第２ビルトアップ層とする工程と、前記第１ビルトアップ層と前記第１樹脂パターンの界面および前記第１導電層と前記第１導電性基板の界面で剥離し、前記第１導電層を前記第１ビルトアップ層上に転写する工程と、前記第１導電層および前記第２導電層の間のうちのいずれか２点間を接続するように前記第１ビルトアップ層および第２ビルトアップ層を貫通する貫通配線を形成する工程とを有する。   In addition, the substrate manufacturing method of the present invention provides an uncured resin sheet that is at least in the region excluding the first conductive layer forming region on the first conductive substrate whose surface is conductive than the surface of the first conductive substrate. Forming a first resin pattern having low adhesion to the surface of the first master substrate for forming the first conductive layer, and using the first resin pattern as a mask, the first conductive layer formation region A step of patterning a first conductive layer on the first conductive substrate, a step of bonding a first uncured resin sheet to the first master substrate from the first conductive layer side, and at least a surface having conductivity. In a region excluding the second conductive layer formation region on the second conductive substrate, a second resin pattern having a lower adhesiveness to the surface of the uncured resin sheet than the surface of the second conductive substrate is formed. Second conductive layer Forming a second master substrate for formation; patterning a second conductive layer on the second conductive substrate in the second conductive layer formation region using the second resin pattern as a mask; A step of bonding a second uncured resin sheet to the second master substrate from the second conductive layer side, an interface between the second uncured resin sheet and the second resin pattern, the second conductive layer, and the second conductive Peeling at the interface of the conductive substrate and transferring the second conductive layer onto the second uncured resin sheet; and the second conductive layer of the second uncured resin sheet on the first uncured resin sheet. A step of laminating from the surface opposite to the surface to which the material has been transferred; a step of curing the first uncured resin sheet and the second uncured resin sheet to form a first built-up layer and a second built-up layer; The first built Peeling off at the interface between the top layer and the first resin pattern and at the interface between the first conductive layer and the first conductive substrate, and transferring the first conductive layer onto the first built-up layer; Forming a through-wiring penetrating the first built-up layer and the second built-up layer so as to connect any two points between the first conductive layer and the second conductive layer.

上記の本発明の基板の製造方法は、まず、少なくとも表面が導電性である第１導電性基板上の第１導電層形成領域を除く領域において、第１導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第１樹脂パターンを形成して第１導電層形成用の第１マスター基板を形成し、第１樹脂パターンをマスクとして、第１導電層形成領域における第１導電性基板上に第１導電層をパターン形成し、第１導電層側から第１マスター基板に第１未硬化樹脂シートを貼り合わせる。
一方、少なくとも表面が導電性である第２導電性基板上の第２導電層形成領域を除く領域において、第２導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第２樹脂パターンを形成して第２導電層形成用の第２マスター基板を形成し、第２樹脂パターンをマスクとして、第２導電層形成領域における第２導電性基板上に第２導電層をパターン形成し、第２導電層側から第２マスター基板に第２未硬化樹脂シートを貼り合わせ、第２未硬化樹脂シートと第２樹脂パターンの界面および第２導電層と第２導電性基板の界面で剥離し、第２導電層を第２未硬化樹脂シート上に転写する。
次に、第１未硬化樹脂シート上に第２未硬化樹脂シートの第２導電層が転写された面の反対側の面から積層し、第１未硬化樹脂シートおよび第２未硬化樹脂シートを硬化して第１ビルトアップ層および第２ビルトアップ層とし、第１ビルトアップ層と第１樹脂パターンの界面および第１導電層と第１導電性基板の界面で剥離して第１導電層を第１ビルトアップ層上に転写し、さらに、第１導電層および第２導電層の間のうちのいずれか２点間を接続するように第１ビルトアップ層および第２ビルトアップ層を貫通する貫通配線を形成する。 In the substrate manufacturing method of the present invention described above, first, at least in the region excluding the first conductive layer forming region on the first conductive substrate whose surface is conductive, the uncured resin is higher than the surface of the first conductive substrate. A first resin pattern having low adhesion to the surface of the sheet is formed to form a first master substrate for forming the first conductive layer, and the first resin pattern is used as a mask in the first conductive layer forming region. The first conductive layer is patterned on the conductive substrate, and the first uncured resin sheet is bonded to the first master substrate from the first conductive layer side.
On the other hand, at least in the region excluding the second conductive layer forming region on the second conductive substrate whose surface is conductive, the first adhesive having lower adhesion to the surface of the uncured resin sheet than the surface of the second conductive substrate. A second master substrate for forming a second conductive layer is formed by forming two resin patterns, and the second conductive layer is patterned on the second conductive substrate in the second conductive layer formation region using the second resin pattern as a mask. The second uncured resin sheet is bonded to the second master substrate from the second conductive layer side, and the interface between the second uncured resin sheet and the second resin pattern and the interface between the second conductive layer and the second conductive substrate are formed. And the second conductive layer is transferred onto the second uncured resin sheet.
Next, the first uncured resin sheet and the second uncured resin sheet are laminated on the first uncured resin sheet from the surface opposite to the surface on which the second conductive layer of the second uncured resin sheet is transferred. Cured to form a first built-up layer and a second built-up layer, and peeled off at the interface between the first built-up layer and the first resin pattern and at the interface between the first conductive layer and the first conductive substrate, thereby removing the first conductive layer. Transfer onto the first built-up layer, and further penetrate through the first built-up layer and the second built-up layer so as to connect any two points between the first conductive layer and the second conductive layer. A through wiring is formed.

本発明の電子部品を内蔵する基板は、第１ビルトアップ層の一方の面に第１導電層が形成され、他方の面に電子部品がマウントされ、これを被覆して第２ビルトアップ層と、第２導電層が形成されており、従来のようなコア基板を用いずにビルトアップ層および電子部品と導電層を積み重ねて構成されているので、従来のようなコア基板を用いる場合よりも薄型化できる。   In the substrate incorporating the electronic component of the present invention, the first conductive layer is formed on one surface of the first built-up layer, the electronic component is mounted on the other surface, and this is covered to cover the second built-up layer. Since the second conductive layer is formed and the built-up layer and the electronic component and the conductive layer are stacked without using the conventional core substrate, the second conductive layer is formed rather than using the conventional core substrate. Thinner.

本発明の基板は、第１ビルトアップ層の一方の面に第１導電層が形成され、他方の面に第２ビルトアップ層と、第２導電層が形成されており、従来のようなコア基板を用いずにビルトアップ層と導電層を積み重ねて構成されているので、従来のようなコア基板を用いる場合よりも薄型化できる。   In the substrate of the present invention, a first conductive layer is formed on one surface of the first built-up layer, and a second built-up layer and a second conductive layer are formed on the other surface. Since the built-up layer and the conductive layer are stacked without using a substrate, the thickness can be reduced as compared with the case of using a conventional core substrate.

本発明の電子部品を内蔵する基板の製造方法は、未硬化樹脂シートとの剥離性が良く何度も使用可能な第１マスター基板を用いて第１導電層を形成してこれを第１ビルトアップ層に転写し、一方、第２マスター基板を用いて第２導電層を形成してこれを第２ビルトアップ層となる第２未硬化樹脂シートに転写するので、第１導電層と第２導電層について良品のみを用いることが可能となり、製造工程における歩留まりが向上し、製造コストの抑制が可能である。また、第１導電層と第２導電層を予め別工程で形成するので生産のリードタイムを短縮できる。
さらに、電子部品を内蔵する基板を最終的にコア基板を用いずに構成するので、従来のようなコア基板を用いる場合よりも薄型化して製造することができる。 The manufacturing method of the board | substrate which incorporates the electronic component of this invention forms a 1st conductive layer using the 1st master board | substrate which is easy to peel off from an uncured resin sheet, and can be used many times, and this is built in 1st On the other hand, the second conductive layer is formed using the second master substrate, and this is transferred to the second uncured resin sheet to be the second built-up layer. Only the non-defective product can be used for the conductive layer, the yield in the manufacturing process is improved, and the manufacturing cost can be suppressed. Further, since the first conductive layer and the second conductive layer are formed in advance in separate steps, the production lead time can be shortened.
Furthermore, since the substrate containing the electronic components is finally configured without using the core substrate, the substrate can be manufactured with a thinner thickness than when a conventional core substrate is used.

本発明の基板の製造方法は、未硬化樹脂シートとの剥離性が良く何度も使用可能な第１マスター基板を用いて第１導電層を形成してこれを第１ビルトアップ層に転写し、一方、第２マスター基板を用いて第２導電層を形成してこれを第２ビルトアップ層となる第２未硬化樹脂シートに転写するので、第１導電層と第２導電層について良品のみを用いることが可能となり、製造工程における歩留まりが向上し、製造コストの抑制が可能である。また、第１導電層と第２導電層を予め別工程で形成するので生産のリードタイムを短縮できる。
さらに、基板を最終的にコア基板を用いずに構成するので、従来のようなコア基板を用いる場合よりも薄型化して製造することができる。 The method for producing a substrate of the present invention comprises forming a first conductive layer using a first master substrate that has good releasability from an uncured resin sheet and can be used many times, and transfers this to the first built-up layer. On the other hand, since the second conductive layer is formed using the second master substrate and this is transferred to the second uncured resin sheet to be the second built-up layer, only the non-defective products are obtained for the first conductive layer and the second conductive layer. Can be used, the yield in the manufacturing process can be improved, and the manufacturing cost can be reduced. Further, since the first conductive layer and the second conductive layer are formed in advance in separate steps, the production lead time can be shortened.
Furthermore, since the substrate is finally configured without using the core substrate, it can be manufactured with a thinner thickness than in the case of using a conventional core substrate.

以下に、本発明の電子部品を内蔵する基板、基板およびそれらの製造方法の実施の形態について、図面を参照して説明する。   DESCRIPTION OF EMBODIMENTS Embodiments of a substrate incorporating the electronic component of the present invention, a substrate, and a method for manufacturing the same will be described below with reference to the drawings.

第１実施形態
本実施形態に係る電子部品を内蔵する基板は、電子部品として半導体チップを内蔵する多層基板であり、半導体チップなどに接続して突起電極が形成されていて、さらに他の実装基板に実装されて用いられるようにモジュール化されたＳｉＰ（システムインパッケージ）形態の半導体装置である。 First Embodiment A substrate incorporating an electronic component according to the present embodiment is a multilayer substrate incorporating a semiconductor chip as an electronic component, and is connected to the semiconductor chip or the like, and a protruding electrode is formed. This is a semiconductor device in the form of a SiP (system in package) that is modularized so as to be mounted on and used.

図１は本実施形態に係る電子部品を内蔵する基板の模式断面図である。
例えば、未硬化樹脂シートを硬化して得られた絶縁性の樹脂層である第１ビルトアップ層１４’の一方の面に第１導電層１３がパターン形成されており、他方の面上に例えばトランジスタなどの能動素子を含む電子回路が設けられた半導体チップ２０がダイアタッチフィルム２４を介してマウントされている。
ここで、半導体チップ２０は半導体チップ本体の表面にパッド２２が設けられており、パッドを除く領域における半導体チップ本体の表面は酸化シリコンなどの保護層により被覆されている。
また、パッド２２の最表面に光を反射する導電性のパッド保護層２２ｂが形成されている。 FIG. 1 is a schematic cross-sectional view of a substrate incorporating an electronic component according to this embodiment.
For example, the first conductive layer 13 is patterned on one surface of the first built-up layer 14 ′, which is an insulating resin layer obtained by curing an uncured resin sheet. A semiconductor chip 20 provided with an electronic circuit including an active element such as a transistor is mounted via a die attach film 24.
Here, the semiconductor chip 20 is provided with a pad 22 on the surface of the semiconductor chip body, and the surface of the semiconductor chip body in a region excluding the pad is covered with a protective layer such as silicon oxide.
In addition, a conductive pad protection layer 22 b that reflects light is formed on the outermost surface of the pad 22.

上記の半導体チップの代わりに、あるいは半導体チップに加えて、受動素子などのその他の電子部品がマウントされている構成としてもよい。
この場合の電子部品は、上記の半導体チップと同様に、電子部品本体の表面に設けられた電極の最表面に、光を反射する導電性の電極保護層が形成されている構成とする。 Instead of the semiconductor chip or in addition to the semiconductor chip, another electronic component such as a passive element may be mounted.
The electronic component in this case has a configuration in which a conductive electrode protective layer that reflects light is formed on the outermost surface of the electrode provided on the surface of the electronic component main body, similarly to the semiconductor chip.

上記の第１ビルトアップ層１４’および半導体チップ２０の上層に、未硬化樹脂シートを硬化して得られた絶縁性の樹脂層である第２ビルトアップ層１９’が積層されており、その上層に第２導電層１８がパターン形成されている。
第２導電層１８と第２ビルトアップ層１９’および第１ビルトアップ層１４’を貫通して第１導電層１３に達する第１貫通開口部Ｖ1が形成されており、第１導電層１３と第２導電層１８を接続するように第２ビルトアップ層１９’および第１ビルトアップ層１４’を貫通する第１貫通配線２５が形成されている。 A second built-up layer 19 ′, which is an insulating resin layer obtained by curing an uncured resin sheet, is laminated on the first built-up layer 14 ′ and the semiconductor chip 20. The second conductive layer 18 is patterned.
A first through-opening V 1 that penetrates through the second conductive layer 18, the second built-up layer 19 ′, and the first built-up layer 14 ′ and reaches the first conductive layer 13 is formed. A first through wiring 25 penetrating the second built-up layer 19 ′ and the first built-up layer 14 ′ is formed so as to connect the second conductive layer 18 and the second built-up layer 18 ′.

さらに、第２導電層１８と第２ビルトアップ層１９’を貫通してパッド保護層２２ｂに達する第２貫通開口部Ｖ2が形成されており、パッド保護層２２ｂを介して半導体チップ２０のパッド２２と第２導電層１８を接続するように第２ビルトアップ層１９’を貫通して第２貫通配線２６が形成されている。
上記のように半導体チップの代わりに、あるいは半導体チップに加えて、受動素子などのその他の電子部品がマウントされている場合には、貫通開口部が第２導電層と第２ビルトアップ層を貫通して電極保護層に達するように形成されており、電極保護層を介して電子部品の電極と第２導電層を接続するように貫通配線が形成されているものとする。 Further, a second through-opening V 2 that penetrates through the second conductive layer 18 and the second built-up layer 19 ′ and reaches the pad protective layer 22 b is formed, and the pad of the semiconductor chip 20 is interposed via the pad protective layer 22 b. A second through wiring 26 is formed through the second built-up layer 19 ′ so as to connect 22 and the second conductive layer 18.
When other electronic components such as passive elements are mounted instead of the semiconductor chip or in addition to the semiconductor chip as described above, the through opening penetrates the second conductive layer and the second built-up layer. The through-wiring is formed so as to connect the electrode of the electronic component and the second conductive layer through the electrode protective layer.

また、第２導電層１８を被覆して、第２ビルトアップ層１９’の上層に、未硬化樹脂シートを硬化して得られた絶縁性の樹脂層である第３ビルトアップ層２８’が積層されており、その上層に第３導電層２７がパターン形成されている。
第３導電層２７と第３ビルトアップ層２８’を貫通して第２導電層１８に達する第３貫通開口部Ｖ3が形成されており、第２導電層１８と第３導電層２７を接続するように第３ビルトアップ層２８’を貫通する第３貫通配線２９が形成されている。
また、第３導電層２７、第３ビルトアップ層２８’、第２ビルトアップ層１９’および第１ビルトアップ層１４’を貫通して第１導電層１３に達する第４貫通開口部Ｖ4が形成されており、第１導電層１３と第３導電層２７を接続するように第３ビルトアップ層２８’、第２ビルトアップ層１９’および第１ビルトアップ層１４’を貫通する第４貫通配線３０が形成されている。 Further, a third built-up layer 28 ′, which is an insulating resin layer obtained by curing the uncured resin sheet, is laminated on the second built-up layer 19 ′ so as to cover the second conductive layer 18. The third conductive layer 27 is patterned on the upper layer.
A third through-opening V 3 that penetrates through the third conductive layer 27 and the third built-up layer 28 ′ and reaches the second conductive layer 18 is formed, and connects the second conductive layer 18 and the third conductive layer 27. Thus, a third through wire 29 is formed so as to penetrate the third built-up layer 28 '.
In addition, a fourth through opening V 4 that penetrates the third conductive layer 27, the third built-up layer 28 ′, the second built-up layer 19 ′, and the first built-up layer 14 ′ and reaches the first conductive layer 13 is formed. A fourth penetration formed through the third built-up layer 28 ′, the second built-up layer 19 ′ and the first built-up layer 14 ′ so as to connect the first conductive layer 13 and the third conductive layer 27. A wiring 30 is formed.

第３導電層２７の形成面において、露出するように選択された第３導電層２７の形成領域を除いて、第３ビルトアップ層２８’および選択されなかった第３導電層２７上にソルダーレジスト３１が形成されている。
一方、第１導電層１３の形成面において、露出するように選択された第１導電層１３の形成領域を除いて、第１ビルトアップ層１４’および選択されなかった第１導電層１３上にソルダーレジスト３２が形成されている。 A solder resist is formed on the third built-up layer 28 ′ and the non-selected third conductive layer 27 except for the formation region of the third conductive layer 27 selected to be exposed on the formation surface of the third conductive layer 27. 31 is formed.
On the other hand, on the formation surface of the first conductive layer 13, except for the formation region of the first conductive layer 13 selected to be exposed, the first built-up layer 14 ′ and the unselected first conductive layer 13 are formed. A solder resist 32 is formed.

上記ように、本実施形態は、第１ビルトアップ層１４’、第２ビルトアップ層１９’および第３ビルトアップ層２８’が積層して、その表面および界面などに第１導電層１３、第２導電層１８、第３導電層２７および半導体チップ２０と、これらを接続するように第１貫通配線２５、第２貫通配線２６、第３貫通配線２９および第４貫通配線３０などが設けられて構成された電子部品を内蔵する基板である。   As described above, in the present embodiment, the first built-up layer 14 ′, the second built-up layer 19 ′, and the third built-up layer 28 ′ are stacked, and the first conductive layer 13 The second conductive layer 18, the third conductive layer 27, the semiconductor chip 20, and the first through wiring 25, the second through wiring 26, the third through wiring 29, the fourth through wiring 30, and the like are provided so as to connect them. It is a board | substrate which incorporates the comprised electronic component.

第３導電層２７の形成面において、上記の選択されて露出している第３導電層２７の必要箇所にハンダボールなどからなるバンプ（突起電極）３３が形成され、バンプ３３によりさらに他の実装基板に実装されて用いられるようにモジュール化されたＳｉＰ形態の半導体装置となっている。
一方、第１導電層１３の形成面において、上記の選択されて露出している第１導電層１３の必要箇所に外部電子部品（３４，３５）が実装された構成とすることもできる。 On the formation surface of the third conductive layer 27, bumps (projection electrodes) 33 made of solder balls or the like are formed at the necessary portions of the third conductive layer 27 that are selectively exposed as described above. It is a SiP-type semiconductor device that is modularized so as to be mounted on a substrate.
On the other hand, on the surface on which the first conductive layer 13 is formed, the external electronic component (34, 35) may be mounted on the necessary portion of the first conductive layer 13 that is selected and exposed.

上記の構成において、第１導電層１３、第２導電層１８および第３導電層２７の最小加工寸法は１０μｍ程度（ライン／スペース＝１０／１０μｍ程度）であり、微細なパターンとなっている。但し、第１〜第４貫通開口部が設けられるコンタクト部分においては数１０μｍ程度の幅または径を持つ領域が形成され、コンタクト部分内において、例えば１５〜３０μｍ程度の径の第１〜第４貫通開口部が形成されている。   In the above configuration, the minimum processing dimension of the first conductive layer 13, the second conductive layer 18, and the third conductive layer 27 is about 10 μm (line / space = about 10/10 μm), which is a fine pattern. However, a region having a width or diameter of about several tens of μm is formed in the contact portion where the first to fourth through openings are provided, and the first to fourth throughs having a diameter of, for example, about 15 to 30 μm are formed in the contact portion. An opening is formed.

本実施形態のＳｉＰ形態の半導体装置の構成となっている電子部品を内蔵する基板は、従来のようなコア基板を用いずに、ビルトアップ層と半導体チップなどの電子部品および導電層を積み重ねて構成されているので、従来のようなコア基板を用いる場合よりも薄型化できる。   The substrate incorporating the electronic component that is the configuration of the SiP-type semiconductor device of this embodiment is a stack of built-up layers, electronic components such as semiconductor chips, and conductive layers without using a conventional core substrate. Since it is comprised, it can reduce in thickness rather than the case where a conventional core substrate is used.

次に、本実施形態に係るＳｉＰ形態の半導体装置の構成となっている電子部品を内蔵する基板の製造方法について説明する。
まず、図２（ａ）に示すような紫外線などの光を透過する耐熱ガラスなどからなる板厚３ｍｍのガラス基板１０上に、図２（ｂ）に示すように、例えば、真空蒸着法、スパッタリング法により５μｍの膜厚のＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜などの導電膜１１を形成し、少なくとも表面が導電性である第１導電性基板を形成する。
ＩＴＯ膜の成膜は、例えばＩＴＯペレット（５重量％）を蒸着源とし、基板温度３００℃で２０分間処理して行う。
また、予めＩＴＯ膜などの導電膜が設けられた基板を購入して上記導電性基板として用いてもよい。
ＩＴＯ膜の場合、他の金属との接着性が低いことから後工程で第１導電層と剥離する際に有利であり、光透過性が高いので未硬化樹脂シートを積層して剥離する際に用いるエキシマレーザなどのレーザ光を効果的に照射できる。また、第１導電層を形成するときの共通電極として機能する。 Next, a description will be given of a method of manufacturing a substrate with built-in electronic components that is the configuration of the SiP-type semiconductor device according to this embodiment.
First, on a glass substrate 10 having a thickness of 3 mm made of heat-resistant glass that transmits light such as ultraviolet rays as shown in FIG. 2A, as shown in FIG. A conductive film 11 such as an ITO (Indium Tin Oxide) film having a film thickness of 5 μm is formed by a method, and a first conductive substrate having at least a surface conductive is formed.
The ITO film is formed, for example, by using ITO pellets (5% by weight) as a deposition source and treating at a substrate temperature of 300 ° C. for 20 minutes.
A substrate provided with a conductive film such as an ITO film in advance may be purchased and used as the conductive substrate.
In the case of an ITO film, it is advantageous when peeling from the first conductive layer in a later process because of its low adhesiveness to other metals, and since it has high light transmittance, when laminating and peeling an uncured resin sheet Laser light such as an excimer laser to be used can be effectively irradiated. Also, it functions as a common electrode when forming the first conductive layer.

次に、図２（ｃ）に示すように、例えば、逆スパッタリング法により、導電膜１１の表面に微細な凹部１１ａを形成し、１μｍ程度の表面粗さを有する面に加工する。例えば、Ａｒガスを用いて、ＲＦ５０Ｗ、処理時間５分とするなど、通常の逆スパッタリング条件で行う。
これにより、後に形成するパターン形成用の樹脂層との接着性が向上する。さらにまた、この導電膜上に後工程で形成する第１導電層に凹凸形状が転写され、第１導電層と未硬化樹脂シートとの接着性が向上する。 Next, as shown in FIG. 2C, for example, a fine recess 11a is formed on the surface of the conductive film 11 by reverse sputtering, and processed into a surface having a surface roughness of about 1 μm. For example, Ar gas is used under normal reverse sputtering conditions such as RF 50 W and processing time of 5 minutes.
Thereby, adhesiveness with the resin layer for pattern formation formed later improves. Furthermore, the concavo-convex shape is transferred to the first conductive layer formed in a later step on the conductive film, and the adhesion between the first conductive layer and the uncured resin sheet is improved.

次に、図２（ｄ）に示すように、例えば、スピン塗布により、導電性基板の表面に形成されている導電膜１１よりも未硬化樹脂シートの表面に対して接着性が低い特性を有する液状の樹脂を塗布し、乾燥し、プリベーク処理をして、５μｍの膜厚で樹脂層１２を形成する。樹脂層１２を構成する樹脂としては、フッ素系樹脂（みのる産業社製、商品名ＧＴ２３００ ＰＦＡ）などを用いることができる。フッ素系樹脂は、耐薬品特性、耐熱特性に優れているので、得られたマスター基板の耐久性を向上させ、繰り返し使用することができるので好ましい。
スピンコート条件は、例えば、８００ｒｐｍで３０秒、さらに１２００ｒｐｍで３０秒とし、プリベーク条件は９０℃で４分、さらに１１０℃で４分とする。 Next, as shown in FIG. 2 (d), for example, by spin coating, the conductive film 11 formed on the surface of the conductive substrate has a property of being less adhesive to the surface of the uncured resin sheet. A liquid resin is applied, dried, and pre-baked to form a resin layer 12 with a thickness of 5 μm. As the resin constituting the resin layer 12, a fluorine-based resin (manufactured by Minoru Sangyo Co., Ltd., trade name GT2300 PFA) or the like can be used. Since the fluororesin is excellent in chemical resistance and heat resistance, it is preferable because it improves the durability of the obtained master substrate and can be used repeatedly.
The spin coating conditions are, for example, 800 rpm for 30 seconds, 1200 rpm for 30 seconds, and prebaking conditions are 90 ° C. for 4 minutes and 110 ° C. for 4 minutes.

次に、図３（ａ）に示すように、例えば、レーザ描画などにより、第１導電層形成領域における樹脂層１２を除去し、第１導電層形成領域を除く領域に残された第１樹脂パターン１２ｐを形成し、第１導電層形成用のマスター基板を形成する。例えば、第１樹脂パターン１２ｐの最小加工寸法は１０μｍ（ライン／スペース幅は１０μｍ／１０μｍ）とする。
レーザ描画の条件は、レーザ描画装置を用いた通常の条件で、周波数２５ｋＨｚで行う。
あるいは、不図示のレジスト膜をパターン形成し、エッチングにより樹脂層１２をパターン加工して上述のような第１樹脂パターン１２ｐとしてもよい。 Next, as shown in FIG. 3A, the resin layer 12 in the first conductive layer formation region is removed by, for example, laser drawing, and the first resin remaining in the region other than the first conductive layer formation region is removed. A pattern 12p is formed, and a master substrate for forming the first conductive layer is formed. For example, the minimum processing dimension of the first resin pattern 12p is 10 μm (the line / space width is 10 μm / 10 μm).
The laser drawing condition is a normal condition using a laser drawing apparatus and is performed at a frequency of 25 kHz.
Alternatively, a resist film (not shown) may be patterned, and the resin layer 12 may be patterned by etching to form the first resin pattern 12p as described above.

次に、図３（ｂ）に示すように、例えば、ガラス基板１０上に導電膜１１が形成された第１導電性基板に通電し、導電膜１１を共通電極とする電解メッキ法において、硫酸銅水溶液などのメッキ液中に浸漬して導電膜１１に通電し、第１樹脂パターン１２ｐをマスクとして、第１導電層形成領域における第１導電性基板上に第１導電層１３をパターン形成する。
上記のように、樹脂パターンの最小加工寸法を１０μｍ（ライン／スペース幅を１０μｍ／１０μｍ）として形成し、これをマスクとして第１導電層１３をパターン形成することで、第１導電層１３についても最小加工寸法を１０μｍ（ライン／スペース幅を１０μｍ／１０μｍ）として形成することができる。
このとき、第１導電層１３の膜厚は、第１樹脂パターン１２ｐの膜厚よりも厚くなるように形成する。例えば、第１樹脂パターン１２ｐの膜厚が５μｍ程度であるとすると、第１導電層１３の膜厚を６μｍ程度とする。 Next, as shown in FIG. 3B, for example, in the electrolytic plating method in which the first conductive substrate having the conductive film 11 formed on the glass substrate 10 is energized and the conductive film 11 is used as a common electrode, sulfuric acid is used. The first conductive layer 13 is patterned on the first conductive substrate in the first conductive layer formation region using the first resin pattern 12p as a mask by immersing in a plating solution such as an aqueous copper solution and energizing the conductive film 11. .
As described above, the minimum processing dimension of the resin pattern is formed as 10 μm (line / space width is 10 μm / 10 μm), and the first conductive layer 13 is patterned using this as a mask. It can be formed with a minimum processing dimension of 10 μm (line / space width of 10 μm / 10 μm).
At this time, the first conductive layer 13 is formed so as to be thicker than the first resin pattern 12p. For example, if the thickness of the first resin pattern 12p is about 5 μm, the thickness of the first conductive layer 13 is set to about 6 μm.

次に、図３（ｃ）に示すように、例えば、表面粗化剤（荏原電産製、商品名ＮＢＳ２）に５分程度浸漬することにより、第１導電層１３の表面に微細な凹部１３ａを形成し、１〜２μｍ程度の表面粗さを有する面に加工する。
このとき、樹脂パターン１２ｐは耐薬品性があるため、ダメージを受けない。 Next, as shown in FIG. 3C, for example, by dipping in a surface roughening agent (trade name NBS2 manufactured by Ebara Densan) for about 5 minutes, fine concave portions 13a are formed on the surface of the first conductive layer 13. And is processed into a surface having a surface roughness of about 1 to 2 μm.
At this time, since the resin pattern 12p has chemical resistance, it is not damaged.

次に、図４（ａ）に示すように、例えば、第１導電層１３側から第１導電層形成用のマスター基板に、プリプレグとも呼ばれる、不織布に未硬化のアラミド系樹脂を含浸させてなり、約２０〜数１０μｍの膜厚であるＢステージの第１未硬化樹脂シート１４（例えば新神戸電機社製、商品名ＣＥＬ−５４１）を貼り合わせ、温度８０℃、圧力２ｋｇなどの樹脂が完全硬化しない半硬化条件により、ラミネートする。上記の第１未硬化樹脂シート１４の材料としては、エポキシ樹脂なども用いることができる。
このとき、第１未硬化樹脂シート１４は第１導電層１３との接着性が高く、強く接着しているが、第１樹脂パターン１２ｐは表面が潤滑状なので接着性が低く、剥がれ易い構成となっている。
第１未硬化樹脂シート１４には、予め、取り扱いを容易にする耐熱透明シート１４ｓが設けられており、図４（ｂ）に示すように、耐熱透明シート１４ｓを剥がして用いる。 Next, as shown in FIG. 4A, for example, a master substrate for forming a first conductive layer is impregnated with an uncured aramid resin, also called a prepreg, from the first conductive layer 13 side. The first uncured resin sheet 14 of B stage having a film thickness of about 20 to several tens of μm (for example, product name CEL-541 manufactured by Shin-Kobe Electric Machinery Co., Ltd.) is bonded together, and the resin at a temperature of 80 ° C. and a pressure of 2 kg is completely cured. Laminate according to semi-curing conditions. As a material of the first uncured resin sheet 14, an epoxy resin or the like can also be used.
At this time, the first uncured resin sheet 14 has high adhesion to the first conductive layer 13 and is strongly bonded, but since the first resin pattern 12p has a lubricious surface, the adhesion is low and the structure is easy to peel off. It has become.
The first uncured resin sheet 14 is previously provided with a heat-resistant transparent sheet 14s that facilitates handling, and the heat-resistant transparent sheet 14s is peeled off and used as shown in FIG.

一方、上記とは別の工程において、図２（ａ）〜図３（ａ）に示す第１導電層形成用のマスター基板を形成する工程と同様にして、第２導電層形成用のマスター基板を形成する。即ち、図５（ａ）に示すように、ガラス基板１５上に導電膜１６を形成し、その表面に微細な凹部１６ａを形成し、導電膜１６上に第２樹脂パターン１７ｐを形成して、第２導電層形成用のマスター基板を形成する。例えば、第３導電層形成用の第３樹脂パターンの最小加工寸法についても、第１樹脂パターンと同様に、１０μｍ（ライン／スペース幅は１０μｍ／１０μｍ）とする。ここで、第３導電層形成用の第３樹脂パターンはその設計パターンに応じたパターンとして形成する。   On the other hand, in a step different from the above, the master substrate for forming the second conductive layer is formed in the same manner as the step of forming the master substrate for forming the first conductive layer shown in FIGS. 2 (a) to 3 (a). Form. That is, as shown in FIG. 5A, a conductive film 16 is formed on the glass substrate 15, a fine recess 16a is formed on the surface, and a second resin pattern 17p is formed on the conductive film 16, A master substrate for forming the second conductive layer is formed. For example, the minimum processing dimension of the third resin pattern for forming the third conductive layer is also 10 μm (the line / space width is 10 μm / 10 μm), similarly to the first resin pattern. Here, the third resin pattern for forming the third conductive layer is formed as a pattern corresponding to the design pattern.

次に、図３（ｂ）〜図４（ａ）に示す工程と同様にして、硫酸銅水溶液などのメッキ液中に浸漬して導電膜１６に通電し、第２樹脂パターン１７ｐをマスクとして第２導電層１８をパターン形成し、その表面に微細な凹部１８ａを形成する。
次に、第２導電層１８側から第２導電層形成用のマスター基板にＢステージの第２未硬化樹脂シート１９を貼り合わせる。第２未硬化樹脂シート１９には、予め耐熱透明シート１９ｓが設けられている。
以上で、図５（ａ）に示すような構成とする。 Next, in the same manner as the steps shown in FIGS. 3B to 4A, the conductive film 16 is energized by being immersed in a plating solution such as an aqueous copper sulfate solution, and the second resin pattern 17p is used as a mask. Two conductive layers 18 are patterned, and fine recesses 18a are formed on the surface.
Next, the second uncured resin sheet 19 of the B stage is bonded to the master substrate for forming the second conductive layer from the second conductive layer 18 side. The second uncured resin sheet 19 is provided with a heat-resistant transparent sheet 19s in advance.
The configuration as shown in FIG.

次に、図５（ｂ）に示すように、第２未硬化樹脂シート１９と第２樹脂パターン１７ｐの界面、および、第２導電層１８と導電性基板の表面に形成されている導電膜１６の界面で剥離し、第２導電層１８を第２未硬化樹脂シート１９上に転写する。
このとき、透明なガラス基板１５に導電膜１６が設けられてなる導電性基板を通して、第２未硬化樹脂シート１９と第２樹脂パターン１７ｐの界面に対する剥離の補助となるように、レーザ光ＬＳを全面に照射する。レーザ光の衝撃により、容易に剥離することができる。レーザ光ＬＳとしては、例えばエキシマレーザを用いる。エキシマレーザの出力は例えば２３ｍＪ／ｃｍ2 として、数分間照射する。
エキシマレーザ光は、これを吸収したものに衝撃波を与え、接着部を剥がれやすくする効果がある。フッ素系樹脂は白色に近く、エキシマレーザ光は透過するが、銅は金属なのでレーザに影響を受けやすい。
上記のように、導電膜１６に微細な凹部１６ａが形成されているので、第２導電層１８の表面にこの形状が転写して、微細な凸部１８ｂが形成される。 Next, as shown in FIG. 5B, the conductive film 16 formed on the interface between the second uncured resin sheet 19 and the second resin pattern 17p and on the surface of the second conductive layer 18 and the conductive substrate. Then, the second conductive layer 18 is transferred onto the second uncured resin sheet 19.
At this time, the laser beam LS is emitted through the conductive substrate in which the conductive film 16 is provided on the transparent glass substrate 15 so as to assist in peeling from the interface between the second uncured resin sheet 19 and the second resin pattern 17p. Irradiate the entire surface. It can be easily peeled off by the impact of the laser beam. As the laser light LS, for example, an excimer laser is used. The output of the excimer laser is, for example, 23 mJ / cm 2 and irradiation is performed for several minutes.
Excimer laser light has an effect of giving a shock wave to the absorbed light and facilitating peeling of the bonded portion. Fluorine-based resin is almost white and excimer laser light is transmitted, but copper is a metal and is susceptible to laser.
As described above, since the fine concave portion 16a is formed in the conductive film 16, this shape is transferred to the surface of the second conductive layer 18, and the fine convex portion 18b is formed.

上記の工程において、第２未硬化樹脂シート１９と第２導電層１８は強く接着しているが、第２樹脂パターン１７ｐは、導電性基板の表面に形成されている導電膜１６よりも第２未硬化樹脂シート１９の表面に対して接着性が低い特性を有するので、第２導電層１８は第２未硬化樹脂シート１９に接着したままで、第２未硬化樹脂シート１９と第２樹脂パターン１７ｐの界面で容易に剥離することができ、第２樹脂パターン１７ｐが導電性基板から剥がれてしまったり、第２導電層１８が導電性基板上に残ってしまう問題がない。
従って、第２樹脂パターン１７ｐを再び形成することなく、第２導電層形成用のマスター基板として再使用が可能となり、例えば、マスター基板の構成するガラス基板１５を耐熱ガラスから構成し、第２樹脂パターン１７ｐをフッ素系樹脂などの耐薬品特性、耐熱特性の高い材料で構成することにより、数千回繰り返して使用することが可能であり、同一のパターンの導電層を量産することができ、製造コストを抑制することができる。
さらに、上記のようにして形成された第２導電層１８について、不図示の工程により正確に形成されているかどうか、厚さや形状などの外観検査や、さらに必要に応じて電子検査などをすることができる。この場合、正確に形成された良品のみを次工程において用いることができ、歩留りの向上に寄与する。 In the above process, the second uncured resin sheet 19 and the second conductive layer 18 are strongly bonded, but the second resin pattern 17p is second than the conductive film 16 formed on the surface of the conductive substrate. Since the second conductive layer 18 remains adhered to the second uncured resin sheet 19 because the adhesive property is low with respect to the surface of the uncured resin sheet 19, the second uncured resin sheet 19 and the second resin pattern The second resin pattern 17p can be easily peeled off from the conductive substrate, and there is no problem that the second conductive layer 18 remains on the conductive substrate.
Therefore, the second resin pattern 17p can be reused as the second conductive layer forming master substrate without forming the second resin pattern 17p again. For example, the glass substrate 15 constituting the master substrate is made of heat-resistant glass, and the second resin is formed. By configuring the pattern 17p with a material having high chemical resistance and heat resistance such as fluororesin, it can be used repeatedly thousands of times, and the conductive layer with the same pattern can be mass-produced. Cost can be suppressed.
Further, the second conductive layer 18 formed as described above is subjected to an appearance inspection such as whether it is accurately formed by a process (not shown), a thickness and a shape, and an electronic inspection as necessary. Can do. In this case, only non-defective products that are accurately formed can be used in the next step, which contributes to an improvement in yield.

一方、上記とは別の工程である通常の半導体プロセスにより、図６（ａ）に示すように、トランジスタなどの能動素子などを含む電子回路が設けられた半導体チップ２０を形成する。これは、図１に示すようにＳｉＰ形態の半導体装置の構成となっている基板に内蔵するためのものであり、半導体としてはＳｉ系やＧａＡｓ系など、特に限定されない。
半導体チップ２０は、上記のような電子回路が形成された半導体チップ本体２１の表面に電子回路に接続するようにアルミニウムなどからなるパッド２２が設けられ、パッド２２を除く領域における半導体チップ本体２１の表面は酸化シリコンなどの保護層２３により被覆されて構成されている。
ＳｉＰ形態の半導体装置の構成となっている基板に内蔵するため、半導体チップ２０の厚さは例えば３０μｍ程度にまで薄くしておく。半導体チップ２０を薄くすることにより、ＳｉＰ形態の半導体装置全体の薄型化につながるので好ましい。ウェハの状態で薄く加工した後でダイシング（個片化）してもよく、また、ダイシングした後に、薄く加工してもよい。ウェハの状態で３０μｍまで薄く加工する場合には、割れに対して十分注意する必要がある。 On the other hand, as shown in FIG. 6A, a semiconductor chip 20 provided with an electronic circuit including an active element such as a transistor is formed by a normal semiconductor process which is a process different from the above. As shown in FIG. 1, the semiconductor device is built in a substrate having a configuration of an SiP-type semiconductor device, and the semiconductor is not particularly limited, such as Si-based or GaAs-based.
In the semiconductor chip 20, a pad 22 made of aluminum or the like is provided on the surface of the semiconductor chip body 21 on which the electronic circuit as described above is formed so as to be connected to the electronic circuit, and the semiconductor chip body 21 in a region excluding the pad 22 is provided. The surface is covered with a protective layer 23 such as silicon oxide.
The semiconductor chip 20 is thinned to about 30 μm, for example, in order to be incorporated in a substrate having a configuration of a SiP-type semiconductor device. Thinning the semiconductor chip 20 is preferable because it leads to thinning of the entire SiP type semiconductor device. Dicing (single piece) may be performed after thin processing in a wafer state, or thin processing may be performed after dicing. When processing thinly to 30 μm in a wafer state, it is necessary to pay sufficient attention to cracking.

次に、図６（ｂ）に示すように、上記のように形成した半導体チップ２０のパッド２２に対して、特許文献２に記載されているようなジンケート処理を施し、パッド２２を構成するアルミニウム層の表面の酸化物を除去し、パッド２２の表面に亜鉛層２２ａを０．３μｍ程度の膜厚で形成する。
アルミニウムのパッド２２には直接ニッケル層を成膜することができないが、このジンケート処理により形成される亜鉛層２２ａの表面は無電解メッキによるニッケル層の成膜が容易となる。 Next, as shown in FIG. 6B, a zincate process as described in Patent Document 2 is performed on the pad 22 of the semiconductor chip 20 formed as described above, and aluminum constituting the pad 22 is formed. The oxide on the surface of the layer is removed, and a zinc layer 22a is formed on the surface of the pad 22 to a thickness of about 0.3 μm.
Although a nickel layer cannot be directly formed on the aluminum pad 22, it is easy to form a nickel layer on the surface of the zinc layer 22a formed by this zincate treatment by electroless plating.

次に、図６（ｃ）に示すように、無電解メッキ処理により、パッド２２の表面に亜鉛層２２ａの上層に、ニッケルからなるパッド保護層２２ｂを５μｍ程度の膜厚で形成する。
このパッド保護層２２ｂは、後述のように、この上層に積層させる樹脂層を貫通してパッド２２に達する開口部を形成するときに用いるレーザ光を反射するので、レーザ光による開口のストッパとなり、これらを接続させる場合などにおいて歩留まりを高め、製造コストを削減することができる。
上記のパッド保護層２２ｂを形成する工程までをウェハ状態で行ってもよく、この場合には、ダイシング後に薄型化あるは薄型化後にダイシングの各工程を行う。あるいはダイシングの後に上記の亜鉛層２２ａおよびパッド保護層２２ｂの形成工程を行い、その後に薄型化することもできる。 Next, as shown in FIG. 6C, a pad protection layer 22b made of nickel is formed on the surface of the pad 22 on the zinc layer 22a with a film thickness of about 5 μm by electroless plating.
As will be described later, the pad protective layer 22b reflects the laser beam used to form an opening reaching the pad 22 through the resin layer laminated on the upper layer. When these are connected, the yield can be increased and the manufacturing cost can be reduced.
Up to the step of forming the pad protection layer 22b may be performed in a wafer state, and in this case, each step of dicing is performed after thinning or after thinning. Alternatively, the zinc layer 22a and the pad protective layer 22b can be formed after dicing, and the thickness can be reduced thereafter.

ここで、半導体チップの代わりに、あるいは半導体チップに加えて、受動素子などのその他の電子部品をマウントする場合には、上記の半導体チップのパッドと同様に、電子部品の電極の最表面に、ニッケル層などからなる電極保護層を形成しておく。
この電極保護層は、この上層に積層させる樹脂層を貫通して電子部品の電極に達する開口部を形成するときに用いるレーザ光を反射するので、開口のストッパとなり、これらを接続させる場合などにおいて歩留まりを高め、製造コストを削減することができる。 Here, in the case of mounting other electronic components such as passive elements instead of the semiconductor chip or in addition to the semiconductor chip, on the outermost surface of the electrode of the electronic component, similar to the pad of the semiconductor chip described above, An electrode protective layer made of a nickel layer or the like is formed in advance.
This electrode protective layer reflects the laser beam used to form an opening that reaches the electrode of the electronic component through the resin layer laminated on the upper layer, so that it serves as a stopper for the opening and connects them. Yield can be increased and manufacturing costs can be reduced.

次に、図７（ａ）に示すように、図６（ｃ）に示す構成の半導体チップ２０を、図４（ｂ）に示す構成の第１導電層用のマスター基板上に積層された第１導電層１３および第１未硬化樹脂シート１４の上層に、ダイアタッチフィルム２４を介してマウントする。   Next, as shown in FIG. 7A, the semiconductor chip 20 having the configuration shown in FIG. 6C is stacked on the master substrate for the first conductive layer having the configuration shown in FIG. 4B. The first conductive layer 13 and the first uncured resin sheet 14 are mounted on the upper layer via a die attach film 24.

次に、図７（ｂ）に示すように、図５（ｂ）に示す工程で得られた第２未硬化樹脂シート１９から耐熱透明シート１９ｓを剥がした後、半導体チップ２０を被覆するように、第１未硬化樹脂シート１４の表面に、第２未硬化樹脂シート１９の第２導電層１８が転写された面と反対側の面とを貼り合わせる。この工程は、真空中で行うと気泡などが入りにくくなるので好ましい。このとき、第１未硬化樹脂シート１４および第２未硬化樹脂シート１９は半導体チップ２０の形状に合わせて回り込むように被覆することができ、例えば、半導体チップ２０による凹凸を吸収して第２未硬化樹脂シート１９の表面は略平坦となって貼り合わされる。図面上は、第２未硬化樹脂シート１９のみが変形している状態を示している。
次に、第１未硬化樹脂シート１４および第２未硬化樹脂シート１９を完全硬化させて、それぞれ、例えば膜厚２０〜数１０μｍの第１ビルトアップ層１４’および第２ビルトアップ層１９’とする。
上記の完全硬化は、例えば、第２未硬化樹脂シート１９と熱圧着治具が接着されるのを防止するため、第２未硬化樹脂シート１９上面にフッ素系樹脂フィルムを介して熱圧着治具で挟み込み、１５０℃、２時間の熱圧着処置で行う。 Next, as shown in FIG. 7B, the heat-resistant transparent sheet 19s is peeled off from the second uncured resin sheet 19 obtained in the step shown in FIG. 5B, and then the semiconductor chip 20 is covered. Then, the surface of the second uncured resin sheet 19 and the surface opposite to the surface to which the second conductive layer 18 is transferred are bonded to the surface of the first uncured resin sheet 14. If this step is performed in a vacuum, bubbles and the like are difficult to enter, which is preferable. At this time, the first uncured resin sheet 14 and the second uncured resin sheet 19 can be coated so as to wrap around in accordance with the shape of the semiconductor chip 20. The surface of the cured resin sheet 19 is bonded substantially flat. In the drawing, only the second uncured resin sheet 19 is deformed.
Next, the first uncured resin sheet 14 and the second uncured resin sheet 19 are completely cured, for example, a first built-up layer 14 ′ and a second built-up layer 19 ′ having a film thickness of 20 to several tens of μm, respectively. To do.
The complete curing described above is performed by, for example, a thermocompression bonding jig via a fluororesin film on the upper surface of the second uncured resin sheet 19 in order to prevent the second uncured resin sheet 19 and the thermocompression bonding jig from being bonded. And is carried out by thermocompression treatment at 150 ° C. for 2 hours.

次に、図８（ａ）に示すように、次亜塩素酸ナトリウムによる酸化処理、いわゆる黒化処理（処理剤：荏原電産製、商品名ＢＯ４９９）を行い、第２導電層１８の表面に黒色の酸化膜１８ｃを形成する。
次に、レーザ光を用いて所定位置の第２導電層１８に照射し、第２導電層１８、第２ビルトアップ層１９’および第１ビルトアップ層１４’を貫通して第１導電層１３上に達する第１貫通開口部Ｖ1を形成し、また、半導体チップ２０のパッド２２のパッド保護層２２ｂに達する第２貫通開口部Ｖ2を形成する。
第１貫通開口部Ｖ1および第２貫通開口部Ｖ2の開口径は、例えば１５〜３０μｍ程度である。第１導電層１３および第２導電層１８の最小加工寸法は、上述のように例えば１０μｍ（ライン／スペース幅は１０μｍ／１０μｍ）となっているが、第１貫通開口部Ｖ1および第２貫通開口部Ｖ2の周辺において例えば数１０μｍ径程度に広く形成されているものである。
レーザ光照射の条件は、例えば、酸化膜１８ｃを含む第２導電層１８に対しては、紫外線レーザを用いたバースト加工とし、周波数２５ｋＨｚ、ショット数１４３とする。また、第２ビルトアップ層１９’および第１ビルトアップ層１４’に対しては、ＣＯ2 レーザを用いたサイクル加工とし、パルス幅５μｍで１ショット、さらにパルス幅２μｍで１ショット照射する。 Next, as shown in FIG. 8A, an oxidation treatment with sodium hypochlorite, a so-called blackening treatment (treatment agent: manufactured by Ebara Densan, trade name BO499) is performed, and the surface of the second conductive layer 18 is formed. A black oxide film 18c is formed.
Next, the laser beam is used to irradiate the second conductive layer 18 at a predetermined position, penetrate the second conductive layer 18, the second built-up layer 19 ′, and the first built-up layer 14 ′, and the first conductive layer 13. A first through opening V 1 that extends upward is formed, and a second through opening V 2 that reaches the pad protection layer 22 b of the pad 22 of the semiconductor chip 20 is formed.
The opening diameters of the first through opening V 1 and the second through opening V 2 are, for example, about 15 to 30 μm. Minimum dimension of the first conductive layer 13 and the second conductive layer 18 is, for example, 10 [mu] m as described above (line / space width 10 [mu] m / 10 [mu] m) and has a but, first through opening V 1 and second through In the periphery of the opening V 2 , for example, it is widely formed to have a diameter of several tens of μm.
The conditions of laser light irradiation are, for example, burst processing using an ultraviolet laser for the second conductive layer 18 including the oxide film 18c, a frequency of 25 kHz, and a shot number 143. Further, the second built-up layer 19 ′ and the first built-up layer 14 ′ are subjected to cycle processing using a CO 2 laser, and are irradiated with one shot with a pulse width of 5 μm and further with one shot with a pulse width of 2 μm.

上記の第１貫通開口部Ｖ1および第２貫通開口部Ｖ2の開口工程においては、第２導電層１８の表面に黒色の酸化膜１８ｃが形成されているので、紫外線レーザが反射されずに十分に吸収され、効率的に開口することができる。一方、第１貫通開口部Ｖ1および第２貫通開口部Ｖ2の開口領域において、第１導電層１３はレーザ光などの光を反射して吸収しないため、また、パッド２２の最表面にはパッド保護層２２ｂが形成されているので光を反射して吸収しないため、開口が第１導電層１３の表面およびパッド保護層２２ｂの表面で停止し、第１導電層１３あるいはパッド２２などが除去されるのを防止している。 In the opening process of the first through opening V 1 and the second through opening V 2 , since the black oxide film 18 c is formed on the surface of the second conductive layer 18, the ultraviolet laser is not reflected. It is fully absorbed and can be opened efficiently. On the other hand, since the first conductive layer 13 reflects and does not absorb light such as laser light in the opening regions of the first through opening V 1 and the second through opening V 2 , Since the pad protective layer 22b is formed, light is not reflected and absorbed, so the opening stops at the surface of the first conductive layer 13 and the surface of the pad protective layer 22b, and the first conductive layer 13 or the pad 22 is removed. Is prevented.

さらにその後、デスミヤと呼ばれる工程により、第１および第２貫通開口部（Ｖ1，Ｖ2）内の樹脂残査などを除去、洗浄する。 Further, after that, a resin residue in the first and second through openings (V 1 , V 2 ) is removed and washed by a process called desmear.

次に、図８（ｃ）に示すように、例えばスクリーン印刷によって第１および第２貫通開口部（Ｖ1，Ｖ2）内に銅ペーストを充填し、加熱などで硬化させることで導電層を形成して、第１貫通配線２５および第２貫通配線２６とする。
ここで用いる銅ペーストは、例えばタツタ電線社製の商品名Ｍ−１５１（直径約５μｍの銅粒子とＳｎ／Ｂｉはんだの混合物）などであり、はんだ付けできる材料を用いる。
次に、ソフトエッチング処理により、第２導電層１８の表面に形成された酸化膜１８ｃを除去する。 Next, as shown in FIG. 8C, for example, the first and second through openings (V 1 , V 2 ) are filled with copper paste by screen printing, and cured by heating or the like to form the conductive layer. The first through wiring 25 and the second through wiring 26 are formed.
The copper paste used here is, for example, trade name M-151 (a mixture of copper particles having a diameter of about 5 μm and Sn / Bi solder) manufactured by Tatsuta Electric Wire Co., Ltd., and a solderable material is used.
Next, the oxide film 18c formed on the surface of the second conductive layer 18 is removed by a soft etching process.

図９は、上記の第１および第２貫通配線（２５，２６）などの貫通配線を形成するためのスクリーン印刷を行う工程を示す模式図である。その他の貫通配線などを形成するためにも用いることができる。
銅ペーストを埋め込む開口部Ｖが形成された印刷対象である基板ＳＢに、開口部Ｖのパターンと同じパターンで開口しているメタルマスクＭＳを開口部同士の位置合わせをして重ねて固定し、その上面に銅ペーストＰＳを供給し、スキージＳＱをメタルマスクＭＳに押圧するようにエア圧ＰをかけながらスキージＳＱの先端が印刷面を擦るように所定の方向Ｍに移動させことで、開口部Ｖに銅ペーストＰＳを埋め込む。
例えば、ニューロング社製の真空印刷機（ＬＺ−９９５７）を用い、メタルマスク厚：０．０５ｍｍ、スキージの硬度：８５、スキージスピード：３ｍｍ／秒、押し込み：＋０．５ｍｍ、エア圧：０．４ＭＰａ、クリアランス：０．５ｍｍ、定盤温度：常温として真空中においてスクリーン印刷し、供給した銅ペーストを例えば２００℃、３０分の加熱処理で硬化させる。
上記のように、導電層間の接続の開口部を設けて導電ペーストを印刷する方法では、メッキによる接続方法と比較して導電層のパターンを薄膜化でき、結果として実装基板全体を薄膜化することができる。また、メッキ処理が不要となるので、導電層のパターンも微細化でき、メッキ液が不要となって製造コストを削減できる。 FIG. 9 is a schematic diagram showing a step of performing screen printing for forming through wirings such as the first and second through wirings (25, 26). It can also be used to form other through wirings.
A metal mask MS that is opened in the same pattern as the pattern of the opening V is aligned and fixed to the substrate SB to be printed on which the opening V to be embedded with the copper paste is formed, and fixed. A copper paste PS is supplied to the upper surface of the squeegee SQ, and the air pressure P is applied so as to press the squeegee SQ against the metal mask MS. A copper paste PS is embedded in V.
For example, using a vacuum printer (LZ-9957) manufactured by Neurong Co., Ltd., metal mask thickness: 0.05 mm, squeegee hardness: 85, squeegee speed: 3 mm / second, indentation: +0.5 mm, air pressure: 0. 4 MPa, clearance: 0.5 mm, platen temperature: room temperature, screen-printed in vacuum, and the supplied copper paste is cured by, for example, heat treatment at 200 ° C. for 30 minutes.
As described above, in the method of printing the conductive paste by providing the connection openings between the conductive layers, the pattern of the conductive layer can be made thinner compared to the connection method by plating, and as a result, the entire mounting substrate is made thinner. Can do. In addition, since the plating process is unnecessary, the pattern of the conductive layer can be miniaturized, and no plating solution is required, thereby reducing the manufacturing cost.

次に、図１０（ａ）に示す構成に至るまでについて説明する。基本的には第２ビルトアップ層および第２導電層の積層と同様にして、第３ビルトアップ層２８’を介して第３導電層２７を積層し、第１および第２導電層（１３，１８）などに接続する貫通配線を形成する。
まず、第２導電層形成用のマスター基板を形成する工程と同様にして、第３導電層形成用のマスター基板を形成する。例えば、第３導電層形成用の第３樹脂パターンの最小加工寸法についても、上記と同様に１０μｍ（ライン／スペース幅は１０μｍ／１０μｍ）とする。ここで、第３導電層形成用の第３樹脂パターンはその設計パターンに応じたパターンとして形成する。 Next, description will be made for the configuration shown in FIG. Basically, the third conductive layer 27 is laminated via the third built-up layer 28 'in the same manner as the lamination of the second built-up layer and the second conductive layer, and the first and second conductive layers (13, 18) A through wiring to be connected is formed.
First, the master substrate for forming the third conductive layer is formed in the same manner as the step of forming the master substrate for forming the second conductive layer. For example, the minimum processing dimension of the third resin pattern for forming the third conductive layer is also set to 10 μm (the line / space width is 10 μm / 10 μm) as described above. Here, the third resin pattern for forming the third conductive layer is formed as a pattern corresponding to the design pattern.

次に、第３導電層形成用のマスター基板を用いて、電解メッキ法により第３樹脂パターンをマスクとして第３導電層をパターン形成し、これを約２０〜数１０μｍの膜厚の第３未硬化樹脂シートに転写する。
上記のようにして得られた第３導電層２７が転写された第３未硬化樹脂シートの第３導電層２７が転写された面と反対側の面と、第２ビルトアップ層１９’の第２導電層１８が形成された面とを貼り合わせ、熱圧着処理により第３未硬化樹脂シートを完全硬化させて、約２０〜数１０μｍの膜厚の第３ビルトアップ層２８’とする。 Next, using the master substrate for forming the third conductive layer, the third conductive layer is patterned by the electrolytic plating method using the third resin pattern as a mask, and this is formed into a third uncoated film having a thickness of about 20 to several tens of μm. Transfer to a cured resin sheet.
The surface of the third uncured resin sheet to which the third conductive layer 27 obtained as described above is transferred is opposite to the surface to which the third conductive layer 27 is transferred, and the second built-up layer 19 ′ has a second surface. The second conductive layer 18 is bonded to the surface, and the third uncured resin sheet is completely cured by thermocompression bonding to form a third built-up layer 28 ′ having a thickness of about 20 to several tens of μm.

次に、上記と同様にして、次亜塩素酸ナトリウムによる酸化処理、いわゆる黒化処理を行い、第３導電層２７の表面に黒色の酸化膜（不図示）を形成し、レーザ光を用いて所定位置の第３導電層２７に照射し、第３導電層２７および第３ビルトアップ層２８’を貫通して第２導電層１８に達する第３貫通開口部Ｖ3、さらには、第３導電層２７、第３ビルトアップ層２８’、第２ビルトアップ層１９’および第１ビルトアップ層１４’を貫通して第１導電層１３に達する第４貫通開口部Ｖ4を形成する。 Next, in the same manner as described above, oxidation treatment with sodium hypochlorite, so-called blackening treatment, is performed to form a black oxide film (not shown) on the surface of the third conductive layer 27, and using laser light The third conductive layer 27 at a predetermined position is irradiated, the third through opening V 3 reaching the second conductive layer 18 through the third conductive layer 27 and the third built-up layer 28 ′, and the third conductive A fourth through-opening V 4 that penetrates the layer 27, the third built-up layer 28 ′, the second built-up layer 19 ′, and the first built-up layer 14 ′ and reaches the first conductive layer 13 is formed.

次に、第３および第４貫通開口部（Ｖ3，Ｖ4）内の樹脂残査などを除去、洗浄した後、例えば図９に示すスクリーン印刷によって、第３および第４貫通開口部（Ｖ3，Ｖ4）内に銅ペーストを充填し、加熱などで硬化させることで導電層を形成して、第２導電層１８と第３導電層２７を接続する第３貫通配線２９を形成し、また、第１導電層１３と第３導電層２７を接続する第４貫通配線３０を形成する。
次に、ソフトエッチング処理により、第３導電層２７の表面に形成された酸化膜を除去する。
以上で、図１０（ａ）に示す構造とすることができる。 Next, after removing and cleaning the resin residue in the third and fourth through openings (V 3 , V 4 ), the third and fourth through openings (V, for example, by screen printing shown in FIG. 9). 3 , V 4 ) is filled with a copper paste and cured by heating or the like to form a conductive layer, thereby forming a third through wiring 29 connecting the second conductive layer 18 and the third conductive layer 27, Further, the fourth through wiring 30 that connects the first conductive layer 13 and the third conductive layer 27 is formed.
Next, the oxide film formed on the surface of the third conductive layer 27 is removed by a soft etching process.
As described above, the structure shown in FIG.

次に、図１０（ｂ）に示すように、上記のようにガラス基板１０側からエキシマレーザなどのレーザ光ＬＳを全面に照射して、レーザ光の衝撃を利用し、第１ビルトアップ層１４’と第１樹脂パターン１２ｐの界面、および、第１導電層１３と導電性基板の表面に形成されている導電膜１１の界面で剥離し、第１導電層１３を第１ビルトアップ層１４’上に転写する。   Next, as shown in FIG. 10B, the first built-up layer 14 is irradiated with the laser beam LS such as an excimer laser from the glass substrate 10 side as described above, utilizing the impact of the laser beam. The first conductive layer 13 is peeled off at the interface between the first conductive pattern 13 and the first resin pattern 12p and the interface between the first conductive layer 13 and the conductive film 11 formed on the surface of the conductive substrate. Transfer on top.

次に、図１に示すように、第３導電層２７の形成面において、露出するように選択された第３導電層２７の形成領域を除いて、第３ビルトアップ層２８’および選択されなかった第３導電層２７上にソルダーレジスト３１を形成する。
一方、第１導電層１３の形成面において、露出するように選択された第１導電層１３の形成領域を除いて、第１ビルトアップ層１４’および選択されなかった第１導電層１３上にソルダーレジスト３２を形成する。
次に、第３導電層２７の形成面において、上記の露出している第３導電層２７の必要箇所にハンダボールなどからなるバンプ（突起電極）３３を形成する。
また、第１導電層１３の形成面において、上記の露出している第１導電層１３の必要箇所に外部電子部品（３４，３５）を実装する。
以上で、本実施形態に係るＳｉＰ形態の半導体装置の構成となっている電子部品を内蔵する基板を製造することができる。 Next, as shown in FIG. 1, in the formation surface of the third conductive layer 27, except for the formation region of the third conductive layer 27 selected to be exposed, the third built-up layer 28 'and the non-selected layer are not selected. A solder resist 31 is formed on the third conductive layer 27.
On the other hand, on the formation surface of the first conductive layer 13, except for the formation region of the first conductive layer 13 selected to be exposed, the first built-up layer 14 ′ and the unselected first conductive layer 13 are formed. A solder resist 32 is formed.
Next, a bump (projection electrode) 33 made of a solder ball or the like is formed on a necessary portion of the exposed third conductive layer 27 on the formation surface of the third conductive layer 27.
Further, external electronic components (34, 35) are mounted on necessary portions of the exposed first conductive layer 13 on the formation surface of the first conductive layer 13.
As described above, it is possible to manufacture a substrate with built-in electronic components which is the configuration of the SiP-type semiconductor device according to the present embodiment.

また、上記の本実施形態に係る電子部品を内蔵する基板の製造方法によれば、以下の利点を有する。
（１）上記のように、製造工程において形状を保持するためのコア基板として機能するガラス基板１０は最終的に剥離しており、電子部品を内蔵する基板自体にはコア基板を用いていないので、従来のようなコア基板を用いる場合よりも薄型化できる。これにより、モジュールなどのＳｉＰ形態の半導体装置としても薄型化でき、セットの薄型化に有利となっている。
（２）第１〜第３導電層などの導電パターンが電鋳法で形成されるので、パターンの幅や形状などの精度を高く形成することができ、高周波回路を構成した場合には、インピーダンスのばらつきが少なく、伝送損失などの少ないモジュールを実現できる。
（３）第１〜第３導電層などの導電パターンを形成するためのレジスト（フッ素系樹脂）のパターンニングをレーザーでの描画法により行うので、ライン／スペース＝１０μｍ／１０μｍ程度の微細パターンの形成が可能になり、結局小型で、高性能なモジュールを実現できる。
（４）第１〜３第３導電層などの導電パターンを形成するためのレジストとして耐熱・耐薬品性の高いフッ素系樹脂を使用し、さらに第一の基板に耐熱性ガラスを用いているので、これらからなるマスター基板は数千回等の繰り返し使用ができるので、低コストで量産することが可能となる。また、これらのツール類が繰り返し使用可能のため、製造のつどこれらを作成する必要がなく、その分製造のリードタイムを短縮できる。
（５）第１〜第３導電層などの導電パターンをガラス基板から剥離する際、未硬化樹脂シートと導電パターンは接着性が高く、一方、未硬化樹脂シートとフッ素系樹脂は接着性が悪く、さらにエキシマレーザーを併用するので、剥離時の歩留まりが良く、生産性が高い。
（６）第１〜第３導電層などの各層の導電パターンとそれらが転写された未硬化樹脂シートは、積層の前に検査され、良品のみを積層することができるので、歩留損が少なく、コストを低く抑えることができる。
（７）第１〜第３導電層間およびこれらと半導体チップなどの電子部品間に接続配線として、貫通開口部を介して導電ペーストを埋め込んで形成するので、メッキでの接続に比べて各導電層のパターンを薄くすることができ、半導体装置の薄型化に寄与する。また、メッキが不要なのでパターンを微細化でき、さらにメッキ液処理が不要となるのでコスト削減できる。 Moreover, according to the manufacturing method of the board | substrate which incorporates the electronic component which concerns on said this embodiment, it has the following advantages.
(1) As described above, the glass substrate 10 that functions as a core substrate for maintaining the shape in the manufacturing process is finally peeled off, and the core substrate is not used for the substrate itself containing the electronic components. Further, the thickness can be reduced as compared with the case where a conventional core substrate is used. As a result, it is possible to reduce the thickness of a SiP-type semiconductor device such as a module, which is advantageous for reducing the thickness of the set.
(2) Since the conductive patterns such as the first to third conductive layers are formed by electroforming, the pattern width and shape can be formed with high accuracy. This makes it possible to realize a module with little variation in transmission loss and the like.
(3) Since patterning of a resist (fluorine resin) for forming a conductive pattern such as the first to third conductive layers is performed by a laser drawing method, a fine pattern of about 10 μm / 10 μm of line / space = It becomes possible to form a module with a small size and high performance.
(4) Since a fluorine resin having high heat resistance and chemical resistance is used as a resist for forming a conductive pattern such as the first to third conductive layers, and heat resistant glass is used for the first substrate. Since the master substrate composed of these can be used repeatedly thousands of times, it can be mass-produced at low cost. In addition, since these tools can be used repeatedly, it is not necessary to create them every time of manufacturing, and the lead time of manufacturing can be shortened accordingly.
(5) When the conductive patterns such as the first to third conductive layers are peeled from the glass substrate, the uncured resin sheet and the conductive pattern have high adhesiveness, while the uncured resin sheet and the fluororesin have poor adhesion. In addition, since an excimer laser is used in combination, the yield during peeling is good and the productivity is high.
(6) The conductive pattern of each layer such as the first to third conductive layers and the uncured resin sheet to which they are transferred are inspected before lamination, and only good products can be laminated, so there is little yield loss. Cost can be kept low.
(7) Since the conductive paste is embedded through the through openings as the connection wiring between the first to third conductive layers and between these and the electronic components such as the semiconductor chip, each conductive layer is compared with the connection by plating. This pattern can be made thin, which contributes to the thinning of the semiconductor device. Further, since the plating is unnecessary, the pattern can be miniaturized, and further, the plating solution treatment is unnecessary, so that the cost can be reduced.

第２実施形態
本実施形態に係る基板は、電子部品を内蔵しない多層基板であり、図１１は本実施形態に係る基板の模式断面図である。
実質的に、第１実施形態に係る電子部品をを内蔵した基板から電子部品を除去した構成に相当する。
但し、電子部品である半導体チップと第１導電層とを接続する第１貫通配線の代わりに、第１導電層１３と第２導電層１８を接続する第２貫通配線２５が設けられており、また、バンプの代わりに、第３導電層２７の形成面においても、外部電子部品（３６，３７）が実装されている構成となっている。 Second Embodiment A substrate according to this embodiment is a multilayer substrate that does not incorporate electronic components, and FIG. 11 is a schematic cross-sectional view of the substrate according to this embodiment.
This substantially corresponds to a configuration in which the electronic component is removed from the substrate incorporating the electronic component according to the first embodiment.
However, a second through wiring 25 for connecting the first conductive layer 13 and the second conductive layer 18 is provided instead of the first through wiring for connecting the semiconductor chip which is an electronic component and the first conductive layer. Further, instead of the bumps, the external electronic components (36, 37) are also mounted on the surface on which the third conductive layer 27 is formed.

上記の本実施形態に係る基板も、第１実施形態に係る電子部品を内蔵する基板と同様に、従来のようなコア基板を用いずに、ビルトアップ層と導電層を積み重ねて構成されているので、従来のようなコア基板を用いる場合よりも薄型化できる。   The substrate according to the present embodiment is also configured by stacking a built-up layer and a conductive layer without using a conventional core substrate, similarly to the substrate incorporating the electronic component according to the first embodiment. Therefore, the thickness can be reduced as compared with the conventional core substrate.

本実施形態に係る基板は、電子部品を用いないこと、および、バンプに代えて外部電子部品（３６，３７）を実装することで、第１実施形態と同様に製造可能であり、基板を最終的にコア基板を用いずに構成するので、従来のようなコア基板を用いる場合よりも薄型化して製造することができ、また、製造工程における歩留まりが向上し、製造コストの抑制が可能であり、生産のリードタイムを短縮できる。   The substrate according to this embodiment can be manufactured in the same manner as in the first embodiment by not using electronic components and mounting external electronic components (36, 37) instead of bumps. Since it is configured without using a core substrate, it can be manufactured to be thinner than when using a conventional core substrate, and the yield in the manufacturing process can be improved and the manufacturing cost can be suppressed. , Production lead time can be shortened.

本発明は上記の説明に限定されない。
例えば、内蔵する電子部品としては、能動素子が形成された半導体チップの他、受動素子などが形成された半導体チップあるい受動素子そのものなどを内蔵でき、また、内蔵しない構成とすることもできる。
また、上記の実施形態においては、半導体チップを第１ビルトアップ層と第２ビルトアップ層の界面にマウントしているが、これに限らず、その他の界面にマウントすることができる。
さらに、ビルトアップ層の層数、導電層の層数、あるいは設けられる貫通配線の種類などについても、実施形態に示した以外の構成を適宜採用することができる。
マスター基板に用いる樹脂パターンの材料としてはフッ素系樹脂に限定せず、マスター基板を構成する導電性基板の表面よりも未硬化の樹脂シートに対して接着性が低い材料であればよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 The present invention is not limited to the above description.
For example, as the built-in electronic component, a semiconductor chip in which an active element is formed, a semiconductor chip in which a passive element or the like is formed, or a passive element itself can be built in, or a configuration without a built-in electronic component can be employed.
In the above embodiment, the semiconductor chip is mounted on the interface between the first built-up layer and the second built-up layer. However, the present invention is not limited to this, and the semiconductor chip can be mounted on another interface.
Furthermore, configurations other than those shown in the embodiment can be appropriately employed for the number of built-up layers, the number of conductive layers, or the types of through wirings provided.
The material of the resin pattern used for the master substrate is not limited to the fluorine-based resin, and may be any material that has lower adhesion to the uncured resin sheet than the surface of the conductive substrate that constitutes the master substrate.
In addition, various modifications can be made without departing from the scope of the present invention.

本発明の電子部品を内蔵する基板は、ＳｉＰ形態の半導体装置に適用できる。
本発明の基板は、多層実装基板に適用できる。
本発明の電子部品を内蔵する基板の製造方法は、ＳｉＰ形態の半導体装置の製造方法に適用できる。
本発明の基板の製造方法は、多層実装基板の製造方法に適用できる。 The substrate incorporating the electronic component of the present invention can be applied to a SiP-type semiconductor device.
The substrate of the present invention can be applied to a multilayer mounting substrate.
The method for manufacturing a substrate incorporating an electronic component according to the present invention can be applied to a method for manufacturing a semiconductor device of SiP type.
The substrate manufacturing method of the present invention can be applied to a multilayer mounting substrate manufacturing method.

図１は本発明の第１実施形態に係る電子部品を内蔵する基板の断面図である。FIG. 1 is a cross-sectional view of a substrate incorporating an electronic component according to the first embodiment of the present invention. 図２（ａ）〜（ｄ）は本発明の第１実施形態に係る電子部品を内蔵する基板の製造工程を示す断面図である。FIGS. 2A to 2D are cross-sectional views showing a manufacturing process of a substrate incorporating an electronic component according to the first embodiment of the present invention. 図３（ａ）〜（ｃ）は本発明の第１実施形態に係る電子部品を内蔵する基板の製造工程を示す断面図である。FIGS. 3A to 3C are cross-sectional views showing a manufacturing process of a substrate incorporating an electronic component according to the first embodiment of the present invention. 図４（ａ）および図４（ｂ）は本発明の第１実施形態に係る電子部品を内蔵する基板の製造工程を示す断面図である。4 (a) and 4 (b) are cross-sectional views showing the manufacturing process of the substrate incorporating the electronic component according to the first embodiment of the present invention. 図５（ａ）および図５（ｂ）は本発明の第１実施形態に係る電子部品を内蔵する基板の製造工程を示す断面図である。FIG. 5A and FIG. 5B are cross-sectional views showing the manufacturing process of the substrate incorporating the electronic component according to the first embodiment of the present invention. 図６（ａ）〜（ｃ）は本発明の第１実施形態に係る電子部品を内蔵する基板の製造工程を示す断面図である。6A to 6C are cross-sectional views showing a manufacturing process of a substrate incorporating the electronic component according to the first embodiment of the present invention. 図７（ａ）および図７（ｂ）は本発明の第１実施形態に係る電子部品を内蔵する基板の製造工程を示す断面図である。FIG. 7A and FIG. 7B are cross-sectional views showing the manufacturing process of the substrate incorporating the electronic component according to the first embodiment of the present invention. 図８（ａ）および図８（ｂ）は本発明の第１実施形態に係る電子部品を内蔵する基板の製造工程を示す断面図である。FIG. 8A and FIG. 8B are cross-sectional views showing the manufacturing process of the substrate incorporating the electronic component according to the first embodiment of the present invention. 図９は貫通配線を形成するためのスクリーン印刷を行う工程を示す模式図である。FIG. 9 is a schematic diagram showing a process of performing screen printing for forming the through wiring. 図１０（ａ）および図１０（ｂ）は本発明の第１実施形態に係る電子部品を内蔵する基板の製造工程を示す断面図である。FIG. 10A and FIG. 10B are cross-sectional views showing the manufacturing process of the substrate incorporating the electronic component according to the first embodiment of the present invention. 図１１は本発明の第２実施形態に係る電子部品を内蔵する基板の断面図である。FIG. 11 is a cross-sectional view of a substrate incorporating an electronic component according to the second embodiment of the present invention.

符号の説明Explanation of symbols

１０…ガラス基板、１１…導電膜、１１ａ…凹部、１２…樹脂層、１２ｐ…第１樹脂パターン、１３…第１導電層、１３ａ…凹部、１３ｂ…凸部、１３ｃ…酸化膜、１４…第１未硬化樹脂シート、１４ｓ…耐熱透明シート、１４’…第１ビルトアップ層、１５…ガラス基板、１６…導電膜、１６ａ…凹部、１７ｐ…第２樹脂パターン、１８…第２導電層、１８ａ…凹部、１８ｂ…凸部、１９…第２未硬化樹脂シート、１９ｓ…耐熱透明シート、１９’…第２ビルトアップ層、２０…半導体チップ、２１…半導体チップ本体、２２…パッド、２２ａ…亜鉛層、２２ｂ…パッド保護層、２３…保護層、２４…ダイアタッチフィルム、２５…第１貫通配線、２６…第２貫通配線、２７…第３導電層、２８’…第３ビルトアップ層、２９…第３貫通配線、３０…第４貫通配線、３１，３２…ソルダーレジスト、３３…バンプ（突起電極）、３４，３５，３６，３７…外部電子部品、ＬＳ…レーザ光、Ｖ1…第１貫通開口部、Ｖ2…第２貫通開口部、Ｖ3…第３貫通開口部、Ｖ4…第４貫通開口部、ＳＢ…基板、ＭＳ…メタルマスク、ＳＱ…スキージ、ＰＳ…銅ペースト、Ｐ…エア圧、Ｍ…所定の方向 DESCRIPTION OF SYMBOLS 10 ... Glass substrate, 11 ... Conductive film, 11a ... Concave part, 12 ... Resin layer, 12p ... 1st resin pattern, 13 ... 1st conductive layer, 13a ... Concave part, 13b ... Convex part, 13c ... Oxide film, 14 ... 1st 1 uncured resin sheet, 14s ... heat-resistant transparent sheet, 14 '... first built-up layer, 15 ... glass substrate, 16 ... conductive film, 16a ... concave, 17p ... second resin pattern, 18 ... second conductive layer, 18a ... concave portion, 18b ... convex portion, 19 ... second uncured resin sheet, 19s ... heat-resistant transparent sheet, 19 '... second built-up layer, 20 ... semiconductor chip, 21 ... semiconductor chip body, 22 ... pad, 22a ... zinc Layer, 22b ... pad protective layer, 23 ... protective layer, 24 ... die attach film, 25 ... first through wiring, 26 ... second through wiring, 27 ... third conductive layer, 28 '... third built-up layer, 29 ... third through wiring, 0 ... fourth through wiring, 31, 32 a solder resist, 33 ... bump (protruding electrode), 34, 35, 36, and 37 ... external electronic components, LS ... laser light, V 1 ... first through opening, V 2 2nd through opening, V 3 3rd through opening, V 4 4th through opening, SB ... Substrate, MS ... Metal mask, SQ ... Squeegee, PS ... Copper paste, P ... Air pressure, M ... Predetermined direction

Claims (15)

絶縁性樹脂からなる第１ビルトアップ層と、
前記第１ビルトアップ層の一方の面にパターン形成された第１導電層と、
前記第１ビルトアップ層の他方の面にマウントされた電子部品と、
前記電子部品を埋め込んで前記第１ビルトアップ層の上層に積層された絶縁性樹脂からなる第２ビルトアップ層と、
前記第２ビルトアップ層の前記第１ビルトアップ層と積層している面と反対側の面にパターン形成された第２導電層と、
前記第１導電層、前記第２導電層および前記電子部品の間のうちのいずれか２点間を接続するように前記第１ビルトアップ層および／または第２ビルトアップ層を貫通して形成された貫通配線と
を有する電子部品を内蔵する基板。 A first built-up layer made of an insulating resin;
A first conductive layer patterned on one side of the first built-up layer;
An electronic component mounted on the other surface of the first built-up layer;
A second built-up layer made of an insulating resin embedded in the electronic component and laminated on an upper layer of the first built-up layer;
A second conductive layer patterned on a surface opposite to a surface of the second built-up layer laminated with the first built-up layer;
Formed through the first built-up layer and / or the second built-up layer so as to connect any two points between the first conductive layer, the second conductive layer, and the electronic component. A board containing electronic components having through wiring. 前記電子部品が半導体チップである
請求項１に記載の電子部品を内蔵する基板。 The board | substrate which incorporates the electronic component of Claim 1. The said electronic component is a semiconductor chip. 前記第１ビルトアップ層および／または前記第２ビルトアップ層は未硬化樹脂シートを硬化した層である
請求項１に記載の電子部品を内蔵する基板。 The board | substrate which incorporates the electronic component of Claim 1. The said 1st built-up layer and / or the said 2nd built-up layer are layers which hardened | cured the uncured resin sheet. 前記第１導電層または前記第２導電層に接続して突起電極が形成され、
前記突起電極を介して実装基板に実装されて用いられる
請求項１に記載の電子部品を内蔵する基板。 A protruding electrode is formed in connection with the first conductive layer or the second conductive layer,
The board | substrate which incorporates the electronic component of Claim 1. It is mounted and used for a mounting board | substrate via the said protruding electrode. 前記第１導電層および／または前記第２導電層に接続して外部電子部品が実装されて用いられる
請求項１に記載の電子部品を内蔵する基板。 The substrate incorporating the electronic component according to claim 1, wherein an external electronic component is mounted and used connected to the first conductive layer and / or the second conductive layer. 前記第１導電層および／または前記第２導電層の上層に、第３ビルトアップ層および第３導電層が積層されており、
前記第１導電層、前記第２導電層および前記電子部品と、前記第３導電層の間のうちのいずれか２点間を接続するように少なくとも前記第３ビルトアップ層を貫通してさらなる貫通配線が形成されている
請求項１に記載の電子部品を内蔵する基板。 A third built-up layer and a third conductive layer are laminated on the first conductive layer and / or the second conductive layer;
Further penetrating through at least the third built-up layer so as to connect any two points between the first conductive layer, the second conductive layer and the electronic component and the third conductive layer. The board | substrate which incorporates the electronic component of Claim 1. The wiring is formed. 絶縁性樹脂からなる第１ビルトアップ層と、
前記第１ビルトアップ層の一方の面にパターン形成された第１導電層と、
前記第１ビルトアップ層の上層に積層された絶縁性樹脂からなる第２ビルトアップ層と、
前記第２ビルトアップ層の前記第１ビルトアップ層と積層している面と反対側の面にパターン形成された第２導電層と、
前記第１導電層および前記第２導電層の間のうちのいずれか２点間を接続するように前記第１ビルトアップ層および第２ビルトアップ層を貫通して形成された貫通配線と
を有する基板。 A first built-up layer made of an insulating resin;
A first conductive layer patterned on one side of the first built-up layer;
A second built-up layer made of an insulating resin laminated on an upper layer of the first built-up layer;
A second conductive layer patterned on a surface opposite to a surface of the second built-up layer laminated with the first built-up layer;
A through-wiring formed through the first built-up layer and the second built-up layer so as to connect any two points between the first conductive layer and the second conductive layer. substrate. 前記第１導電層および／または前記第２導電層の上層に、第３ビルトアップ層および第３導電層が積層されており、
前記第１導電層および前記第２導電層と、前記第３導電層の間のうちのいずれか２点間を接続するように少なくとも前記第３ビルトアップ層を貫通してさらなる貫通配線が形成されている
請求項７に記載の基板。 A third built-up layer and a third conductive layer are laminated on the first conductive layer and / or the second conductive layer;
Further through wirings are formed through at least the third built-up layer so as to connect any two points between the first conductive layer and the second conductive layer and the third conductive layer. The substrate according to claim 7. 少なくとも表面が導電性である第１導電性基板上の第１導電層形成領域を除く領域において、当該第１導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第１樹脂パターンを形成して第１導電層形成用の第１マスター基板を形成する工程と、
前記第１樹脂パターンをマスクとして、前記第１導電層形成領域における前記第１導電性基板上に第１導電層をパターン形成する工程と、
前記第１導電層側から前記第１マスター基板に第１未硬化樹脂シートを貼り合わせる工程と、
少なくとも表面が導電性である第２導電性基板上の第２導電層形成領域を除く領域において、当該第２導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第２樹脂パターンを形成して第２導電層形成用の第２マスター基板を形成する工程と、
前記第２樹脂パターンをマスクとして、前記第２導電層形成領域における前記第２導電性基板上に第２導電層をパターン形成する工程と、
前記第２導電層側から前記第２マスター基板に第２未硬化樹脂シートを貼り合わせる工程と、
前記第２未硬化樹脂シートと前記第２樹脂パターンの界面および前記第２導電層と前記第２導電性基板の界面で剥離し、前記第２導電層を前記第２未硬化樹脂シート上に転写する工程と、
前記第１未硬化樹脂シート上に、電子部品をマウントする工程と、
前記電子部品を被覆して、前記第１未硬化樹脂シート上に前記第２未硬化樹脂シートの前記第２導電層が転写された面の反対側の面から積層する工程と、
前記第１未硬化樹脂シートおよび前記第２未硬化樹脂シートを硬化して第１ビルトアップ層および第２ビルトアップ層とする工程と、
前記第１ビルトアップ層と前記第１樹脂パターンの界面および前記第１導電層と前記第１導電性基板の界面で剥離し、前記第１導電層を前記第１ビルトアップ層上に転写する工程と、
前記第１導電層、前記第２導電層および前記電子部品の間のうちのいずれか２点間を接続するように前記第１ビルトアップ層および／または第２ビルトアップ層を貫通する貫通配線を形成する工程と
を有する電子部品を内蔵する基板の製造方法。 At least in the region excluding the first conductive layer forming region on the first conductive substrate whose surface is conductive, the first has lower adhesion to the surface of the uncured resin sheet than the surface of the first conductive substrate. Forming a first master substrate for forming a first conductive layer by forming a resin pattern;
Patterning the first conductive layer on the first conductive substrate in the first conductive layer formation region using the first resin pattern as a mask;
Bonding the first uncured resin sheet to the first master substrate from the first conductive layer side;
At least in the region excluding the second conductive layer forming region on the second conductive substrate whose surface is conductive, the second has lower adhesion to the surface of the uncured resin sheet than the surface of the second conductive substrate. Forming a second master substrate for forming a second conductive layer by forming a resin pattern;
Patterning the second conductive layer on the second conductive substrate in the second conductive layer formation region using the second resin pattern as a mask;
Bonding the second uncured resin sheet to the second master substrate from the second conductive layer side;
Peeling at the interface between the second uncured resin sheet and the second resin pattern and at the interface between the second conductive layer and the second conductive substrate, and transferring the second conductive layer onto the second uncured resin sheet And a process of
Mounting an electronic component on the first uncured resin sheet;
Coating the electronic component and laminating the first uncured resin sheet from the surface opposite to the surface of the second uncured resin sheet to which the second conductive layer is transferred;
Curing the first uncured resin sheet and the second uncured resin sheet to form a first built-up layer and a second built-up layer;
Peeling off at the interface between the first built-up layer and the first resin pattern and at the interface between the first conductive layer and the first conductive substrate, and transferring the first conductive layer onto the first built-up layer. When,
A through wiring penetrating through the first built-up layer and / or the second built-up layer so as to connect any two points between the first conductive layer, the second conductive layer, and the electronic component. A method of manufacturing a substrate containing an electronic component having a forming step. 前記電子部品が半導体チップである
請求項９に記載の電子部品を内蔵する基板の製造方法。 The method for manufacturing a substrate incorporating an electronic component according to claim 9, wherein the electronic component is a semiconductor chip. 前記第１導電層または前記第２導電層に接続して突起電極を形成する工程をさらに有する
請求項９に記載の電子部品を内蔵する基板の製造方法。 The manufacturing method of the board | substrate which incorporates the electronic component of Claim 9. It further has the process of forming a protruding electrode by connecting with the said 1st conductive layer or the said 2nd conductive layer. 前記第１導電層および／または前記第２導電層に接続して外部電子部品を実装する工程をさらに有する
請求項９に記載の電子部品を内蔵する基板の製造方法。 The method for manufacturing a substrate incorporating an electronic component according to claim 9, further comprising a step of mounting an external electronic component by connecting to the first conductive layer and / or the second conductive layer. 第３導電層が転写された第３未硬化樹脂シートを形成する工程と、
前記第３未硬化樹脂シートを前記第１導電層および／または前記第２導電層の上層に積層させ、前記第３未硬化樹脂シートを硬化して第３ビルトアップ層とする工程と、
前記第１導電層、前記第２導電層および前記電子部品と、前記第３導電層の間のうちのいずれか２点間を接続するように少なくとも前記第３ビルトアップ層を貫通するさらなる貫通配線を形成する工程と
をさらに有する請求項９に記載の電子部品を内蔵する基板の製造方法。 Forming a third uncured resin sheet to which the third conductive layer is transferred;
Laminating the third uncured resin sheet on the first conductive layer and / or the second conductive layer, and curing the third uncured resin sheet to form a third built-up layer;
Further through wirings penetrating at least the third built-up layer so as to connect any two points of the first conductive layer, the second conductive layer, the electronic component, and the third conductive layer The method for manufacturing a substrate incorporating an electronic component according to claim 9, further comprising: 少なくとも表面が導電性である第１導電性基板上の第１導電層形成領域を除く領域において、当該第１導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第１樹脂パターンを形成して第１導電層形成用の第１マスター基板を形成する工程と、
前記第１樹脂パターンをマスクとして、前記第１導電層形成領域における前記第１導電性基板上に第１導電層をパターン形成する工程と、
前記第１導電層側から前記第１マスター基板に第１未硬化樹脂シートを貼り合わせる工程と、
少なくとも表面が導電性である第２導電性基板上の第２導電層形成領域を除く領域において、当該第２導電性基板の表面よりも未硬化樹脂シートの表面に対して接着性が低い第２樹脂パターンを形成して第２導電層形成用の第２マスター基板を形成する工程と、
前記第２樹脂パターンをマスクとして、前記第２導電層形成領域における前記第２導電性基板上に第２導電層をパターン形成する工程と、
前記第２導電層側から前記第２マスター基板に第２未硬化樹脂シートを貼り合わせる工程と、
前記第２未硬化樹脂シートと前記第２樹脂パターンの界面および前記第２導電層と前記第２導電性基板の界面で剥離し、前記第２導電層を前記第２未硬化樹脂シート上に転写する工程と、
前記第１未硬化樹脂シート上に前記第２未硬化樹脂シートの前記第２導電層が転写された面の反対側の面から積層する工程と、
前記第１未硬化樹脂シートおよび前記第２未硬化樹脂シートを硬化して第１ビルトアップ層および第２ビルトアップ層とする工程と、
前記第１ビルトアップ層と前記第１樹脂パターンの界面および前記第１導電層と前記第１導電性基板の界面で剥離し、前記第１導電層を前記第１ビルトアップ層上に転写する工程と、
前記第１導電層および前記第２導電層の間のうちのいずれか２点間を接続するように前記第１ビルトアップ層および第２ビルトアップ層を貫通する貫通配線を形成する工程と
を有する基板の製造方法。 At least in the region excluding the first conductive layer forming region on the first conductive substrate whose surface is conductive, the first has lower adhesion to the surface of the uncured resin sheet than the surface of the first conductive substrate. Forming a first master substrate for forming a first conductive layer by forming a resin pattern;
Patterning the first conductive layer on the first conductive substrate in the first conductive layer formation region using the first resin pattern as a mask;
Bonding the first uncured resin sheet to the first master substrate from the first conductive layer side;
At least in the region excluding the second conductive layer forming region on the second conductive substrate whose surface is conductive, the second has lower adhesion to the surface of the uncured resin sheet than the surface of the second conductive substrate. Forming a second master substrate for forming a second conductive layer by forming a resin pattern;
Patterning the second conductive layer on the second conductive substrate in the second conductive layer formation region using the second resin pattern as a mask;
Bonding the second uncured resin sheet to the second master substrate from the second conductive layer side;
Peeling at the interface between the second uncured resin sheet and the second resin pattern and at the interface between the second conductive layer and the second conductive substrate, and transferring the second conductive layer onto the second uncured resin sheet And a process of
Laminating from the surface on the opposite side of the surface of the second uncured resin sheet to which the second conductive layer is transferred on the first uncured resin sheet;
Curing the first uncured resin sheet and the second uncured resin sheet to form a first built-up layer and a second built-up layer;
Peeling off at the interface between the first built-up layer and the first resin pattern and at the interface between the first conductive layer and the first conductive substrate, and transferring the first conductive layer onto the first built-up layer. When,
Forming a through-wiring penetrating the first built-up layer and the second built-up layer so as to connect any two points between the first conductive layer and the second conductive layer. A method for manufacturing a substrate. 第３導電層が転写された第３未硬化樹脂シートを形成する工程と、
前記第３未硬化樹脂シートを前記第１導電層および／または前記第２導電層の上層に積層させ、前記第３未硬化樹脂シートを硬化して第３ビルトアップ層とする工程と、
前記第１導電層および前記第２導電層と、前記第３導電層の間のうちのいずれか２点間を接続するように少なくとも前記第３ビルトアップ層を貫通するさらなる貫通配線を形成する工程と
をさらに有する請求項１４に記載の基板の製造方法。 Forming a third uncured resin sheet to which the third conductive layer is transferred;
Laminating the third uncured resin sheet on the first conductive layer and / or the second conductive layer, and curing the third uncured resin sheet to form a third built-up layer;
Forming a further through wiring penetrating at least the third built-up layer so as to connect any two points between the first conductive layer and the second conductive layer and the third conductive layer; The method for manufacturing a substrate according to claim 14, further comprising:
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